JPS63108778A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPS63108778A
JPS63108778A JP61255150A JP25515086A JPS63108778A JP S63108778 A JPS63108778 A JP S63108778A JP 61255150 A JP61255150 A JP 61255150A JP 25515086 A JP25515086 A JP 25515086A JP S63108778 A JPS63108778 A JP S63108778A
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diffusion
gate
memory cell
region
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Yoshihisa Mizutani
水谷　嘉久
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Toshiba Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートと！１３６１１ゲートを有する、
Ｉｌｌえ可能な不揮発性半導体記憶装置（ＥＦＲＯＭ）
に関する。
（従来の技術） ＥＰＲＯＭのメモリセルとして従来、第６図に示すもの
が知られている。図中、１はｐ型３ｉ基板、２はフィー
ルド絶縁膜、３，４はソース。
ドレインｍ域となる第１．第２の拡散領域、５はグー絶
縁膜、６は制御ゲート、７は浮遊ゲートである。制御ゲ
ート６と浮遊ゲート７は積層構造ではなく、図示のよう
に絶縁膜で分離されて併置されている。即ち浮遊ゲート
７は第１の拡散領域３寄りのチャネル領域上に配置され
、制御ゲート６は第２の拡散領域４寄りのチャネル領域
上に配置されている。浮遊ゲート７は例えば、第１層多
結晶シリコン膜により制御ゲート６を形成した後、絶縁
膜を介して第２１１多結晶シリコン膜を堆積し、この第
２層多結晶シリコン膜をＲＩＥ法によりエツチングして
制御ゲート６の側壁部にのみ選択的に残すことにより得
られる。
このメモリセルでの情報書込みは、第１の拡散領域３を
ドレイン、第２の拡散領域４をソースとして使用し、第
１の拡散Ｍ域３および制御ゲート６に正の高電圧を印加
する。このとき、チャネル領域のドレイン領域側でイン
パクトアイオニゼーションによるホットキャリアが生成
され、そのうち一部の電子が浮遊ゲート７に注入トラッ
プされる。
情報読出し時は、情報書込み時とは逆に、第１の拡散領
域３をソース、第２の拡散素領域４をドレインとして使
用する。ソース、ドレイン間に適当な電圧（例えば＋３
Ｖ）を印加した状態で制御ゲート６に適当な読出し電圧
く例えばト３ｖ）を印加し、ソース、ドレイン間にＮ流
が流れるか否かにより、情報“１パ、“０”の判別をす
る。
以上のメモリセル動作において、読出し時と書込み時と
でソース、ドレイン番逆にする理由は、次の通りである
。書込みはドレイン領域近傍でのホットキャリア効果を
利用するために、情報電荷を蓄積する浮遊ゲート７側の
第１の拡散層３をドレイン領域としなければ書込み効率
を十分大きくすることができない。一方読出し時は、情
報電荷を蓄積している浮遊ゲートがソース側のチャネル
領域上にあった方が、１”、“０１１の特性の差が大き
くなる。何故なら、ドレイン領域側のチャネル領域には
逆バイアスによる空乏層が広がるから、ドレイン領域側
のチャネル領域上に浮遊ゲートがあった場合にはその蓄
積電荷のチャネル領域に対する影響が、ンース領域側に
ある場合に比べて小さくなるからである。
この様なメモリセルを？！数個マトリクス状に半導体基
板に配列形成してＥＦＲＯＭを形成するには、一方向に
並ぶメモリセルの制御ゲート６を連続的に配設してこれ
をワード線とし、これと交差する方向に並ぶメモリセル
の第１．第２の拡散領域３，４の一方をコンタクトホー
ルを介してビット線に接続する。他方の拡散領域は例え
ば基板内の同じ導電′型の拡散層からなる共通配線に接
続する。浮遊ゲート７は勿論各メモリセル毎に独立であ
る。
ところがこの様なメモリセルアレイを構成する場合、ビ
ット線に接続される側の拡散領域は、接地電位に設定し
ようとしても、通常選択回路の存在により少なくとも一
つのＭ　ＯＳ　Ｆ　Ｅ　Ｔのしきい値電圧相当分電位が
浮上る。即ち、基板が接地電位であっても、メモリセル
のソースはｌｉｔ！Ｊ電位まで下がらないから、メモリ
セルに実効的に基板バイアスが印加されたことになる。
第６図のｎヂャネル素子では、負の基板バイアスが印加
されると等価的にしきい値電圧が高くなる。そうすると
、ソース、ドレインを読出し時と書込み時とで入替えて
使用する第６図のメモリセルでは、その端子の接続関係
により、メモリ特性は異なってくる。
（発明が解決しようとする問題点） 以上のように、浮遊ゲートと制御ゲートがチャネル領域
上で併置された構造のメモリセルを用いた場合、そのゲ
ート領域の非対称性の故にパターンレイアウトを考慮し
ないと優れた特性のＥＰＲＯＭが得られない、という問
題があった。
本発明は上記の点に鑑みなされたもので、パターンレイ
アラ１−のＲ″！４！４設計優れた特性を得るようにし
たＥＦＲＯＭを提供することを目的とブる。
［発明の構成］ （問題点を解決するための手段） 本発明は、半導体基板に形成された第１．第２の拡散領
域間のチャネル領域上に浮遊ゲートと制御ゲートが並ん
で配置された構造のメモリセルを用いて構成されるＥＰ
ＲＯＭＩＰ−おいて、第１の拡散領域は基板内に拡散層
により形成された共通配線に接続され、第２の拡散領域
はコンタクトホールを介して基板上に配設されるビット
線に接続され、且つ制御ゲートが第１の拡１２領域側に
、浮遊ゲートが第２の拡散領域側に配置されることを特
徴とする。
（作用） この様なパターンレイアウトとすれば、第２の拡散ｆａ
域をドレイン、第１の拡散領域をソースとして使用する
言込みモードでは、第２の拡散頭域が接続されるビット
線に正の高電圧を印加し、第１の拡散領域が接続される
共通配線を接地することにより、メモリセルにはビット
線選択回路の存在による実効的基板バイアスがかからな
い。一方、第１の拡散領域をドレイン、第２の拡散領域
をソースとして使用する読出しモードでは、メモリセル
にビット線選択回路の存在による実効的基板バイアスが
かかる。これらの実効的基板バイアスの影響は、後に詳
述するようにいずれも書込み特性を向上させる方向に働
く結果、優れた特性のＥＦＲＯＭが得られる。
（実施例） 以下、本発明の詳細な説明する。
第１図（ａ）（ｂ）は一実施例のＥＰＲＯＭの要部平面
図とそのＡ−Ａ’断面図である。第２図（ａ）（ｂ）は
比較例としてのＥＰＲＯＭを示す平面図とそのＡ−Ａ’
断面図である。これらの図で第６図と対応する部分には
第６図と同一符号を付しである。第１図の実施例では、
第１のｎ＋拡散ｆＲ域３は、基板１内で同じｎ＋拡散層
からなる共通配線１１に接続されている。第２のｎ４−
拡ｒ１１領域４は、基板を覆う絶縁膜８に設けたコンタ
クトホール９を介して、例えばＡＲ膜により形成された
ビットね１０に接続されている。ビット線１ｏは図の横
方向に連続的に配設され、この方向に並ぶ複数のメモリ
セルの第２の拡散領域が共通に接続される。制御ゲート
６はビット線１０と直交する方向に並５複数のメモリセ
ルに連続的に配設されて、これがワード線となる。
浮遊ゲート７は各メモリセル毎に独立に制御ゲート６の
側壁にいわゆる側壁残しの技術により形成される。具体
的には例えば、第１層多結晶シリコン膜により制御ゲー
ト６を形成する。次にｔＡｌＩｌＡｌ上６の表面に酸化
膜を形成して第２周多結晶シリコン膜を堆積し、これを
ＲＩＥによりエツチングして制御ゲート６の側壁部にの
み残した後、更にこれを各メモリセル毎に分離する。
第１図の実施例と第２図の比較例との相通は、図から明
らかなように第１の拡散領域３．第２の拡散ｆａｊａ４
との関係で制御ゲート６と浮遊ゲート７の配置が互いに
逆になっていることである。
次に書込みの動作を説明する。第１図の実施例では、書
込み動作は第２の拡散領域４側をドレインとして使用し
て行なう。即ち第１の拡散領域３が接続された共通配Ｉ
ｊｉ１１を接地電位に設定した状態で、ビット線１０お
よび制御ゲート６（ワード線）に正の高電圧を印加する
。これにより、第２の拡散領域４近傍のチャネル領域で
ホットキャリアが生成され、電子が浮遊ゲート７に注入
される。第２図の比較例では、浮遊ゲート７と浮遊ゲー
ト６の配置が逆であるから、ビット線１０を接地して、
第１の拡散領域３側の共通配線１１と制御ゲート６に正
の高電圧を印加する。これらの書込み動作を比較すると
、第１図の実施例の場合、ソースとしての第１の拡散領
域３は選択回路がなく全てのメモリセルについて接地電
位に設定することできるから、基板バイアスは零とする
ことができる。これに対し第２図の比較例では、ビット
線選択回路がソースである第２の拡散領！１ｉ１ｉ４に
つながるため、選択回路のＭＯＳＦＥＴのしきい値相当
分の基板バイアスが実効的に印加されることになる。こ
の基板バイアスの有無により、情報書込み特性に差が生
じ、第１図の実施例の方が第２図の比較例に比べて速い
書込みが行われる。印加電圧が同じであるとすれば、基
板バイアスのない実施例の方が基板バイアスのある比較
例より大きいドレイン電流を流すことができ、従って多
数のホットキャリアを生成することができるからである
。
第３回は、このことを実験的に明らかにしたデータであ
り、書込み動作中に印加する基板バイアス電圧Ｖ　ｓｕ
ｂをパラメータとして書込み特性を測定した結果である
。メモリセルはｎチャネルであり、基板バイアスはＯか
ら負方向を選んでいる。
横軸は書込み時間であり、縦軸は、読出しゲート電圧Ｖ
ｕｒおよび読出しドレイン電圧Ｖｄｒを共に３Ｖとして
情報読出しを行なった時の、メモリセルを流れるセル′
ｉ！ｉ流１ｃｆ３１１の変化の、書込み前のセル電流１
　ｃｅｌｌ　（ｉｎｉ、）に対する比をプロットしたも
のであるａ書込みゲート電圧■ｇｐおよび占込みドレイ
ン電圧Ｖｄｐは共に８Ｖである。このデータから、書込
み中に負の基板バイアスが印加されることにより、書込
みの進行が遅くなることが明らかである。
次に情報読出し動作は、第１図の実施例の場合、第１の
拡散領域３をドレイン、第２の拡散領域４をソースとし
て用い、第１の拡散領ｇＪＡ３および制卸ゲート６に所
定の正の読み出し電圧を印加する。
第２の拡散領域４叩ちビット線１０は接地する。
第２図の比較例ではこのドレイン、ソースの関係が逆に
なる。この読出し動作について、第１図の実施例と第２
図の比較例の違いを見ると、層込み時と逆に実施例の場
合にビット線選択回路の存在による実効的な負の基板バ
イアスがかかり、比較例においてはその影響がない。
第４図は、読出し時の基板バイアスの書込み特性に与え
る影響を測定したデータである。読出し電圧、書込み電
圧は第３図の場合と同じであり、自込み時の基板バイア
スはＯＶとしている。このデータから、読出し時に負の
基板バイアスが印加されると、書込みの進行が速くなる
ことが分る。
即ち読出し動作に関しては、基板バイアスがかかる″第
１図の実施例の方が、第２図の比較例に比べて富込み特
性上好ましいことになる。
以上を纏めると、第１図の実施例では情報書込み時に基
板バイアスが掛からず、読み出し時に負の基板バイアス
がかかり、第２図の比較例ではこの基板バイアスのかか
り方が実施例と全く逆になる。そして第１図の実施例の
ような基板バイアスのかかり方の方がメモリ特性上好ま
しく、従ってビット緑コンタクトホールとの関係で制御
ゲートと浮遊ゲートを第１図の実施例のようなレイアウ
トとした方が好ましいことが結論される。
第１図の実施例は、ＥＰＲＯＭの集積度向上の点でも第
２図の比較例より浸れている。その理由は次の通りであ
る。コンタクトホール９は層間絶縁膜８をエツチングし
て形成されるが、この時のエツチング形状はその部分の
層間絶縁ＷＡ８の平坦性および膜厚の変化に大きく依存
する。、＠間絶縁膜８は通常減圧ＣＶＤにより下地の形
状を反映して形成される。第１図の実施例と第２図の比
較例を比較すると、前者は浮遊ゲート７がコンタクトホ
ール９側にあり、第２図の比較例は制御ゲート６がコン
タクトホール９側にある。館述のように、制御ゲート６
は通常第１層多結晶シリコン膜を用いて通常のマスクを
利用したフォトエツチングにより形成されるのに対し、
浮遊ゲート７はマスクを用いず側壁残しの技術により形
成されるために、その肩が図示のようになだらかになる
。即ち、浮遊ゲート７が配置される方の拡散領域上にコ
ンタクトホール９を形成する第１図の実施例の方が、コ
ンタクトホールを形成する部分の絶縁膜の段差が小さい
。従って同じ寸法で比較すると、第１図の実施例の方が
第２図の比較例に比べてコンタクトホール形成が容易且
つ確実である。フォトエツチングの精度を同じにすると
、第２図の比較例に比べて第１図の実施例の方がゲート
領域とコンタクトホール間の間隔を小さくすることがで
き、メモリセル面積を小さくしてＥＰＲＯＭを高集積化
することができる。
第５図（ａ）〜（ｄ）は、上記実施例のメモリセルアレ
イを用いた場合の具体的な書込み、読出しの動作を説明
するための等価回路である。これらの図で示すメモリセ
ルは例えばｎチャネルであって、透型のマークを付けた
方が浮遊ゲートの存在する方であり、印加する電圧は正
である。
書込みモードのスタンバイ状態では、（ａ）に示すよう
に全ピット線ｂｌ、全ワード線ｗＪおよび共通線ＣがＯ
Ｖに保たれる。（ｂ）に示すように、一本のワード線Ｗ
１に書込みゲート電圧■ｇｐが印加され、一本のビット
線ｂ１に書込みドレイン電圧Ｖｄｐが印加されることに
より、その交点位置のメモリセルで選択的に書込みが行
われる。読出しモードのスタンバイ状態は、（Ｃ）に示
すように全ビット線ｂｉおよび共通ｔａＣに読出しドレ
イン電圧Ｖｄｒが印加され、全ワード線ｗＪはＯＶに保
たれる。そして（ｄ）に示すように、選択されたビット
線ｂ１をＯＶに落とし、選択されたワード線Ｗ１に読出
しゲート電圧Ｖｇｒを印加することにより、一つのメモ
リセルの情報が読み出される。情報の判定は、ＯＶに引
下げられたビット線の電位がＯＶのまま保たれるか、メ
モリセルに流れる１！流によりビット線電位が上昇する
かにより行われる。
以上においてはｎチャネルのメモリセルの場合を説明し
たが、ｎチャネルのメモリセルを用いた場合も、電位関
係を逆にすることにより本発明を適用することができる
。
［発明の効果］ 以上述べたように本発明によれば、制御ゲートと浮遊ゲ
ートをチャネル領域上に併置する形式のメモリセルを用
いた場合に、メモリセル・レイアウトを考慮することに
より、書込み特性が優れた、高集積化ＥＰＲＯＭを得る
ことができる。
【図面の簡単な説明】
第１図（ａ）（ｂ）は本発明の一実施例のＥＰＲＯＭメ
モリセルアレイを示す平面図とそのＡ−Ａ’断面図、第
２図（ａ）（ｂ）は比較例のＥＰＲＯＭメモリセルアレ
イの平面図とそのＡ−Ａ′断面図、第３図は書込み時の
基板バイアスのメモリセル書込み特性に対する影響を測
定したデータを示す図、第４図は読出し時の基板バイア
スのメモリセル書込み特性に対する影響を測定したデー
タを示す図、第５図（ａ）〜（ｄ）はこの実施例のＥＰ
ＲＯＭの各動作モードの電圧印加関係を示す等価回路図
、第６図は本発明に用いるメモリセルの基本構造を示す
図である。 １・・・ｐ型Ｓｔ基板、２・・・フィールド絶縁膜、３
・・・第１の０１拡散領域、４・・・第２のｎ＋拡散領
域、５・・・ゲート絶縁膜、６・・・制御ゲート（ワー
ド線）、７・・・浮遊ゲート、８・・・絶縁膜、９・・
・コンタクトホール、１０・・・ビット線、１１・・・
共通配線。 出願人代理人　弁理士　鈴江武彦 第１図 第２図 第３図 を込＃ａ？Ｆｍ’！（）Ｊｓｅｃ＞ 第４図 第６図

Claims (1)

    【特許請求の範囲】
  1. 半導体基板の表面にそれぞれソース、ドレイン領域とな
    る第１、第２の拡散領域が互いに分離して形成され、こ
    れら第１、第２の拡散領域間のチャネル領域上に形成さ
    れた絶縁膜上に浮遊ゲートと制御ゲートが互いに分離さ
    れて併置されたメモリセルが同一基板に複数個配列形成
    された不揮発性半導体記憶装置において、前記第１の拡
    散領域は基板内の拡散層により形成された共通配線に接
    続され、第２の拡散領域はコンタクトホールを介して基
    板上に配設されるビット線に接続され、且つ前記制御ゲ
    ートは前記第１の拡散領域側に、前記浮遊ゲートは前記
    第２の拡散領域側にそれぞれ配置されることを特徴とす
    る不揮発性性半導体記憶装置。
JP61255150A 1986-10-27 1986-10-27 不揮発性半導体記憶装置 Pending JPS63108778A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP61255150A JPS63108778A (ja) 1986-10-27 1986-10-27 不揮発性半導体記憶装置
KR1019870011887A KR910000139B1 (ko) 1986-10-27 1987-10-26 불휘발성 반도체기억장치
DE19873736387 DE3736387A1 (de) 1986-10-27 1987-10-27 Nicht-fluechtige halbleiterspeichervorrichtung
US07/316,534 US4882707A (en) 1986-10-27 1989-02-27 Non-volatile semi-conductor memory device with double gate structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61255150A JPS63108778A (ja) 1986-10-27 1986-10-27 不揮発性半導体記憶装置

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JPS63108778A true JPS63108778A (ja) 1988-05-13

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ID=17274770

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JP (1) JPS63108778A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6717207B2 (en) 2002-01-30 2004-04-06 Renesas Technology Corp. Non-volatile semiconductor memory device of which bit line withstand voltage can be increased

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6717207B2 (en) 2002-01-30 2004-04-06 Renesas Technology Corp. Non-volatile semiconductor memory device of which bit line withstand voltage can be increased

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