CN100358116C - 多晶硅的蚀刻方法 - Google Patents
多晶硅的蚀刻方法 Download PDFInfo
- Publication number
- CN100358116C CN100358116C CNB031587631A CN03158763A CN100358116C CN 100358116 C CN100358116 C CN 100358116C CN B031587631 A CNB031587631 A CN B031587631A CN 03158763 A CN03158763 A CN 03158763A CN 100358116 C CN100358116 C CN 100358116C
- Authority
- CN
- China
- Prior art keywords
- polysilicon layer
- layer
- polysilicon
- resist layer
- utilize
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 131
- 238000000034 method Methods 0.000 title claims abstract description 76
- 238000005530 etching Methods 0.000 title claims abstract description 46
- 229920005591 polysilicon Polymers 0.000 claims abstract description 103
- 230000008569 process Effects 0.000 claims abstract description 50
- 238000001020 plasma etching Methods 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 230000000717 retained effect Effects 0.000 claims abstract description 8
- 239000003595 mist Substances 0.000 claims description 22
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 9
- 238000000992 sputter etching Methods 0.000 claims description 7
- 238000002360 preparation method Methods 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 abstract description 9
- 238000005516 engineering process Methods 0.000 description 27
- 229910000042 hydrogen bromide Inorganic materials 0.000 description 26
- 239000007789 gas Substances 0.000 description 22
- 238000007796 conventional method Methods 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000015654 memory Effects 0.000 description 5
- 230000003628 erosive effect Effects 0.000 description 4
- 238000010276 construction Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- BSYNRYMUTXBXSQ-UHFFFAOYSA-N Aspirin Chemical compound CC(=O)OC1=CC=CC=C1C(O)=O BSYNRYMUTXBXSQ-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/47—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Plasma & Fusion (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明提供了一种多晶硅蚀刻方法，该方法在形成多晶硅层之后，能够完全除去用多晶硅层覆盖的凸起侧壁上遗留的多晶硅残余物，同时又保留了多晶硅层的形成各向异性，并且使下面的绝缘膜免受蚀刻。在将多晶硅层沉积到基片的一个主表面上以便覆盖凸起之后，在凸起之上的多晶硅层上形成抗蚀层。通过利用该抗蚀层作为掩模，来实施等离子蚀刻工艺，从而形成该多晶硅层图形并形成栅电极多晶硅层。在第一步骤，利用HBr和Cl2蚀刻多晶硅层直到多晶硅间隔残余物出现在凸起侧壁上为止，而在第二步骤，在5.0-10.0m Torr的压力下利用HBr去除多晶硅残留物。
Description
相关申请的交叉参考
本发明申请的基础以及要求的优先权申请是申请日为2002年9月27日、申请号为2002-284566的日本专利申请，该申请作为参考全部并入文本。
技术领域
本发明涉及一种多晶硅的蚀刻方法，该方法适用于制造半导体设备例如具有多层栅电极结构或层叠的电容器电极结构的半导体存储器。
背景技术
已知，电可擦可编程序的只读存储器(EEPROM)和快闪存储器是具有多层栅电极结构的半导体存储器。还已知，动态随机存取存储器(DRAM)是具有层叠的电容器电极结构的半导体存储器。在制造这些存储器的工艺中，要求精确地蚀刻并形成所沉积的多晶硅层图形，该多晶硅层覆盖具有大约0.3μm的垂直侧壁的凸起。
在满足这些要求的常规多晶硅蚀刻方法中，将高密度的等离子蚀刻工艺分成第一和第二步骤。在第一步骤，在2-8m Torr的低压下利用HBr、Cl2和O2的混合气体有选择地蚀刻多晶硅层。在第二步骤，在20-40m Torr的高压下利用HBr和O2的混合气体蚀刻多晶硅残留物(该方法被称作第一种常规方法。例如，参照日本专利公报第2,822,952号专利)。
在另一种常规的多晶硅蚀刻方法中，利用HBr、Ar和O2的混合气体通过反应离子蚀刻而有选择地蚀刻多晶硅层(该方法被称作第二种常规方法。例如，参照日本专利公报第3,088,178号专利)。
在又一种常规的多晶硅蚀刻方法中，在第一各向异性蚀刻步骤，利用CCl4和He的混合气体有选择地蚀刻多晶硅层，而在第二各向同性蚀刻步骤，利用CCl4、He和SF6的混合气体通过采用等离子散射现象而除去蚀刻残留物(该方法被称作第三种常规方法。例如，参照日本专利公报第2,574,045号专利)。
按照第三种常规方法，由于各向同性蚀刻是通过等离子散射现象进行的，因此在多晶硅层和下面的膜之间的界面上形成一种被称作切口的异常形状。按照第二种常规方法，由于Ar离子抑制多晶硅层侧壁上沉积膜的形成，因此多晶硅层有可能要承受侧蚀刻(伐倒切口，undercut)，从而导致尺寸的精确度下降。
第一种常规方法能够解决第二种和第三种常规方法中的问题。然而，如果两个相邻抗蚀层之间的空间窄得大约只有0.4μm，那么利用HBr和O2的混合气体通过过蚀刻就不能完全除去遗留在高度为0.3μm的凸起侧壁上的多晶硅残留物。
发明内容
本发明的一个目的是提供一种新颖的多晶硅蚀刻方法，该方法能够完全除去在利用等离子蚀刻形成多晶硅层图形之后，多晶硅层覆盖的凸起侧壁上遗留的多晶硅残余物，同时又保留了多晶硅层的形成各向异性，并且使下面的绝缘膜免受蚀刻。
按照本发明的一个方面，所提供的多晶硅蚀刻方法包括以下步骤：制备半导体基片，该基片具有在基片的一个主表面上形成的带有凸起的绝缘膜和沉积在绝缘膜上并覆盖所述凸起的多晶硅层；在该多晶硅层上形成一层抗蚀层，该抗蚀层具有不覆盖至少一部分凸起侧壁的预定图形；利用HBr和Cl2的混合气体并利用抗蚀层作为掩模，来实施蚀刻多晶硅层的第一等离子蚀刻工艺，以便留下具有与抗蚀层对应的图形的多晶硅层和由部分多晶硅层形成的多晶硅残留物遗留在凸起侧壁上；以及利用HBr这一种气体并利用抗蚀层作为掩模，来实施去除多晶硅残留物的第二等离子蚀刻工艺。
在这种多晶硅蚀刻方法中，利用HBr和Cl2的混合气体通过第一等离子蚀刻工艺能够蚀刻大部分的层，并将多晶硅残留物遗留在凸起侧壁上。在第一等离子蚀刻工艺中，将HBr和Cl2的混合气体用作蚀刻气体，其中HBr提供了相对于下面的绝缘层(例如二氧化硅)的较高的蚀刻选择比，而Cl2提供了较高的蚀刻速率。因此在抑制下面的绝缘膜损坏的同时可实施高通量的蚀刻。
利用HBr这一种气体的第二等离子蚀刻工艺可以从凸起侧壁上除去多晶硅残留物。在第二等离子蚀刻工艺中，将HBr这一种气体用作蚀刻气体而不用添加其它气体(例如O2)。可以在水平方向上进行微型布图并完全去除多晶硅残留物。
在这种多晶硅蚀刻方法中，优选的是，第二等离子蚀刻工艺是在5.0-10.0m Torr的压力下进行的。向基片的一个主表面辐射的Br离子的入射方向是不规则的，因此能够容易地除去多晶硅残留物。
优选的是，在多晶硅层与绝缘膜的蚀刻选择比为20-40的条件下进行第二等离子蚀刻工艺。这样可以避免下面的绝缘膜的损坏并保留多晶硅层的形成各向异性。可以抑制侧蚀刻及切口。为了将蚀刻选择比设置在20-40的范围内，优选的是将射频(RF)偏置功率(bias power)设置在10-20W的范围内。
在这种多晶硅蚀刻方法中，可以在去除多晶硅残留物之后进行第三等离子蚀刻工艺，该第三等离子蚀刻工艺是利用抗蚀层作为掩模并利用HBr和O2的混合气体或Cl2和O2的混合气体作为蚀刻气体的过蚀刻工艺。因此可去除基片的一个主表面上的凸起下侧壁上的多晶硅残留物。
如上所述，在利用等离子蚀刻工艺形成覆盖凸起的多晶硅层图形的工艺中，将该工艺分成第一和第二步骤。在第一步骤，利用HBr和Cl2的混合气体蚀刻大部分多晶硅层并将多晶硅残留物遗留在凸起侧壁上。在第二步骤，利用HBr这一种气体从凸起侧壁上去除多晶硅残留物。可以将多晶硅残留物完全从凸起侧壁上去除，而保留多晶硅层的形成各向异性并使下面的绝缘膜免受蚀刻。甚至在两个相邻抗蚀层之间的空间窄得只有大约0.3μm时，也能够完全去除遗留在具有约0.3μm高度的凸起侧壁上的多晶硅残留物。
附图说明
图1是表示按照本发明的一个实施例的EEPROM制造方法的多晶硅层形成工艺的截面图。
图2是表示图1的工艺之后的抗蚀层形成工艺的截面图。
图3是表示图2的工艺之后的第一蚀刻工艺的截面图。
图4是表示图3的工艺之后的第二蚀刻工艺的截面图。
图5是表示在一个外围环形区域中的抗蚀层形成工艺的截面图。
图6是表示图5的工艺之后的第一蚀刻工艺的截面图。
图7是表示图6的工艺之后的第二蚀刻工艺的截面图。
具体实施方式
图1-7是表示按照本发明的一个实施例的EEPROM制造方法的半导体基片的截面图。其中图1-4是表示存储器矩阵区域的截面图，图5-7是表示外围环形区域的截面图。
在图1所示的工艺中，使诸如由硅制成的半导体基片10的一个主表面并承受热氧化工艺，从而形成由二氧化硅制成的具有大约15nm的厚度的栅极绝缘膜(gate insulating film)12a，12b。此后将这个利用热氧化工艺形成的二氧化硅膜称作“热氧化膜”。
利用化学蒸汽沉积法(CVD)沉积厚度约为300nm的多晶硅层，该多晶硅层覆盖栅极绝缘膜12a，12b。在多晶硅层沉积的工艺中或之后，将杂质离子添加到多晶硅层内，以确定其导电类型并将其电阻降低到可用作栅电极的程度。此后，有选择地热蚀刻该多晶硅层，以便形成栅极绝缘膜12A，12B。
通过利用抗蚀层(resist layer)作为掩模，可干蚀刻并形成多晶硅层图形，从而形成由多晶硅层的剩余部分制成的栅电极层14A和14B。然后实施热氧化工艺，以便在栅电极层14A和14B的侧壁和基片表面上形成热氧化膜。在基片表面上形成的热氧化膜比栅极绝缘膜12a，12b厚，例如厚度大约为44nm。此后将包括热氧化栅极绝缘膜12a，12b、热氧化栅极绝缘膜12A，12B和电极层14A，14B侧壁上的热氧化膜的集成绝缘膜一起称作绝缘膜12。绝缘膜12具有由绝缘膜12a、电极层14A和绝缘膜12A的层叠结构以及由绝缘膜12b、电极层14B和绝缘膜12B的层叠结构形成的凸起。还有高度小于由这些层叠结构形成的凸起的其它凸起(未示出)。
利用CVD沉积厚度大约为300nm的多晶硅层16，该层覆盖绝缘膜12。通过植入杂质离子还可降低该多晶硅层16的电阻。
在外围环形区域中(如图5所示)，在基片10的一个表面上，形成热氧化栅极绝缘膜128，然后形成多晶硅层14S。通过在形成栅极绝缘膜12a，12b时所用的热氧化工艺形成绝缘膜12s。通过在形成栅电极层14A，14B时所用的CVD、电阻减小和布图工艺形成多晶硅层14S。此后，通过在形成多晶硅层16(图1所示)时所用的CVD工艺还在外围区域形成多晶硅层16。
在图2所示的工艺中，利用照相平版法在多晶硅层16上形成具有预期的栅电极图形的抗蚀层18A和18B。抗蚀层18A和18B的每一层都覆盖凸起的上表面，但不覆盖至少一部分凸起侧壁。抗蚀层18A和18B之一可以覆盖图2中未示出的其它区域中的凸起侧壁。将两个相邻抗蚀层18A和18B之间的空间设置为0.3-0.6μm。
在外围环形区域内，如图5所示，通过在形成抗蚀层18A和18B时所用的照相平版工艺形成具有预期栅电极图形的抗蚀层18S。抗蚀层18A，18B和18S的厚度都为约2μm。
在图3和4所示的工艺中，通过利用采用高密度等离子的电子回旋共振(ECR)等离子蚀刻系统来实施等离子蚀刻工艺。在图3所示的工艺中，将基片10放在ECR等离子蚀刻系统的工艺室内，并且通过利用抗蚀层18A和18S作为掩模来蚀刻多晶硅层16，从而形成具有与抗蚀层18A和18B对应的图形的栅电极16A和16B。该工艺是第一等离子蚀刻工艺。在将多晶硅间隔残留物16a-16d遗留在凸起侧壁上的状态下终止第一等离子蚀刻工艺。例如，该蚀刻条件是：
气体流速：HBr/Cl2＝50/50sccm
工艺室内的压力：4.0m Torr
微波功率：1800W
RF偏置功率：60W
多晶硅蚀刻速率变成320nm/min。
这个用作主蚀刻工艺的第一等离子蚀刻工艺具有很强的形状各向异性，从而能够形成具有垂直壁形状或正锥形形状的凸起。然而，仅仅利用第一等离子蚀刻工艺不能除去多晶硅间隔残留物16a-16d。为了保留形状各向异性，可以利用HBr/Cl2/O2或类似物的混合气体作为蚀刻气体，并将工艺室内的压力优选地设置在1.0-5.0m Torr的范围内。为了获得合适的蚀刻速率，优选的是将微波功率设置在1500-2000W的范围内，而将RF偏置功率设置在40-80W的范围内。
在外围环形区域内，如图6所示，通过利用抗蚀层18S作为掩模，而有选择地蚀刻多晶硅层16，从而利用第一等离子蚀刻工艺形成栅电极层16S。在多晶硅层14S的侧壁上，遗留下多晶硅间隔残留物16e和16f。
在多晶硅残留物16a-16d出现在第一等离子蚀刻工艺中之后，实施图4所示的第二等离子蚀刻工艺。在第二等离子蚀刻工艺中，通过利用抗蚀层18A和18B作为掩模并利用HBr这一种气体作为蚀刻气体，而从凸起侧壁上除去多晶硅间隔残留物16a-16d。例如，该蚀刻条件为：
气体流速：HBr＝100sccm
工艺室内的压力：6.0m Torr
微波功率：1200W
RF偏置功率：15W
多晶硅蚀刻速率变成80-120nm/min。
该第二等离子蚀刻工艺是形成本发明特性的多晶硅残留物除去工艺。利用HBr这一种气体作为蚀刻气体，而不用诸如Cl2和SF6这些气体以及诸如O2和CF4这些侧壁保护膜形成气体。HBr，Cl2和SF6这三种气体的水平蚀刻速率以Cl2＜HBr＜＜SF6的次序变大。由于水平蚀刻速率小，因此Cl2不能除去多晶硅间隔残留物16a-16d。由于SF6的蚀刻速率太快，因此可以减小尺寸，并且因为侧蚀刻，可以形成切口。由于HBr除了垂直蚀刻速率之外还具有较小的水平蚀刻速率，因此能够有效地去除多晶硅残留物16a-16d。利用诸如O2这些气体，以便通过形成SiOx侧壁保护膜来维持形成各向异性。在第二等离子蚀刻工艺中不使用O2，因为水平蚀刻速率被降低。
为了从凸起侧壁上完全去除多晶硅间隔残留物16a-16d，必需在基片表面上不规则地辐射Br离子。最终，优选的是，将工艺室内的压力设置到5.0-10.0m Torr，该压力比用于高密度等离子的压力稍高。
在利用HBr这一种气体的第二等离子蚀刻工艺中，如果为了增大蚀刻速率而将RF偏置功率设置得较高，那么多晶硅层与热氧化膜的蚀刻选择比就会变成10或更小，从而可以损坏作为下面的膜(underlying film)的热氧化膜，例如在下面的膜上形成孔。优选的是，将多晶硅层与热氧化膜的蚀刻选择比设置为大约20-40。为此，优选的是，在10-20W的范围内将RF偏置功率设置得相对低些。
在上述条件下利用第二等离子蚀刻工艺，能够从凸起侧壁上完全去除多晶硅间隔残留物16a-16d，而在一般情形中它们是不能去除的。由于上述的条件适合于微型布图中的形状各向异性，因此承受第一等离子蚀刻工艺的多晶硅层16A和16B的侧壁不承受尺寸减小工艺例如侧蚀刻。因此在所蚀刻的多晶硅层16A和16B与下面的绝缘膜12之间的界面上不会形成切口。
在外围环形区域内，如图7所示，通过利用抗蚀层18S作为掩模并利用第二等离子蚀刻工艺，而蚀刻并去除多晶硅层14S和多晶硅残留物16e和16f，借此形成具有与抗蚀层18S对应的图形的多晶硅栅电极层14s。栅电极层14s和层叠在其上的栅电极层16S构成一个栅电极。
在第二等离子蚀刻工艺之后，通过利用抗蚀层18A，18B和18S作为掩模来实施第三等离子蚀刻工艺。该工艺是一个过蚀刻工艺。例如，蚀刻条件为：
气体流速：HBr/O2＝100/6sccm
工艺室内的压力：2.0m Torr
微波功率：1200W
RF偏置功率：15W
多晶硅层与热氧化膜的蚀刻选择比约为180，而蚀刻量约为220nm。利用这种过蚀刻，能够去除下凸起区域内的多晶硅残留物。如果不实施第二等离子蚀刻而只实施第三等离子蚀刻，那么虽然多晶硅间隔残留物16a-16d的高度较小，但是也不能将其去除。
在第三等离子蚀刻工艺中，可以利用Cl2和O2的混合气体取代HBr和O2的混合气体作为蚀刻气体，如果利用HBr/O2的混合气体或Cl2/O2的混合气体，则通过控制O2的流率比来设置较高的蚀刻选择比，能减轻对下面的热氧化膜的损伤。例如，如果将O2的流率比设置为大约6-40％，将压力设置为1.0-5.0m Torr，将RF偏置功率设置为大约10-30V，那么就能够将多晶硅膜与下面的热氧化膜的蚀刻选择比设置为大约150-200，从而在 00-240nm的范围内进行过蚀刻。
在第三等离子蚀刻工艺之后，如图4和7所示，利用公知的灰化工艺等去除抗蚀层18A，18B和18S。
在上述的实施例中，利用ECR等离子蚀刻系统作为高密度等离子蚀刻系统。本发明并不局限于此，还可利用其它系统例如感偶等离子(ICP)蚀刻系统和采用螺旋波的等离子蚀刻系统。这些蚀刻系统都是公知的高密度等离子蚀刻系统。
以上已经结合优选实施例对本发明作了描述。但是本发明并不仅仅局限于上述的实施例。显然，本领域的普通技术人员能够作出各种变型、改进、组合等形式。
Claims (5)
1、一种多晶硅的蚀刻方法，该方法包括以下步骤：
制备半导体基片(10)，在该基片的一个表面上形成绝缘膜(12s)，形成多晶硅层(14S)，然后在所述绝缘膜上形成覆盖所述多晶硅层(14S)的多晶硅层(16)；
在所述多晶硅层(16)上形成抗蚀层(18S)，所述抗蚀层具有不覆盖至少一部分所述多晶硅层(14S)的侧壁的预定图形；
利用HBr和Cl2的混合气体并以所述抗蚀层(18S)作为掩模，来实施蚀刻所述多晶硅层(16)的第一等离子蚀刻工艺，形成具有与所述抗蚀层(18S)对应图形的层(16S)，和在多晶硅层(14S)的侧壁上的多晶硅残留物，遗留下多晶硅残留物(16e和16f)；
利用HBr这一种气体和所述抗蚀层(18S)来实施去除多晶硅残留物的第二等离子蚀刻工艺；以及
在去除多晶硅残留物之后实施第三等离子蚀刻工艺的步骤，所述第三等离子蚀刻工艺是利用所述抗蚀层作为掩模并利用Cl2和O2的混合气体或者HBr和O2的混合气体作为蚀刻气体的过蚀刻工艺。
2、根据权利要求1所述的多晶硅蚀刻方法，其中所述第二等离子蚀刻工艺是在5.0-10.0mTorr的压力下进行的。
3、根据权利要求1所述的多晶硅蚀刻方法，其中所述第二等离子蚀刻工艺是在所述多晶硅层与所述绝缘膜的蚀刻选择比为20-40的条件下进行的。
4、根据权利要求3所述的多晶硅蚀刻方法，其中所述第二等离子蚀刻工艺是在10-20W的射频偏置功率下进行的。
5、一种多晶硅的蚀刻方法，该方法包括以下步骤：
制备半导体基片(10)，在该基片的一个表面上形成绝缘膜(12s)，形成多晶硅层(14S)，然后在所述绝缘膜上形成覆盖所述多晶硅层(14S)的多晶硅层(16)；
在所述多晶硅层(16)上形成抗蚀层(18S)，所述抗蚀层具有不覆盖至少一部分所述多晶硅层(14S)的侧壁的预定图形；
利用HBr和Cl2的混合气体并以所述抗蚀层(18S)作为掩模，来实施蚀刻所述多晶硅层(16)的第一等离子蚀刻工艺，形成具有与所述抗蚀层(18S)对应图形的层(16S)，和在多晶硅层(14S)的侧壁上的多晶硅残留物，遗留下多晶硅残留物(16e和16f)；以及
利用HBr这一种气体和所述抗蚀层(18S)来实施去除多晶硅残留物的第二等离子蚀刻工艺；
其中在所述基片的主表面部分上，其中：
所述基片的主表面具有带有凸起的绝缘膜和沉积在该绝缘膜和凸起上的多晶硅层；
在该多晶硅层上形成所述抗蚀层，所述抗蚀层具有不覆盖至少一部分所述凸起侧壁的预定图形；
利用HBr和Cl2的混合气体并利用所述抗蚀层作为掩模，来实施蚀刻所述多晶硅层的所述第一等离子蚀刻工艺，以便留下具有与所述抗蚀层对应图形的所述多晶硅层和由部分所述多晶硅层形成的多晶硅残留物遗留在凸起侧壁上。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002284566A JP3891087B2 (ja) | 2002-09-27 | 2002-09-27 | ポリシリコンエッチング方法 |
| JP284566/02 | 2002-09-27 | ||
| JP284566/2002 | 2002-09-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1494117A CN1494117A (zh) | 2004-05-05 |
| CN100358116C true CN100358116C (zh) | 2007-12-26 |
Family
ID=32104945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB031587631A Expired - Fee Related CN100358116C (zh) | 2002-09-27 | 2003-09-24 | 多晶硅的蚀刻方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6995093B2 (zh) |
| JP (1) | JP3891087B2 (zh) |
| KR (1) | KR100555366B1 (zh) |
| CN (1) | CN100358116C (zh) |
| HK (1) | HK1061112A1 (zh) |
| TW (1) | TWI242809B (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100680948B1 (ko) * | 2004-07-21 | 2007-02-08 | 주식회사 하이닉스반도체 | 반도체 소자의 스토리지 노드 콘택 형성방법 |
| KR100744068B1 (ko) * | 2005-04-29 | 2007-07-30 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
| KR100771373B1 (ko) | 2005-11-02 | 2007-10-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 플라즈마 식각 방법 |
| KR100859490B1 (ko) | 2007-06-12 | 2008-09-23 | 주식회사 동부하이텍 | 반도체 트랜지스터 제조 방법 |
| US8642475B2 (en) | 2010-12-21 | 2014-02-04 | Globalfoundries Singapore Pte. Ltd. | Integrated circuit system with reduced polysilicon residue and method of manufacture thereof |
| JP2015041724A (ja) * | 2013-08-23 | 2015-03-02 | 東京エレクトロン株式会社 | 半導体デバイスを製造する方法 |
| CN110085551B (zh) * | 2018-01-25 | 2021-05-25 | 长鑫存储技术有限公司 | 存储元件的位线的制作过程、存储元件及其制作方法 |
| CN109887914B (zh) * | 2019-03-07 | 2021-04-23 | 上海华虹宏力半导体制造有限公司 | 分栅快闪存储器及其制备方法 |
| CN112289676B (zh) * | 2020-03-11 | 2023-06-13 | 深圳方正微电子有限公司 | 一种去除半导体器件制造中的多晶硅残留的方法 |
| CN114334582B (zh) * | 2021-12-23 | 2024-03-26 | 北京北方华创微电子装备有限公司 | 场发射器件结构的制造方法及场发射器件结构 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5318665A (en) * | 1991-04-22 | 1994-06-07 | Nec Corporation | Method for etching polysilicon film |
| US5336365A (en) * | 1992-02-27 | 1994-08-09 | Nippon Steel Semiconductor Corporation | Polysilicon etching method |
| JPH0969511A (ja) * | 1995-08-30 | 1997-03-11 | Nec Corp | 半導体装置の製造方法 |
| CN1198588A (zh) * | 1997-03-31 | 1998-11-11 | 日本电气株式会社 | 半导体器件中层的刻蚀方法 |
| JP2001237218A (ja) * | 2000-02-21 | 2001-08-31 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910008983B1 (ko) | 1988-12-20 | 1991-10-26 | 현대전자산업 주식회사 | 비등방성 식각을 이용한 잔유물 제거방법 |
| US5751040A (en) * | 1996-09-16 | 1998-05-12 | Taiwan Semiconductor Manufacturing Company Ltd. | Self-aligned source/drain mask ROM memory cell using trench etched channel |
| US6037266A (en) * | 1998-09-28 | 2000-03-14 | Taiwan Semiconductor Manufacturing Company | Method for patterning a polysilicon gate with a thin gate oxide in a polysilicon etcher |
| JP2001060530A (ja) | 1999-08-20 | 2001-03-06 | Tdk Corp | 積層セラミック電子部品の外部電極形成方法 |
-
2002
- 2002-09-27 JP JP2002284566A patent/JP3891087B2/ja not_active Expired - Fee Related
-
2003
- 2003-09-23 KR KR1020030065867A patent/KR100555366B1/ko not_active IP Right Cessation
- 2003-09-24 US US10/668,319 patent/US6995093B2/en not_active Expired - Fee Related
- 2003-09-24 CN CNB031587631A patent/CN100358116C/zh not_active Expired - Fee Related
- 2003-09-25 TW TW092126483A patent/TWI242809B/zh not_active IP Right Cessation
-
2004
- 2004-06-08 HK HK04104069A patent/HK1061112A1/xx not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5318665A (en) * | 1991-04-22 | 1994-06-07 | Nec Corporation | Method for etching polysilicon film |
| US5336365A (en) * | 1992-02-27 | 1994-08-09 | Nippon Steel Semiconductor Corporation | Polysilicon etching method |
| JPH0969511A (ja) * | 1995-08-30 | 1997-03-11 | Nec Corp | 半導体装置の製造方法 |
| CN1198588A (zh) * | 1997-03-31 | 1998-11-11 | 日本电气株式会社 | 半导体器件中层的刻蚀方法 |
| JP2001237218A (ja) * | 2000-02-21 | 2001-08-31 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI242809B (en) | 2005-11-01 |
| US6995093B2 (en) | 2006-02-07 |
| JP3891087B2 (ja) | 2007-03-07 |
| JP2004119905A (ja) | 2004-04-15 |
| KR20040027364A (ko) | 2004-04-01 |
| HK1061112A1 (en) | 2004-09-03 |
| CN1494117A (zh) | 2004-05-05 |
| TW200416871A (en) | 2004-09-01 |
| KR100555366B1 (ko) | 2006-02-24 |
| US20040082184A1 (en) | 2004-04-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6284666B1 (en) | Method of reducing RIE lag for deep trench silicon etching | |
| US6544838B2 (en) | Method of deep trench formation with improved profile control and surface area | |
| US6878612B2 (en) | Self-aligned contact process for semiconductor device | |
| CN100358116C (zh) | 多晶硅的蚀刻方法 | |
| JP2006179853A (ja) | 半導体素子のキャパシタストレージノードの形成方法 | |
| GB2333267A (en) | Plasma etching silicon using a CF gas to produce an inclined or tapered sidewall | |
| JP3088178B2 (ja) | ポリシリコン膜のエッチング方法 | |
| US7256129B2 (en) | Method for fabricating semiconductor device | |
| KR100714287B1 (ko) | 반도체 소자의 패턴 형성방법 | |
| JP2007013081A (ja) | 深いコンタクトホールを有する半導体素子の製造方法 | |
| JP3439135B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR20200113000A (ko) | 측벽 에칭을 달성하기 위한 방법 | |
| US6762064B1 (en) | Process for fabrication of a ferrocapacitor | |
| US7741223B2 (en) | Semiconductor device with bulb type recess gate and method for fabricating the same | |
| KR20080040128A (ko) | 반도체 소자의 패턴 형성방법 | |
| JP2001319969A (ja) | 絶縁領域の形成方法 | |
| US6468920B2 (en) | Method for manufacturing contact hole in semiconductor device | |
| JP4360393B2 (ja) | ポリシリコンエッチング方法 | |
| CN101183644A (zh) | 制造含有凹陷栅极的半导体器件的方法 | |
| US20050045937A1 (en) | Fence-free etching of iridium barrier having a steep taper angle | |
| US6686234B1 (en) | Semiconductor device and method for fabricating the same | |
| KR20090016815A (ko) | 울퉁불퉁한 표면의 원통형 스토리지전극을 갖는 캐패시터의제조 방법 | |
| US20080003821A1 (en) | Method for fabricating semiconductor device | |
| KR100683486B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| JP2001127156A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| REG | Reference to a national code |
Ref country code: HK Ref legal event code: DE Ref document number: 1061112 Country of ref document: HK |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| REG | Reference to a national code |
Ref country code: HK Ref legal event code: GR Ref document number: 1061112 Country of ref document: HK |
|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20071226 Termination date: 20150924 |
|
| EXPY | Termination of patent right or utility model |