KR20110135079A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 매립 비트라인 상측에 배리어막으로 도프드 폴리실리콘층을 형성함으로써, 매립 비트라인 상부에 매립 워드라인을 형성하기 위한 식각 공정 시 매립 비트라인의 도전막이 노출되는 현상을 방지하여 소자의 특성을 향상시키는 반도체 소자 및 그 제조 방법을 제공하는 기술이다.
본 발명에 따른 반도체 소자는 측벽 콘택을 포함하는 복수의 필라 패턴과, 상기 인접한 복수의 필라 패턴 사이의 저부에 구비되는 비트라인 도전막과 상기 비트라인 도전막 상부에 적층되는 배리어막을 포함하는 매립비트라인을 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는 매립 비트라인(Buried Bit Line)을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이가 점차 감소하고 있다. 그러나, 이러한 트랜지스터의 채널 길이 감소는 DIBL(Drain Induced Barrier Lowering) 현상, 핫 캐리어 효과(hot carrier effect) 및 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)를 초래하는 문제점이 있다. 이러한 문제점을 해결하기 위하여 접합 영역의 깊이를 감소시키는 방법 또는 트랜지스터의 채널 영역에 리세스를 형성하여 상대적으로 채널 길이를 증가시키는 방법 등 다양한 방법이 제안되고 있다.
그러나, 반도체 메모리 소자, 특히, 디램(DRAM)의 집적 밀도가 기가 비트(giga bit)에 육박함에 따라 보다 더 작은 사이즈의 트랜지스터 제조가 요구된다. 즉, 기가 비트대의 디램 소자의 트랜지스터는 8F2(F: minimum feature size) 이하의 소자 면적을 요구하고 있으며, 나아가 4F2 정도의 소자 면적을 요구하고 있다. 따라서, 게이트 전극이 반도체 기판 상에 형성되고 게이트 전극 양측에 접합 영역이 형성되는 현재의 플래너(plannar) 트랜지스터 구조로는 채널 길이를 스케일링(scaling)한다고 하여도 요구되는 소자 면적을 만족시키기 어렵다. 이러한 문제를 해결하기 위하여 수직 채널 트랜지스터 구조가 제안되었다. 그러나, 수직 채널 트랜지스터 형성 시 매립 비트라인과 매립 워드라인 사이의 공정 마진이 부족하여 매립 워드라인 형성을 위한 식각 공정 시 매립 비트라인 상측이 노출되어 산화되는 문제점이 발생하고 있다.
본 발명은 매립 비트라인 상측에 도프드 폴리실리콘으로 배리어막을 형성함으로써, 매립 워드라인을 형성하기 위한 식각 공정 시 매립 비트라인의 도전막이 노출되어 산화되는 것을 방지하여 소자의 특성을 향상시키는 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자는 측벽 콘택을 포함하는 복수의 필라 패턴과, 상기 인접한 복수의 필라 패턴 사이의 저부에 구비되는 비트라인 도전막과 상기 비트라인 도전막 상부에 적층되는 배리어막을 포함하는 매립비트라인을 포함하는 것을 특징으로 한다. 여기서, 매립 비트라인 상측에 도프드 폴리실리콘으로 배리어막을 형성함으로써, 매립 워드라인을 형성하기 위한 식각 공정 시 매립 비트라인의 도전막이 노출되어 산화되는 것을 방지할 수 있다.
나아가, 상기 측벽 콘택은 상기 필라 패턴의 양 측벽 중 일측벽에만 구비되며, 상기 비트라인 도전막은 텅스텐(W)을 포함하고, 상기 비트라인 도전막은 티타늄 질화막(TiN)을 포함한다.
그리고, 상기 배리어막은 도프드 폴리실리콘(Doped Polysilicon)을 포함하며, 상기 매립 비트라인은 상기 측벽 콘택과 접속된다.
또한, 상기 매립 비트라인 외벽 및 상기 비트라인 도전막과 배리어막의 경계면에 구비되는 배리어 메탈층을 더 포함하며, 상기 배리어 메탈층은 티타늄, 티타늄 질화막 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판을 식각하여 측벽 콘택을 포함하는 복수의 필라 패턴을 형성하는 단계와, 인접한 복수의 필라 패턴 사이의 저부에 구비되는 비트라인 도전막과 상기 비트라인 도전막 상부에 적층되는 배리어막을 포함하는 매립비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다. 여기서, 매립 비트라인 상측에 도프드 폴리실리콘으로 배리어막을 형성함으로써, 매립 워드라인을 형성하기 위한 식각 공정 시 매립 비트라인의 도전막이 노출되어 산화되는 것을 방지할 수 있다.
나아가, 상기 매립 비트라인을 형성하는 단계는 상기 필라 패턴을 포함하는 상기 반도체 기판 상부에 비트라인 도전막을 형성하는 단계와, 상기 측벽 콘택 하부의 높이까지 상기 비트라인 도전막을 식각하는 단계와, 상기 필라 패턴 및 상기 비트라인 도전막 상부에 배리어막을 형성하는 단계와, 상기 측벽 콘택 상부의 높이까지 상기 배리어막을 식각하는 단계를 더 포함한다.
그리고, 상기 비트라인 도전막은 텅스텐을 포함하는 물질로 형성하며, 상기 비트라인 도전막은 티타늄 질화막(TiN)을 포함하는 물질로 형성한다.
또한, 상기 배리어막은 도프드 폴리실리콘(Doped Polysilicon)을 포함하는 물질로 형성하며, 상기 도프드 폴리실리콘층은 인(P), 아세늄(As) 및 이들의 조합 중 선택된 어느 하나를 이용하여 도핑한다.
상기 비트라인 도전막을 형성하는 단계 및 상기 배리어막을 형성하는 단계 이전에 배리어 메탈층을 증착하는 단계를 더 포함하며, 상기 배리어 메탈층은 티타늄, 티타늄 질화막 및 이들의 조합 중 선택된 어느 하나를 포함하는 물질로 형성한다.
나아가, 상기 매립 비트라인을 형성하는 단계 후, 상기 매립 비트라인 및 상기 필라 패턴 표면에 캡핑막을 형성하는 단계를 더 포함하며, 상기 캡핑막은 질화막을 포함하는 물질로 형성한다.
본 발명의 반도체 소자 및 그 제조 방법은 매립 비트라인 상측에 배리어막을 형성함으로써, 매립 워드라인을 형성하기 위한 식각 공정 시 배리어막에 의해 매립 비트라인의 도전막이 노출되지 않도록 하여 매립 비트라인의 도전막이 산화되는 현상이 방지되는 효과가 있다.
도 1은 본 발명에 따른 반도체 소자를 도시한 사시도 및 단면도.
도 2a 내지 도 2k는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 레이아웃, 사시도 및 단면도.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 제조 방법의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자를 도시한 것으로, 매립 비트라인과 매립 워드라인이 형성된 모습을 도시한 것이다. 도 1에서 (ⅰ) 사시도를 도시한 것이고, (ⅱ)는 X - X'에 따른 절단면을 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상부에 측벽 콘택(115)을 포함하는 복수의 필라 패턴(110)이 구비되어 있다. 필라 패턴(110)은 라인 형태이며, 측벽 콘택(115)은 실리콘 산화막(113) 및 라이너 질화막(117)에 의해 필라 패턴(110) 일측의 일부가 노출되어 형성된다. 그리고, 필라 패턴(110)과 인접한 필라 패턴(110) 사이의 반도체 기판(100) 상부에 매립 비트라인(136)이 구비된다. 여기서, 매립 비트라인(136)은 비트라인 도전막(120) 및 배리어막(135a)의 적층구조인 것이 바람직하다. 비트라인 도전막(120)은 텅스텐을 포함하는 물질로 형성되며, 측벽 콘택(115)의 하측과 동일한 높이로 구비된다. 또한, 배리어막(135a)은 도프드 폴리실리콘(Doped-Polysilicon)을 포함하는 물질로 형성되며, 측벽 콘택(115)과 동일한 높이까지 구비된다. 여기서, 배리어막(135a)은 비트라인 도전막(120)의 상부에 구비되어 비트라인 도전막(120)이 노출되는 것을 방지하여, 비트라인 도전막(120)이 산화되는 것을 방지한다. 그리고, 매립 비트라인(136)의 하부 및 측벽에 제 1 , 제 2 배리어 메탈층(120, 130)이 구비되며, 비트라인 도전막(120)과 배리어막(135a)의 적층 사이에 제 2 배리어 메탈층(130)이 구비된다.
상술한 바와 같이, 비트라인 도전막(120)과 배리어막(135a)이 적층된 구조의 매립 비트라인(135)을 구비함으로써, 비트라인 도전막(120)이 노출되어 산화되는 것을 방지할 수 있다.
도 2a 내지 도 2k는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 것으로, (ⅰ)은 사시도, (ⅱ)는 상기 (ⅰ)의 X - X'에 따른 절단면을 도시한 단면도, (ⅲ)은 상기 (ⅰ)의 Y - Y'에 따른 절단면을 도시한 단면도이다. 먼저 도 2a를 참조하면, 반도체 기판(100) 상부에 매립 비트라인(buried bit line) 영역을 정의하는 마스크 패턴(미도시)을 형성한다. 이때, 마스크 패턴(미도시)은 라인(line) 형태로 형성하는 것이 바람직하다.
다음으로, 마스크 패턴(미도시)을 마스크로 반도체 기판(100)을 식각하여 복수의 필라 패턴(110)을 형성한다. 필라 패턴(110)은 반도체 기판(100)의 일부가 식각되어 Y - Y'방향으로 연장된 형상으로 형성된다. 그 다음, 필라 패턴(110) 표면에 실리콘 산화막(113)을 형성한다. 이때, 실리콘 산화막(113)이 필라 패턴(110) 일측면 중 일부에는 형성되지 않도록 한다. 여기서, 실리콘 산화막(113)에 의해 필라 패턴(110) 일측면에 노출된 부분이 측벽 콘택(115)이 된다. 측벽 콘택(115)은 필라 패턴(110)의 일측 측벽에만 형성되는 단일 측벽콘택(One side contact) 구조이다.
그 다음, 측벽 콘택(115)이 형성된 필라 패턴(110)을 포함하는 반도체 기판(100) 전체 표면에 제 1 배리어 메탈층(117)을 증착한다. 제 1 배리어 메탈층(117)은 티타늄, 티타늄 질화막 및 이들의 조합 중 선택된 어느 하나로 형성하는 것이 바람직하다.
도 2b를 참조하면, 제 1 배리어 메탈층(117)이 형성된 반도체 기판(100) 전체 상부에 비트라인 도전막(125)을 형성한다. 비트라인 도전막(125)은 텅스텐을 포함하는 물질로 형성하는 것이 바람직하며, 2000 ~ 2500Å의 두께로 형성하는 것이 바람직하다. 이어서, 에치-백(Etch-Back)으로 비트라인 도전막(125)을 소정 깊이 식각한다. 비트라인 도전막(125)은 측벽 콘택(113) 상측으로부터 80 ~ 120Å 높이까지 식각하는 것이 바람직하다. 이때, 비트라인 도전막(125)이 식각되면서, 제 1 배리어 메탈층(117)도 같은 높이까지 식각된다.
도 2c를 참조하면, 식각된 비트라인 도전막(125) 상측을 리세스(Recess)시켜 제거한다. 리세스시키는 공정은 습식 클리닝(Wet Cleaning) 공정으로 진행하며, 습식 클리닝 공정은 측벽 콘택(113) 하측을 식각타겟으로 진행한다. 즉, 측벽 콘택(113)이 완전히 노출되도록 하는 것이 바람직하다. 이때, 비트라인 도전막(125) 상측이 리세스되면서, 제 1 배리어 메탈층(117)도 식각된다. 제 1 배리어 메탈층(117)은 비트라인 도전막(125)이 리세스되는 깊이만큼 식각되는 것이 바람직하다.
도 2d를 참조하면, 비트라인 도전막(125) 및 필라 패턴(110)을 포함하는 반도체 기판(100) 전체 표면에 제 2 배리어 메탈층(130)을 증착한다. 그 다음, 제 2 배리어 메탈층(130)이 형성된 필라 패턴(110)을 포함하는 반도체 기판(100) 전체 상부에 도프드 폴리실리콘층(135, Doped-polysilicon)을 형성한다. 도프드 폴리실리콘층(135)은 폴리실리콘에 인(P), 아세늄(As) 중 하나이상이 도핑된 것이 바람직하다. 비트라인 도전막(125) 상부에 제 2 배리어 메탈층(110)을 형성하고, 그 상부에 도프드 폴리실리콘층(135)을 형성하였으므로, 비트라인 도전막(125)과 도프드 실리콘층(135) 사이에 제 2 배리어 메탈층(130)이 형성된다. 이때, 제 2 배리어 메탈층(130)의 두께가 얇을 경우에는 비트라인 도전막(125)인 텅스텐과 도프드 폴리실리콘층(135)이 반응하는 문제가 발생하고, 제 2 배리어 메탈층(130)의 두께가 두꺼울 경우에는 제 2 배리어 메탈층(130)에 의해 도핑(Doping)이 억제되는 문제가 발생한다. 따라서, 이를 방지하기 위해 제 2 배리어 메탈층(130)은 50 ~ 70Å의 두께로 형성하는 것이 바람직하다.
도 2e를 참조하면, 에치-백 공정으로 도프드 폴리실리콘층(135)을 식각하여 배리어막(135a)을 형성한다. 이때, 식각 타겟은 측벽 콘택(115)의 상측 높이를 기준으로 하는 것이 바람직하다.
도 2f를 참조하면, 배리어막(135a)에 의해 노출된 제 2 배리어 메탈층(130)을 제거하여 매립 비트라인(136)을 형성한다. 즉, 매립 비트라인(136)은 비트라인 도전막(125)과 배리어막(135a)의 적층구조로 형성된다. 여기서, 배리어막(135a)은 후속으로 진행되는 매립 워드라인 형성을 위한 식각 공정 시 비트라인 도전막(125)이 노출되는 것을 방지하기 위해 형성한다.
도 2g를 참조하면, 배리어막(135a) 및 필라 패턴(110) 전체 표면에 캡핑막(137)을 증착한다. 캡핑막(137)은 질화막을 포함하는 물질로 형성하는 것이 바람직하다. 캡핑막(137)은 배리어막(135a)과 같이 비트라인 도전막(125)이 노출되어 산화되는 것을 방지하기 위해 형성한다. 따라서, 캡핑막(137)이 1차 배리어 역할을 하며, 캡핑막(137)에 손상이 발생하는 경우 배리어막(135a)이 2차 배리어 역할을 한다.
도 2h를 참조하면, 캡핑막(137)이 형성된 필라 패턴(110)을 포함하는 전체 상부에 산화막(140)을 형성한다. 산화막(140)은 SOD(Spin On Dielectric) 산화막, HDP(High Density Plasma) 산화막 중 하나 이상을 사용하여 형성하는 것이 바람직하다. 더욱 바람직하게는 SOD 산화막 및 HDP 산화막을 순차적으로 적층한다.
도 2i를 참조하면, 산화막(140) 상부에 매립 워드라인(Buried Wordline)을 정의하는 마스크 패턴(미도시)을 형성한다. 마스크 패턴(미도시)은 라인 형태로 형성하며, 매립 비트라인(136)과 수직한 방향(X-X' 방향)으로 연장되도록 형성하는 것이 바람직하다. 다음으로, 마스크 패턴(미도시)을 마스크로 산화막(140)을 식각하여 매립 워드라인이 형성될 영역이 오픈되는 산화막 패턴(140a)을 형성한다. 이때, 산화막(140)을 식각하는 공정은 매립 비트라인(136)상부에 형성된 캡핑막(137)이 노출될때까지 식각하여 형성한다. 이때, 식각 과정에서 과식각이 진행되어 캡핑막(137)이 손상되더라도 비트라인 도전막(125)보다 매립 비트라인(136) 상측에 형성된 배리어막(135a)이 먼저 노출되므로, 비트라인 도전막(125)이 노출되는 것을 방지할 수 있다. 그 다음, 산화막 패턴(140a)을 포함하는 반도체 기판(100) 전체 상부에 워드라인 도전막(150)을 형성한다.
도 2j를 참조하면, 에치백 공정을 진행하여 산화막 패턴(140a)들 사이의 저부에만 워드라인 도전막(150)이 남겨지도록 한다. 그 다음, 산화막 패턴(140a) 및 워드라인 도전막(150)을 포함하는 전체 표면에 스페이서 물질(155)을 증착한다. 스페이서 물질(155)은 산화막, 질화막 및 이들의 조합 중 선택된 어느 하나로 형성하며, 질화막 및 산화막을 순차적으로 형성하는 것이 가장 바람직하다. 스페이서 물질(155)은 350 ~ 450Å의 두께로 형성하는 것이 바람직하며, 스페이서 물질(155)의 두께가 매립 워드라인의 선폭이 된다.
도 2k를 참조하면, 에치-백 공정을 진행하여 산화막 패턴(140a) 측벽에 스페이서(155a)를 형성한다. 그 다음, 스페이서(155a)를 마스크로 워드라인 도전막(150)을 식각하여 산화막 패턴(140a) 측벽에 매립 워드라인(150a)을 형성한다.
상술한 바와 같이, 매립 비트라인(136) 상측에 도프드 폴리실리콘으로 배리어막(130)을 형성함으로써, 매립 워드라인(150a)을 형성하기 위한 식각 공정 시 매립 비트라인(136)의 도전막(125)이 노출되어 산화되는 것을 방지하여 소자의 특성이 향상된다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100 : 반도체 기판 113 : 실리콘 산화막
115 : 측벽 콘택 120 : 제 1 배리어 메탈층
125 : 비트라인 도전막 135 : 도프드 폴리실리콘층
135a : 배리어막 136 : 매립 비트라인
137 : 캡핑막 140 : 산화막
140a : 산화막 패턴 150 : 워드라인 도전막
150a : 매립 워드라인 155 : 스페이서 물질
155a : 스페이서

Claims (18)

  1. 측벽 콘택을 포함하는 복수의 필라 패턴; 및
    상기 인접한 복수의 필라 패턴 사이의 저부에 구비되는 비트라인 도전막과 상기 비트라인 도전막 상부에 적층되는 배리어막을 포함하는 매립비트라인
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 측벽 콘택은 상기 필라 패턴의 양 측벽 중 일측벽에만 구비된 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 비트라인 도전막은 텅스텐(W)을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 비트라인 도전막은 티타늄 질화막(TiN)을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 배리어막은 도프드 폴리실리콘(Doped Polysilicon)을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 매립 비트라인은 상기 측벽 콘택과 접속하는 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 매립 비트라인 외벽 및 상기 비트라인 도전막과 배리어막의 경계면에 구비되는 배리어 메탈층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 청구항 1에 있어서,
    상기 배리어 메탈층은 티타늄, 티타늄 질화막 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자.
  9. 반도체 기판을 식각하여 측벽 콘택을 포함하는 복수의 필라 패턴을 형성하는 단계; 및
    상기 인접한 복수의 필라 패턴 사이의 저부에 구비되는 비트라인 도전막과 상기 비트라인 도전막 상부에 적층되는 배리어막을 포함하는 매립비트라인을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 청구항 9에 있어서,
    상기 매립 비트라인을 형성하는 단계는
    상기 필라 패턴을 포함하는 상기 반도체 기판 상부에 비트라인 도전막을 형성하는 단계;
    상기 측벽 콘택 하부의 높이까지 상기 비트라인 도전막을 식각하는 단계;
    상기 필라 패턴 및 상기 비트라인 도전막 상부에 배리어막을 형성하는 단계; 및
    상기 측벽 콘택 상부의 높이까지 상기 배리어막을 식각하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 청구항 10에 있어서,
    상기 비트라인 도전막은 텅스텐을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 청구항 10에 있어서,
    상기 비트라인 도전막은 티타늄 질화막(TiN)을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 청구항 10에 있어서,
    상기 배리어막은 도프드 폴리실리콘(Doped Polysilicon)을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 청구항 13에 있어서,
    상기 도프드 폴리실리콘층은 인(P), 아세늄(As) 및 이들의 조합 중 선택된 어느 하나를 이용하여 도핑되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 청구항 10에 있어서,
    상기 비트라인 도전막을 형성하는 단계 및 상기 배리어막을 형성하는 단계 이전에 배리어 메탈층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 청구항 10에 있어서,
    상기 배리어 메탈층은 티타늄, 티타늄 질화막 및 이들의 조합 중 선택된 어느 하나를 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 청구항 10에 있어서,
    상기 매립 비트라인을 형성하는 단계 후, 상기 매립 비트라인 및 상기 필라 패턴 표면에 캡핑막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 청구항 17에 있어서,
    상기 캡핑막은 질화막을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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