KR101204920B1 - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR101204920B1 KR101204920B1 KR1020060137002A KR20060137002A KR101204920B1 KR 101204920 B1 KR101204920 B1 KR 101204920B1 KR 1020060137002 A KR1020060137002 A KR 1020060137002A KR 20060137002 A KR20060137002 A KR 20060137002A KR 101204920 B1 KR101204920 B1 KR 101204920B1
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- layer
- bit line
- film
- conductive layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 40
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 230000004888 barrier function Effects 0.000 claims abstract description 28
- 229910052751 metal Inorganic materials 0.000 claims abstract description 28
- 239000002184 metal Substances 0.000 claims abstract description 28
- 125000006850 spacer group Chemical group 0.000 claims abstract description 22
- 239000003292 glue Substances 0.000 claims abstract description 20
- 238000005530 etching Methods 0.000 claims abstract description 17
- 150000004767 nitrides Chemical class 0.000 claims description 13
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 9
- 239000010936 titanium Substances 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 238000004151 rapid thermal annealing Methods 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 150000003608 titanium Chemical class 0.000 claims description 2
- 238000003860 storage Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 97
- 239000011229 interlayer Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000004140 cleaning Methods 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 238000007792 addition Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 비트라인 형성 공정 시 도전층 일부를 선택 식각하고, 하드마스크층 패턴 및 상기 선택 식각된 도전층 측벽에 제 1 스페이서를 형성하여 하부의 글루막 및 장벽 금속층 식각 시 비트라인 콘택홀의 손상을 방지하며, 비트라인 패턴 형성 후 상기 비트라인 패턴 측벽에 제 2 스페이서를 형성함으로써, 후속 공정으로 형성되는 저장전극 콘택홀의 면적을 증가시켜 소자의 특성을 향상시키는 기술을 개시한다.
Description
도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 비트 라인 형성 방법을 도시한 단면도.
도 2a 및 도 2b는 종래기술에 따른 반도체 소자의 비트라인 형성 시 문제점을 도시한 SEM 사진.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 비트 라인 형성 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 200 : 반도체 기판 120 , 220 : 층간 절연막
130, 230 : 비트라인 콘택홀 140, 240 : 글루막
145, 245 : 장벽 금속층 150, 250 : 도전층
160, 260 : 질화막 160a : 하드마스크층 패턴
165, 265 : 비정질 탄소층 170, 270 : 산화질화막
175, 275 : 하드마스크층 180, 280 : 반사방지막
185, 285 : 감광막 패턴 290 : 제 1 스페이서층
295 : 제 2 스페이서
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 비트라인 형성 공정 시 도전층 일부를 선택 식각하고, 하드마스크층 패턴 및 상기 선택 식각된 도전층 측벽에 스페이서를 형성하여 하부의 장벽 금속층 및 글루막 식각 시 비트라인 콘택홀의 손상을 방지하며, 비트라인 패턴 형성 후 상기 비트라인 패턴 측벽에 제 2 스페이서를 형성함으로써, 후속 공정으로 형성되는 저장전극 콘택홀의 면적을 증가시켜 소자의 특성을 향상시키는 기술을 개시한다.
일반적으로 반도체 소자의 메모리 셀(Memory Cell)에서 1비트(Bit) 단위의 데이타(Data)를 저장할 수 있는 단위기억 소자를 구성하는 요소 중, 데이타를 입출력할 수 있는 통로를 비트 라인(Bit Line)이라고 한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 비트 라인 패턴 형성 방법을 도시한 단면도이다.
도 1a를 참조하면, 하부구조가 구비된 반도체 기판(100) 상부에 층간 절연막(120)을 형성한다. 다음에, 층간 절연막(120)을 선택 식각하여 반도체 기판(100)을 노출시키는 비트라인 콘택홀(130)을 형성한다.
도 1b를 참조하면, 비트라인 콘택홀(130)을 포함하는 반도체 기판(100) 전면에 일정 두께의 글루막(140)을 형성한다.
여기서, 글루막(140)은 CVD 방법으로 형성된 티타늄질화막(TiN)로 이루어지며, 층간 절연막(120)과 후속 공정으로 형성되는 도전층(150) 사이에 위치하여 도 전층(150)의 증착력을 향상시키는 역할을 한다.
다음에, 글루막(140) 상부에 장벽 금속층(145)을 형성한다.
그리고, 장벽 금속층(145)이 형성된 상기 결과물에 급속열처리(RTA:Rapid Thermal Anneal) 공정을 진행한다.
여기서, 장벽 금속층(145)은 각각 티타늄막(Ti) 및 티타늄질화막(TiN)이 적층되어 이루어진다.
도 1c를 참조하면, 상기 결과물 상에 도전층(150), 하드마스크층(175) 및 반사방지막(180)을 순차적으로 형성한다.
여기서, 도전층(150)은 텅스텐으로 형성하고, 하드마스크층(175)은 질화막(160), 비정질 탄소층(a-Carbon, 165) 및 실리콘 산화질화막(SiON, 170)의 적층구조로 형성하는 것이 바람직하다.
다음에, 반사방지막(180) 상부에 비트라인 영역을 정의하는 감광막 패턴(185)을 형성한다.
도 1d를 참조하면, 감광막 패턴(185)을 마스크로 반사방지막(180) 및 하드마스크층(175)을 식각하여 하드마스크층 패턴(미도시)을 형성하고, 반사방지막(180) 및 감광막 패턴(185)을 제거한다.
다음에, 하드마스크층 패턴(미도시)을 식각 마스크로 선택 식각 공정을 수행하여 도전층(150)을 일부 식각하여 장벽 금속층(145) 상부로부터 소정 두께 남겨진 도전층 패턴(150a)을 형성한다.
그 다음에, 상기 하드마스크층 패턴(미도시)을 식각 마스크로 남겨진 도전층 패턴(150a), 장벽 금속층(145) 및 글루막(140)을 순차적으로 패터닝하여 비트라인 패턴을 형성한다.
그리고, 비트라인 패턴 형성 시 발생한 부산물을 제거하기 위해 세정 공정을 수행한다.
도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 비트 라인 형성 방법의 문제점을 도시한 SEM 사진으로, 도 2b는 도 2a의 'A' 부분을 확대 도시한 사진이다.
도 2a 및 도 2b를 참조하면, 비트라인 패턴 형성 공정 시 오정렬(Mis-Align)로 인하여, 'A'와 같이 비트라인 콘택홀이 노출되고, 이로 인해 텅스텐층으로 형성된 도전층이 손상되는 문제가 발생한다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 비트라인 패턴 형성을 위한 식각 공정 시 오정렬로 인해 비트라인 콘택홀 표면으로 노출되는 장벽 금속층의 면적이 증가하게 되고, 세정 공정 시 상기 노출된 장벽 금속층의 티타늄과 세정액이 반응하여 상기 장벽 금속층이 식각되어 손상되며, 이로 인해 비트라인 도전층의 손상이 발생하는 문제점이 있다.
상기 문제점을 해결하기 위하여, 하드마스크층 패턴 형성 시 과도 식각 공정을 수행하여 하부 도전층을 일부 선택 식각하고, 상기 선택 식각된 도전층 및 하드마스크층 패턴 측벽에 제 1 스페이서를 형성하여 후속 공정인 장벽 금속층 및 글루막 식각 시 발생하는 손상을 방지하고, 비트라인 패턴 형성 후 상기 비트라인 패턴 측벽에 제 2 스페이서를 형성하여 후속 저장전극 콘택홀 형성 시 발생하는 SAC 페일을 방지하여 소자의 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
비트라인 콘택홀이 구비된 반도체 기판 상부에 일정 두께의 글루막 및 장벽 금속층을 형성하는 단계와,
상기 결과물 상에 도전층, 하드마스크층을 순차적으로 형성하는 단계와,
상기 하드마스크층 및 소정 깊이의 도전층을 식각하여 하드마스크층 패턴 및 도전층 패턴을 형성하는 단계와,
상기 도전층 패턴 및 하드마스크층 패턴 측벽에 제 1 스페이서를 형성하는 단계와,
상기 제 1 스페이서를 마스크로 상기 도전층 패턴, 장벽 금속층 및 글루막을 순차적으로 식각하여 비트라인 패턴을 형성하는 단계와,
상기 제 1 스페이서를 포함하는 비트라인 패턴 측벽에 제 2 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하고,
상기 글루막은 티타늄질화막(TiN)으로 형성하는 것과,
상기 글루막은 CVD(Chemical Vapor Deposition) 방법으로 형성하는 것과,
상기 장벽 금속층은 티타늄막(Ti) 및 티타늄질화막(TiN)의 적층구조로 형성하는 것과,
상기 장벽 금속층은 400 내지 600Å의 두께로 형성하는 것과,
상기 장벽 금속층을 형성한 후 급속 열처리 공정(Rapid Thermal Annealing)을 수행하는 단계를 더 포함하는 것과,
상기 도전층은 400 내지 600Å의 두께로 형성하는 것과,
상기 하드마스크층은 질화막, 비정질 탄소층(a-Carbon) 및 실리콘 산화질화막(SiON)의 적층구조로 형성하는 것과,
상기 하드마스크층 패턴을 형성하는 단계는
상기 도전층 상부에 반사방지막 및 비트라인 영역을 정의하는 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 마스크로 상기 반사방지막, 실리콘 산화질화막, 비정질 탄소층, 질화막을 식각한 후 비정질 탄소층, 실리콘 산화질화막 및 반사방지막을 제거하여 질화막 패턴을 형성하는 단계를 포함하는 것과,
상기 도전층은 100 내지 150Å 두께만큼 식각되는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3a 내지 3e는 본 발명에 따른 반도체 소자의 비트 라인 형성 방법을 도시한 단면도이다.
도 3a를 참조하면, 랜딩 플러그 콘택(Landing Plug Contact) 및 하부 구조가 구비된 반도체 기판(200) 상부에 층간 절연막(220)을 형성한 후 층간 절연막(220)을 선택 식각하여 반도체 기판(200)을 노출시키는 비트라인 콘택홀(230)을 형성한 다.
그 다음에, 비트라인 콘택홀(230)을 포함하는 반도체 기판(200) 전면에 일정 두께의 글루막(240)을 형성한다.
여기서, 글루막(240)은 CVD(Chemical Vapor Deposition) 방법으로 형성된 티타늄질화막(TiN)으로 형성하는 것이 바람직하다.
이때, 글루막(240)은 층간 절연막(220)과 후속 공정으로 형성되는 도전층(250) 사이에 위치하여 도전층(250)의 증착력을 향상시키는 역할을 한다.
다음에, 글루막(240) 상부에 일정 두께의 장벽 금속층(245)을 형성한다.
그리고, 장벽 금속층(245)이 형성된 상기 결과물에 급속열처리(RTA : Rapid Thermal Anneal) 공정을 진행한다.
여기서, 장벽 금속층(245)은 티타늄막(Ti) 및 티타늄질화막(TiN)이 적층되어 400 내지 600Å의 두께로 형성한다.
다음에, 상기 결과물 상에 도전층(250), 하드마스크층(275) 및 반사방지막(280)을 순차적으로 형성한다.
여기서, 도전층(250)은 400 내지 600Å 두께의 텅스텐(W)으로 형성하고, 하드마스크층(275)는 1300 내지 1700Å 두께의 질화막(260), 1300 내지 1700Å 두께의 비정질 탄소층(a-Carbon, 265) 및 300 내지 500Å 두께의 실리콘 산화질화막(SiON, 270)의 적층구조로 형성하는 것이 바람직하다.
또한, 반사방지막(280)은 100 내지 300Å의 두께로 형성하며, 후속 비트라인을 정의하는 감광막 패턴 형성을 위한 노광 및 현상 공정 시 상기 노광 공정에 의 해 패턴이 불균일하게 형성되는 것을 방지하는 역할을 한다.
그 다음에, 반사방지막(280) 상부에 비트라인 영역을 정의하는 감광막 패턴(285)을 형성한다.
도 3b를 참조하면, 감광막 패턴(285)을 마스크로 반사방지막(280), 실리콘 산화질화막(270), 비정질 탄소층(265) 및 질화막(260)을 순차적으로 식각하고, 비정질 탄소층(265), 산화질화막(270), 반사방지막(280) 및 감광막 패턴(285)을 제거하여 하드마스크층 패턴인 질화막 패턴(260a)을 형성한다.
여기서, 질화막 패턴(260a) 형성 시 과도 식각의 양을 증가시켜 도전층(250)이 일부 선택 식각되도록 하여 도전층 패턴(250a)을 형성한다.
이때, 도전층(250)은 100 내지 150Å의 두께만큼 식각되도록 하는 것이 바람직하다.
도 3c를 참조하면, 상기 결과물 상에 일정 두께의 제 1 스페이서층(290)을 형성한다.
도 3d를 참조하면, 전면 식각 공정을 수행하여 노출된 도전층 패턴(250a) 및 질화막 패턴(260a) 측벽에 제 1 스페이서(290a)를 형성한다.
다음에, 제 1 스페이서(290a)를 식각 마스크로 도전층 패턴(250a), 장벽 금속층(245) 및 글루막(240)을 식각하여 비트라인 패턴을 형성한다.
이때, 제 1 스페이서(290a)에 의해 하부의 비트라인 콘택홀(230)이 노출되어 도전층 패턴(250a)이 손상되는 것을 방지할 수 있다.
도 3e를 참조하면, 상기 결과물 상에 일정 두께의 제 2 스페이서층(미도시) 을 형성하고, 전면 식각하여 상기 비트라인 패턴 측벽에 제 2 스페이서(295)를 형성한다.
본 발명에 따른 반도체 소자의 제조 방법은 비트라인 콘택홀의 손상을 방지함으로써 하부 구조인 랜딩 플러그의 어택(Attack)을 방지하고, 후속 세정 공정에 의한 장벽 금속층의 손상을 방지한다.
또한, 도전층과 하드마스크층인 질화막 패턴의 경계에서 발생할 수 있는 SAC(Self Align Contact) 페일(Fail)을 방지하여 후속 공정 시 저장전극 콘택홀(Storage Node Contact)의 면적을 증가시켜 저장전극 형성 시 오버레이 마진(Overlay Margin)을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (10)
- 비트라인 콘택홀이 구비된 반도체 기판 상부에 글루막 및 장벽 금속층을 형성하는 단계;상기 장벽 금속층 상부에 도전층 및 하드마스크층을 형성하는 단계;상기 하드마스크층 및 상기 도전층의 상측을 식각하여 하드마스크층 패턴 및 돌출부를 포함하는 도전층 패턴을 형성하는 단계;상기 하드마스크 패턴 및 상기 도전층 패턴의 상기 돌출부 측벽에 제 1 스페이서를 형성하는 단계;상기 하드마스크층 패턴 및 상기 제 1 스페이서를 마스크로 상기 도전층 패턴, 장벽 금속층 및 글루막을 순차적으로 식각하여 비트라인 패턴을 형성하는 단계; 및상기 제 1 스페이서를 포함하는 비트라인 패턴 측벽에 제 2 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 글루막은 티타늄질화막(TiN)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 장벽 금속층은 티타늄막(Ti) 및 티타늄질화막(TiN)의 적층구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 장벽 금속층은 400 내지 600Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 장벽 금속층을 형성한 후 급속 열처리 공정(Rapid Thermal Annealing)을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 도전층은 400 내지 600Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 8 항에 있어서,상기 하드마스크층 패턴을 형성하는 단계는상기 도전층 상부에 반사방지막 및 비트라인 영역을 정의하는 감광막 패턴을 형성하는 단계; 및상기 감광막 패턴을 마스크로 상기 반사방지막, 실리콘 산화질화막, 비정질 탄소층, 질화막을 식각한 후 비정질 탄소층, 실리콘 산화질화막 및 반사방지막을 제거하여 질화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 도전층은 100 내지 150Å 두께만큼 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060137002A KR101204920B1 (ko) | 2006-12-28 | 2006-12-28 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060137002A KR101204920B1 (ko) | 2006-12-28 | 2006-12-28 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080061856A KR20080061856A (ko) | 2008-07-03 |
| KR101204920B1 true KR101204920B1 (ko) | 2012-11-26 |
Family
ID=39814056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060137002A KR101204920B1 (ko) | 2006-12-28 | 2006-12-28 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101204920B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101129955B1 (ko) * | 2010-06-10 | 2012-03-26 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR20120067126A (ko) | 2010-12-15 | 2012-06-25 | 에스케이하이닉스 주식회사 | 반도체 소자 및 반도체 소자의 제조 방법 |
-
2006
- 2006-12-28 KR KR1020060137002A patent/KR101204920B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080061856A (ko) | 2008-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20080150014A1 (en) | Semiconductor Device and Method for Fabricating the Same | |
| KR101204920B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2006222208A (ja) | 半導体装置の製造方法 | |
| JP4791768B2 (ja) | 半導体素子のストレージノードコンタクトの形成方法 | |
| KR100831975B1 (ko) | 반도체 소자의 패턴 형성방법 | |
| US7910485B2 (en) | Method for forming contact hole using dry and wet etching processes in semiconductor device | |
| US7531455B2 (en) | Method for forming storage node contact in semiconductor device using nitride-based hard mask | |
| JP2005191567A (ja) | 半導体素子のコンタクト形成方法 | |
| KR101195261B1 (ko) | 다마신 공정을 이용한 반도체 소자의 제조방법 | |
| KR100505417B1 (ko) | 반도체소자의 제조방법 | |
| KR101019698B1 (ko) | 반도체 소자의 비트라인 형성방법 | |
| KR100835506B1 (ko) | 반도체소자의 제조방법 | |
| KR101073130B1 (ko) | 반도체소자의 자기정렬콘택 형성 방법 | |
| KR100324330B1 (ko) | 반도체소자의 콘택 형성방법 | |
| KR100910868B1 (ko) | 반도체소자 제조 방법 | |
| KR100609036B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR101061171B1 (ko) | 반도체 소자의 제조방법 | |
| KR100755059B1 (ko) | 반도체 소자의 랜딩 플러그 형성방법 | |
| KR100687856B1 (ko) | 반도체 소자의 평탄화방법 | |
| KR100642920B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR100447325B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
| KR100843032B1 (ko) | 메모리 소자의 제조방법 | |
| KR20080060345A (ko) | 반도체 소자의 제조 방법 | |
| KR20070036979A (ko) | 반도체 소자의 랜딩플러그 형성방법 | |
| KR20060069587A (ko) | 반도체 소자의 비트라인 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20151020 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20161024 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20171025 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |