KR20050052305A - 평판표시장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 평판표시장치를 제공한다. 상기 평판표시장치는 기판, 상기 기판상에 일방향으로 위치하는 게이트라인 및 상기 게이트라인과 전기적으로 연결되고, 상기 게이트라인과 면저항의 차이 갖는 게이트를 포함한다. 게이트라인의 두께를 증가시키지 않고, 공정적인 변화를 최소화하면서도 상기 게이트라인의 배선저항을 낮출 수 있다.

Description

평판표시장치 및 그의 제조방법{flat panel display and fabrication method of the same}
본 발명은 평판표시장치 및 그의 제조방법에 관한 것으로, 더욱 자세하게는 능동 매트릭스 평판표시장치 및 그의 제조방법에 관한 것이다.
능동매트릭스 평판표시장치는 매트릭스형태로 위치한 단위화소들를 구비한다. 상기 능동매트릭스 평판표시장치에 있어서, 상기 단위화소는 적어도 하나의 박막트랜지스터, 상기 박막트랜지스터에 의해 제어되는 화소전극 및 상기 화소전극에 대응하는 대향전극을 포함한다. 상기 화소전극과 상기 대향전극 사이에 발광유기막이 개재된 경우를 유기전계발광소자라 하고, 상기 화소전극과 상기 대향전극 사이에 액정이 개재된 경우를 액정표시소자라 한다.
이러한 능동매트릭스 평판표시장치는 복수개의 게이트라인과 복수개의 데이터 라인에 의해 한정되는 단위화소들을 포함한다. 상기 단위화소들은 매트릭스 형태로 배치되며, 상기 매트릭스 형태로 배치된 단위화소들을 단위화소어레이라 한다. 상기 단위화소어레이 외곽부에는 상기 게이트라인에 스캔 신호를 순차적으로 인가하기 위한 게이트 구동회로부와 상기 데이터 라인에 데이터 신호를 인가하기 위한 데이터 구동회로부가 위치한다.
이 때, 상기 게이트라인의 배선저항은 상기 게이트 구동회로부로부터 상기 게이트라인에 인가된 스캔신호의 지연을 유발할 수 있다. 이리한 스캔신호의 지연은 상기 게이트 구동회로부에서 멀리 위치하는 단위화소의 화질 불량을 초래할 수 있다. 이는 평판표시장치가 대면적화될수록 심각한 문제로 대두되고 있다.
이를 해결하기 위해, 상기 단위화소어레이 영역의 외곽부에 다른 하나의 게이트 구동회로부를 두어 양쪽에서 하나의 게이트라인에 스캔신호를 줄 수 있다. 그러나 이는 패널크기의 증가를 유발할 수 있다.
이를 해결하기 위한 다른 방법으로는 상기 게이트라인의 두께를 증가시킴으로써, 상기 게이트라인의 면저항을 감소시키는 것이 있다. 그러나 상기 게이트라인의 두께를 증가시키는 것은 다른 막들과의 스트레스밸런스 문제를 유발할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상기한 종래기술의 문제점을 해결하기 위한 것으로, 게이트라인의 전압강하가 감소된 평판표시장치를 제공하고자 한다.
상기 기술적 과제를 이루기 위하여 본 발명은 평판표시장치를 제공한다. 상기 평판표시장치는 기판, 상기 기판 상에 일방향으로 위치하는 게이트라인 및 상기 게이트라인과 전기적으로 연결되고, 상기 게이트라인과 면저항의 차이를 갖는 게이트 전극을 포함한다.
상기 게이트라인은 상기 게이트 전극의 면저항 대비 85 내지 91%의 면저항을 갖는 것이 바람직하다. 상기 게이트라인 내에 이온이 도핑된 것이 바람직하다.
상기 게이트라인 및 상기 게이트전극은 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo) 및 몰리브덴 합금(Mo alloy)으로 이루어진 군에서 선택되는 하나의 금속으로 이루어진 것이 바람직하다. 더욱 바람직하게는 상기 게이트라인 및 상기 게이트전극은 몰리브덴-텅스텐 합금(MoW)으로 이루어진다.
상기 게이트라인 및 상기 게이트전극은 150 내지 400nm의 두께를 갖는 것이 바람직하다.
상기 기술적 과제를 이루기 위하여 본 발명은 평판표시장치의 제조방법을 제공한다. 상기 제조방법은 배선 영역 및 제 1 영역을 갖는 기판을 제공하고, 상기 제 1 영역 상에 제 1 활성층을 형성하고, 상기 제 1 활성층을 포함한 기판 전면에 게이트 절연막 및 전도성막을 차례로 적층하는 것을 포함한다. 상기 전도성막 상에 상기 배선영역을 덮고, 상기 1 활성층의 양측 단부를 제외한 부분을 덮는 제 1 포토레지스트 패턴을 형성한다. 상기 제 1 포토레지스트 패턴을 마스크로 하여 상기 전도성막을 식각함으로써, 상기 배선영역에 게이트라인을 형성함과 동시에 상기 제 1 영역에 제 1 게이트전극을 형성한다. 상기 제 1 포토레지스트 패턴 및 상기 제 1 게이트 전극을 마스크로 하여 상기 제 1 활성층의 양측 단부에 이온 샤워링을 사용하여 제 1 이온을 도핑한다. 상기 제 1 포토레지스트 패턴을 제거한다. 상기 제 1 이온이 도핑된 제 1 활성층 전체를 덮고, 상기 게이트라인을 노출시키는 제 2 포토레지스트 패턴을 형성한다. 상기 제 2 포토레지스트 패턴을 마스크로 하여 상기 게이트라인에 제 2 이온을 도핑한다.
상기 제 1 이온과 상기 제 2 이온은 서로 다른 형(type)인 것이 바람직하다.
상기 제 1 및 제 2 포토레지스트 패턴은 5000Å이상의 두께를 갖도록 형성하는 것이 바람직하다.
상기 제 1 이온은 3.0E15 내지 5.0E15 ions/㎠으로 주입하는 것이 바람직하다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 유기전계발광소자를 나타낸 평면도이다.
도 1을 참조하면, 일방향으로 복수개의 게이트라인(131)이 배열된다. 상기 게이트라인(131)에 서로 절연되어 교차하는 방향으로 복수개의 데이터라인(153)이 배열된다. 상기 게이트라인(131)에 서로 절연되어 교차하고 상기 데이터라인(155)에 평행하게 복수개의 공통전원라인(157)이 배열된다. 상기 복수개의 게이트라인(131), 상기 복수개의 데이터라인(155) 및 상기 복수개의 공통전원라인(157)에 의해 매트릭스 형태로 배치된 단위화소들이 한정된다. 상기 매트릭스 형태로 배치된 단위화소들을 단위화소 어레이라 한다. 상기 각 단위화소는 스위칭 박막트랜지스터(210), 구동 박막트랜지스터(230), 캐패시터(220) 및 유기전계발광다이오드(240)를 구비한다.
상기 스위칭 박막트랜지스터(210)는 소오스/드레인 영역을 구비한 반도체층(110), 상기 게이트라인(131)에 연결되는 게이트전극(135) 및 상기 반도체층(110)의 소오스/드레인 영역에 콘택홀을 통해 연결되는 소오스/드레인 전극(150)을 구비한다. 또한, 구동 박막트랜지스터(230)는 소오스/드레인 영역을 구비한 반도체층(113), 게이트전극(133) 및 상기 반도체층(113)의 소오스/드레인 영역에 콘택홀을 통해 연결되는 소오스/드레인 전극(153)을 구비한다.
한편, 캐패시터(220)는 상기 구동 박막트랜지스터(230)의 게이트(133)에 연결됨과 동시에 콘택홀을 통해 상기 스위칭 박막트랜지스터(210)의 소오스/드레인 전극 중 어느 하나(150)에 연결되는 하부전극(132)과, 상기 구동 박막트랜지스터(230)의 소오스/드레인 전극 중 어느 하나(153)에 콘택홀 및 상기 공통전원선(157)을 통해 연결되는 상부전극(158)을 구비한다. 상기 화소전극(170)은 비어홀(165a)을 통해 상기 구동 박막트랜지스터(230)의 소오스/드레인 전극 중 나머지 하나(153)에 연결된다.
상기 단위화소어레이 외곽부에는 상기 게이트라인(131)에 스캔신호를 순차적으로 인가하는 게이트 구동회로부(500)가 위치하고, 상기 데이터 라인(153)에 데이터 신호를 인가하는 데이터 구동회로부(600)가 위치한다.
상기 데이터라인(131)은 상기 스위칭 박막트랜지스터(210)의 게이트전극(135)과 상기 구동 박막트랜지스터(230)의 게이트 전극(133)에 대해 낮은 배선저항을 갖는다.
도 2a 내지 도 2e 본 발명의 실시예에 따른 유기전계발광소자의 제조방법을 나타낸 단면도로서, 상기 도 1의 절단선 I-I'를 따라 취해진 부분(a, b)과 상기 구동회로영역의 일부분(c)을 나타낸 도면이다.
도 2a를 참조하면, 배선영역(a), 제 1 영역(b) 및 제 2 영역(c)을 갖는 기판을 제공한다. 상기 배선영역(a)는 후속하는 공정에서 게이트라인이 형성되는 영역이고, 상기 제 1 영역(b)은 후속하는 공정에서 스위칭 박막트랜지스터가 형성되는 영역이다. 또한 상기 제 2 영역(c)은 회로영역의 일부분으로서 상기 스위칭 박막트랜지스터와 서로 다른 형(type)의 회로 박막트랜지스터가 형성되는 영역이다.
상기 기판(100) 상에 버퍼층(105)을 형성한다. 상기 버퍼층(105)은 상기 기판(100)으로부터 유출되는 이온로부터 후속하는 공정에서 형성되는 박막트랜지스터를 보호하기 위한 층으로, 실리콘 산화막, 실리콘 질화막 또는 이들이 적층된 이중층으로 형성할 수 있다.
이어서, 상기 제 1 영역(b) 및 제 2 영역(c)의 버퍼층(105) 상에 제 1 활성층(110) 및 제 2 활성층(115)을 형성한다. 상기 활성층들(110, 115)은 비정질 실리콘 또는 다결정 실리콘으로 형성할 수 있으나, 바람직하게는 다결정 실리콘으로 형성한다. 상기 활성층들(110, 115)을 포함한 기판 전체에 게이트 절연막(120)을 형성하고, 상기 게이트 절연막(120) 상에 전도성막(130)을 적층한다.
상기 전도성막(130)은 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo) 및 몰리브덴 합금(Mo alloy)으로 이루어진 군에서 선택되는 하나로 형성된 것이 바람직하다. 더욱 바람직하게는 상기 전도성막(130)은 몰리브덴-텅스텐 합금이다. 후속하는 공정에서 형성되는 게이트 배선이 적절한 배선저항을 갖기 위해서는 상기 전도성막(130)은 150 내지 400 nm의 두께를 갖도록 형성하는 것이 바람직하다.
이어서, 상기 전도성막(130) 상에 상기 배선영역(a)의 소정부분과 상기 제 1 활성층(110)의 양측 단부를 제외한 부분 및 상기 제 2 영역(c) 전체를 덮는 제 1 포토레지스트 패턴(310)을 형성한다.
도 2b를 참조하면, 상기 제 1 포토레지스트 패턴(310)을 마스크로 하여 상기 전도성막(130)을 식각함으로써, 상기 배선영역(a) 및 상기 제 1 영역(b) 상에 게이트라인(131) 및 제 1 게이트 전극(135)을 각각 형성한다. 그리고 나서, 상기 제 1 포토레지스트 패턴(310) 및 상기 제 1 게이트 전극(135)을 마스크로 하여 상기 제 1 활성층(110)의 양측 단부에 이온 샤워링을 사용하여 제 1 이온을 도핑함으로써, 상기 제 1 활성층(110)의 양측 단부에 제 1 소오스/드레인 영역들(110a)을 형성한다. 이로써, 상기 제 1 소오스/드레인 영역들(110a) 사이에 개재된 제 1 채널 영역(110b)이 정의된다.
상기 이온 샤워링은 이온 임플란테이션(ion implantation)에 비해 저온에서 이온의 활성화(activation)가 가능한 방법으로, 질량분리(mass seperation) 없이 방전시킨 입자들을 가속시켜 주입하는 것이 특징이다. 따라서, 이온 도핑시 많은 수소이온들이 막 내부에 침투하게 된다.
그러나, 상기 제 1 게이트 전극(135) 상에 두꺼운 제 1 포토레지스트 패턴(310)을 남겨둔 상태에서 상기 이온 샤워링을 사용하여 제 1 이온을 도핑함으로써, 상기 게이트 절연막(120) 및 상기 제 1 반도체층(110)에 상기 수소이온들이 주입되는 것을 막을 수 있다. 이로써, 상기 게이트 절연막(120) 및 상기 제 1 반도체층(110)의 막특성과 계면특성이 변화되는 것을 방지할 수 있다. 이에 더하여 박막트랜지스터의 문턱전압, 전자이동도 및 신뢰성향상을 도모할 수 있다. 이를 위해, 상기 제 1 포토레지스트 패턴(310)은 5000Å이상의 두께를 갖도록 형성하는 것이 바람직하다.
도 2c를 참조하면, 상기 제 1 포토레지스트 패턴(310)을 제거한 후, 상기 배선영역(a) 및 상기 제 1 영역(b)을 완전히 덮고, 상기 제 2 영역(c)의 상기 전도성막(130) 상에 상기 제 2 활성층(115)의 양측 단부를 제외한 부분을 덮는 제 2 포토레지스트 패턴(320)을 형성한다. 상기 제 2 포토레지스트 패턴(320)을 마스크로 하여 상기 전도성막(130)을 식각함으로써, 제 2 게이트 전극(137)을 형성한다.
그리고 나서, 상기 제 2 포토레지스트 패턴(320) 및 상기 제 2 게이트 전극(137)을 마스크로 하여 상기 제 2 활성층(115)의 양측 단부에 이온 샤워링을 사용하여 제 2 이온을 저농도로 도핑함으로써, 상기 제 2 활성층(115)의 양측 단부에 저농도 소오스/드레인 영역들(115a)을 형성한다. 이로써, 상기 저농도 소오스/드레인 영역들(115a) 사이에 개재된 제 2 채널 영역(115b)이 정의된다.
상기 제 2 이온은 상기 제 1 이온과 서로 다른 형(type)인 것이 바람직하다. 더욱 바람직하게는 상기 제 1 이온은 p형이고, 상기 제 2 이온은 n형이다.
상기 제 1 이온을 도핑하는 공정에서와 마찬가지로, 상기 제 2 게이트 전극(137) 상에 두꺼운 제 2 포토레지스트 패턴(320)을 남겨둔 상태에서 상기 이온 샤워링을 사용하여 제 2 이온을 도핑함으로써, 상기 게이트 절연막(120) 및 상기 제 2 반도체층(115)에 상기 수소이온들이 주입되는 것을 막을 수 있다. 이를 위해, 상기 제 2 포토레지스트 패턴(310) 또한 5000Å이상의 두께를 갖도록 형성하는 것이 바람직하다.
도 2d를 참조하면, 상기 제 2 포토레지스트 패턴(320)을 제거한다. 그리고 나서, 상기 배선영역(a)을 노출시키면서 상기 제 1 영역(b)을 완전히 덮고, 상기 제 2 게이트 전극(137) 및 그의 측부를 덮는 제 3 포토레지스트 패턴(330)을 형성한다. 그리고 나서, 상기 제 3 포토레지스트 패턴(330)을 마스크로 하여 상기 게이트라인(131) 및 상기 제 2 활성층(115)에 이온 샤워링을 사용하여 제 2 이온을 고농도로 도핑한다. 이로써, 상기 제 2 활성층(115)에는 고농도 소오스/드레인 영역(115c)이 형성된다. 상기 고농도 소오스/드레인 영역(115c)이 적절한 전기전도도를 갖기 위해서는 상기 제 2 이온은 3.0E15 내지 5.0E15 ions/㎠으로 주입하는 것이 바람직하다.
이 때, 상기 게이트라인(131)은 상기 제 2 이온에 의해 도핑됨으로써, 낮은 배선저항을 나타낸다. 그러나, 상기 게이트 전극들(135, 137)은 상기 이온 도핑공정에서 상기 포토레지스트 패턴들(310, 320, 330)에 의해 마스킹됨으로써 이온로 도핑되지 않는다. 따라서, 상기 게이트라인(131)은 상기 게이트 전극들(135, 137)에 비해 낮은 배선저항을 나타낼 수 있다. 이로써, 상기 게이트라인(131)에 있어서의 전압강하 즉, 신호지연을 억제할 수 있다.
도 2e를 참조하면, 상기 제 3 포토레지스트 패턴(330)을 제거하여 상기 게이트전극들(135, 137)을 노출시킨다. 상기 노출된 게이트전극들(135, 137) 상에 층간절연막(140)을 형성한다. 상기 층간절연막(140)은 산화실리콘을 사용하여 형성하는 것이 바람직하다.
이어서, 상기 층간절연막(140) 내에 콘택홀을 형성하고 소오스/드레인 전극물질을 적층한 후, 이를 패터닝함으로써, 상기 층간절연막(140) 상에 상기 콘택홀을 통해 상기 제 1 활성층(110)에 접하는 제 1 소오스/드레인 전극(150) 및 상기 제 2 활성층(115)에 접하는 제 2 소오스/드레인 전극(155)를 형성한다.
이어서, 통상의 방법을 사용하여 유기전계발광소자를 제조한다.
도 3은 이온도핑 도즈량에 대한 게이트라인의 면저항 변화를 나타낸 그래프이다.
도 3을 참조하면, 이온도핑 도즈량이 증가할수록 게이트라인의 면저항은 감소하는 것을 볼 수 있다. 그러나 반도체층에 소오스/드레인 영역을 형성하기 위한 적정 이온도핑 도즈량인 3.0E15 내지 5.0E15(ions/㎠)범위 내에서는 상기 게이트라인의 면저항은 9 내지 15%감소한 것을 볼 수 있다. 따라서, 상기 게이트라인은 이온도핑되지 않은 상기 게이트전극(도 3e의 135, 137)에 대해 85 내지 91%의 면저항을 갖는다.
도 4는 면저항이 감소된 게이트라인과 같은 면저항을 갖는 게이트라인 두께를 추정한 그래프이다.
도 4를 참조하면, 상기 이온도핑 도즈량이 3.0E15(ions/㎠)일 때, 상기 게이트라인의 면저항은 9% 감소되고 이는 상기 게이트라인이 약 3500Å(p)인 경우와 동일한 면저항을 보인다. 또한 상기 이온도핑 도즈량이 5.0E15(ions/㎠)일 때, 상기 게이트라인의 면저항은 15%감소되고 이는 상기 게이트라인이 약 3800Å(q)인 경우와 동일하다. 참고적으로 상기 이온도핑된 게이트라인의 실제두께는 2000Å이다. 이와 같이, 상기 게이트라인의 두께를 증가시키지 않으면서도 전압강하를 막을 수 있다.
상술한 바와 같이 본 발명에 따르면, 게이트라인의 두께를 증가시키지 않고, 공정적인 변화를 최소화하면서도 상기 게이트라인의 배선저항을 선택적으로 낮출 수 있다. 또한, 이온샤워링을 사용하여 반도체층에 이온을 도핑하되 포토레지스트 패턴 및 게이트 전극을 마스크로 하여 수행함으로써, 박막트랜지스터의 특성열화를 막을 수 있다.
도 1은 본 발명의 실시예에 따른 유기전계발광소자를 나타낸 평면도이다.
도 2a 내지 도 2e 본 발명의 실시예에 따른 유기전계발광소자의 제조방법을 나타낸 단면도이다.
도 3은 이온주입 도즈량에 대한 게이트라인의 면저항 변화를 나타낸 그래프이다.
도 4는 면저항이 감소된 게이트라인과 같은 면저항을 갖는 게이트라인 두께를 추정한 그래프이다.
(도면의 주요 부위에 대한 부호의 설명)
100 : 기판 131 : 게이트 라인
135 : 제 1 게이트 전극 137 : 제 2 게이트 전극

Claims (10)

  1. 기판;
    상기 기판 상에 일방향으로 위치하는 게이트라인; 및
    상기 게이트라인과 전기적으로 연결되고, 상기 게이트라인과 면저항의 차이갖는 게이트 전극을 포함하는 것을 특징으로 하는 평판표시장치.
  2. 제 1 항에 있어서,
    상기 게이트라인은 상기 게이트 전극의 면저항 대비 85 내지 91%의 면저항을 갖는 것을 특징으로 하는 평판표시장치.
  3. 제 1 항에 있어서,
    상기 게이트라인 내에 이온이 도핑된 것을 특징으로 하는 평판표시장치.
  4. 제 1 항에 있어서,
    상기 게이트라인 및 상기 게이트전극은 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo) 및 몰리브덴 합금(Mo alloy)으로 이루어진 군에서 선택되는 하나의 금속으로 이루어진 것을 특징으로 하는 평판표시장치.
  5. 제 4 항에 있어서,
    상기 게이트라인 및 상기 게이트전극은 몰리브덴-텅스텐 합금(MoW)으로 이루어진 것을 특징으로 하는 평판표시장치.
  6. 제 1 항에 있어서,
    상기 게이트라인 및 상기 게이트전극은 150 내지 400 nm의 두께를 갖는 것을 특징으로 하는 평판표시장치.
  7. 배선 영역 및 제 1 영역을 갖는 기판을 제공하고;
    상기 제 1 영역 상에 제 1 활성층을 형성하고;
    상기 제 1 활성층을 포함한 기판 전면에 게이트 절연막 및 전도성막을 차례로 적층하고;
    상기 전도성막 상에 상기 배선영역을 덮고, 상기 1 활성층의 양측 단부를 제외한 부분을 덮는 제 1 포토레지스트 패턴을 형성하고;
    상기 제 1 포토레지스트 패턴을 마스크로 하여 상기 전도성막을 식각함으로써, 상기 배선영역에 게이트라인을 형성함과 동시에 상기 제 1 영역에 제 1 게이트전극을 형성하고;
    상기 제 1 포토레지스트 패턴 및 상기 제 1 게이트 전극을 마스크로 하여 상기 제 1 활성층의 양측 단부에 이온 샤워링을 사용하여 제 1 이온을 도핑하고;
    상기 제 1 포토레지스트 패턴을 제거하고;
    상기 제 1 이온이 도핑된 제 1 활성층 전체를 덮고, 상기 게이트라인을 노출시키는 제 2 포토레지스트 패턴을 형성하고;
    상기 제 2 포토레지스트 패턴을 마스크로 하여 상기 게이트라인에 제 2 이온을 도핑하는 것을 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 제 1 이온과 상기 제 2 이온은 서로 다른 형(type)인 것을 특징으로 하는 평판표시장치의 제조방법.
  9. 제 7 항에 있어서,
    상기 제 1 및 제 2 포토레지스트 패턴은 5000Å이상의 두께를 갖도록 형성하는 것을 특징으로 하는 평판표시장치의 제조방법.
  10. 제 7 항에 있어서,
    상기 제 1 이온은 3.0E15 내지 5.0E15 ions/㎠으로 주입하는 것을 특징으로 하는 평판표시장치의 제조방법.
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