TW201721720A - 陣列基板、顯示裝置及陣列基板的製備方法陣列基板 - Google Patents

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Abstract

一種陣列基板，其包括基板、設置於基板上的第一薄膜電晶體與第二薄膜電晶體，所述第一薄膜電晶體包括第一通道層，所述第二薄膜電晶體包括第二通道層；所述陣列基板還包括第三絕緣層，所述第一通道層形成在所述基板上，所述第一通道層的材質為摻雜的多晶矽層，所述第二通道層的材質為金屬氧化物半導體；在對應該第二通道層兩側的位置分別開設有一第二汲極孔和一第二源極孔貫穿所述第三絕緣層，所述第二汲極孔與第二源極孔之間的第三絕緣層定義一保護區域以保護所述第二通道層。本發明還提供應用該陣列基板的顯示面板、顯示裝置及該陣列基板的製備方法。保護區域覆蓋所述第二通道層能夠有效保護第二通道層。

Description

陣列基板、顯示裝置及陣列基板的製備方法陣列基板
本發明涉及一種陣列基板，應用該陣列基板的顯示面板及顯示裝置，及該陣列基板的製備方法。
平面顯示裝置具有機身薄、省電、無輻射等眾多優點，得到了廣泛的應用。習知的平面顯示裝置主要包括液晶顯示器（Liquid Crystal Display，LCD）及有機電致發光器件（Organic Electroluminescence Device，OELD），也稱為有機發光二極體（Organic Light Emitting Diode，OLED）。採用低溫多晶矽技術（LTPS）製造的多晶矽薄膜電晶體的電子遷移率大於金屬氧化物薄膜電晶體的電子遷移率，但多晶矽薄膜電晶體的漏電流高於金屬氧化物薄膜電晶體的漏電流。驅動電路上的薄膜電晶體需要電子遷移率較高以提升切換速度，而顯示區域內的薄膜電晶體需要較小的漏電流以避免顯示器亮度不均勻。
有鑑於此，有必要提供一種使用不同類型薄膜電晶體的陣列基板。
一種陣列基板，其包括基板、設置於基板上的第一薄膜電晶體與第二薄膜電晶體，所述陣列基板定義有一顯示區以及環繞所述顯示區的周邊區，周邊區內設置有驅動電路，所述第一薄膜電晶體設置在周邊區，所述第二薄膜電晶體設置在顯示區；所述第一薄膜電晶體包括第一通道層、第一閘極、第一源極與第一汲極，所述第二薄膜電晶體包括第二通道層、第二閘極、第二源極、第二汲極與存儲電容層；所述陣列基板還包括第一絕緣層、第二絕緣層、以及第三絕緣層，所述第一通道層以及所述存儲電容層形成在所述基板上，所述第一絕緣層形成在所述基板上並覆蓋所述第一通道層與存儲電容層，所述第一閘極和所述第二閘極形成在所述第一絕緣層上，所述第二絕緣層形成在所述第一絕緣層上並覆蓋所述第一閘極與第二閘極，所述第二通道層形成在所述第二絕緣層上，所述第一通道層和存儲電容層的材質均為摻雜的多晶矽層，所述第二通道層的材質為金屬氧化物半導體；所述第三絕緣層形成在所述第二絕緣層上並覆蓋所述第二通道層，在對應該第二通道層兩側的位置分別開設有一第二汲極孔和一第二源極孔貫穿所述第三絕緣層。
一種陣列基板，其包括基板、設置於基板上的第一薄膜電晶體、第二薄膜電晶體與第三薄膜電晶體，所述陣列基板定義有一顯示區以及環繞所述顯示區的周邊區，所述第一薄膜電晶體設置在周邊區，所述第二薄膜電晶體和所述第三薄膜電晶體設置在顯示區，所述第一薄膜電晶體包括第一通道層、第一閘極、第一源極與第一汲極，所述第二薄膜電晶體包括第二通道層、第二閘極、第二源極、第二汲極與存儲電容層，所述第三薄膜電晶體包括第三通道層、第三閘極、第三源極與第三汲極，所述第一通道層以及所述存儲電容層形成在所述基板上，所述陣列基板還包括第一絕緣層、第二絕緣層以及第三絕緣層，所述第一絕緣層形成在所述基板上並覆蓋所述第一通道層與存儲電容層，所述第一閘極、所述第二閘極以及所述第三閘極形成在所述第一絕緣層上，所述第二絕緣層形成在所述第一絕緣層上並覆蓋所述第一閘極、第二閘極與第三閘極，所述第二通道層與所述第三通道層形成在所述第二絕緣層上，所述第一通道層和存儲電容層的材質均為摻雜的多晶矽層，所述存儲電容層為具有高濃度摻雜的多晶矽層，所述第二通道層與第三通道層的材質均為金屬氧化物半導體；所述第三絕緣層形成在所述第二絕緣層上並覆蓋所述第二通道層與第三通道層；在對應該第二通道層兩側的位置分別開設有一第二汲極孔和一第二源極孔貫穿所述第三絕緣層；在對應該第三通道層兩側的位置分別開設有一第三汲極孔和一第三源極孔貫穿所述第三絕緣層。
一種應用上述陣列基板的顯示面板。
一種應用上述陣列基板的顯示裝置。
一種陣列基板的製備方法，其包括如下步驟：
提供基板，並在所述基板上形成多晶矽層；
對所述多晶矽層進行第一次摻雜，所述第一次摻雜為輕濃度N型摻雜；
圖案化所述多晶矽層以形成第一通道層以及存儲電容層，並對所述第一通道層的兩側以及存儲電容層進行第二次摻雜，所述第二次摻雜為高濃度P型摻雜或高濃度N型摻雜；
在所述第一基板上形成覆蓋所述第一通道層與存儲電容層的第一絕緣層，並在所述第一絕緣層上形成第一閘極、第二閘極以及第三閘極；
對所述第一通道層中暴露在第一閘極兩側的未被所述高濃度摻雜到的區域進行第三次摻雜，所述第三次摻雜為低濃度P摻雜或高濃度N型摻雜;
在所述第一絕緣層上形成覆蓋所述第一閘極、第二閘極與第三閘極的第二絕緣層，並在所述第二絕緣層上形成第二通道層與第三通道層，所述第二通道層與所述第三通道層的材質均為金屬氧化物半導體；
在所述第二絕緣層上形成第三絕緣層，並在所述陣列基板上開設第一源極孔、第一汲極孔、存儲電極孔、第二汲極孔、第二源極孔、第二閘極孔、第三汲極孔以及第三源極孔，所述第二汲極孔和所述第二源極孔分別開設在該第二通道層兩側的位置且均貫穿所述第三絕緣層，所述第三汲極孔和所述第三源極孔分別開設在該第三通道層兩側的位置且均貫穿所述第三絕緣層，所述第二汲極孔與第二源極孔之間的第三絕緣層定義一保護區域，該保護區域覆蓋在所述第二通道層上以保護該第二通道層；
在所述第三絕緣層上形成第一源極、第一汲極、第二源極、第二汲極、第三源極與第三汲極，第一源極穿過第一源極孔與第一通道層電連接，第一汲極穿過第一汲極孔與第一通道層電連接，第二汲極穿過存儲電極孔與第二汲極孔分別與存儲電容層和第二通道層電連接，第二源極穿過第二源極孔與第二通道層電連接，第三汲極穿過第二閘極孔與第三汲極孔分別與第二閘極和第三通道層電連接；
在所述第三絕緣層上形成覆蓋所述第一源極、第一汲極、第二源極、第二汲極、第三源極與第三汲極的第四絕緣層。
一種陣列基板的製備方法，其包括如下步驟：
提供基板，並在所述基板上形成多晶矽層；
對所述多晶矽層進行第一次摻雜，所述第一次摻雜為輕濃度N型摻雜；
圖案化所述多晶矽層以形成第一通道層以及存儲電容層，並對所述第一通道層的兩側以及存儲電容層進行第二次摻雜，所述第二次摻雜為高濃度P型摻雜或高濃度N型摻雜；
在所述第一基板上形成覆蓋所述第一通道層與存儲電容層的第一絕緣層，並在所述第一絕緣層上形成第一閘極以及第二閘極；
對所述第一通道層中暴露在第一閘極兩側的未被所述高濃度摻雜到的區域進行第三次摻雜，所述第三次摻雜為低濃度P摻雜或高濃度N型摻雜;
在所述第一絕緣層上形成覆蓋所述第一閘極與第二閘極的第二絕緣層，並在所述第二絕緣層上形成第二通道層，所述第二通道層的材質為金屬氧化物半導體；
在所述第二絕緣層上形成第三絕緣層，並在所述陣列基板上開設第一源極孔、第一汲極孔、存儲電極孔、第二汲極孔、以及第二源極孔，所述第二汲極孔和所述第二源極孔分別開設在該第二通道層兩側的位置且均貫穿所述第三絕緣層；
在所述第三絕緣層上形成第一源極、第一汲極、第二源極、第二汲極，第一源極穿過第一源極孔與第一通道層電連接，第一汲極穿過第一汲極孔與第一通道層電連接，第二汲極穿過存儲電極孔與第二汲極孔分別與存儲電容層和第二通道層電連接，第二源極穿過第二源極孔與第二通道層電連接；
在所述第三絕緣層上形成覆蓋所述第一源極、第一汲極、第二源極與第二汲極的第四絕緣層。
本發明的陣列基板藉由使第三絕緣層定義形成一保護區域覆蓋在所述第二通道層上，能夠充當蝕刻阻擋層的作用，以使得在形成所述源極與汲極時，該第二通道層不會被破壞，進而保證所述陣列基板具有良好的電性效果。
圖1為本發明具體實施方式所提供的陣列基板的示意圖。
圖2為本發明第一實施方式陣列基板之橫截面視圖。
圖3為本發明第二實施方式陣列基板之橫截面視圖。
圖4為本發明第三實施方式陣列基板中之橫截面視圖。
圖5為本發明第四實施方式陣列基板中之橫截面視圖。
圖6為本發明第五實施方式陣列基板中之橫截面視圖。
圖7為本發明第六實施方式陣列基板中之橫截面視圖。
圖8為製作所述第一實施方式中陣列基板的方法的流程圖。
圖9A至圖9I為圖8中方法各步驟的示意圖。
圖10為製作所述第四實施方式中陣列基板的方法的流程圖。
圖11A至圖11I為圖10中方法各步驟的示意圖。
如圖1所示，本發明具體實施方式所提供的陣列基板1000包括基板1910、形成在所述基板1910上的多條掃描線1991與多條資料線1992、由多條掃描線1991與多條資料線1992相交界定出的多個畫素1993、以及一用於為所述多條掃描線1991與多條資料線1992提供電信號的驅動電路1994。所述陣列基板1000定義有一顯示區981以及環繞所述顯示區981設置的周邊區982。所述多條掃描線1991、多條資料線1992以及多個畫素1993位於所述顯示區981內。所述驅動電路1994位於所述周邊區982內。
在本實施方式中，所述驅動電路1994包括總驅動電路1995、掃描驅動電路1996以及資料驅動電路1997。所述總驅動電路1995給所述掃描驅動電路1996與資料驅動電路1997提供電信號。所述掃描驅動電路1996與資料驅動電路1997設於所述陣列基板1000的上方、左側、下方或右側。在本實施方式中，所述陣列基板1000包括二個掃描驅動電路1996，且所述二個掃描驅動電路1996分別設置在所述陣列基板1000的左右兩側。所述資料驅動電路1997設置在所述陣列基板1000的上方。所述總驅動電路1995設置在所述資料驅動電路1997遠離所述顯示區981的一側。該總驅動電路1995也可設置在該陣列基板1000外。
所述掃描驅動電路1996及所述資料驅動電路1997可由基板1910上的薄膜電晶體形成。薄膜電晶體亦可用於形成畫素1993中的電路。為了增強顯示效果，可使用滿足一定條件的薄膜電晶體。上述一定條件包括：洩漏電流、切換速度、驅動強度、均一性等等。在本實施方式中，所述掃描驅動電路1996與資料驅動電路1997的薄膜電晶體中的通道區域可由矽形成，且所述畫素中的薄膜電晶體中的通道區域可使用金屬氧化物半導體材料形成。在此類型的陣列基板中，由於矽作為通道區域的薄膜電晶體具有良好的切換速度與驅動電流，而金屬氧化物半導體作為通道區域的薄膜電晶體具有低洩漏電流以及高畫素間的均一性，因此本薄膜電晶體的組合能夠達到最佳效果。
可以理解，雖在上述說明中，所述掃描驅動電路1996與資料驅動電路1997的薄膜電晶體中的通道區域可由矽形成，且所述畫素中的薄膜電晶體中的通道區域可使用金屬氧化物半導體材料形成，然而，在本發明的陣列基板1000中，矽作為通道區域的薄膜電晶體並不是必須作為周邊區982的掃描驅動電路1996與資料驅動電路1997，其也可以作為顯示區981的畫素中的薄膜電晶體。此外，金屬氧化物半導體作為通道區域的薄膜電晶體也並不是必須作為顯示區981的畫素中的薄膜電晶體，其也可以作為周邊區982中的薄膜電晶體。
同時，該陣列基板1000並不一定必須應用於顯示面板中，即，當該陣列基板1000應用於其它領域時，該掃描線1991、資料線1992、畫素1993、總驅動電路1995、掃描驅動電路1996、資料驅動電路1997、顯示區981以及周邊區982都不是必須存在的。只要是同時包括矽作為通道區域的薄膜電晶體與金屬氧化物半導體作為通道區域的薄膜電晶體的陣列基板1000均係本發明所保護的範圍。
請參閱圖2，為本發明第一實施方式陣列基板1000中用於說明性的薄膜電晶體結構的橫截面的側視圖。本實施方式中的陣列基板1000係應用於一有機發光二級管顯示面板中。所述陣列基板1000包括第一薄膜電晶體1100、第二薄膜電晶體1200以及第三薄膜電晶體1300。在本實施方式中，所述第一薄膜電晶體1100設置於周邊區982，所述第二薄膜電晶體1200及第三薄膜電晶體1300設置於所述顯示區981。所述第一薄膜電晶體1100為應用於所述掃描驅動電路1996或資料驅動電路1997的薄膜電晶體。所述第二薄膜電晶體1200作為所述畫素1993的驅動薄膜電晶體。所述第三薄膜電晶體1300作為所述畫素1993的開關薄膜電晶體。
所述陣列基板1000還包括第一絕緣層1921、第二絕緣層1922、第三絕緣層1923、第四絕緣層1924、陽極層1925、畫素定義層1926以及間隔物1927。
所述第一薄膜電晶體1100包括第一通道層1110、第一閘極1120、第一源極1130與第一汲極1140。所述第二薄膜電晶體1200包括第二通道層1210、第二閘極1220、第二源極1230、第二汲極1240與存儲電容層1250。所述第三薄膜電晶體1300包括第三通道層1310、第三閘極1320、第三源極1330與第三汲極1340。
所述第一通道層1110以及所述存儲電容層1250形成在所述基板1910上。第一通道層1110以及所述存儲電容層1250均由多晶矽層進行摻雜處理形成。其中，所述第一通道層1110包括一非P摻雜區域1111、二高濃度P摻雜區域1112以及二低濃度P摻雜區域1113。所述非P摻雜區域1111位於所述第一通道層1110在水準方向上位於中間的位置。所述二低濃度P摻雜區域1113分別位於所述非P摻雜區域1111水準方向的兩側。所述二高濃度P摻雜區域1112分別位於所述二低濃度P摻雜區域1113遠離所述非P摻雜區域1111的一側。
所述高濃度P摻雜區域1112相類似，所述存儲電容層1250同樣為具有高濃度P摻雜的半導體層，該存儲電容層1250作為該顯示區內畫素的存儲電容的其中一電極。所述高濃度P摻雜區域1112中的P型離子摻雜濃度與所述存儲電容層1250中的P型離子摻雜濃度大於所述低濃度P摻雜區域1113中的P型離子摻雜濃度，且所述低濃度P摻雜區域1113中的P型離子摻雜濃度大於所述非P摻雜區域1111中的P型離子摻雜濃度。所述P型離子可為硼離子，該N型離子可為磷離子。
所述第一絕緣層1921形成在所述基板1910上並覆蓋所述第一通道層1110與存儲電容層1250。
所述第一閘極1120、所述第二閘極1220以及所述第三閘極1320形成在所述第一絕緣層1921上。其中，所述第一閘極1120的位置與所述第一通道層1110中非P型摻雜區域1111的位置相對應。所述第二閘極1220的位置與所述存儲電容層1250的位置相對應。
所述第二絕緣層1922形成在所述第一絕緣層1921上，並覆蓋所述第一閘極1120、第二閘極1220與第三閘極1320。
所述第二通道層1210與所述第三通道層1310形成在所述第二絕緣層1922上。其中，所述第二通道層1210的位置與所述第二閘極1220的位置相對應。所述第三通道層1310的位置與所述第三閘極1320的位置相對應。所述第二通道層1210與所述第三通道層1310的材質為金屬氧化物半導體。在本實施方式中，所述第二通道層1210與所述第三通道層1310的材質為銦鎵鋅氧化物(Indium Gallium Zinc Oxide，IGZO)。
所述第三絕緣層1923形成在所述第二絕緣層1922上，並覆蓋所述第二通道層1210與第三通道層1310。一第一源極孔1931在對應一所述高濃度P摻雜區域1112的位置貫穿所述第一絕緣層1921、第二絕緣層1922以及第三絕緣層1923。一第一汲極孔1932在對應另一所述高濃度P摻雜區域1112的位置貫穿所述第一絕緣層1921、第二絕緣層1922以及第三絕緣層1923。一存儲電極孔1933在對應所述存儲電容層1250位置貫穿所述第一絕緣層1921、第二絕緣層1922以及第三絕緣層1923。一第二汲極孔1934在對應所述第二通道層1320且靠該第二通道層1320左側的位置貫穿所述第三絕緣層1923。一第二源極孔1935在對應所述第二通道層1210且靠該第二通道層1320右側的位置貫穿所述第三絕緣層1923。一第二閘極孔1936在對應所述第二閘極1220的位置貫穿所述第二絕緣層1922與第三絕緣層1923。一第三汲極孔1937在對應所述第三通道層1310且靠該第三通道層1310左側的位置貫穿所述第三絕緣層1923。一第三源極孔1938在對應所述第三通道層1310且靠該第三通道層1310右側的位置貫穿所述第三絕緣層1923。
所述第二汲極孔1934與第二源極孔1935之間的第三絕緣層1923定義一保護區域1928，該保護區域1928覆蓋在所述第二通道層1210上，能夠充當蝕刻阻擋層的作用，以使得在形成所述第二源極1230與第二汲極1240時，該第二通道層1210不會被破壞。同樣地，所述第三汲極孔1937與第三源極孔1938之間的第三絕緣層1923定義一保護區域1929，該保護區域1929覆蓋在所述第三通道層1310上，亦能夠充當蝕刻阻擋層的作用，以使得在形成所述第三源極1330與第三汲極1340時，該第三通道層1310不會被破壞。
所述第一源極1130形成在所述第三絕緣層1923上，並藉由所述第一源極孔1931與一所述高濃度P摻雜區域1112電性連接。所述第一汲極1140形成在所述第三絕緣層1923上，並藉由所述第一汲極孔1932與另一所述高濃度P摻雜區域1112電性連接。所述第二源極1230形成在所述第三絕緣層1923上，並藉由所述第二源極孔1935與所述第二通道層1210電性連接。所述第二汲極1240形成在所述第三絕緣層1923上，藉由所述存儲電極孔1933與所述存儲電容層1250電性連接，從而使得該半導體性質的存儲電容層1250轉換為導體，與該第二閘極1220相配合構成一存儲電容。該第二汲極1240進一步地藉由所述第二汲極孔1934與所述第二通道層1210電性連接。所述第三源極1330形成在所述第三絕緣層1923上，並藉由所述第三源極孔1938與所述第三通道層1310電性連接。所述第三汲極1340形成在所述第三絕緣層1923上，藉由所述第二閘極孔1936與所述第二閘極1220電性連接，並藉由所述第三汲極孔1937與所述第三通道層1310電性連接。
所述第四絕緣層1924形成在所述第三絕緣層1923上，並覆蓋所述第一源極1130、第一汲極1140、第二源極1230、第二汲極1240、第三源極1330與第三汲極1340。一陽極連接孔1939在對應所述第二汲極1240的位置貫穿所述第四絕緣層1924。所述陽極層1925形成在所述第四絕緣層1924上，並藉由所述陽極連接孔1939與所述第二汲極1240電性連接。所述畫素定義層1926形成在所述第四絕緣層1924上，並部分覆蓋所述陽極層1925。所述間隔物1927形成在所述畫素定義層1926上。
可以理解，在一些實施例中，所述基板1910上可形成一緩衝層，所述第一通道層1110、存儲電容層1250以及所述第一絕緣層1921均可形成在所述緩衝層上。
在本實施方式中，所述基板1910的材質可選自透明硬質材料，如玻璃或聚合物。所述第一閘極1120、第一源極1130、第一汲極1140、第二閘極1220、第二源極1230、第二汲極1240、第三閘極1320、第三源極1330與第三汲極1340的材質可選自單一的金屬，如鉬、鋁等，也可選自複合金屬，如鉬-鋁-鉬結構。所述第一絕緣層1921、第二絕緣層1922、第三絕緣層1923、第四絕緣層1924的材質可選自絕緣材料，如氧化矽或氮化矽。所述陽極層1925的材質可選自透明導電材料，如氧化銦錫（Indium Tin Oxide，ITO）。
由此，由於位於所述第二汲極孔1934與第二源極孔1935之間的保護區域1928以及位於所述第三汲極孔1937與第三源極孔1938之間的保護區域1929，能夠使得在形成所述第二源極1230、第二汲極1240、第三源極1330以及第三汲極1340時，該第二通道層1210與第三通道層1310不會被破壞，該陣列基板1000從而能夠具有良好的電性效果。
可以理解，雖在本實施方式中，該第一薄膜電晶體1100係對應形成在周邊區982中，該第二薄膜電晶體1200與第三薄膜電晶體1300係對應形成在顯示區981中，但可以理解，在其它實施方式中，該第一薄膜電晶體1100、第二薄膜電晶體1200與第三薄膜電晶體1300所形成的區域並不限定在上述區域，例如，該第一薄膜電晶體1100亦可形成在顯示區981中，而該第二薄膜電晶體1200與第三薄膜電晶體1300亦可形成在周邊區982中。
請參閱圖3，為本發明第二實施方式陣列基板2000中的用於說明性的薄膜電晶體結構的橫截面的側視圖。本實施方式中的陣列基板2000係應用於一有機發光二級管顯示面板中。本第二實施方式中的陣列基板2000與上述第一實施方式中的陣列基板1000的結構基本相同。本第二實施方式中的陣列基板2000與上述第一實施方式中的陣列基板1000的區別在於，在第一實施方式中，所述第一通道層1110包括一非P摻雜區域1111、二高濃度P摻雜區域1112以及二低濃度P摻雜區域1113，且所述存儲電容層1250為具有高濃度P型離子摻雜的區域，而在第二實施方式中，所述第一通道層2110包括一極低濃度N摻雜區域2111、二高濃度N摻雜區域2112以及二低濃度N摻雜區域2113，且所述存儲電容層2250同樣為具有高濃度N型離子摻雜的區域。其中，所述極低濃度N摻雜區域2111位於所述第一通道層2110在水準方向上位於中間的位置。所述二低濃度N摻雜區域2113分別位於所述極低濃度N摻雜區域2111水準方向的兩側。所述二高濃度N摻雜區域2112分別位於所述二低濃度N摻雜區域2113遠離所述極低濃度N摻雜區域2111的一側。所述高濃度N摻雜區域2112中的N型離子摻雜濃度與所述存儲電容層2250中的N型離子摻雜濃度大於所述低濃度N摻雜區域2111中的N型離子摻雜濃度，且所述低濃度N摻雜區域2111的N型離子摻雜濃度大於所述極低濃度N摻雜區域2111中的N型離子摻雜濃度。在本實施例中，極低濃度、低濃度及高濃度表明摻雜濃度由低到高的順序。
請參閱圖4，為本發明第三實施方式陣列基板3000中之說明性的薄膜電晶體結構的橫截面的側視圖。本實施方式中的陣列基板3000係應用於一有機發光二級管顯示面板中。本第三實施方式中的陣列基板3000與上述第二實施方式中的陣列基板3000的結構基本相同。本第三實施方式中的陣列基板3000與上述第二實施方式中的陣列基板2000的區別在於，所述陣列基板3000還包括一第四薄膜電晶體3400。所述第四薄膜電晶體3400位於所述第一薄膜電晶體3100遠離所述第二薄膜電晶體3200的一側。所述第四薄膜電晶體3400與所述第一薄膜電晶體3100的結構基本相同，其區別僅在於，所述第一薄膜電晶體3100中的所述第一通道層3110包括一非N摻雜區域3111、二高濃度N摻雜區域3112以及二低濃度N摻雜區域3113，而該第四薄膜電晶體3400中的第四通道層3410包括一極低濃度P摻雜區域3411、二高濃度P摻雜區域3412以及二低濃度P摻雜區域3413。其中，所述高濃度P摻雜區域3412中的P型離子摻雜濃度大於所述低濃度P摻雜區域3413中的P型離子摻雜濃度，且所述低濃度P摻雜區域3413中的P型離子摻雜濃度大於所述極低濃度P摻雜區域3411中的P型離子摻雜濃度。在本實施例中，極低濃度、低濃度及高濃度表明摻雜濃度由低到高的順序。
可以理解，雖在圖中顯示該第四薄膜電晶體3400係形成在周邊區982中，但該第四薄膜電晶體3400並不限定在周邊區982中，在其它實施方式中，該第四薄膜電晶體3400亦可形成在顯示區981中。
請參閱圖5，為本發明第四實施方式陣列基板4000中之說明性的薄膜電晶體結構的橫截面的側視圖。本實施方式中的陣列基板4000係應用於一平面內切換(In Plane Switching，IPS)型液晶顯示面板中。所述陣列基板4000包括第一薄膜電晶體4100與第二薄膜電晶體4200。在本實施方式中，所述第一薄膜電晶體4100設置於周邊區982，所述第二薄膜電晶體4200設置於所述顯示區981。所述第一薄膜電晶體4100為所述掃描驅動電路1996或資料驅動電路1997。所述第二薄膜電晶體4200作為所述陣列基板4000驅動液晶轉動的薄膜電晶體。
所述陣列基板4000還包括基板4910、第一絕緣層4921、第二絕緣層4922、第三絕緣層4923、第四絕緣層4924、第五絕緣層4925、第一電極4926以及第二電極4927。
所述第一薄膜電晶體4100包括第一通道層4110、第一閘極4120、第一源極4130與第一汲極4140。所述第二薄膜電晶體4200包括第二通道層4210、第二閘極4220、第二源極4230、第二汲極4240與存儲電容層4250。
所述第一通道層4110以及所述存儲電容層4250形成在所述基板4910上。第一通道層1110以及所述存儲電容層1250均由多晶矽層進行摻雜處理形成。其中，所述第一通道層4110包括一非P摻雜區域4111、二高濃度P摻雜區域4112以及二低濃度P摻雜區域4113。所述非P摻雜區域4111位於所述第一通道層4110在水準方向上位於中間的位置。所述二低濃度P摻雜區域4113分別位於所述非P摻雜區域4111水準方向的兩側。所述二高濃度P摻雜區域4112分別位於所述二低濃度P摻雜區域4113遠離所述非P摻雜區域4111的一側。與所述高濃度P摻雜區域4112相類似，所述存儲電容層4250同樣為具有高濃度P摻雜的區域。所述高濃度P摻雜區域4112中的P型離子摻雜濃度與所述存儲電容層4250中的P型離子摻雜濃度大於所述低濃度P摻雜區域4113中的P型離子摻雜濃度，且所述低濃度P摻雜區域4113中的P型離子摻雜濃度大於所述非P摻雜區域4111中的P型離子摻雜濃度。
所述第一絕緣層4921形成在所述基板4910上並覆蓋所述第一通道層4110與存儲電容層1250。
所述第一閘極4120以及所述第二閘極4220形成在所述第一絕緣層4921上。其中，所述第一閘極4120的位置與所述第一通道層4110中非P摻雜區域4111的位置相對應。所述第二閘極4220的位置與所述存儲電容層4250的位置相對應。
所述第二絕緣層4922形成在所述第一絕緣層4921上，並覆蓋所述第一閘極4120與第二閘極4220。
所述第二通道層4210形成在所述第二絕緣層4922上。其中，所述第二通道層4210的位置與所述第二閘極4220的位置相對應。所述第二通道層4210的材質為金屬氧化物半導體。在本實施方式中，所述第二通道層4210的材質為銦鎵鋅氧化物(Indium Gallium Zinc Oxide，IGZO)。
所述第三絕緣層4923形成在所述第二絕緣層4922上，並覆蓋所述第二通道層4210。一第一源極孔4931在對應一所述高濃度P摻雜區域4112的位置貫穿所述第一絕緣層4921、第二絕緣層4922以及第三絕緣層4923。一第一汲極孔4932在對應另一所述高濃度P摻雜區域4112的位置貫穿所述第一絕緣層4921、第二絕緣層4922以及第三絕緣層4923。一存儲電極孔4933在對應所述存儲電容層4250位置貫穿所述第一絕緣層4921、第二絕緣層4922以及第三絕緣層4923。一第二汲極孔4934在對應所述第二通道層4320且靠該第二通道層4320左側的位置貫穿所述第三絕緣層4923。一第二源極孔4935在對應所述第二通道層4210且靠該第二通道層4320右側的位置貫穿所述第三絕緣層4923。
所述第二汲極孔4934與第二源極孔4935之間的第三絕緣層4923定義一保護區域4929，該保護區域4929覆蓋在所述第二通道層4210上，能夠充當蝕刻阻擋層的作用，以使得在形成所述第二源極4230與第二汲極4240時，該第二通道層4210不會被破壞。
所述第一源極4130形成在所述第三絕緣層4923上，並藉由所述第一源極孔4931與一所述高濃度P摻雜區域4112電性連接。所述第一汲極4140形成在所述第三絕緣層4923上，並藉由所述第一汲極孔4932與另一所述高濃度P摻雜區域4112電性連接。所述第二源極4230形成在所述第三絕緣層4923上，並藉由所述第二源極孔4935與所述第二通道層4210電性連接。所述第二汲極4240形成在所述第三絕緣層4923上，藉由所述存儲電極孔4933與所述存儲電容層4250電性連接，並藉由所述第二汲極孔4934與所述第二通道層4210電性連接。
所述第四絕緣層4924形成在所述第三絕緣層4923上，並覆蓋所述第一源極4130、第一汲極4140、第二源極4230與第二汲極4240。一第一電極連接孔4936在對應所述第二汲極4240的位置貫穿所述第四絕緣層4924。所述第一電極4926形成在所述第四絕緣層4924上。所述第五絕緣層4925形成在所述第四絕緣層4924上，並覆蓋所述第一電極4926，且覆蓋在所述第一電極連接孔4936中。一第二電極連接孔4937在所述第一電極連接孔4936對應的位置貫穿所述第五絕緣層4925直至所述第二汲極4240。所述第二電極4927形成在所述第五絕緣層4925上，並藉由所述第二電極連接孔4937與所述第二汲極4240電性連接。在本實施方式中，所述第二電極4927對應所述第一電極4926的位置形成有多個狹縫4928。可以理解，在其它實施方式中，所述第一電極4926對應所述第二電極4927的位置也可以形成有多個所述狹縫4928。
可以理解，在一些實施例中，所述基板4910上可形成一緩衝層，所述第一通道層4110、存儲電容層4250以及所述第一絕緣層4921均可形成在所述緩衝層上。
在本實施方式中，所述基板4910的材質可選自透明硬質材料，如玻璃或聚合物。所述第一閘極4120、第一源極4130、第一汲極4140、第二閘極4220、第二源極4230與第二汲極4240的材質可選自單一的金屬，如鉬、鋁等，也可選自複合金屬，如鉬-鋁-鉬結構。所述第一絕緣層4921、第二絕緣層4922、第三絕緣層4923、第四絕緣層4924及第五絕緣層4925的材質可選自絕緣材料，如氧化矽。所述第一電極4926與第二電極4927的材質可選自透明導電材料，如氧化銦錫（Indium Tin Oxide，ITO）。
由此，由於位於所述第二汲極孔4934與第二源極孔4935之間的保護區域4929，能夠使得在形成所述第二源極4230與第二汲極4240時，該第二通道層4210不會被破壞，該陣列基板4000從而能夠具有良好的電性效果。
可以理解，雖在本實施方式中，該第一薄膜電晶體4100係對應形成在周邊區982中，該第二薄膜電晶體4200係對應形成在顯示區981中，但可以理解，在其它實施方式中，該第一薄膜電晶體4100、第二薄膜電晶體4200所形成的區域並不限定在上述區域，例如，該第一薄膜電晶體4100亦可形成在顯示區981中，而該第二薄膜電晶體4200與第三薄膜電晶體1300亦可形成在周邊區982中。
請參閱圖6，為本發明第五實施方式陣列基板5000中之說明性的薄膜電晶體結構的橫截面的側視圖。本實施方式中的陣列基板5000係應用於一平面內切換(In Plane Switching，IPS)型液晶顯示面板中。本第五實施方式中的陣列基板5000與上述第四實施方式中的陣列基板4000的結構基本相同。本第五實施方式中的陣列基板5000與上述第四實施方式中的陣列基板4000的區別在於，在第四實施方式中，所述第一通道層4110包括一非P摻雜區域4111、二高濃度P摻雜區域4112以及二低濃度P摻雜區域4113，且所述存儲電容層4250為具有高濃度P摻雜的區域，而在第五實施方式中，所述第一通道層5110包括一極低濃度N摻雜區域5111、二高濃度N摻雜區域5112以及二低濃度N摻雜區域5113，且所述存儲電容層5250同樣為具有高濃度N摻雜的區域。其中，所述極低濃度N摻雜區域5111位於所述第一通道層5110在水準方向上位於中間的位置。所述二低濃度N摻雜區域5113分別位於所述極低濃度N摻雜區域5111水準方向的兩側。所述二高濃度N摻雜區域5112分別位於所述二低濃度N摻雜區域5113遠離所述極低濃度N摻雜區域5111的一側。所述高濃度N摻雜區域5112中的N型離子摻雜濃度與所述存儲電容層5250中的N型離子摻雜濃度大於所述低濃度N摻雜區域5111中的N型摻雜濃度，且所述低濃度N摻雜區域5111的N型離子摻雜濃度大於所述極低濃度N摻雜區域5111中的N型離子摻雜濃度。
請參閱圖七，為本發明第六實施方式陣列基板6000中之說明性的薄膜電晶體結構的橫截面的側視圖。本實施方式中的陣列基板6000係應用於一平面內切換(In Plane Switching，IPS)型液晶顯示面板中。本第六實施方式中的陣列基板6000與上述第五實施方式中的陣列基板5000的結構基本相同。本第六實施方式中的陣列基板6000與上述第五實施方式中的陣列基板5000的區別在於，所述陣列基板6000還包括一第三薄膜電晶體6300。所述第三薄膜電晶體6300位於所述第一薄膜電晶體6100遠離所述第二薄膜電晶體6200的一側。所述第三薄膜電晶體6300與所述第一薄膜電晶體6100的結構基本相同，其區別僅在於，所述第一薄膜電晶體6100中的所述第一通道層6110包括一非N摻雜區域6111、二高濃度N摻雜區域6112以及二低濃度N摻雜區域6113，而該第三薄膜電晶體6300中的第三通道層6310包括一極低濃度P摻雜區域6311、二高濃度P摻雜區域6312以及二低濃度P摻雜區域6313。其中，所述高濃度P摻雜區域6312中的P型離子摻雜濃度大於所述低濃度P摻雜區域6313中的P型離子摻雜濃度，且所述低濃度P摻雜區域6313中的P型離子摻雜濃度大於所述極低濃度N摻雜區域6311中的P型離子摻雜濃度。
可以理解，雖在圖中顯示該第三薄膜電晶體6300係形成在周邊區982中，但該第三薄膜電晶體6300並不限定在周邊區982中，在其它實施方式中，該第三薄膜電晶體6300亦可形成在顯示區981中。
請參閱圖8，為製作所述第一實施方式中陣列基板1000的方法的流程圖。該方法包括如下步驟：
步驟S201，請參閱圖9A，提供基板1910，並在所述基板1910上形成非晶矽層，並對該非晶矽層進行鐳射退火(Laser Annealing)，從而形成多晶矽層1911。在本實施方式中，所述基板1910的材質可選自透明硬質材料，如玻璃或聚合物。
步驟S202，請參閱圖9B，對所述多晶矽層1911整體進行第一次摻雜。具體地，所述第一次摻雜為輕濃度N型摻雜，具體為在所述多晶矽層1911中摻入五價元素，例如磷元素等，以對所述多晶矽層1911整體進行N型摻雜。
步驟S203，請參閱圖9C，圖案化所述多晶矽層1911以形成第一通道層1110以及存儲電容層1250，並對所述第一通道層1110的兩側以及存儲電容層1250進行第二次摻雜。具體地，所述第二次摻雜為高濃度的P型摻雜，具體為在所述第一通道層1110的兩側以及存儲電容層1250中摻入高濃度的三價元素，例如硼元素等，以對所述第一通道層1110的兩側以及存儲電容層1250進行高濃度的P型摻雜。所述第一通道層1110的兩側被進行高濃度P型摻雜的部分定義為高濃度P摻雜區域1112。
步驟S204，請參閱圖9D，在所述第一基板1910上形成覆蓋所述第一通道層1110與存儲電容層1250的第一絕緣層1921，並在所述第一絕緣層1921上形成第一閘極1120、第二閘極1220以及第三閘極1320。其中，所述第一閘極1120的位置與所述第一通道層1110中高濃度P摻雜區域1112以外的位置相對應，且在閘極1120的兩側暴露出部分未被所述高濃度P摻雜到的區域。所述第二閘極1220的位置與所述存儲電容層1250的位置相對應。具體地，可首先在所述第一絕緣層1921上形成一第一金屬層，再圖案化該第一金屬層以形成所述第一閘極1120、第二閘極1220以及第三閘極1320。在本實施方式中，所述金屬層的材質可選自單一的金屬，如鉬、鋁等，也可選自複合金屬，如鉬-鋁-鉬結構。
步驟S205，請參閱圖9E，對所述第一通道層1110中暴露在第一閘極1120兩側的未被所述高濃度P摻雜到的區域進行第三次摻雜。具體地，所述第三次摻雜為低濃度P摻雜，具體為在所述第一通道層1110中暴露在第一閘極1120兩側的未被所述高濃度P摻雜到的區域中摻入低濃度的三價元素，例如硼元素等，以對所述區域進行低濃度P摻雜。所述進行低濃度P摻雜的區域定義為低濃度P摻雜區域1113。
步驟S206，請參閱圖9F，在所述第一絕緣層1921上形成覆蓋所述第一閘極1120、第二閘極1220與第三閘極1320的第二絕緣層1922，並在所述第二絕緣層1922上形成第二通道層1210與第三通道層1310。其中，所述第二通道層1210的位置與所述第二閘極1220的位置相對應。所述第三通道層1310的位置與所述第三閘極1320的位置相對應。所述第二通道層1210與所述第三通道層1310的材質為金屬氧化(Metal Oxide)半導體。在本實施方式中，所述第二通道層1210與所述第三通道層1310的材質為銦鎵鋅氧化物(Indium Gallium Zinc Oxide，IGZO)。具體地，可首先在所述第二絕緣層1922上形成一金屬氧化物半導體層，再圖案化該金屬氧化物半導體層以形成所述第二通道層1210與第三通道層1310。
步驟S207，請參閱圖9G，在所述第二絕緣層1922上形成第三絕緣層1923，並在所述陣列基板1000上開設第一源極孔1931、第一汲極孔1932、存儲電極孔1933、第二汲極孔1934、第二源極孔1935、第二閘極孔1936、第三汲極孔1937以及第三源極孔1938。具體地，所述第一源極孔1931在對應一所述高濃度P摻雜區域1112的位置貫穿所述第一絕緣層1921、第二絕緣層1922以及第三絕緣層1923。所述第一汲極孔1932在對應另一所述高濃度P摻雜區域1112的位置貫穿所述第一絕緣層1921、第二絕緣層1922以及第三絕緣層1923。所述存儲電極孔1933在對應所述存儲電容層1250位置貫穿所述第一絕緣層1921、第二絕緣層1922以及第三絕緣層1923。所述第二汲極孔1934在對應所述第二通道層1320且靠該第二通道層1320左側的位置貫穿所述第三絕緣層1923。所述第二源極孔1935在對應所述第二通道層1210且靠該第二通道層1320右側的位置貫穿所述第三絕緣層1923。所述第二閘極孔1936在對應所述第二閘極1220的位置貫穿所述第二絕緣層1922與第三絕緣層1923。所述第三汲極孔1937在對應所述第三通道層1310且靠該第三通道層1310左側的位置貫穿所述第三絕緣層1923。所述第三源極孔1938在對應所述第三通道層1310且靠該第三通道層1310右側的位置貫穿所述第三絕緣層1923。
所述第二汲極孔1934與第二源極孔1935之間的第三絕緣層1923定義一保護區域1928，該保護區域1928覆蓋在所述第二通道層1210上，能夠充當蝕刻阻擋層的作用，以使得在接下來形成第二源極1230與第二汲極1240時，該第二通道層1210不會被破壞。同樣地，所述第三汲極孔1937與第三源極孔1938之間的第三絕緣層1923定義一保護區域1929，該保護區域1929覆蓋在所述第三通道層1310上，亦能夠充當蝕刻阻擋層的作用，以使得在接下來形成第三源極1330與第三汲極1340時，該第三通道層1310不會被破壞。
步驟S208，請參閱圖9H，在所述第三絕緣層1923上形成第一源極1130、第一汲極1140、第二源極1230、第二汲極1240、第三源極1330與第三汲極1340。所述第一源極1130藉由所述第一源極孔1931與一所述高濃度P摻雜區域1112電性連接。所述第一汲極1140藉由所述第一汲極孔1932與另一所述高濃度P摻雜區域1112電性連接。所述第二源極1230藉由所述第二源極孔1935與所述第二通道層1210電性連接。所述第二汲極1240藉由所述存儲電極孔1933與所述存儲電容層1250電性連接，並藉由所述第二汲極孔1934與所述第二通道層1210電性連接。所述第三源極1330藉由所述第三源極孔1938與所述第三通道層1310電性連接。所述第三汲極1340藉由所述第二閘極孔1936與所述第二閘極1220電性連接，並藉由所述第三汲極孔1937與所述第三通道層1310電性連接。
所述第一源極1130、第一汲極1140、第二源極1230、第二汲極1240、第三源極1330與第三汲極1340的形成方法為，首先在所述第三絕緣層1923上形成一第二金屬層，再圖案化所述第二金屬層以形成所述第一源極1130、第一汲極1140、第二源極1230、第二汲極1240、第三源極1330與第三汲極1340。在本實施方式中，所述第二金屬層的材質可選自單一的金屬，如鉬、鋁等，也可選自複合金屬，如鉬-鋁-鉬結構。
由於位於所述第二汲極孔1934與第二源極孔1935之間的保護區域1928以及位於所述第三汲極孔1937與第三源極孔1938之間的保護區域1929，能夠使得在形成所述第二源極1230、第二汲極1240、第三源極1330以及第三汲極1340時，該第二通道層1210與第三通道層1310不會被破壞，該陣列基板1000從而能夠具有良好的電性效果。
步驟S209，請參閱圖9I，在所述第三絕緣層1923上形成覆蓋所述第一源極1130、第一汲極1140、第二源極1230、第二汲極1240、第三源極1330與第三汲極1340的第四絕緣層1924，並在所述四絕緣層1924對應所述第二汲極1240的位置開設貫穿所述第四絕緣層1924的陽極連接孔1939，之後在所述第四絕緣層1924上形成一藉由所述陽極連接孔1939與所述第二汲極1240電性連接的陽極層1925。在所述陽極層1925形成後，在所述第四絕緣層1924上形成部分覆蓋所述陽極層1925的畫素定義層1926，之後在所述畫素定義層1926上形成間隔物1927。
至此，該第一實施方式中的陣列基板1000製作完成。
可以理解，雖在本實施方式中，係藉由依次進行輕濃度N型摻雜的第一次摻雜、高濃度P型摻雜的第二次摻雜以及低濃度P型摻雜的第三次摻雜以形成所述第一通道層1110與存儲電容層1250，但並不限於此。在其它實施方式中，形成該第一通道層1110與存儲電容層1250的方式有很多種，本發明的重點在於藉由該第二絕緣層的保護區域1928與保護區域1929保護該第二通道層1210與第三通道層1310不被破壞，而並不在於係如何形成該第一通道層1110與存儲電容層1250。本實施例中的上述三次摻雜僅是為了讀者便於理解該第一通道層1110與存儲電容層1250的形成方法的一個舉例，任何形成第一通道層1110與存儲電容層1250的方式都不會對本發明的範圍進行限縮。
製作該第二實施方式中陣列基板2000的方法與製作該第一實施方式中陣列基板1000的方法基本相同，其區別在於，在製作該第一實施方式中陣列基板1000的方法中，所述第二次摻雜為高濃度的P型摻雜，且所述第三次摻雜為低濃度的P型摻雜。而在製作該第二實施方式中陣列基板2000的方法中，所述第二次摻雜為高濃度的N型摻雜，且所述第三次摻雜為低濃度的N型摻雜。
製作該第三實施方式中陣列基板3000的方法與製作該第一實施方式中陣列基板1000的方法基本相同，其區別在於，在製作所述第三實施方式中的陣列基板3000時，只需要在形成該第一薄膜電晶體3100的同時一併形成所述第四薄膜電晶體3400即可。在形成該第一薄膜電晶體3100與第四薄膜電晶體3400時，只需要注意在摻雜時對該第一薄膜電晶體3100中的第一通道層3110以及第四薄膜電晶體3400中的第四通道層3410分別進行P摻雜與N摻雜即可。
請參閱圖10，為製作所述第四實施方式中陣列基板4000的方法的流程圖。該方法包括如下步驟：
步驟S301，請參閱圖11A，提供基板4910，並在所述基板4910上形成多晶矽層4911。在本實施方式中，所述基板1910的材質可選自透明硬質材料，如玻璃或聚合物。
步驟S302，請參閱圖11B，對所述多晶矽層4911整體進行第一次摻雜。具體地，所述第一次摻雜為輕濃度N型摻雜，具體為在所述多晶矽層4911中摻入五價元素，例如磷元素等，以對所述多晶矽層3911整體進行N型摻雜。
步驟S303，請參閱圖11C，圖案化所述多晶矽層4911以形成第一通道層4110以及存儲電容層4250，並對所述第一通道層4110的兩側以及存儲電容層4250進行第二次摻雜。具體地，所述第二次摻雜為高濃度的P型摻雜，具體為在所述第一通道層4110的兩側以及存儲電容層4250中摻入高濃度的三價元素，例如硼元素等，以對所述第一通道層4110的兩側以及存儲電容層4250進行高濃度的P型摻雜。所述第一通道層4110的兩側被進行高濃度P型摻雜的部分定義為高濃度P摻雜區域4112。
步驟S304，請參閱圖11D，在所述第一基板4910上形成覆蓋所述第一通道層4110與存儲電容層4250的第一絕緣層4921，並在所述第一絕緣層4921上形成第一閘極4120與第二閘極4220。其中，所述第一閘極4120的位置與所述第一通道層4110中高濃度P摻雜區域4112以外的位置相對應，且在閘極4120的兩側暴露出部分未被所述高濃度P摻雜到的區域。所述第二閘極4220的位置與所述存儲電容層4250的位置相對應。具體地，可首先在所述第一絕緣層4921上形成一第一金屬層，再圖案化該第一金屬層以形成所述第一閘極4120以及第二閘極4220。在本實施方式中，所述金屬層的材質可選自單一的金屬，如鉬、鋁等，也可選自複合金屬，如鉬-鋁-鉬結構。
步驟S305，請參閱圖11E，對所述第一通道層4110中暴露在第一閘極4120兩側的未被所述高濃度P摻雜到的區域進行第三次摻雜。具體地，所述第三次摻雜為低濃度P摻雜，具體為在所述第一通道層4110中暴露在第一閘極4120兩側的未被所述高濃度P摻雜到的區域中摻入低濃度的三價元素，例如硼元素等，以對所述區域進行低濃度P摻雜。所述進行低濃度P摻雜的區域定義為濃度P摻雜區域4113。
步驟S306，請參閱圖11F，在所述第一絕緣層4921上形成覆蓋所述第一閘極4120與第二閘極4220的第二絕緣層4922，並在所述第二絕緣層4922上形成第二通道層4210。其中，所述第二通道層4210的位置與所述第二閘極4220的位置相對應。所述第二通道層4210的材質為金屬氧化物半導體。在本實施方式中，所述第二通道層4210的材質為銦鎵鋅氧化物(Indium Gallium Zinc Oxide，IGZO)。具體地，可首先在所述第二絕緣層4922上形成一金屬氧化物半導體層，再圖案化該金屬氧化物半導體層以形成所述第二通道層4210。
步驟S307，請參閱圖11G，在所述第二絕緣層4922上形成第三絕緣層4923，並在所述陣列基板4000上開設第一源極孔4931、第一汲極孔4932、存儲電極孔4933、第二汲極孔4934與第二源極孔4935。具體地，所述第一源極孔4931在對應一所述高濃度P摻雜區域4112的位置貫穿所述第一絕緣層4921、第二絕緣層4922以及第三絕緣層4923。所述第一汲極孔4932在對應另一所述高濃度P摻雜區域4112的位置貫穿所述第一絕緣層4921、第二絕緣層4922以及第三絕緣層4923。所述存儲電極孔4933在對應所述存儲電容層4250位置貫穿所述第一絕緣層4921、第二絕緣層4922以及第三絕緣層4923。所述第二汲極孔4934在對應所述第二通道層4320且靠該第二通道層4320左側的位置貫穿所述第三絕緣層4923。所述第二源極孔4935在對應所述第二通道層4210且靠該第二通道層4320右側的位置貫穿所述第三絕緣層4923。
所述第二汲極孔4934與第二源極孔4935之間的第三絕緣層4923定義一保護區域4928，該保護區域4928覆蓋在所述第二通道層4210上，能夠充當蝕刻阻擋層的作用，以使得在接下來形成第二源極4230與第二汲極1240時，該第二通道層4210不會被破壞。
步驟S308，請參閱圖11H，在所述第三絕緣層4923上形成第一源極4130、第一汲極4140、第二源極4230與第二汲極4240。所述第一源極4130藉由所述第一源極孔4931與一所述高濃度P摻雜區域4112電性連接。所述第一汲極4140藉由所述第一汲極孔4932與另一所述高濃度P摻雜區域4112電性連接。所述第二源極4230藉由所述第二源極孔4935與所述第二通道層4210電性連接。所述第二汲極4240藉由所述存儲電極孔4933與所述存儲電容層4250電性連接，並藉由所述第二汲極孔4934與所述第二通道層4210電性連接。
所述第一源極4130、第一汲極4140、第二源極4230與第二汲極4240的形成方法為，首先在所述第三絕緣層4923上形成一第二金屬層，再圖案化所述第二金屬層以形成所述第一源極1130、第一汲極1140、第二源極1230與第二汲極1240。在本實施方式中，所述第二金屬層的材質可選自單一的金屬，如鉬、鋁等，也可選自複合金屬，如鉬-鋁-鉬結構。
由於位於所述第二汲極孔4934與第二源極孔4935之間的保護區域4928，能夠使得在形成所述第二源極4230與第二汲極4240，該第二通道層4210不會被破壞，該陣列基板4000從而能夠具有良好的電性效果。
步驟S309，請參閱圖11I，在所述第三絕緣層4923上形成覆蓋所述第一源極4130、第一汲極4140、第二源極4230與第二汲極4240的第四絕緣層4924，並在所述四絕緣層4924對應所述第二汲極4240的位置開設貫穿所述第四絕緣層4924的第一電極連接孔4936。之後，在所述第四絕緣層4924上形成第一電極4926。在第一電極4926形成後，形成覆蓋所述第一電極4926，且覆蓋在所述第一電極連接孔4936中的第五絕緣層4925。接著，在所述第一電極連接孔4936對應的位置開設貫穿所述第五絕緣層4925直至所述第二汲極4240的第二電極連接孔4937，並在所述第五絕緣層4925上形成藉由所述第二電極連接孔4937與所述第二汲極4240電性連接的第二電極4927。在本實施方式中，所述第二電極4927對應所述第一電極4926的位置形成有多個狹縫4928。可以理解，在其它實施方式中，所述第一電極4926對應所述第二電極4927的位置也可以形成有多個所述狹縫4928。在本實施方式中，所述第一電極4926與第二電極4927的材質可選自透明導電材料，如氧化銦錫（Indium Tin Oxide，ITO）。
至此，該第四實施方式中的陣列基板4000製作完成。
可以理解，雖在本實施方式中，藉由依次進行輕濃度N型摻雜的第一次摻雜、高濃度P型摻雜的第二次摻雜以及低濃度P型摻雜的第三次摻雜以形成所述第一通道層4110與存儲電容層4250，但並不限於此。在其它實施方式中，形成該第一通道層4110與存儲電容層4250的方式有很多種，本發明的重點在於藉由該第二絕緣層的保護區域4929保護該第二通道層4210不被破壞，而並不在於是如何形成該第一通道層4110與存儲電容層4250。本實施例中的上述三次摻雜僅是為了讀者便於理解該第一通道層4110與存儲電容層4250的形成方法的一個舉例，任何形成第一通道層4110與存儲電容層4250的方式都不會對本發明的範圍進行限縮。
製作該第五實施方式中陣列基板5000的方法與製作該第四實施方式中陣列基板4000的方法基本相同，其區別在於，在製作該第四實施方式中陣列基板4000的方法中，所述第二次摻雜為高濃度的P型摻雜，且所述第三次摻雜為低濃度的P型摻雜。而在製作該第五實施方式中陣列基板5000的方法中，所述第二次摻雜為高濃度的N型摻雜，且所述第三次摻雜為低濃度的N型摻雜。
製作該第六實施方式中陣列基板6000的方法與製作該第四實施方式中陣列基板4000的方法基本相同，其區別在於，在製作所述第六實施方式中的陣列基板6000時，只需要在形成該第一薄膜電晶體6100的同時一併形成所述第四薄膜電晶體6400即可。在形成該第一薄膜電晶體6100與第四薄膜電晶體6400時，只需要注意在摻雜時對該第一薄膜電晶體6100中的第一通道層6110以及第四薄膜電晶體6400中的第四通道層6410分別進行P摻雜與N摻雜即可。
本發明還保護應用上述實施例一、實施例二、實施例三中任意一種陣列基板的OLED顯示面板及OLED顯示裝置，以及應用上述實施例四、實施例五、實施例六中任意一種陣列基板的液晶顯示面板及液晶顯示裝置。
1000，2000，3000，4000，5000，6000‧‧‧陣列基板
1910，4910‧‧‧基板
1991‧‧‧掃描線
1992‧‧‧數據線
981‧‧‧顯示區
982‧‧‧周邊區
1993‧‧‧畫素
1994‧‧‧驅動電路
1995‧‧‧總驅動電路
1996‧‧‧掃描驅動電路
1997‧‧‧資料驅動電路
1100，4100，6100‧‧‧第一薄膜電晶體
1200，4200‧‧‧第二薄膜電晶體
1300，6300‧‧‧第三薄膜電晶體
1921，4921‧‧‧第一絕緣層
1922，4922‧‧‧第二絕緣層
1923，4923‧‧‧第三絕緣層
1924，4924‧‧‧第四絕緣層
4925‧‧‧第五絕緣層
4926‧‧‧第一電極
4927‧‧‧第二電極
1925‧‧‧陽極層
1926‧‧‧畫素定義層
1927‧‧‧間隔物
1928，1929，4929‧‧‧保護區域
1110，2110，4110，5110，6110‧‧‧第一通道層
1111，4111，6311‧‧‧非P摻雜區域
1112，4112，6312‧‧‧高濃度P摻雜區域
1113，4113，6313‧‧‧低濃度P摻雜區域
1120，4120‧‧‧第一閘極
1130，4130‧‧‧第一源極
1140，4140‧‧‧第一汲極
1210，4210‧‧‧第二通道層
1220，4220‧‧‧第二閘極
1230，4230‧‧‧第二源極
1240，4240‧‧‧第二汲極
1250，2250，4250，5250‧‧‧存儲電容層
1310‧‧‧第三通道層
1320‧‧‧第三閘極
1330‧‧‧第三源極
1340‧‧‧第三汲極
1932，4932‧‧‧第一汲極孔
1934，4934‧‧‧第二汲極孔
1937‧‧‧第三汲極孔
1933，4933‧‧‧存儲電極孔
1939‧‧‧陽極連接孔
1931，4931‧‧‧第一源極孔
1935，4935‧‧‧第二源極孔
1936‧‧‧第二閘極孔
1938‧‧‧第三源極孔
2111，3411，5111，6111‧‧‧極低濃度N摻雜區域
2112，3412，5112，6112‧‧‧高濃度N摻雜區域
2113，3413，5113，6113‧‧‧低濃度N摻雜區域
3400‧‧‧第四薄膜電晶體
4936‧‧‧第一電極連接孔
4937‧‧‧第二電極連接孔
4928‧‧‧狹縫
1911，4911‧‧‧多晶矽層
無
1000‧‧‧陣列基板
1910‧‧‧基板
981‧‧‧顯示區
982‧‧‧周邊區
1100‧‧‧第一薄膜電晶體
1200‧‧‧第二薄膜電晶體
1300‧‧‧第三薄膜電晶體
1921‧‧‧第一絕緣層
1922‧‧‧第二絕緣層
1923‧‧‧第三絕緣層
1924‧‧‧第四絕緣層
1925‧‧‧陽極層
1926‧‧‧畫素定義層
1927‧‧‧間隔物
1928，1929‧‧‧保護區域
1110‧‧‧第一通道層
1111‧‧‧非P摻雜區域
1112‧‧‧高濃度P摻雜區域
1113‧‧‧低濃度P摻雜區域
1120‧‧‧第一閘極
1130‧‧‧第一源極
1140‧‧‧第一汲極
1210‧‧‧第二通道層
1220‧‧‧第二閘極
1230‧‧‧第二源極
1240‧‧‧第二汲極
1250‧‧‧存儲電容層
1310‧‧‧第三通道層
1320‧‧‧第三閘極
1330‧‧‧第三源極
1340‧‧‧第三汲極
1932‧‧‧第一汲極孔
1934‧‧‧第二汲極孔
1937‧‧‧第三汲極孔
1933‧‧‧存儲電極孔
1939‧‧‧陽極連接孔
1931‧‧‧第一源極孔
1935‧‧‧第二源極孔
1936‧‧‧第二閘極孔
1938‧‧‧第三源極孔

Claims (14)

  1. 一種陣列基板，其包括基板、設置於基板上的第一薄膜電晶體與第二薄膜電晶體，所述陣列基板定義有一顯示區以及環繞所述顯示區的周邊區，周邊區內設置有驅動電路，所述第一薄膜電晶體設置在周邊區，所述第二薄膜電晶體設置在顯示區；所述第一薄膜電晶體包括第一通道層、第一閘極、第一源極與第一汲極，所述第二薄膜電晶體包括第二通道層、第二閘極、第二源極、第二汲極與存儲電容層；所述陣列基板還包括第一絕緣層、第二絕緣層、以及第三絕緣層，所述第一通道層以及所述存儲電容層形成在所述基板上，所述第一絕緣層形成在所述基板上並覆蓋所述第一通道層與存儲電容層，所述第一閘極和所述第二閘極形成在所述第一絕緣層上，所述第二絕緣層形成在所述第一絕緣層上並覆蓋所述第一閘極與第二閘極，所述第二通道層形成在所述第二絕緣層上，其改良在於：所述第一通道層和存儲電容層的材質均為摻雜的多晶矽層，所述第二通道層的材質為金屬氧化物半導體；所述第三絕緣層形成在所述第二絕緣層上並覆蓋所述第二通道層，在對應該第二通道層兩側的位置分別開設有一第二汲極孔和一第二源極孔貫穿所述第三絕緣層。
  2. 如申請專利範圍第1項所述的陣列基板，其中：所述第一通道層包括一非P摻雜區域、二低濃度P摻雜區域及二高濃度P摻雜區域，其中非P摻雜區域位於中間，二低濃度P摻雜區域分別位於所述非P摻雜區域之兩側、二高濃度P摻雜區域分別位於所述二低濃度P摻雜區域遠離所述非P摻雜區域的一側；或所述第一通道層包括一極低濃度N摻雜區域、二低濃度N摻雜區域及二高濃度N摻雜區域，其中極低濃度N摻雜區域位於中間，二低濃度N摻雜區域分別位於所述極低濃度N摻雜區域之兩側、二高濃度N摻雜區域分別位於所述二低濃度N摻雜區域遠離所述極低濃度N摻雜區域的一側
  3. 如申請專利範圍第2項所述的陣列基板，其中：所述陣列基板在對應一高濃度P摻雜區域或高濃度N摻雜區域的位置開設有一第一源極孔貫穿所述第一絕緣層、第二絕緣層以及第三絕緣層；在另一所述高濃度P摻雜區域或高濃度N摻雜區域的位置開設有一第一汲極孔貫穿所述第一絕緣層、第二絕緣層以及第三絕緣層；在對應所述存儲電容層位置開設有一存儲電極孔貫穿所述第一絕緣層、第二絕緣層以及第三絕緣層；所述第一源極形成在所述第三絕緣層上，並藉由所述第一源極孔與一所述高濃度摻雜區域電性連接；所述第一汲極形成在所述第三絕緣層上，並藉由所述第一汲極孔與另一所述高濃度摻雜區域電性連接；所述第二源極形成在所述第三絕緣層上，並藉由所述第二源極孔與所述第二通道層電性連接；所述第二汲極形成在所述第三絕緣層上，藉由所述存儲電極孔與所述存儲電容層電性連接，並藉由所述第二汲極孔與所述第二通道層電性連接。
  4. 如申請專利範圍第3項所述的陣列基板，其中：所述陣列基板還包括第四絕緣層、第五絕緣層、第一電極以及第二電極；所述第四絕緣層形成在所述第三絕緣層上並覆蓋所述第一源極、第一汲極、第二源極與第二汲極；所述陣列基板在對應所述第二汲極的位置開設有一第一電極連接孔貫穿所述第四絕緣層，所述第一電極形成在所述第四絕緣層上；所述第五絕緣層形成在所述第四絕緣層上並覆蓋所述第一電極，且覆蓋在所述第一電極連接孔中；所述陣列基板在所述第一電極連接孔對應的位置還開設有一第二電極連接孔貫穿所述第五絕緣層直至所述第二汲極；所述第二電極形成在所述第五絕緣層上，並藉由所述第二電極連接孔與所述第二汲極電性連接。
  5. 如申請專利範圍第1項所述的陣列基板，其中：所述陣列基板還包括第三薄膜電晶體，所述第三薄膜電晶體位於所述第一薄膜電晶體遠離所述第二薄膜電晶體的一側，所述第三薄膜電晶體與所述第一薄膜電晶體的結構相同；所述第一通道層的非摻雜區域為極低濃度N摻雜區域、高濃度摻雜區域為高濃度N摻雜區域，低濃度摻雜區域為低濃度N摻雜區域；該第三薄膜電晶體包括第三通道層，該第三通道層包括一非P摻雜區域、二高濃度P摻雜區域以及二低濃度P摻雜區域。
  6. 一種陣列基板，其包括基板、設置於基板上的第一薄膜電晶體、第二薄膜電晶體與第三薄膜電晶體，所述陣列基板定義有一顯示區以及環繞所述顯示區的周邊區，所述第一薄膜電晶體設置在周邊區，所述第二薄膜電晶體和所述第三薄膜電晶體設置在顯示區，所述第一薄膜電晶體包括第一通道層、第一閘極、第一源極與第一汲極，所述第二薄膜電晶體包括第二通道層、第二閘極、第二源極、第二汲極與存儲電容層，所述第三薄膜電晶體包括第三通道層、第三閘極、第三源極與第三汲極，所述第一通道層以及所述存儲電容層形成在所述基板上，所述陣列基板還包括第一絕緣層、第二絕緣層以及第三絕緣層，所述第一絕緣層形成在所述基板上並覆蓋所述第一通道層與存儲電容層，所述第一閘極、所述第二閘極以及所述第三閘極形成在所述第一絕緣層上，所述第二絕緣層形成在所述第一絕緣層上並覆蓋所述第一閘極、第二閘極與第三閘極，所述第二通道層與所述第三通道層形成在所述第二絕緣層上，其改良在於：所述第一通道層和存儲電容層的材質均為摻雜的多晶矽層，所述存儲電容層為具有高濃度摻雜的多晶矽層，所述第二通道層與第三通道層的材質均為金屬氧化物半導體；所述第三絕緣層形成在所述第二絕緣層上並覆蓋所述第二通道層與第三通道層；在對應該第二通道層兩側的位置分別開設有一第二汲極孔和一第二源極孔貫穿所述第三絕緣層；在對應該第三通道層兩側的位置分別開設有一第三汲極孔和一第三源極孔貫穿所述第三絕緣層。
  7. 如申請專利範圍第6項所述的陣列基板，其中：所述第一通道層包括一非P摻雜區域、二低濃度P摻雜區域及二高濃度P摻雜區域，其中非P摻雜區域位於中間，二低濃度P摻雜區域分別位於所述非P摻雜區域之兩側、二高濃度P摻雜區域分別位於所述二低濃度P摻雜區域遠離所述非P摻雜區域的一側；或所述第一通道層包括一極低濃度N摻雜區域、二低濃度N摻雜區域及二高濃度N摻雜區域，其中極低濃度N摻雜區域位於中間，二低濃度N摻雜區域分別位於所述極低濃度N摻雜區域之兩側、二高濃度N摻雜區域分別位於所述二低濃度N摻雜區域遠離所述極低濃度N摻雜區域的一側。
  8. 如申請專利範圍第7項所述的陣列基板，其中：所述陣列基板在對應一高濃度P摻雜區域或高濃度N摻雜區域的位置開設有一第一源極孔貫穿所述第一絕緣層、第二絕緣層以及第三絕緣層，在對應另一所述高濃度P摻雜區域或高濃度N摻雜區域的位置開設有一第一汲極孔貫穿所述第一絕緣層、第二絕緣層以及第三絕緣層；在對應所述存儲電容層位置開設有一存儲電極孔貫穿所述第一絕緣層、第二絕緣層以及第三絕緣層，，在對應所述第二閘極的位置開設有一第二閘極孔貫穿所述第二絕緣層與第三絕緣層；所述第一源極形成在所述第三絕緣層上，並藉由所述第一源極孔與一所述高濃度摻雜區域電性連接；所述第一汲極形成在所述第三絕緣層上，並藉由所述第一汲極孔與另一所述高濃度摻雜區域電性連接；所述第二源極形成在所述第三絕緣層上，並藉由所述第二源極孔與所述第二通道層電性連接；所述第二汲極形成在所述第三絕緣層上，藉由所述存儲電極孔與所述存儲電容層電性連接；該第二汲極藉由所述第二汲極孔與所述第二通道層電性連接；所述第三源極形成在所述第三絕緣層上，並藉由所述第三源極孔與所述第三通道層電性連接；所述第三汲極形成在所述第三絕緣層上，藉由所述第二閘極孔與所述第二閘極電性連接，並藉由所述第三汲極孔與所述第三通道層電性連接。
  9. 如申請專利範圍第8項所述的陣列基板，其中：所述陣列基板還包括第四絕緣層、陽極層、畫素定義層以及間隔物；所述第四絕緣層形成在所述第三絕緣層上，並覆蓋所述第一源極、第一汲極、第二源極、第二汲極、第三源極與第三汲極；所述陣列基板在對應所述第二汲極的位置還開設有一陽極連接孔貫穿所述第四絕緣層；所述陽極層形成在所述第四絕緣層上，並藉由所述陽極連接孔與所述第二汲極電性連接；所述畫素定義層形成在所述第四絕緣層上，並部分覆蓋所述陽極層；所述間隔物形成在所述畫素定義層上。
  10. 如申請專利範圍第6項所述的陣列基板，其中：所述陣列基板還包括一第四薄膜電晶體，所述第四薄膜電晶體與所述第一薄膜電晶體的結構相同，所述第一通道層的非摻雜區域為極低濃度N摻雜區域、高濃度摻雜區域為高濃度N摻雜區域，低濃度摻雜區域為低濃度N摻雜區域；該第四薄膜電晶體包括第四通道層，該第四通道層包括一非P摻雜區域、二高濃度P摻雜區域以及二低濃度P摻雜區域。
  11. 一種應用申請專利範圍第1-10項中任意一項所述陣列基板的顯示裝置。
  12. 一種應用申請專利範圍第1-10項中任意一項所述陣列基板的顯示面板。
  13. 一種陣列基板的製備方法，其包括如下步驟：
    提供基板，並在所述基板上形成多晶矽層；
    對所述多晶矽層進行第一次摻雜，所述第一次摻雜為輕濃度N型摻雜；
    圖案化所述多晶矽層以形成第一通道層以及存儲電容層，並對所述第一通道層的兩側以及存儲電容層進行第二次摻雜，所述第二次摻雜為高濃度P型摻雜或高濃度N型摻雜；
    在所述第一基板上形成覆蓋所述第一通道層與存儲電容層的第一絕緣層，並在所述第一絕緣層上形成第一閘極、第二閘極以及第三閘極；
    對所述第一通道層中暴露在第一閘極兩側的未被所述高濃度摻雜到的區域進行第三次摻雜，所述第三次摻雜為低濃度P摻雜或高濃度N型摻雜;
    在所述第一絕緣層上形成覆蓋所述第一閘極、第二閘極與第三閘極的第二絕緣層，並在所述第二絕緣層上形成第二通道層與第三通道層，所述第二通道層與所述第三通道層的材質均為金屬氧化物半導體；
    在所述第二絕緣層上形成第三絕緣層，並在所述陣列基板上開設第一源極孔、第一汲極孔、存儲電極孔、第二汲極孔、第二源極孔、第二閘極孔、第三汲極孔以及第三源極孔，所述第二汲極孔和所述第二源極孔分別開設在該第二通道層兩側的位置且均貫穿所述第三絕緣層，所述第三汲極孔和所述第三源極孔分別開設在該第三通道層兩側的位置且均貫穿所述第三絕緣層，所述第二汲極孔與第二源極孔之間的第三絕緣層定義一保護區域，該保護區域覆蓋在所述第二通道層上以保護該第二通道層；
    在所述第三絕緣層上形成第一源極、第一汲極、第二源極、第二汲極、第三源極與第三汲極，第一源極穿過第一源極孔與第一通道層電連接，第一汲極穿過第一汲極孔與第一通道層電連接，第二汲極穿過存儲電極孔與第二汲極孔分別與存儲電容層和第二通道層電連接，第二源極穿過第二源極孔與第二通道層電連接，第三汲極穿過第二閘極孔與第三汲極孔分別與第二閘極和第三通道層電連接；
    在所述第三絕緣層上形成覆蓋所述第一源極、第一汲極、第二源極、第二汲極、第三源極與第三汲極的第四絕緣層。
  14. 一種陣列基板的製備方法，其包括如下步驟：
    提供基板，並在所述基板上形成多晶矽層；
    對所述多晶矽層進行第一次摻雜，所述第一次摻雜為輕濃度N型摻雜；
    圖案化所述多晶矽層以形成第一通道層以及存儲電容層，並對所述第一通道層的兩側以及存儲電容層進行第二次摻雜，所述第二次摻雜為高濃度P型摻雜或高濃度N型摻雜；
    在所述第一基板上形成覆蓋所述第一通道層與存儲電容層的第一絕緣層，並在所述第一絕緣層上形成第一閘極以及第二閘極；
    對所述第一通道層中暴露在第一閘極兩側的未被所述高濃度摻雜到的區域進行第三次摻雜，所述第三次摻雜為低濃度P摻雜或高濃度N型摻雜;
    在所述第一絕緣層上形成覆蓋所述第一閘極與第二閘極的第二絕緣層，並在所述第二絕緣層上形成第二通道層，所述第二通道層的材質為金屬氧化物半導體；
    在所述第二絕緣層上形成第三絕緣層，並在所述陣列基板上開設第一源極孔、第一汲極孔、存儲電極孔、第二汲極孔、以及第二源極孔，所述第二汲極孔和所述第二源極孔分別開設在該第二通道層兩側的位置且均貫穿所述第三絕緣層；
    在所述第三絕緣層上形成第一源極、第一汲極、第二源極、第二汲極，第一源極穿過第一源極孔與第一通道層電連接，第一汲極穿過第一汲極孔與第一通道層電連接，第二汲極穿過存儲電極孔與第二汲極孔分別與存儲電容層和第二通道層電連接，第二源極穿過第二源極孔與第二通道層電連接；
    在所述第三絕緣層上形成覆蓋所述第一源極、第一汲極、第二源極與第二汲極的第四絕緣層。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI804916B (zh) * 2020-10-12 2023-06-11 南韓商Ｌｇ顯示器股份有限公司 薄膜電晶體、製造該薄膜電晶體的方法及包含該薄膜電晶體的顯示裝置

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11024725B2 (en) * 2015-07-24 2021-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including metal oxide film
CN106558593B (zh) * 2015-09-18 2019-12-17 鸿富锦精密工业（深圳）有限公司 阵列基板、显示面板、显示装置及阵列基板的制备方法
JP6758884B2 (ja) * 2016-04-01 2020-09-23 株式会社ジャパンディスプレイ 表示装置
CN105742364A (zh) * 2016-04-12 2016-07-06 中山大学 一种抑制有源沟道区光致漏电流产生的mos管及应用
JP6725317B2 (ja) * 2016-05-19 2020-07-15 株式会社ジャパンディスプレイ 表示装置
KR20180024817A (ko) * 2016-08-31 2018-03-08 엘지디스플레이 주식회사 멀티 타입의 박막 트랜지스터를 포함하는 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법
CN106229297B (zh) * 2016-09-18 2019-04-02 深圳市华星光电技术有限公司 Amoled像素驱动电路的制作方法
JP2018074076A (ja) * 2016-11-02 2018-05-10 株式会社ジャパンディスプレイ 表示装置
KR20180052166A (ko) * 2016-11-09 2018-05-18 엘지디스플레이 주식회사 포토 센서 및 그를 구비하는 표시장치
KR102512925B1 (ko) * 2016-11-23 2023-03-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 표시 모듈, 및 전자 기기
US11227543B2 (en) * 2017-03-10 2022-01-18 Semiconductor Energy Laboratory Co., Ltd. Touch panel system, electronic device, and semiconductor device having a neural network
CN110476255B (zh) * 2017-03-29 2023-09-19 夏普株式会社 半导体装置以及半导体装置的制造方法
CN106952928B (zh) * 2017-03-30 2018-10-23 深圳市华星光电技术有限公司 一种tft背板的制作方法及tft背板
CN106847834B (zh) 2017-03-30 2019-05-10 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板
CN108732609B (zh) * 2017-04-24 2022-01-25 睿生光电股份有限公司 感测装置
CN107146809A (zh) * 2017-05-16 2017-09-08 京东方科技集团股份有限公司 阵列基板及其制造方法
CN107248521B (zh) * 2017-06-19 2020-01-31 深圳市华星光电半导体显示技术有限公司 Amoled背板结构
CN109216373B (zh) * 2017-07-07 2021-04-09 京东方科技集团股份有限公司 阵列基板及其制备方法
CN107818989B (zh) * 2017-10-20 2020-08-04 武汉华星光电技术有限公司 阵列基板及其制作方法
CN107731858B (zh) * 2017-10-27 2020-05-12 京东方科技集团股份有限公司 一种阵列基板、其制作方法及显示面板
CN108010917A (zh) 2017-11-02 2018-05-08 中华映管股份有限公司 有源器件阵列基板及其制作方法
KR102436813B1 (ko) * 2017-12-08 2022-08-29 삼성디스플레이 주식회사 표시 패널 및 그 제조방법
CN108231795B (zh) 2018-01-02 2020-06-30 京东方科技集团股份有限公司 阵列基板、制作方法、显示面板及显示装置
TWI703735B (zh) * 2018-06-26 2020-09-01 鴻海精密工業股份有限公司 半導體基板、陣列基板、逆變器電路及開關電路
CN110649003A (zh) * 2018-06-26 2020-01-03 鸿富锦精密工业（深圳）有限公司 半导体基板、阵列基板、逆变器电路及开关电路
JP7210179B2 (ja) * 2018-07-25 2023-01-23 株式会社ジャパンディスプレイ 半導体装置および半導体装置の製造方法
KR20200045112A (ko) * 2018-10-22 2020-05-04 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
TWI675460B (zh) * 2018-12-10 2019-10-21 力晶積成電子製造股份有限公司 記憶體結構及其製造方法
CN109659235B (zh) * 2018-12-14 2021-12-03 武汉华星光电半导体显示技术有限公司 Tft的制备方法、tft、阵列基板及显示装置
CN110148600A (zh) * 2019-05-05 2019-08-20 深圳市华星光电半导体显示技术有限公司 阵列基板及制备方法
CN110289269A (zh) * 2019-06-26 2019-09-27 上海天马微电子有限公司 一种阵列基板、显示面板和显示装置
TWI726348B (zh) * 2019-07-03 2021-05-01 友達光電股份有限公司 半導體基板
CN114864647A (zh) * 2019-08-23 2022-08-05 京东方科技集团股份有限公司 显示装置及其制备方法
CN112635571A (zh) * 2019-09-24 2021-04-09 乐金显示有限公司 薄膜晶体管及其制造方法及包括该薄膜晶体管的显示设备
CN110620120B (zh) * 2019-09-25 2022-07-29 福州京东方光电科技有限公司 阵列基板及其制作方法、显示装置
CN110707098B (zh) * 2019-09-27 2022-08-23 上海天马微电子有限公司 阵列基板、显示面板、显示装置及阵列基板的制备方法
CN110660814A (zh) * 2019-09-29 2020-01-07 合肥京东方卓印科技有限公司 一种阵列基板、显示面板和阵列基板的制作方法
CN110690170A (zh) * 2019-10-23 2020-01-14 成都中电熊猫显示科技有限公司 阵列基板的制作方法、阵列基板及显示面板
CN110828486B (zh) * 2019-11-19 2023-05-12 云谷（固安）科技有限公司 显示面板的制作方法和显示面板
CN110993613A (zh) * 2019-11-27 2020-04-10 武汉华星光电技术有限公司 阵列基板及其制造方法
CN111029346A (zh) * 2019-11-27 2020-04-17 深圳市华星光电半导体显示技术有限公司 一种显示面板及其制作方法及电子设备
CN111081719A (zh) * 2019-12-12 2020-04-28 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制造方法
CN110993698B (zh) * 2019-12-18 2022-11-29 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
JP7315452B2 (ja) * 2019-12-20 2023-07-26 株式会社ジャパンディスプレイ 光センサ装置
CN113096593A (zh) * 2019-12-23 2021-07-09 深圳市柔宇科技股份有限公司 像素单元、阵列基板与显示终端
JP2021128978A (ja) * 2020-02-12 2021-09-02 株式会社ジャパンディスプレイ 半導体装置及びその製造方法
CN111312826B (zh) * 2020-03-04 2024-01-19 深圳市华星光电半导体显示技术有限公司 一种显示面板及其制作方法、显示模组及电子装置
CN111580304B (zh) * 2020-05-06 2021-09-24 Tcl华星光电技术有限公司 背光模组、显示面板及电子装置
CN111913323B (zh) * 2020-06-10 2023-08-25 上海天马微电子有限公司 阵列基板、背光模组、显示面板、显示装置及制备方法
CN111900187B (zh) * 2020-07-13 2022-04-12 淄博职业学院 一种艺术品展示屏及其制作方法
JP7396967B2 (ja) * 2020-07-30 2023-12-12 株式会社Subaru 車両用乗員報知装置
CN112331705B (zh) * 2020-10-28 2022-09-02 昆山工研院新型平板显示技术中心有限公司 显示基板及其制备方法
CN112436020B (zh) * 2020-11-23 2024-03-05 京东方科技集团股份有限公司 一种显示背板及其制备方法
CN112530978B (zh) * 2020-12-01 2024-02-13 京东方科技集团股份有限公司 开关器件结构及其制备方法、薄膜晶体管膜层、显示面板
CN113066798B (zh) * 2021-03-08 2022-11-08 武汉华星光电技术有限公司 驱动基板、显示面板及驱动基板的制备方法
CN113113424B (zh) * 2021-03-17 2024-02-02 武汉华星光电半导体显示技术有限公司 显示面板
CN113097230B (zh) * 2021-03-29 2023-01-10 深圳市华星光电半导体显示技术有限公司 阵列基板及其制作方法
CN113270424B (zh) * 2021-05-13 2022-07-29 Tcl华星光电技术有限公司 显示面板及其制备方法
CN113192990A (zh) * 2021-06-03 2021-07-30 合肥维信诺科技有限公司 阵列基板及其制作方法、显示面板
CN113421887A (zh) * 2021-06-15 2021-09-21 合肥维信诺科技有限公司 阵列基板、阵列基板的制备方法及显示面板
CN114156285B (zh) * 2021-11-30 2023-08-22 武汉华星光电半导体显示技术有限公司 阵列基板及其制备方法、显示面板
TWI814534B (zh) * 2022-08-12 2023-09-01 超炫科技股份有限公司 像素佈局結構和電致發光顯示器

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001005038A (ja) * 1999-04-26 2001-01-12 Samsung Electronics Co Ltd 表示装置用薄膜トランジスタ基板及びその製造方法
JP5091378B2 (ja) * 2001-08-17 2012-12-05 株式会社ジャパンディスプレイセントラル レーザアニール方法及びレーザアニール条件決定装置
US6582875B1 (en) * 2002-01-23 2003-06-24 Eastman Kodak Company Using a multichannel linear laser light beam in making OLED devices by thermal transfer
TW200304227A (en) * 2002-03-11 2003-09-16 Sanyo Electric Co Top gate type thin film transistor
JP2003282885A (ja) * 2002-03-26 2003-10-03 Sharp Corp 半導体装置およびその製造方法
CA2443206A1 (en) * 2003-09-23 2005-03-23 Ignis Innovation Inc. Amoled display backplanes - pixel driver circuits, array architecture, and external compensation
KR101240648B1 (ko) * 2006-01-10 2013-03-08 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101431136B1 (ko) * 2007-03-08 2014-08-18 삼성디스플레이 주식회사 박막 트랜지스터 기판의 제조 방법
CN101681931B (zh) * 2007-08-09 2011-09-14 夏普株式会社 电路基板和显示装置
US8822995B2 (en) * 2008-07-24 2014-09-02 Samsung Display Co., Ltd. Display substrate and method of manufacturing the same
KR101048965B1 (ko) * 2009-01-22 2011-07-12 삼성모바일디스플레이주식회사 유기 전계발광 표시장치
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
US9111810B2 (en) * 2010-04-30 2015-08-18 Sharp Kabushiki Kaisha Circuit board and display device including first and second channel layers made of different semiconductor materials
TWI438868B (zh) * 2010-07-30 2014-05-21 Au Optronics Corp 互補金氧半電晶體及其製作方法
DE102011053665B4 (de) * 2010-09-20 2016-06-30 Lg Display Co., Ltd. Anzeigevorrichtung mit organischen lichtemittierenden Dioden und Herstellungsverfahren für dieselbe
US9634029B2 (en) * 2011-03-17 2017-04-25 E Ink Holdings Inc. Thin film transistor substrate and display device having same
JP6006572B2 (ja) * 2011-08-18 2016-10-12 株式会社半導体エネルギー研究所 半導体装置
TWI463663B (zh) * 2011-12-30 2014-12-01 Ind Tech Res Inst 半導體元件及其製造方法
TW201427026A (zh) * 2012-12-25 2014-07-01 Hon Hai Prec Ind Co Ltd 薄膜電晶體
TW201427025A (zh) * 2012-12-25 2014-07-01 Hon Hai Prec Ind Co Ltd 薄膜電晶體
KR20150019989A (ko) * 2013-08-12 2015-02-25 엘지디스플레이 주식회사 유기 발광 디스플레이 장치용 어레이 기판 및 이의 제조 방법
US9818765B2 (en) * 2013-08-26 2017-11-14 Apple Inc. Displays with silicon and semiconducting oxide thin-film transistors
US9412799B2 (en) * 2013-08-26 2016-08-09 Apple Inc. Display driver circuitry for liquid crystal displays with semiconducting-oxide thin-film transistors
CN103456765B (zh) * 2013-09-10 2015-09-16 深圳市华星光电技术有限公司 有源式有机电致发光器件背板及其制作方法
JP2015060996A (ja) 2013-09-19 2015-03-30 株式会社東芝 表示装置及び半導体装置
EP2911195B1 (en) * 2014-02-24 2020-05-27 LG Display Co., Ltd. Thin film transistor substrate and display using the same
KR102172972B1 (ko) * 2014-02-26 2020-11-03 삼성디스플레이 주식회사 박막 트랜지스터 및 그의 제조방법
KR102298336B1 (ko) * 2014-06-20 2021-09-08 엘지디스플레이 주식회사 유기발광다이오드 표시장치
KR102204397B1 (ko) * 2014-07-31 2021-01-19 엘지디스플레이 주식회사 박막트랜지스터 및 이를 이용한 표시장치
US9543370B2 (en) * 2014-09-24 2017-01-10 Apple Inc. Silicon and semiconducting oxide thin-film transistor displays
CN104538401B (zh) * 2014-12-23 2017-05-03 深圳市华星光电技术有限公司 Tft基板结构
TWI565082B (zh) * 2015-04-14 2017-01-01 鴻海精密工業股份有限公司 薄膜電晶體及其製造方法
CN106298837A (zh) * 2015-05-29 2017-01-04 鸿富锦精密工业（深圳）有限公司 Oled显示面板及拼接显示装置
CN106558593B (zh) * 2015-09-18 2019-12-17 鸿富锦精密工业（深圳）有限公司 阵列基板、显示面板、显示装置及阵列基板的制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI804916B (zh) * 2020-10-12 2023-06-11 南韓商Ｌｇ顯示器股份有限公司 薄膜電晶體、製造該薄膜電晶體的方法及包含該薄膜電晶體的顯示裝置
US11817509B2 (en) 2020-10-12 2023-11-14 Lg Display Co., Ltd. Thin film transistor, method for manufacturing the thin film transistor and display device comprising the thin film transistor

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CN106558593B (zh) 2019-12-17
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