CN106558594B - 阵列基板、显示面板、显示装置及制备方法 - Google Patents

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Abstract

一种阵列基板，其包括基板、设置于基板上的第一薄膜晶体管与第二薄膜晶体管，所述第一薄膜晶体管包括第一通道层，所述第二薄膜晶体管包括第二通道层；所述阵列基板还包括第三绝缘层，所述第一通道层形成在所述基板上，所述第一通道层的材质为掺杂的多晶硅层，所述第二通道层的材质为金属氧化物半导体；在对应该第二通道层两侧的位置分别开设有一第二漏极孔和一第二源极孔贯穿所述第三绝缘层，所述第二漏极孔与第二源极孔之间的第三绝缘层定义一保护区域以保护所述第二通道层。本发明还提供应用该阵列基板的显示面板、显示装置及该阵列基板的制备方法。保护区域覆盖所述第二通道层能够有效保护第二通道层。

Description

阵列基板、显示面板、显示装置及制备方法
技术领域
本发明涉及一种阵列基板，应用该阵列基板的显示面板及显示装置，及该阵列基板的制备方法。
背景技术
平面显示装置具有机身薄、省电、无辐射等众多优点，得到了广泛的应用。现有的平面显示装置主要包括液晶显示器(Liquid Crystal Display，LCD)及有机电致发光器件(Organic Electroluminescence Device，OELD)，也称为有机发光二极管(Organic LightEmitting Diode，OLED)。采用低温多晶硅技术(LTPS)制造的多晶硅薄膜晶体管的电子迁移率大于金属氧化物薄膜晶体管的电子迁移率，但多晶硅薄膜晶体管的漏电流高于金属氧化物薄膜晶体管的漏电流。驱动电路上的薄膜晶体管需要电子迁移率较高以提升切换速度，而显示区域内的薄膜晶体管需要较小的漏电流以避免显示器亮度不均匀。现有的工艺中，显示装置中的多个薄膜晶体管的类型都相同。
发明内容
有鉴于此，有必要提供一种使用不同类型薄膜晶体管的阵列基板。
一种阵列基板，其包括基板、设置于基板上的第一薄膜晶体管与第二薄膜晶体管，所述阵列基板定义有一显示区以及环绕所述显示区的周边区，周边区内设置有驱动电路，所述第一薄膜晶体管设置在周边区，所述第二薄膜晶体管设置在显示区；所述第一薄膜晶体管包括第一通道层、第一栅极、第一源极与第一漏极，所述第二薄膜晶体管包括第二通道层、第二栅极、第二源极、第二漏极与存储电容层；所述阵列基板还包括第一绝缘层、第二绝缘层、以及第三绝缘层，所述第一通道层以及所述存储电容层形成在所述基板上，所述第一绝缘层形成在所述基板上并覆盖所述第一通道层与存储电 容层，所述第一栅极和所述第二栅极形成在所述第一绝缘层上，所述第二绝缘层形成在所述第一绝缘层上并覆盖所述第一栅极与第二栅极，所述第二通道层形成在所述第二绝缘层上，其特征在于：所述第一通道层和存储电容层的材质均为掺杂的多晶硅层，所述第二通道层的材质为金属氧化物半导体；所述第三绝缘层形成在所述第二绝缘层上并覆盖所述第二通道层，在对应该第二通道层两侧的位置分别开设有一第二漏极孔和一第二源极孔贯穿所述第三绝缘层。
一种阵列基板，其包括基板、设置于基板上的第一薄膜晶体管、第二薄膜晶体管与第三薄膜晶体管，所述阵列基板定义有一显示区以及环绕所述显示区的周边区，所述第一薄膜晶体管设置在周边区，所述第二薄膜晶体管和所述第三薄膜晶体管设置在显示区，所述第一薄膜晶体管包括第一通道层、第一栅极、第一源极与第一漏极，所述第二薄膜晶体管包括第二通道层、第二栅极、第二源极、第二漏极与存储电容层，所述第三薄膜晶体管包括第三通道层、第三栅极、第三源极与第三漏极，所述第一通道层以及所述存储电容层形成在所述基板上，所述阵列基板还包括第一绝缘层、第二绝缘层以及第三绝缘层，所述第一绝缘层形成在所述基板上并覆盖所述第一通道层与存储电容层，所述第一栅极、所述第二栅极以及所述第三栅极形成在所述第一绝缘层上，所述第二绝缘层形成在所述第一绝缘层上并覆盖所述第一栅极、第二栅极与第三栅极，所述第二通道层与所述第三通道层形成在所述第二绝缘层上，其特征在于：所述第一通道层和存储电容层的材质均为掺杂的多晶硅层，所述存储电容层为具有高浓度掺杂的多晶硅层，所述第二通道层与第三通道层的材质均为金属氧化物半导体；所述第三绝缘层形成在所述第二绝缘层上并覆盖所述第二通道层与第三通道层；在对应该第二通道层两侧的位置分别开设有一第二漏极孔和一第二源极孔贯穿所述第三绝缘层；在对应该第三通道层两侧的位置分别开设有一第三漏极孔和一第三源极孔贯穿所述第三绝缘层。
一种应用上述阵列基板的显示面板。
一种应用上述阵列基板的显示装置。
一种阵列基板的制备方法，其包括如下步骤：
提供基板，并在所述基板上形成多晶硅层；
对所述多晶硅层进行第一次掺杂，所述第一次掺杂为轻浓度N型掺杂；
图案化所述多晶硅层以形成第一通道层以及存储电容层，并对所述第一通道层的两侧以及存储电容层进行第二次掺杂，所述第二次掺杂为高浓度P型掺杂或高浓度N型掺杂；
在所述第一基板上形成覆盖所述第一通道层与存储电容层的第一绝缘层，并在所述第一绝缘层上形成第一栅极、第二栅极以及第三栅极；
对所述第一通道层中暴露在第一栅极两侧的未被所述高浓度掺杂到的区域进行第三次掺杂，所述第三次掺杂为低浓度P掺杂或高浓度N型掺杂；
在所述第一绝缘层上形成覆盖所述第一栅极、第二栅极与第三栅极的第二绝缘层，并在所述第二绝缘层上形成第二通道层与第三通道层，所述第二通道层与所述第三通道层的材质均为金属氧化物半导体；
在所述第二绝缘层上形成第三绝缘层，并在所述阵列基板上开设第一源极孔、第一漏极孔、存储电极孔、第二漏极孔、第二源极孔、第二栅极孔、第三漏极孔以及第三源极孔，所述第二漏极孔和所述第二源极孔分别开设在该第二通道层两侧的位置且均贯穿所述第三绝缘层，所述第三漏极孔和所述第三源极孔分别开设在该第三通道层两侧的位置且均贯穿所述第三绝缘层，所述第二漏极孔与第二源极孔之间的第三绝缘层定义一保护区域，该保护区域覆盖在所述第二通道层上以保护该第二通道层；
在所述第三绝缘层上形成第一源极、第一漏极、第二源极、第二漏极、第三源极与第三漏极，第一源极穿过第一源极孔与第一通道层电连接，第一漏极穿过第一漏极孔与第一通道层电连接，第二漏极穿过存储电极孔与第二漏极孔分别与存储电容层和第二通道层电连接，第二源极穿过第二源极孔与第二通道层电连接，第三漏极穿过第二栅极孔与第三漏极孔分别与第二栅极和第三通道层电连接；
在所述第三绝缘层上形成覆盖所述第一源极、第一漏极、第二源极、第二漏极、第三源极与第三漏极的第四绝缘层。
一种阵列基板的制备方法，其包括如下步骤：
提供基板，并在所述基板上形成多晶硅层；
对所述多晶硅层进行第一次掺杂，所述第一次掺杂为轻浓度N型掺杂；
图案化所述多晶硅层以形成第一通道层以及存储电容层，并对所述第一通道层的两侧以及存储电容层进行第二次掺杂，所述第二次掺杂为高浓度P型掺杂或高浓度N型掺杂；
在所述第一基板上形成覆盖所述第一通道层与存储电容层的第一绝缘层，并在所述第一绝缘层上形成第一栅极以及第二栅极；
对所述第一通道层中暴露在第一栅极两侧的未被所述高浓度掺杂到的区域进行第三次掺杂，所述第三次掺杂为低浓度P掺杂或高浓度N型掺杂；
在所述第一绝缘层上形成覆盖所述第一栅极与第二栅极的第二绝缘层，并在所述第二绝缘层上形成第二通道层，所述第二通道层的材质为金属氧化物半导体；
在所述第二绝缘层上形成第三绝缘层，并在所述阵列基板上开设第一源极孔、第一漏极孔、存储电极孔、第二漏极孔、以及第二源极孔，所述第二漏极孔和所述第二源极孔分别开设在该第二通道层两侧的位置且均贯穿所述第三绝缘层；
在所述第三绝缘层上形成第一源极、第一漏极、第二源极、第二漏极，第一源极穿过第一源极孔与第一通道层电连接，第一漏极穿过第一漏极孔与第一通道层电连接，第二漏极穿过存储电极孔与第二漏极孔分别与存储电容层和第二通道层电连接，第二源极穿过第二源极孔与第二通道层电连接；
在所述第三绝缘层上形成覆盖所述第一源极、第一漏极、第二源极与第二漏极的第四绝缘层。
本发明的阵列基板通过使第三绝缘层定义形成一保护区域覆盖在所述第二通道层上，能够充当蚀刻阻挡层的作用，以使得在形成所述源极与漏极时，该第二通道层不会被破坏，进而保证所述阵列 基板具有良好的电性效果。
附图说明
图1是本发明具体实施方式所提供的阵列基板的示意图。
图2是本发明第一实施方式阵列基板之横截面视图。
图3是本发明第二实施方式阵列基板之横截面视图。
图4是本发明第三实施方式阵列基板中之横截面视图。
图5是本发明第四实施方式阵列基板中之横截面视图。
图6是本发明第五实施方式阵列基板中之横截面视图。
图7是本发明第六实施方式阵列基板中之横截面视图。
图8是制作所述第一实施方式中阵列基板的方法的流程图。
图9A至图9I是图8中方法各步骤的示意图。
图10是制作所述第四实施方式中阵列基板的方法的流程图。
图11A至图11I是图10中方法各步骤的示意图。
主要元件符号说明
下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
如图1所示，本发明具体实施方式所提供的阵列基板1000包括基板1910、形成在所述基板1910上的多条扫描线1991与多条数据线1992、由多条扫描线1991与多条数据线1992相交界定出的多个像素1993、以及一用于为所述多条扫描线1991与多条数据线1992提供电信号的驱动电路1994。所述阵列基板1000定义有一显示区981以及环绕所述显示区981设置的周边区982。所述多条扫描线1991、多条数据线1992以及多个像素1993位于所述显示区981内。所述驱动电路1994位于所述周边区982内。
在本实施方式中，所述驱动电路1994包括总驱动电路1995、扫描驱动电路1996以及数据驱动电路1997。所述总驱动电路1995 给所述扫描驱动电路1996与数据驱动电路1997提供电信号。所述扫描驱动电路1996与数据驱动电路1997设于所述阵列基板1000的上方、左侧、下方或右侧。在本实施方式中，所述阵列基板1000包括二个扫描驱动电路1996，且所述二个扫描驱动电路1996分别设置在所述阵列基板1000的左右两侧。所述数据驱动电路1997设置在所述阵列基板1000的上方。所述总驱动电路1995设置在所述数据驱动电路1997远离所述显示区981的一侧。该总驱动电路1995也可设置在该阵列基板1000外。
所述扫描驱动电路1996及所述数据驱动电路1997可由基板1910上的薄膜晶体管形成。薄膜晶体管亦可用于形成像素1993中的电路。为了增强显示效果，可使用满足一定条件的薄膜晶体管。上述一定条件包括：泄漏电流、切换速度、驱动强度、均一性等等。在本实施方式中，所述扫描驱动电路1996与数据驱动电路1997的薄膜晶体管中的通道区域可由硅形成，且所述像素中的薄膜晶体管中的通道区域可使用金属氧化物半导体材料形成。在此类型的阵列基板中，由于硅作为通道区域的薄膜晶体管具有良好的切换速度与驱动电流，而金属氧化物半导体作为通道区域的薄膜晶体管具有低泄漏电流以及高像素间的均一性，因此本薄膜晶体管的组合能够达到最佳效果。
可以理解，虽在上述说明中，所述扫描驱动电路1996与数据驱动电路1997的薄膜晶体管中的通道区域可由硅形成，且所述像素中的薄膜晶体管中的通道区域可使用金属氧化物半导体材料形成，然而，在本发明的阵列基板1000中，硅作为通道区域的薄膜晶体管并不是必须作为周边区982的扫描驱动电路1996与数据驱动电路1997，其也可以作为显示区981的像素中的薄膜晶体管。此外，金属氧化物半导体作为通道区域的薄膜晶体管也并不是必须作为显示区981的像素中的薄膜晶体管，其也可以作为周边区982中的薄膜晶体管。
同时，该阵列基板1000并不一定必须应用于显示面板中，即，当该阵列基板1000应用于其它领域时，该扫描线1991、数据线1992、像素1993、总驱动电路1995、扫描驱动电路1996、数据驱动电路 1997、显示区981以及周边区982都不是必须存在的。只要是同时包括硅作为通道区域的薄膜晶体管与金属氧化物半导体作为通道区域的薄膜晶体管的阵列基板1000均是本发明所保护的范围。
请参阅图2，为本发明第一实施方式阵列基板1000中用于说明性的薄膜晶体管结构的横截面的侧视图。本实施方式中的阵列基板1000是应用于一有机发光二级管显示面板中。所述阵列基板1000包括第一薄膜晶体管1100、第二薄膜晶体管1200以及第三薄膜晶体管1300。在本实施方式中，所述第一薄膜晶体管1100设置于周边区982，所述第二薄膜晶体管1200及第三薄膜晶体管1300设置于所述显示区981。所述第一薄膜晶体管1100为应用于所述扫描驱动电路1996或数据驱动电路1997的薄膜晶体管。所述第二薄膜晶体管1200作为所述像素1993的驱动薄膜晶体管。所述第三薄膜晶体管1300作为所述像素1993的开关薄膜晶体管。
所述阵列基板1000还包括第一绝缘层1921、第二绝缘层1922、第三绝缘层1923、第四绝缘层1924、阳极层1925、像素定义层1926以及间隔物1927。
所述第一薄膜晶体管1100包括第一通道层1110、第一栅极1120、第一源极1130与第一漏极1140。所述第二薄膜晶体管1200包括第二通道层1210、第二栅极1220、第二源极1230、第二漏极1240与存储电容层1250。所述第三薄膜晶体管1300包括第三通道层1310、第三栅极1320、第三源极1330与第三漏极1340。
所述第一通道层1110以及所述存储电容层1250形成在所述基板1910上。第一通道层1110以及所述存储电容层1250均由多晶硅层进行掺杂处理形成。其中，所述第一通道层1110包括一非P掺杂区域1111、二高浓度P掺杂区域1112以及二低浓度P掺杂区域1113。所述非P掺杂区域1111位于所述第一通道层1110在水平方向上位于中间的位置。所述二低浓度P掺杂区域1113分别位于所述非P掺杂区域1111水平方向的两侧。所述二高浓度P掺杂区域1112分别位于所述二低浓度P掺杂区域1113远离所述非P掺杂区域1111的一侧。
所述高浓度P掺杂区域1112相类似，所述存储电容层1250同 样为具有高浓度P掺杂的半导体层，该存储电容层1250作为该显示区内像素的存储电容的其中一电极。所述高浓度P掺杂区域1112中的P型离子掺杂浓度与所述存储电容层1250中的P型离子掺杂浓度大于所述低浓度P掺杂区域1113中的P型离子掺杂浓度，且所述低浓度P掺杂区域1113中的P型离子掺杂浓度大于所述非P掺杂区域1111中的P型离子掺杂浓度。所述P型离子可为硼离子，该N型离子可为磷离子。
所述第一绝缘层1921形成在所述基板1910上并覆盖所述第一通道层1110与存储电容层1250。
所述第一栅极1120、所述第二栅极1220以及所述第三栅极1320形成在所述第一绝缘层1921上。其中，所述第一栅极1120的位置与所述第一通道层1110中非P型掺杂区域1111的位置相对应。所述第二栅极1220的位置与所述存储电容层1250的位置相对应。
所述第二绝缘层1922形成在所述第一绝缘层1921上，并覆盖所述第一栅极1120、第二栅极1220与第三栅极1320。
所述第二通道层1210与所述第三通道层1310形成在所述第二绝缘层1922上。其中，所述第二通道层1210的位置与所述第二栅极1220的位置相对应。所述第三通道层1310的位置与所述第三栅极1320的位置相对应。所述第二通道层1210与所述第三通道层1310的材质为金属氧化物半导体。在本实施方式中，所述第二通道层1210与所述第三通道层1310的材质为铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)。
所述第三绝缘层1923形成在所述第二绝缘层1922上，并覆盖所述第二通道层1210与第三通道层1310。一第一源极孔1931在对应一所述高浓度P掺杂区域1112的位置贯穿所述第一绝缘层1921、第二绝缘层1922以及第三绝缘层1923。一第一漏极孔1932在对应另一所述高浓度P掺杂区域1112的位置贯穿所述第一绝缘层1921、第二绝缘层1922以及第三绝缘层1923。一存储电极孔1933在对应所述存储电容层1250位置贯穿所述第一绝缘层1921、第二绝缘层1922以及第三绝缘层1923。一第二漏极孔1934在对应所述第二通道层1320且靠该第二通道层1320左侧的位置贯穿所述第三绝缘层 1923。一第二源极孔1935在对应所述第二通道层1210且靠该第二通道层1320右侧的位置贯穿所述第三绝缘层1923。一第二栅极孔1936在对应所述第二栅极1220的位置贯穿所述第二绝缘层1922与第三绝缘层1923。一第三漏极孔1937在对应所述第三通道层1310且靠该第三通道层1310左侧的位置贯穿所述第三绝缘层1923。一第三源极孔1938在对应所述第三通道层1310且靠该第三通道层1310右侧的位置贯穿所述第三绝缘层1923。
所述第二漏极孔1934与第二源极孔1935之间的第三绝缘层1923定义一保护区域1928，该保护区域1928覆盖在所述第二通道层1210上，能够充当蚀刻阻挡层的作用，以使得在形成所述第二源极1230与第二漏极1240时，该第二通道层1210不会被破坏。同样地，所述第三漏极孔1937与第三源极孔1938之间的第三绝缘层1923定义一保护区域1929，该保护区域1929覆盖在所述第三通道层1310上，亦能够充当蚀刻阻挡层的作用，以使得在形成所述第三源极1330与第三漏极1340时，该第三通道层1310不会被破坏。
所述第一源极1130形成在所述第三绝缘层1923上，并通过所述第一源极孔1931与一所述高浓度P掺杂区域1112电性连接。所述第一漏极1140形成在所述第三绝缘层1923上，并通过所述第一漏极孔1932与另一所述高浓度P掺杂区域1112电性连接。所述第二源极1230形成在所述第三绝缘层1923上，并通过所述第二源极孔1935与所述第二通道层1210电性连接。所述第二漏极1240形成在所述第三绝缘层1923上，通过所述存储电极孔1933与所述存储电容层1250电性连接，从而使得该半导体性质的存储电容层1250转换为导体，与该第二栅极1220相配合构成一存储电容。该第二漏极1240进一步地通过所述第二漏极孔1934与所述第二通道层1210电性连接。所述第三源极1330形成在所述第三绝缘层1923上，并通过所述第三源极孔1938与所述第三通道层1310电性连接。所述第三漏极1340形成在所述第三绝缘层1923上，通过所述第二栅极孔1936与所述第二栅极1220电性连接，并通过所述第三漏极孔1937与所述第三通道层1310电性连接。
所述第四绝缘层1924形成在所述第三绝缘层1923上，并覆盖 所述第一源极1130、第一漏极1140、第二源极1230、第二漏极1240、第三源极1330与第三漏极1340。一阳极连接孔1939在对应所述第二漏极1240的位置贯穿所述第四绝缘层1924。所述阳极层1925形成在所述第四绝缘层1924上，并通过所述阳极连接孔1939与所述第二漏极1240电性连接。所述像素定义层1926形成在所述第四绝缘层1924上，并部分覆盖所述阳极层1925。所述间隔物1927形成在所述像素定义层1926上。
可以理解，在一些实施例中，所述基板1910上可形成一缓冲层，所述第一通道层1110、存储电容层1250以及所述第一绝缘层1921均可形成在所述缓冲层上。
在本实施方式中，所述基板1910的材质可选自透明硬质材料，如玻璃或聚合物。所述第一栅极1120、第一源极1130、第一漏极1140、第二栅极1220、第二源极1230、第二漏极1240、第三栅极1320、第三源极1330与第三漏极1340的材质可选自单一的金属，如钼、铝等，也可选自复合金属，如钼-铝-钼结构。所述第一绝缘层1921、第二绝缘层1922、第三绝缘层1923、第四绝缘层1924的材质可选自绝缘材料，如氧化硅或氮化硅。所述阳极层1925的材质可选自透明导电材料，如氧化铟锡(Indium Tin Oxide，ITO)。
由此，由于位于所述第二漏极孔1934与第二源极孔1935之间的保护区域1928以及位于所述第三漏极孔1937与第三源极孔1938之间的保护区域1929，能够使得在形成所述第二源极1230、第二漏极1240、第三源极1330以及第三漏极1340时，该第二通道层1210与第三通道层1310不会被破坏，该阵列基板1000从而能够具有良好的电性效果。
可以理解，虽在本实施方式中，该第一薄膜晶体管1100是对应形成在周边区982中，该第二薄膜晶体管1200与第三薄膜晶体管1300是对应形成在显示区981中，但可以理解，在其它实施方式中，该第一薄膜晶体管1100、第二薄膜晶体管1200与第三薄膜晶体管1300所形成的区域并不限定在上述区域，例如，该第一薄膜晶体管1100亦可形成在显示区981中，而该第二薄膜晶体管1200与第三薄膜晶体管1300亦可形成在周边区982中。
请参阅图3，为本发明第二实施方式阵列基板2000中的用于说明性的薄膜晶体管结构的横截面的侧视图。本实施方式中的阵列基板2000是应用于一有机发光二级管显示面板中。本第二实施方式中的阵列基板2000与上述第一实施方式中的阵列基板1000的结构基本相同。本第二实施方式中的阵列基板2000与上述第一实施方式中的阵列基板1000的区别在于，在第一实施方式中，所述第一通道层1110包括一非P掺杂区域1111、二高浓度P掺杂区域1112以及二低浓度P掺杂区域1113，且所述存储电容层1250为具有高浓度P型离子掺杂的区域，而在第二实施方式中，所述第一通道层2110包括一极低浓度N掺杂区域2111、二高浓度N掺杂区域2112以及二低浓度N掺杂区域2113，且所述存储电容层2250同样为具有高浓度N型离子掺杂的区域。其中，所述极低浓度N掺杂区域2111位于所述第一通道层2110在水平方向上位于中间的位置。所述二低浓度N掺杂区域2113分别位于所述极低浓度N掺杂区域2111水平方向的两侧。所述二高浓度N掺杂区域2112分别位于所述二低浓度N掺杂区域2113远离所述极低浓度N掺杂区域2111的一侧。所述高浓度N掺杂区域2112中的N型离子掺杂浓度与所述存储电容层2250中的N型离子掺杂浓度大于所述低浓度N掺杂区域2111中的N型离子掺杂浓度，且所述低浓度N掺杂区域2111的N型离子掺杂浓度大于所述极低浓度N掺杂区域2111中的N型离子掺杂浓度。在本实施例中，极低浓度、低浓度及高浓度表明掺杂浓度由低到高的顺序。
请参阅图4，为本发明第三实施方式阵列基板3000中之说明性的薄膜晶体管结构的横截面的侧视图。本实施方式中的阵列基板3000是应用于一有机发光二级管显示面板中。本第三实施方式中的阵列基板3000与上述第二实施方式中的阵列基板3000的结构基本相同。本第三实施方式中的阵列基板3000与上述第二实施方式中的阵列基板2000的区别在于，所述阵列基板3000还包括一第四薄膜晶体管3400。所述第四薄膜晶体管3400位于所述第一薄膜晶体管3100远离所述第二薄膜晶体管3200的一侧。所述第四薄膜晶体管3400与所述第一薄膜晶体管3100的结构基本相同，其区别仅在于， 所述第一薄膜晶体管3100中的所述第一通道层3110包括一非N掺杂区域3111、二高浓度N掺杂区域3112以及二低浓度N掺杂区域3113，而该第四薄膜晶体管3400中的第四通道层3410包括一极低浓度P掺杂区域3411、二高浓度P掺杂区域3412以及二低浓度P掺杂区域3413。其中，所述高浓度P掺杂区域3412中的P型离子掺杂浓度大于所述低浓度P掺杂区域3413中的P型离子掺杂浓度，且所述低浓度P掺杂区域3413中的P型离子掺杂浓度大于所述极低浓度P掺杂区域3411中的P型离子掺杂浓度。在本实施例中，极低浓度、低浓度及高浓度表明掺杂浓度由低到高的顺序。
可以理解，虽在图中显示该第四薄膜晶体管3400是形成在周边区982中，但该第四薄膜晶体管3400并不限定在周边区982中，在其它实施方式中，该第四薄膜晶体管3400亦可形成在显示区981中。
请参阅图5，为本发明第四实施方式阵列基板4000中之说明性的薄膜晶体管结构的横截面的侧视图。本实施方式中的阵列基板4000是应用于一平面内切换(In PlaneSwitching，IPS)型液晶显示面板中。所述阵列基板4000包括第一薄膜晶体管4100与第二薄膜晶体管4200。在本实施方式中，所述第一薄膜晶体管4100设置于周边区982，所述第二薄膜晶体管4200设置于所述显示区981。所述第一薄膜晶体管4100为所述扫描驱动电路1996或数据驱动电路1997。所述第二薄膜晶体管4200作为所述阵列基板4000驱动液晶转动的薄膜晶体管。
所述阵列基板4000还包括基板4910、第一绝缘层4921、第二绝缘层4922、第三绝缘层4923、第四绝缘层4924、第五绝缘层4925、第一电极4926以及第二电极4927。
所述第一薄膜晶体管4100包括第一通道层4110、第一栅极4120、第一源极4130与第一漏极4140。所述第二薄膜晶体管4200包括第二通道层4210、第二栅极4220、第二源极4230、第二漏极4240与存储电容层4250。
所述第一通道层4110以及所述存储电容层4250形成在所述基板4910上。第一通道层1110以及所述存储电容层1250均由多晶硅 层进行掺杂处理形成。其中，所述第一通道层4110包括一非P掺杂区域4111、二高浓度P掺杂区域4112以及二低浓度P掺杂区域4113。所述非P掺杂区域4111位于所述第一通道层4110在水平方向上位于中间的位置。所述二低浓度P掺杂区域4113分别位于所述非P掺杂区域4111水平方向的两侧。所述二高浓度P掺杂区域4112分别位于所述二低浓度P掺杂区域4113远离所述非P掺杂区域4111的一侧。与所述高浓度P掺杂区域4112相类似，所述存储电容层4250同样为具有高浓度P掺杂的区域。所述高浓度P掺杂区域4112中的P型离子掺杂浓度与所述存储电容层4250中的P型离子掺杂浓度大于所述低浓度P掺杂区域4113中的P型离子掺杂浓度，且所述低浓度P掺杂区域4113中的P型离子掺杂浓度大于所述非P掺杂区域4111中的P型离子掺杂浓度。
所述第一绝缘层4921形成在所述基板4910上并覆盖所述第一通道层4110与存储电容层1250。
所述第一栅极4120以及所述第二栅极4220形成在所述第一绝缘层4921上。其中，所述第一栅极4120的位置与所述第一通道层4110中非P掺杂区域4111的位置相对应。所述第二栅极4220的位置与所述存储电容层4250的位置相对应。
所述第二绝缘层4922形成在所述第一绝缘层4921上，并覆盖所述第一栅极4120与第二栅极4220。
所述第二通道层4210形成在所述第二绝缘层4922上。其中，所述第二通道层4210的位置与所述第二栅极4220的位置相对应。所述第二通道层4210的材质为金属氧化物半导体。在本实施方式中，所述第二通道层4210的材质为铟镓锌氧化物(Indium Gallium ZincOxide，IGZO)。
所述第三绝缘层4923形成在所述第二绝缘层4922上，并覆盖所述第二通道层4210。一第一源极孔4931在对应一所述高浓度P掺杂区域4112的位置贯穿所述第一绝缘层4921、第二绝缘层4922以及第三绝缘层4923。一第一漏极孔4932在对应另一所述高浓度P掺杂区域4112的位置贯穿所述第一绝缘层4921、第二绝缘层4922以及第三绝缘层4923。一存储电极孔4933在对应所述存储电容层 4250位置贯穿所述第一绝缘层4921、第二绝缘层4922以及第三绝缘层4923。一第二漏极孔4934在对应所述第二通道层4320且靠该第二通道层4320左侧的位置贯穿所述第三绝缘层4923。一第二源极孔4935在对应所述第二通道层4210且靠该第二通道层4320右侧的位置贯穿所述第三绝缘层4923。
所述第二漏极孔4934与第二源极孔4935之间的第三绝缘层4923定义一保护区域4929，该保护区域4929覆盖在所述第二通道层4210上，能够充当蚀刻阻挡层的作用，以使得在形成所述第二源极4230与第二漏极4240时，该第二通道层4210不会被破坏。
所述第一源极4130形成在所述第三绝缘层4923上，并通过所述第一源极孔4931与一所述高浓度P掺杂区域4112电性连接。所述第一漏极4140形成在所述第三绝缘层4923上，并通过所述第一漏极孔4932与另一所述高浓度P掺杂区域4112电性连接。所述第二源极4230形成在所述第三绝缘层4923上，并通过所述第二源极孔4935与所述第二通道层4210电性连接。所述第二漏极4240形成在所述第三绝缘层4923上，通过所述存储电极孔4933与所述存储电容层4250电性连接，并通过所述第二漏极孔4934与所述第二通道层4210电性连接。
所述第四绝缘层4924形成在所述第三绝缘层4923上，并覆盖所述第一源极4130、第一漏极4140、第二源极4230与第二漏极4240。一第一电极连接孔4936在对应所述第二漏极4240的位置贯穿所述第四绝缘层4924。所述第一电极4926形成在所述第四绝缘层4924上。所述第五绝缘层4925形成在所述第四绝缘层4924上，并覆盖所述第一电极4926，且覆盖在所述第一电极连接孔4936中。一第二电极连接孔4937在所述第一电极连接孔4936对应的位置贯穿所述第五绝缘层4925直至所述第二漏极4240。所述第二电极4927形成在所述第五绝缘层4925上，并通过所述第二电极连接孔4937与所述第二漏极4240电性连接。在本实施方式中，所述第二电极4927对应所述第一电极4926的位置形成有多个狭缝4928。可以理解，在其它实施方式中，所述第一电极4926对应所述第二电极4927的位置也可以形成有多个所述狭缝4928。
可以理解，在一些实施例中，所述基板4910上可形成一缓冲层，所述第一通道层4110、存储电容层4250以及所述第一绝缘层4921均可形成在所述缓冲层上。
在本实施方式中，所述基板4910的材质可选自透明硬质材料，如玻璃或聚合物。所述第一栅极4120、第一源极4130、第一漏极4140、第二栅极4220、第二源极4230与第二漏极4240的材质可选自单一的金属，如钼、铝等，也可选自复合金属，如钼-铝-钼结构。所述第一绝缘层4921、第二绝缘层4922、第三绝缘层4923、第四绝缘层4924及第五绝缘层4925的材质可选自绝缘材料，如氧化硅。所述第一电极4926与第二电极4927的材质可选自透明导电材料，如氧化铟锡(Indium Tin Oxide，ITO)。
由此，由于位于所述第二漏极孔4934与第二源极孔4935之间的保护区域4929，能够使得在形成所述第二源极4230与第二漏极4240时，该第二通道层4210不会被破坏，该阵列基板4000从而能够具有良好的电性效果。
可以理解，虽在本实施方式中，该第一薄膜晶体管4100是对应形成在周边区982中，该第二薄膜晶体管4200是对应形成在显示区981中，但可以理解，在其它实施方式中，该第一薄膜晶体管4100、第二薄膜晶体管4200所形成的区域并不限定在上述区域，例如，该第一薄膜晶体管4100亦可形成在显示区981中，而该第二薄膜晶体管4200与第三薄膜晶体管1300亦可形成在周边区982中。
请参阅图6，为本发明第五实施方式阵列基板5000中之说明性的薄膜晶体管结构的横截面的侧视图。本实施方式中的阵列基板5000是应用于一平面内切换(In PlaneSwitching，IPS)型液晶显示面板中。本第五实施方式中的阵列基板5000与上述第四实施方式中的阵列基板4000的结构基本相同。本第五实施方式中的阵列基板5000与上述第四实施方式中的阵列基板4000的区别在于，在第四实施方式中，所述第一通道层4110包括一非P掺杂区域4111、二高浓度P掺杂区域4112以及二低浓度P掺杂区域4113，且所述存储电容层4250为具有高浓度P掺杂的区域，而在第五实施方式中，所述第一通道层5110包括一极低浓度N掺杂区域5111、二高浓度N掺杂区 域5112以及二低浓度N掺杂区域5113，且所述存储电容层5250同样为具有高浓度N掺杂的区域。其中，所述极低浓度N掺杂区域5111位于所述第一通道层5110在水平方向上位于中间的位置。所述二低浓度N掺杂区域5113分别位于所述极低浓度N掺杂区域5111水平方向的两侧。所述二高浓度N掺杂区域5112分别位于所述二低浓度N掺杂区域5113远离所述极低浓度N掺杂区域5111的一侧。所述高浓度N掺杂区域5112中的N型离子掺杂浓度与所述存储电容层5250中的N型离子掺杂浓度大于所述低浓度N掺杂区域5111中的N型掺杂浓度，且所述低浓度N掺杂区域5111的N型离子掺杂浓度大于所述极低浓度N掺杂区域5111中的N型离子掺杂浓度。
请参阅图7，为本发明第六实施方式阵列基板6000中之说明性的薄膜晶体管结构的横截面的侧视图。本实施方式中的阵列基板6000是应用于一平面内切换(In PlaneSwitching，IPS)型液晶显示面板中。本第六实施方式中的阵列基板6000与上述第五实施方式中的阵列基板5000的结构基本相同。本第六实施方式中的阵列基板6000与上述第五实施方式中的阵列基板5000的区别在于，所述阵列基板6000还包括一第三薄膜晶体管6300。所述第三薄膜晶体管6300位于所述第一薄膜晶体管6100远离所述第二薄膜晶体管6200的一侧。所述第三薄膜晶体管6300与所述第一薄膜晶体管6100的结构基本相同，其区别仅在于，所述第一薄膜晶体管6100中的所述第一通道层6110包括一非N掺杂区域6111、二高浓度N掺杂区域6112以及二低浓度N掺杂区域6113，而该第三薄膜晶体管6300中的第三通道层6310包括一极低浓度P掺杂区域6311、二高浓度P掺杂区域6312以及二低浓度P掺杂区域6313。其中，所述高浓度P掺杂区域6312中的P型离子掺杂浓度大于所述低浓度P掺杂区域6313中的P型离子掺杂浓度，且所述低浓度P掺杂区域6313中的P型离子掺杂浓度大于所述极低浓度N掺杂区域6311中的P型离子掺杂浓度。
可以理解，虽在图中显示该第三薄膜晶体管6300是形成在周边区982中，但该第三薄膜晶体管6300并不限定在周边区982中，在 其它实施方式中，该第三薄膜晶体管6300亦可形成在显示区981中。
请参阅图8，为制作所述第一实施方式中阵列基板1000的方法的流程图。该方法包括如下步骤：
步骤S201，请参阅图9A，提供基板1910，并在所述基板1910上形成非晶硅层，并对该非晶硅层进行激光退火(Laser Annealing)，从而形成多晶硅层1911。在本实施方式中，所述基板1910的材质可选自透明硬质材料，如玻璃或聚合物。
步骤S202，请参阅图9B，对所述多晶硅层1911整体进行第一次掺杂。具体地，所述第一次掺杂为轻浓度N型掺杂，具体为在所述多晶硅层1911中掺入五价元素，例如磷元素等，以对所述多晶硅层1911整体进行N型掺杂。
步骤S203，请参阅图9C，图案化所述多晶硅层1911以形成第一通道层1110以及存储电容层1250，并对所述第一通道层1110的两侧以及存储电容层1250进行第二次掺杂。具体地，所述第二次掺杂为高浓度的P型掺杂，具体为在所述第一通道层1110的两侧以及存储电容层1250中掺入高浓度的三价元素，例如硼元素等，以对所述第一通道层1110的两侧以及存储电容层1250进行高浓度的P型掺杂。所述第一通道层1110的两侧被进行高浓度P型掺杂的部分定义为高浓度P掺杂区域1112。
步骤S204，请参阅图9D，在所述第一基板1910上形成覆盖所述第一通道层1110与存储电容层1250的第一绝缘层1921，并在所述第一绝缘层1921上形成第一栅极1120、第二栅极1220以及第三栅极1320。其中，所述第一栅极1120的位置与所述第一通道层1110中高浓度P掺杂区域1112以外的位置相对应，且在栅极1120的两侧暴露出部分未被所述高浓度P掺杂到的区域。所述第二栅极1220的位置与所述存储电容层1250的位置相对应。具体地，可首先在所述第一绝缘层1921上形成一第一金属层，再图案化该第一金属层以形成所述第一栅极1120、第二栅极1220以及第三栅极1320。在本实施方式中，所述金属层的材质可选自单一的金属，如钼、铝等，也可选自复合金属，如钼-铝-钼结构。
步骤S205，请参阅图9E，对所述第一通道层1110中暴露在第一栅极1120两侧的未被所述高浓度P掺杂到的区域进行第三次掺杂。具体地，所述第三次掺杂为低浓度P掺杂，具体为在所述第一通道层1110中暴露在第一栅极1120两侧的未被所述高浓度P掺杂到的区域中掺入低浓度的三价元素，例如硼元素等，以对所述区域进行低浓度P掺杂。所述进行低浓度P掺杂的区域定义为低浓度P掺杂区域1113。
步骤S206，请参阅图9F，在所述第一绝缘层1921上形成覆盖所述第一栅极1120、第二栅极1220与第三栅极1320的第二绝缘层1922，并在所述第二绝缘层1922上形成第二通道层1210与第三通道层1310。其中，所述第二通道层1210的位置与所述第二栅极1220的位置相对应。所述第三通道层1310的位置与所述第三栅极1320的位置相对应。所述第二通道层1210与所述第三通道层1310的材质为金属氧化(Metal Oxide)半导体。在本实施方式中，所述第二通道层1210与所述第三通道层1310的材质为铟镓锌氧化物(Indium Gallium ZincOxide，IGZO)。具体地，可首先在所述第二绝缘层1922上形成一金属氧化物半导体层，再图案化该金属氧化物半导体层以形成所述第二通道层1210与第三通道层1310。
步骤S207，请参阅图9G，在所述第二绝缘层1922上形成第三绝缘层1923，并在所述阵列基板1000上开设第一源极孔1931、第一漏极孔1932、存储电极孔1933、第二漏极孔1934、第二源极孔1935、第二栅极孔1936、第三漏极孔1937以及第三源极孔1938。具体地，所述第一源极孔1931在对应一所述高浓度P掺杂区域1112的位置贯穿所述第一绝缘层1921、第二绝缘层1922以及第三绝缘层1923。所述第一漏极孔1932在对应另一所述高浓度P掺杂区域1112的位置贯穿所述第一绝缘层1921、第二绝缘层1922以及第三绝缘层1923。所述存储电极孔1933在对应所述存储电容层1250位置贯穿所述第一绝缘层1921、第二绝缘层1922以及第三绝缘层1923。所述第二漏极孔1934在对应所述第二通道层1320且靠该第二通道层1320左侧的位置贯穿所述第三绝缘层1923。所述第二源极孔1935在对应所述第二通道层1210且靠该第二通道层1320右侧 的位置贯穿所述第三绝缘层1923。所述第二栅极孔1936在对应所述第二栅极1220的位置贯穿所述第二绝缘层1922与第三绝缘层1923。所述第三漏极孔1937在对应所述第三通道层1310且靠该第三通道层1310左侧的位置贯穿所述第三绝缘层1923。所述第三源极孔1938在对应所述第三通道层1310且靠该第三通道层1310右侧的位置贯穿所述第三绝缘层1923。
所述第二漏极孔1934与第二源极孔1935之间的第三绝缘层1923定义一保护区域1928，该保护区域1928覆盖在所述第二通道层1210上，能够充当蚀刻阻挡层的作用，以使得在接下来形成第二源极1230与第二漏极1240时，该第二通道层1210不会被破坏。同样地，所述第三漏极孔1937与第三源极孔1938之间的第三绝缘层1923定义一保护区域1929，该保护区域1929覆盖在所述第三通道层1310上，亦能够充当蚀刻阻挡层的作用，以使得在接下来形成第三源极1330与第三漏极1340时，该第三通道层1310不会被破坏。
步骤S208，请参阅图9H，在所述第三绝缘层1923上形成第一源极1130、第一漏极1140、第二源极1230、第二漏极1240、第三源极1330与第三漏极1340。所述第一源极1130通过所述第一源极孔1931与一所述高浓度P掺杂区域1112电性连接。所述第一漏极1140通过所述第一漏极孔1932与另一所述高浓度P掺杂区域1112电性连接。所述第二源极1230通过所述第二源极孔1935与所述第二通道层1210电性连接。所述第二漏极1240通过所述存储电极孔1933与所述存储电容层1250电性连接，并通过所述第二漏极孔1934与所述第二通道层1210电性连接。所述第三源极1330通过所述第三源极孔1938与所述第三通道层1310电性连接。所述第三漏极1340通过所述第二栅极孔1936与所述第二栅极1220电性连接，并通过所述第三漏极孔1937与所述第三通道层1310电性连接。
所述第一源极1130、第一漏极1140、第二源极1230、第二漏极1240、第三源极1330与第三漏极1340的形成方法为，首先在所述第三绝缘层1923上形成一第二金属层，再图案化所述第二金属层以形成所述第一源极1130、第一漏极1140、第二源极1230、第二漏极1240、第三源极1330与第三漏极1340。在本实施方式中，所 述第二金属层的材质可选自单一的金属，如钼、铝等，也可选自复合金属，如钼-铝-钼结构。
由于位于所述第二漏极孔1934与第二源极孔1935之间的保护区域1928以及位于所述第三漏极孔1937与第三源极孔1938之间的保护区域1929，能够使得在形成所述第二源极1230、第二漏极1240、第三源极1330以及第三漏极1340时，该第二通道层1210与第三通道层1310不会被破坏，该阵列基板1000从而能够具有良好的电性效果。
步骤S209，请参阅图9I，在所述第三绝缘层1923上形成覆盖所述第一源极1130、第一漏极1140、第二源极1230、第二漏极1240、第三源极1330与第三漏极1340的第四绝缘层1924，并在所述四绝缘层1924对应所述第二漏极1240的位置开设贯穿所述第四绝缘层1924的阳极连接孔1939，之后在所述第四绝缘层1924上形成一通过所述阳极连接孔1939与所述第二漏极1240电性连接的阳极层1925。在所述阳极层1925形成后，在所述第四绝缘层1924上形成部分覆盖所述阳极层1925的像素定义层1926，之后在所述像素定义层1926上形成间隔物1927。
至此，该第一实施方式中的阵列基板1000制作完成。
可以理解，虽在本实施方式中，是通过依次进行轻浓度N型掺杂的第一次掺杂、高浓度P型掺杂的第二次掺杂以及低浓度P型掺杂的第三次掺杂以形成所述第一通道层1110与存储电容层1250，但并不限于此。在其它实施方式中，形成该第一通道层1110与存储电容层1250的方式有很多种，本发明的重点在于通过该第二绝缘层的保护区域1928与保护区域1929保护该第二通道层1210与第三通道层1310不被破坏，而并不在于是如何形成该第一通道层1110与存储电容层1250。本实施例中的上述三次掺杂仅是为了读者便于理解该第一通道层1110与存储电容层1250的形成方法的一个举例，任何形成第一通道层1110与存储电容层1250的方式都不会对本发明的范围进行限缩。
制作该第二实施方式中阵列基板2000的方法与制作该第一实施方式中阵列基板1000的方法基本相同，其区别在于，在制作该第 一实施方式中阵列基板1000的方法中，所述第二次掺杂为高浓度的P型掺杂，且所述第三次掺杂为低浓度的P型掺杂。而在制作该第二实施方式中阵列基板2000的方法中，所述第二次掺杂为高浓度的N型掺杂，且所述第三次掺杂为低浓度的N型掺杂。
制作该第三实施方式中阵列基板3000的方法与制作该第一实施方式中阵列基板1000的方法基本相同，其区别在于，在制作所述第三实施方式中的阵列基板3000时，只需要在形成该第一薄膜晶体管3100的同时一并形成所述第四薄膜晶体管3400即可。在形成该第一薄膜晶体管3100与第四薄膜晶体管3400时，只需要注意在掺杂时对该第一薄膜晶体管3100中的第一通道层3110以及第四薄膜晶体管3400中的第四通道层3410分别进行P掺杂与N掺杂即可。
请参阅图10，为制作所述第四实施方式中阵列基板4000的方法的流程图。该方法包括如下步骤：
步骤S301，请参阅图11A，提供基板4910，并在所述基板4910上形成多晶硅层4911。在本实施方式中，所述基板1910的材质可选自透明硬质材料，如玻璃或聚合物。
步骤S302，请参阅图11B，对所述多晶硅层4911整体进行第一次掺杂。具体地，所述第一次掺杂为轻浓度N型掺杂，具体为在所述多晶硅层4911中掺入五价元素，例如磷元素等，以对所述多晶硅层3911整体进行N型掺杂。
步骤S303，请参阅图11C，图案化所述多晶硅层4911以形成第一通道层4110以及存储电容层4250，并对所述第一通道层4110的两侧以及存储电容层4250进行第二次掺杂。具体地，所述第二次掺杂为高浓度的P型掺杂，具体为在所述第一通道层4110的两侧以及存储电容层4250中掺入高浓度的三价元素，例如硼元素等，以对所述第一通道层4110的两侧以及存储电容层4250进行高浓度的P型掺杂。所述第一通道层4110的两侧被进行高浓度P型掺杂的部分定义为高浓度P掺杂区域4112。
步骤S304，请参阅图11D，在所述第一基板4910上形成覆盖所述第一通道层4110与存储电容层4250的第一绝缘层4921，并在所述第一绝缘层4921上形成第一栅极4120与第二栅极4220。其中， 所述第一栅极4120的位置与所述第一通道层4110中高浓度P掺杂区域4112以外的位置相对应，且在栅极4120的两侧暴露出部分未被所述高浓度P掺杂到的区域。所述第二栅极4220的位置与所述存储电容层4250的位置相对应。具体地，可首先在所述第一绝缘层4921上形成一第一金属层，再图案化该第一金属层以形成所述第一栅极4120以及第二栅极4220。在本实施方式中，所述金属层的材质可选自单一的金属，如钼、铝等，也可选自复合金属，如钼-铝-钼结构。
步骤S305，请参阅图11E，对所述第一通道层4110中暴露在第一栅极4120两侧的未被所述高浓度P掺杂到的区域进行第三次掺杂。具体地，所述第三次掺杂为低浓度P掺杂，具体为在所述第一通道层4110中暴露在第一栅极4120两侧的未被所述高浓度P掺杂到的区域中掺入低浓度的三价元素，例如硼元素等，以对所述区域进行低浓度P掺杂。所述进行低浓度P掺杂的区域定义为浓度P掺杂区域4113。
步骤S306，请参阅图11F，在所述第一绝缘层4921上形成覆盖所述第一栅极4120与第二栅极4220的第二绝缘层4922，并在所述第二绝缘层4922上形成第二通道层4210。其中，所述第二通道层4210的位置与所述第二栅极4220的位置相对应。所述第二通道层4210的材质为金属氧化物半导体。在本实施方式中，所述第二通道层4210的材质为铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)。具体地，可首先在所述第二绝缘层4922上形成一金属氧化物半导体层，再图案化该金属氧化物半导体层以形成所述第二通道层4210。
步骤S307，请参阅图11G，在所述第二绝缘层4922上形成第三绝缘层4923，并在所述阵列基板4000上开设第一源极孔4931、第一漏极孔4932、存储电极孔4933、第二漏极孔4934与第二源极孔4935。具体地，所述第一源极孔4931在对应一所述高浓度P掺杂区域4112的位置贯穿所述第一绝缘层4921、第二绝缘层4922以及第三绝缘层4923。所述第一漏极孔4932在对应另一所述高浓度P掺杂区域4112的位置贯穿所述第一绝缘层4921、第二绝缘层4922 以及第三绝缘层4923。所述存储电极孔4933在对应所述存储电容层4250位置贯穿所述第一绝缘层4921、第二绝缘层4922以及第三绝缘层4923。所述第二漏极孔4934在对应所述第二通道层4320且靠该第二通道层4320左侧的位置贯穿所述第三绝缘层4923。所述第二源极孔4935在对应所述第二通道层4210且靠该第二通道层4320右侧的位置贯穿所述第三绝缘层4923。
所述第二漏极孔4934与第二源极孔4935之间的第三绝缘层4923定义一保护区域4928，该保护区域4928覆盖在所述第二通道层4210上，能够充当蚀刻阻挡层的作用，以使得在接下来形成第二源极4230与第二漏极1240时，该第二通道层4210不会被破坏。
步骤S308，请参阅图11H，在所述第三绝缘层4923上形成第一源极4130、第一漏极4140、第二源极4230与第二漏极4240。所述第一源极4130通过所述第一源极孔4931与一所述高浓度P掺杂区域4112电性连接。所述第一漏极4140通过所述第一漏极孔4932与另一所述高浓度P掺杂区域4112电性连接。所述第二源极4230通过所述第二源极孔4935与所述第二通道层4210电性连接。所述第二漏极4240通过所述存储电极孔4933与所述存储电容层4250电性连接，并通过所述第二漏极孔4934与所述第二通道层4210电性连接。
所述第一源极4130、第一漏极4140、第二源极4230与第二漏极4240的形成方法为，首先在所述第三绝缘层4923上形成一第二金属层，再图案化所述第二金属层以形成所述第一源极1130、第一漏极1140、第二源极1230与第二漏极1240。在本实施方式中，所述第二金属层的材质可选自单一的金属，如钼、铝等，也可选自复合金属，如钼-铝-钼结构。
由于位于所述第二漏极孔4934与第二源极孔4935之间的保护区域4928，能够使得在形成所述第二源极4230与第二漏极4240，该第二通道层4210不会被破坏，该阵列基板4000从而能够具有良好的电性效果。
步骤S309，请参阅图11I，在所述第三绝缘层4923上形成覆盖所述第一源极4130、第一漏极4140、第二源极4230与第二漏极4240 的第四绝缘层4924，并在所述四绝缘层4924对应所述第二漏极4240的位置开设贯穿所述第四绝缘层4924的第一电极连接孔4936。之后，在所述第四绝缘层4924上形成第一电极4926。在第一电极4926形成后，形成覆盖所述第一电极4926，且覆盖在所述第一电极连接孔4936中的第五绝缘层4925。接着，在所述第一电极连接孔4936对应的位置开设贯穿所述第五绝缘层4925直至所述第二漏极4240的第二电极连接孔4937，并在所述第五绝缘层4925上形成通过所述第二电极连接孔4937与所述第二漏极4240电性连接的第二电极4927。在本实施方式中，所述第二电极4927对应所述第一电极4926的位置形成有多个狭缝4928。可以理解，在其它实施方式中，所述第一电极4926对应所述第二电极4927的位置也可以形成有多个所述狭缝4928。在本实施方式中，所述第一电极4926与第二电极4927的材质可选自透明导电材料，如氧化铟锡(Indium Tin Oxide，ITO)。
至此，该第四实施方式中的阵列基板4000制作完成。
可以理解，虽在本实施方式中，是通过依次进行轻浓度N型掺杂的第一次掺杂、高浓度P型掺杂的第二次掺杂以及低浓度P型掺杂的第三次掺杂以形成所述第一通道层4110与存储电容层4250，但并不限于此。在其它实施方式中，形成该第一通道层4110与存储电容层4250的方式有很多种，本发明的重点在于通过该第二绝缘层的保护区域4929保护该第二通道层4210不被破坏，而并不在于是如何形成该第一通道层4110与存储电容层4250。本实施例中的上述三次掺杂仅是为了读者便于理解该第一通道层4110与存储电容层4250的形成方法的一个举例，任何形成第一通道层4110与存储电容层4250的方式都不会对本发明的范围进行限缩。
制作该第五实施方式中阵列基板5000的方法与制作该第四实施方式中阵列基板4000的方法基本相同，其区别在于，在制作该第四实施方式中阵列基板4000的方法中，所述第二次掺杂为高浓度的P型掺杂，且所述第三次掺杂为低浓度的P型掺杂。而在制作该第五实施方式中阵列基板5000的方法中，所述第二次掺杂为高浓度的N型掺杂，且所述第三次掺杂为低浓度的N型掺杂。
制作该第六实施方式中阵列基板6000的方法与制作该第四实 施方式中阵列基板4000的方法基本相同，其区别在于，在制作所述第六实施方式中的阵列基板6000时，只需要在形成该第一薄膜晶体管6100的同时一并形成所述第四薄膜晶体管6400即可。在形成该第一薄膜晶体管6100与第四薄膜晶体管6400时，只需要注意在掺杂时对该第一薄膜晶体管6100中的第一通道层6110以及第四薄膜晶体管6400中的第四通道层6410分别进行P掺杂与N掺杂即可。
本发明还保护应用上述实施例一、实施例二、实施例三中任意一种阵列基板的OLED显示面板及OLED显示装置，以及应用上述实施例四、实施例五、实施例六中任意一种阵列基板的液晶显示面板及液晶显示装置。
另外，本领域技术人员还可在本发明权利要求公开的范围和精神内做其它形式和细节上的各种修改、添加和替换。当然，这些依据本发明精神所做的各种修改、添加和替换等变化，都应包含在本发明所要求保护的范围之内。

Claims (14)

1.一种阵列基板，其包括基板、设置于基板上的第一薄膜晶体管与第二薄膜晶体管，所述阵列基板定义有一显示区以及环绕所述显示区的周边区，周边区内设置有驱动电路，所述第一薄膜晶体管包括第一通道层、第一栅极、第一源极与第一漏极，所述第二薄膜晶体管包括第二通道层、第二栅极、第二源极、第二漏极与存储电容层；所述阵列基板还包括第一绝缘层、第二绝缘层、以及第三绝缘层，所述第一通道层以及所述存储电容层形成在所述基板上，所述第一绝缘层形成在所述基板上并覆盖所述第一通道层与存储电容层，所述第一栅极和所述第二栅极形成在所述第一绝缘层上，所述第二绝缘层形成在所述第一绝缘层上并覆盖所述第一栅极与第二栅极，所述第二通道层形成在所述第二绝缘层上，其特征在于：所述第一薄膜晶体管设置在周边区，所述第二薄膜晶体管设置在显示区；所述第一通道层和存储电容层的材质均为掺杂的多晶硅层，所述第二通道层的材质为金属氧化物半导体；所述第三绝缘层形成在所述第二绝缘层上并覆盖所述第二通道层，在对应该第二通道层两侧的位置分别开设有一第二漏极孔和一第二源极孔贯穿所述第三绝缘层，所述第二漏极孔与第二源极孔之间的第三绝缘层定义一保护区域，该保护区域覆盖在所述第二通道层且用作蚀刻阻挡层保护该第二通道层不会被破坏。
2.如权利要求1所述的阵列基板，其特征在于：所述第一通道层包括一非P掺杂区域、二低浓度P掺杂区域及二高浓度P掺杂区域，其中非P掺杂区域位于中间，二低浓度P掺杂区域分别位于所述非P掺杂区域之两侧、二高浓度P掺杂区域分别位于所述二低浓度P掺杂区域远离所述非P掺杂区域的一侧；或所述第一通道层包括一极低浓度N掺杂区域、二低浓度N掺杂区域及二高浓度N掺杂区域，其中极低浓度N掺杂区域位于中间，二低浓度N掺杂区域分别位于所述极低浓度N掺杂区域之两侧、二高浓度N掺杂区域分别位于所述二低浓度N掺杂区域远离所述极低浓度N掺杂区域的一侧。
3.如权利要求2所述的阵列基板，其特征在于：所述阵列基板在对应一高浓度P掺杂区域或高浓度N掺杂区域的位置开设有一第一源极孔贯穿所述第一绝缘层、第二绝缘层以及第三绝缘层；在另一所述高浓度P掺杂区域或高浓度N掺杂区域的位置开设有一第一漏极孔贯穿所述第一绝缘层、第二绝缘层以及第三绝缘层；在对应所述存储电容层位置开设有一存储电极孔贯穿所述第一绝缘层、第二绝缘层以及第三绝缘层；所述第一源极形成在所述第三绝缘层上，并通过所述第一源极孔与一所述高浓度掺杂区域电性连接；所述第一漏极形成在所述第三绝缘层上，并通过所述第一漏极孔与另一所述高浓度掺杂区域电性连接；所述第二源极形成在所述第三绝缘层上，并通过所述第二源极孔与所述第二通道层电性连接；所述第二漏极形成在所述第三绝缘层上，通过所述存储电极孔与所述存储电容层电性连接，并通过所述第二漏极孔与所述第二通道层电性连接。
4.如权利要求3所述的阵列基板，其特征在于：所述阵列基板还包括第四绝缘层、第五绝缘层、第一电极以及第二电极；所述第四绝缘层形成在所述第三绝缘层上并覆盖所述第一源极、第一漏极、第二源极与第二漏极；所述阵列基板在对应所述第二漏极的位置开设有一第一电极连接孔贯穿所述第四绝缘层，所述第一电极形成在所述第四绝缘层上；所述第五绝缘层形成在所述第四绝缘层上并覆盖所述第一电极，且覆盖在所述第一电极连接孔中；所述阵列基板在所述第一电极连接孔对应的位置还开设有一第二电极连接孔贯穿所述第五绝缘层直至所述第二漏极；所述第二电极形成在所述第五绝缘层上，并通过所述第二电极连接孔与所述第二漏极电性连接。
5.如权利要求1所述的阵列基板，其特征在于：所述阵列基板还包括第三薄膜晶体管，所述第三薄膜晶体管位于所述第一薄膜晶体管远离所述第二薄膜晶体管的一侧，所述第三薄膜晶体管与所述第一薄膜晶体管的结构相同；所述第一通道层的非掺杂区域为极低浓度N掺杂区域、高浓度掺杂区域为高浓度N掺杂区域，低浓度掺杂区域为低浓度N掺杂区域；该第三薄膜晶体管包括第三通道层，该第三通道层包括一非P掺杂区域、二高浓度P掺杂区域以及二低浓度P掺杂区域。
6.一种阵列基板，其包括基板、设置于基板上的第一薄膜晶体管、第二薄膜晶体管与第三薄膜晶体管，所述阵列基板定义有一显示区以及环绕所述显示区的周边区，所述第一薄膜晶体管设置在周边区，所述第二薄膜晶体管和所述第三薄膜晶体管设置在显示区，所述第一薄膜晶体管包括第一通道层、第一栅极、第一源极与第一漏极，所述第二薄膜晶体管包括第二通道层、第二栅极、第二源极、第二漏极与存储电容层，所述第三薄膜晶体管包括第三通道层、第三栅极、第三源极与第三漏极，所述第一通道层以及所述存储电容层形成在所述基板上，所述阵列基板还包括第一绝缘层、第二绝缘层以及第三绝缘层，所述第一绝缘层形成在所述基板上并覆盖所述第一通道层与存储电容层，所述第一栅极、所述第二栅极以及所述第三栅极形成在所述第一绝缘层上，所述第二绝缘层形成在所述第一绝缘层上并覆盖所述第一栅极、第二栅极与第三栅极，所述第二通道层与所述第三通道层形成在所述第二绝缘层上，其特征在于：所述第一通道层和存储电容层的材质均为掺杂的多晶硅层，所述存储电容层为具有高浓度掺杂的多晶硅层，所述第二通道层与第三通道层的材质均为金属氧化物半导体；所述第三绝缘层形成在所述第二绝缘层上并覆盖所述第二通道层与第三通道层；在对应该第二通道层两侧的位置分别开设有一第二漏极孔和一第二源极孔贯穿所述第三绝缘层；在对应该第三通道层两侧的位置分别开设有一第三漏极孔和一第三源极孔贯穿所述第三绝缘层。
7.如权利要求6所述的阵列基板，其特征在于：所述第一通道层包括一非P掺杂区域、二低浓度P掺杂区域及二高浓度P掺杂区域，其中非P掺杂区域位于中间，二低浓度P掺杂区域分别位于所述非P掺杂区域之两侧、二高浓度P掺杂区域分别位于所述二低浓度P掺杂区域远离所述非P掺杂区域的一侧；或所述第一通道层包括一极低浓度N掺杂区域、二低浓度N掺杂区域及二高浓度N掺杂区域，其中极低浓度N掺杂区域位于中间，二低浓度N掺杂区域分别位于所述极低浓度N掺杂区域之两侧、二高浓度N掺杂区域分别位于所述二低浓度N掺杂区域远离所述极低浓度N掺杂区域的一侧。
8.如权利要求7所述的阵列基板，其特征在于：所述阵列基板在对应一高浓度P掺杂区域或高浓度N掺杂区域的位置开设有一第一源极孔贯穿所述第一绝缘层、第二绝缘层以及第三绝缘层，在对应另一所述高浓度P掺杂区域或高浓度N掺杂区域的位置开设有一第一漏极孔贯穿所述第一绝缘层、第二绝缘层以及第三绝缘层；在对应所述存储电容层位置开设有一存储电极孔贯穿所述第一绝缘层、第二绝缘层以及第三绝缘层，在对应所述第二栅极的位置开设有一第二栅极孔贯穿所述第二绝缘层与第三绝缘层；所述第一源极形成在所述第三绝缘层上，并通过所述第一源极孔与一所述高浓度掺杂区域电性连接；所述第一漏极形成在所述第三绝缘层上，并通过所述第一漏极孔与另一所述高浓度掺杂区域电性连接；所述第二源极形成在所述第三绝缘层上，并通过所述第二源极孔与所述第二通道层电性连接；所述第二漏极形成在所述第三绝缘层上，通过所述存储电极孔与所述存储电容层电性连接；该第二漏极通过所述第二漏极孔与所述第二通道层电性连接；所述第三源极形成在所述第三绝缘层上，并通过所述第三源极孔与所述第三通道层电性连接；所述第三漏极形成在所述第三绝缘层上，通过所述第二栅极孔与所述第二栅极电性连接，并通过所述第三漏极孔与所述第三通道层电性连接。
9.如权利要求8所述的阵列基板，其特征在于：所述阵列基板还包括第四绝缘层、阳极层、像素定义层以及间隔物；所述第四绝缘层形成在所述第三绝缘层上，并覆盖所述第一源极、第一漏极、第二源极、第二漏极、第三源极与第三漏极；所述阵列基板在对应所述第二漏极的位置还开设有一阳极连接孔贯穿所述第四绝缘层；所述阳极层形成在所述第四绝缘层上，并通过所述阳极连接孔与所述第二漏极电性连接；所述像素定义层形成在所述第四绝缘层上，并部分覆盖所述阳极层；所述间隔物形成在所述像素定义层上。
10.如权利要求6所述的阵列基板，其特征在于：所述阵列基板还包括一第四薄膜晶体管，所述第四薄膜晶体管与所述第一薄膜晶体管的结构相同，所述第一通道层的非掺杂区域为极低浓度N掺杂区域、高浓度掺杂区域为高浓度N掺杂区域，低浓度掺杂区域为低浓度N掺杂区域；该第四薄膜晶体管包括第四通道层，该第四通道层包括一非P掺杂区域、二高浓度P掺杂区域以及二低浓度P掺杂区域。
11.一种应用权利要求1-10中任意一项所述阵列基板的显示装置。
12.一种应用权利要求1-10中任意一项所述阵列基板的显示面板。
13.一种阵列基板的制备方法，其包括如下步骤：
提供基板，并在所述基板上形成多晶硅层；
对所述多晶硅层进行第一次掺杂，所述第一次掺杂为轻浓度N型掺杂；
图案化所述多晶硅层以形成第一通道层以及存储电容层，并对所述第一通道层的两侧以及存储电容层进行第二次掺杂，所述第二次掺杂为高浓度P型掺杂或高浓度N型掺杂；
在所述基板上形成覆盖所述第一通道层与存储电容层的第一绝缘层，并在所述第一绝缘层上形成第一栅极、第二栅极以及第三栅极；
对所述第一通道层中暴露在第一栅极两侧的未被所述高浓度掺杂到的区域进行第三次掺杂，所述第三次掺杂为低浓度P掺杂或高浓度N型掺杂；
在所述第一绝缘层上形成覆盖所述第一栅极、第二栅极与第三栅极的第二绝缘层，并在所述第二绝缘层上形成第二通道层与第三通道层，所述第二通道层与所述第三通道层的材质均为金属氧化物半导体；
在所述第二绝缘层上形成第三绝缘层，并在所述阵列基板上开设第一源极孔、第一漏极孔、存储电极孔、第二漏极孔、第二源极孔、第二栅极孔、第三漏极孔以及第三源极孔，所述第二漏极孔和所述第二源极孔分别开设在该第二通道层两侧的位置且均贯穿所述第三绝缘层，所述第三漏极孔和所述第三源极孔分别开设在该第三通道层两侧的位置且均贯穿所述第三绝缘层，所述第二漏极孔与第二源极孔之间的第三绝缘层定义一保护区域，该保护区域覆盖在所述第二通道层上以保护该第二通道层；
在所述第三绝缘层上形成第一源极、第一漏极、第二源极、第二漏极、第三源极与第三漏极，第一源极穿过第一源极孔与第一通道层电连接，第一漏极穿过第一漏极孔与第一通道层电连接，第二漏极穿过存储电极孔与第二漏极孔分别与存储电容层和第二通道层电连接，第二源极穿过第二源极孔与第二通道层电连接，第三漏极穿过第二栅极孔与第三漏极孔分别与第二栅极和第三通道层电连接；
在所述第三绝缘层上形成覆盖所述第一源极、第一漏极、第二源极、第二漏极、第三源极与第三漏极的第四绝缘层。
14.一种阵列基板的制备方法，其包括如下步骤：
提供基板，并在所述基板上形成多晶硅层；
对所述多晶硅层进行第一次掺杂，所述第一次掺杂为轻浓度N型掺杂；
图案化所述多晶硅层以形成第一通道层以及存储电容层，并对所述第一通道层的两侧以及存储电容层进行第二次掺杂，所述第二次掺杂为高浓度P型掺杂或高浓度N型掺杂；
在所述基板上形成覆盖所述第一通道层与存储电容层的第一绝缘层，并在所述第一绝缘层上形成第一栅极以及第二栅极；
对所述第一通道层中暴露在第一栅极两侧的未被所述高浓度掺杂到的区域进行第三次掺杂，所述第三次掺杂为低浓度P掺杂或高浓度N型掺杂；
在所述第一绝缘层上形成覆盖所述第一栅极与第二栅极的第二绝缘层，并在所述第二绝缘层上形成第二通道层，所述第二通道层的材质为金属氧化物半导体；
在所述第二绝缘层上形成第三绝缘层，并在所述阵列基板上开设第一源极孔、第一漏极孔、存储电极孔、第二漏极孔、以及第二源极孔，所述第二漏极孔和所述第二源极孔分别开设在该第二通道层两侧的位置且均贯穿所述第三绝缘层；
在所述第三绝缘层上形成第一源极、第一漏极、第二源极、第二漏极，第一源极穿过第一源极孔与第一通道层电连接，第一漏极穿过第一漏极孔与第一通道层电连接，第二漏极穿过存储电极孔与第二漏极孔分别与存储电容层和第二通道层电连接，第二源极穿过第二源极孔与第二通道层电连接；
在所述第三绝缘层上形成覆盖所述第一源极、第一漏极、第二源极与第二漏极的第四绝缘层。
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