CN110993698B - 薄膜晶体管及其制备方法、阵列基板和显示装置 - Google Patents

薄膜晶体管及其制备方法、阵列基板和显示装置 Download PDF

Info

Publication number
CN110993698B
CN110993698B CN201911312859.5A CN201911312859A CN110993698B CN 110993698 B CN110993698 B CN 110993698B CN 201911312859 A CN201911312859 A CN 201911312859A CN 110993698 B CN110993698 B CN 110993698B
Authority
CN
China
Prior art keywords
layer
source
drain
sub
active layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911312859.5A
Other languages
English (en)
Other versions
CN110993698A (zh
Inventor
陈亮
钱海蛟
高锦成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Hefei BOE Display Lighting Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei BOE Display Lighting Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Hefei BOE Display Lighting Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201911312859.5A priority Critical patent/CN110993698B/zh
Publication of CN110993698A publication Critical patent/CN110993698A/zh
Application granted granted Critical
Publication of CN110993698B publication Critical patent/CN110993698B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66969Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials

Abstract

本发明公开了一种薄膜晶体管及其制备方法、阵列基板和显示装置,该薄膜晶体管包括:衬底基波以及设置在衬底基板上的有源层、源极、漏极和导电缓冲层;其中,所述源极和漏极均与所述有源层间隔设置;所述导电缓冲层包括完全覆盖所述源极的第一子缓冲层和完全覆盖所述漏极的第二子缓冲层,且所述第一子缓冲层和所述第二子缓冲层分别与所述有源层的源极接触区和漏极接触区接触。与现有技术相比,本发明的技术方案通过改变源极、漏极和有源层之间的位置关系,仅使用一层导电缓冲层连通源极、漏极和有源层,并且该导电缓冲层还完全覆盖源极和漏极,既节省了缓冲层,又避免了源极与漏极被氧化的风险,提高了TFT的特性。

Description

薄膜晶体管及其制备方法、阵列基板和显示装置
技术领域
本发明涉及显示技术领域,具体地,涉及一种薄膜晶体管及其制备方法、阵列基板和显示装置。
背景技术
在薄膜晶体管液晶显示器(Thin film transistor-liquid crystal display,简称TFT-LCD)和有源矩阵有机发光二极体(Active-matrix organic light emittingdiode,简称AMOLED)等领域,以铟镓锌氧化物为代表的氧化物半导体材料成为热点。背沟道刻蚀型氧化物薄膜晶体管(Thin-Film Transistor,简称TFT)由于制造工序简单,目前被各大面板制造商广泛研究。铟镓锌氧化物TFT的源漏极配线多采用铜,铜和铟镓锌氧化物之间需要添加金属缓冲层,否则铜会向铟镓锌氧化物中扩散,严重影响TFT的特性。另外,由于铟镓锌氧化物的钝化层通常采用高氧含量的氧化硅作为绝缘层,工艺制程中极易造成铜的氧化,因此在铜和钝化层之间也需要金属缓冲层。即便如此,在TFT沟道位置的源漏极的刻蚀侧壁仍有铜暴露,仍会造成铜的氧化,严重影响TFT特性。
如图1所示,现有的薄膜晶体管包括:栅极1’、栅极绝缘层2’、有源层3’、第一缓冲层4’、源极5’、漏极6’、第二缓冲层7’、钝化层8’以及像素电极9’;在图1中,第一缓冲层4’可以防止源极5’与漏极6’的金属原子向有源层3’的扩散,第二缓冲层7’可以防止源极5’与漏极6’的金属原子向钝化层8’的扩散,但是在TFT沟道位置的源极5’与漏极6’的刻蚀侧壁仍有金属暴露,严重影响了TFT的特性。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一,提出了一种薄膜晶体管,包括:衬底基板以及设置在所述衬底基板上的有源层、源极、漏极和导电缓冲层;其中,所述源极和漏极均与所述有源层间隔设置;所述导电缓冲层包括完全覆盖所述源极的第一子缓冲层和完全覆盖所述漏极的第二子缓冲层,且所述第一子缓冲层和所述第二子缓冲层分别与所述有源层的源极接触区和漏极接触区接触。
优选地,所述第一子缓冲层与所述第二子缓冲层均包括:覆盖部、搭接部和连接在所述覆盖部与所述搭接部之间的连接部;
所述第一子缓冲层的所述覆盖部覆盖所述源极;
所述第一子缓冲层的所述搭接部覆盖所述有源层的源极接触区;
所述第二子缓冲层的所述覆盖部覆盖所述漏极;
所述第二子缓冲层的所述搭接部覆盖所述有源层的漏极接触区。
优选地,所述有源层包括:第一子有源层和位于所述第一子有源层的对侧,且与之间隔设置的第二子有源层和第三子有源层,其中,
所述第一子有源层具有所述源极接触区和所述漏极接触区;所述第一子缓冲层的所述搭接部覆盖所述第一子有源层的所述源极接触区;
所述第二子有源层设置在
所述源极与所述衬底基板之间,且所述第一子缓冲层的所述覆盖部完全覆盖所述源极与所述第二子有源层;
所述第三子有源层设置在所述漏极与所述衬底基板之间,且所述第二子缓冲层的所述覆盖部完全覆盖所述漏极与所述第三子有源层。
一种阵列基板,包括:本申请中所述的薄膜晶体管。
一种显示装置,包括:本申请中所述的阵列基板。
一种薄膜晶体管的制备方法,包括:
提供衬底基板;
在所述衬底基板上形成有源层、源极、漏极和导电缓冲层,所述源极和漏极均与所述有源层间隔设置;
所述导电缓冲层包括:完全覆盖所述源极的第一子缓冲层和完全覆盖所述漏极的第二子缓冲层,且所述第一子缓冲层和所述第二子缓冲层分别与所述有源层的源极接触区和漏极接触区接触。
优选地,所述在所述衬底基板上形成有源层、源极、漏极以及导电缓冲层的步骤,具体包括:
在所述衬底基板上依次形成有源材料薄膜以及源漏材料薄膜;
在所述源漏材料薄膜上形成所述源极和漏极的指定图案层,及在所述有源材料薄膜上形成所述有源层;
在所述衬底基板上形成完全覆盖所述源极和漏极的指定图案层和所述有源层的导电缓冲材料薄膜;
去除所述导电缓冲材料薄膜的与所述有源层的沟道区相对应的部分,以形成所述导电缓冲层;
去除所述源极和漏极的指定图案层的与所述有源层的沟道区对应的部分,以形成所述源极和所述漏极。
优选地,所述在所述源漏材料薄膜上形成所述源极和漏极的指定图案层,及在所述有源材料薄膜上形成所述有源层,具体包括:
采用一次构图工艺同时制作形成所述源极和漏极的指定图案层,及在所述有源材料薄膜上形成所述有源层。
优选地,所述构图工艺包括:
采用湿法刻蚀工艺同时对所述源漏材料薄膜和所述有源材料薄膜进行刻蚀;
所述湿法刻蚀工艺采用的刻蚀液对应所述源漏材料薄膜的刻蚀速率大于对应所述有源材料薄膜的刻蚀速率。
优选地,所述在所述源漏材料薄膜上形成所述源极和漏极的指定图案层,及在所述有源材料薄膜上形成所述有源层,具体包括:
在所述源漏材料薄膜的背离所述衬底基板的一侧形成非耐热光刻胶的第一图案层;
对所述源漏材料薄膜的未被所述第一图案层覆盖的部分进行刻蚀,以形成所述源极和漏极的指定图案层;
对所述非耐热光刻胶的第一图案层进行加热,以形成第二图案层,所述第二图案层完全覆盖所述源极和漏极的指定图案;
对所述有源材料薄膜的未被所述第二图案覆盖的部分进行刻蚀,以形成所述有源层;
剥离所述第二图案层。
优选地,所述在所述源漏材料薄膜上形成所述源极和漏极的指定图案层,及在所述有源材料薄膜上形成所述有源层,具体包括:
在所述源漏材料薄膜的背离所述衬底基板的一侧形成光刻胶的第一图案层;
对所述源漏材料薄膜的未被所述第一图案层覆盖的部分进行刻蚀,以形成所述源极和漏极的过渡图案层;
对所述有源材料薄膜的未被所述第一图案层覆盖的部分进行刻蚀,以获得所述有源层;
对所述源极和漏极的过渡图案层的未被所述第一图案层覆盖的部分进行刻蚀,以形成所述源极和漏极的指定图案层;
剥离所述第一图案层。
本发明具有以下有益效果:
本发明公开了一种薄膜晶体管及其制备方法、阵列基波和显示装置,该薄膜晶体管包括:衬底基板以及设置在衬底基板上的有源层、源极、漏极和导电缓冲层,源极和漏极均与有源层间隔设置,导电缓冲层包括完全覆盖源极的第一子缓冲层和完全覆盖漏极的第二子缓冲层,且第一子缓冲层和第二子缓冲层分别与有源层的源极接触区和漏极接触区接触。与现有技术相比,本发明的技术方案通过改变源极、漏极和有源层之间的位置关系,仅使用一层导电缓冲层连通源极、漏极和有源层,并且该导电缓冲层还完全覆盖源极和漏极,既节省了缓冲层,又避免了源极与漏极被氧化的风险,提高了TFT的特性。
附图说明
图1为现有技术中涉及的一种显示基板的截面示意图;
图2为本发明实施例提供的一种薄膜晶体管的截面示意图;
图3为本发明实施例提供的一种薄膜晶体管的制备方法的流程图;
图4为本发明实施例在衬底基板上形成有源层、源极、漏极以及导电缓冲层的流程图;
图5a~图5d为采用图4所提供的制备方法制备有源层、源极、漏极以及导电缓冲层的中间结构示意图;
图6为本发明实施例提供的一种在源漏材料薄膜上形成源极和漏极的指定图案层,及在有源材料薄膜上形成有源层的流程图;
图7a~图7c为采用图6所提供的制备方法制备源极和漏极的指定图案层、有源层的中间结构示意图;
图8为本发明实施例提供的另一种在源漏材料薄膜上形成源极和漏极的指定图案层,及在有源材料薄膜上形成有源层的流程图;
图9a~图9e为采用图8所提供的制备方法制备源极和漏极的指定图案层、有源层的中间结构示意图;
图10为本发明实施例提供的第三种在源漏材料薄膜上形成源极和漏极的指定图案层,及在有源材料薄膜上形成有源层的流程图;
图11a~图11e为采用图10所提供的制备方法制备源极和漏极的指定图案层、有源层的中间结构示意图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案,下面结合附图对本发明提供的薄膜晶体管及其制备方法、阵列基板和显示装置进行详细描述。
图2为本发明实施例提供的一种薄膜晶体管的截面示意图,如图2所示,该薄膜晶体管包括:衬底基板1以及设置在衬底基板1上的有源层4、源极5、漏极6和导电缓冲层7;其中,源极5和漏极6均与有源层4间隔设置;导电缓冲层7包括完全覆盖源极的第一子缓冲层71和完全覆盖漏极的第二子缓冲层72,且第一子缓冲层71和第二子缓冲层72分别与有源层4的源极接触区4a和漏极接触区4b接触。
本实施例中,仅使用了一层导电缓冲层7,相对于现有技术,减少了一层导电缓冲层,节约了生产成本,提高了经济效益。
本实施例中,有源层4分别与源极5、漏极6只通过第一子缓冲层71和第二子缓冲层72连接,可以避免源极5、漏极6的金属原子向有源层4扩散。
本实施例中,第一子缓冲层71与第二子缓冲层72均包括:覆盖部7a、搭接部7b和连接在覆盖部7a与搭接部7b之间的连接部7c。
第一子缓冲层71的覆盖部7a覆盖源极5,第一子缓冲层71的搭接部7b覆盖有源层4的源极接触区4a。由此,源极5的上表面和侧壁均被第一子缓冲层71的覆盖部7a覆盖,避免了源极5所采用的金属材料的氧化。
第二子缓冲层72的覆盖部7a覆盖漏极6,第二子缓冲层72的搭接部7b覆盖有源层4的漏极接触区4b。由此,漏极6的上表面和侧壁均被第二子缓冲层72的覆盖部7a覆盖,避免了漏极6所采用的金属材料的氧化。
需要说明的是,图2中,有源层4被第一子缓冲层71的搭接部7b覆盖的部分为有源层4的源极接触区4a,而有源层4被第二子缓冲层72的搭接部7b覆盖的部分为有源层4的漏极接触区4b,有源层4既不被第一子缓冲层71覆盖也不被第二子缓冲层72覆盖的部分则对应有源层4的沟道区。
本实施例中,有源层4包括:第一有源层41和位于第一子有源层41的对侧,且与之间隔设置的第二有源层42和第三子有源层43。
其中,第一子有源层41具有源极接触区4a和漏极接触区4b,第一子缓冲层71的搭接部7b覆盖第一子有源层41的源极接触区4a。
第二子有源层42设置在源极5与衬底基板1之间,且第一子缓冲层71的覆盖部7a完全覆盖源极5与第二子有源层42。参见图2所示,在衬底基板1上还设置有栅极3以及栅极绝缘层4,栅极绝缘层4位于栅极3的背离衬底基板1的一侧,第二子有源层42设置在源极5与栅极绝缘层4之间。
第三子有源层43设置在漏极6与衬底基板1之间,且第二子缓冲层72的覆盖部7a完全覆盖漏极6与第三子有源层43。参见图2所示,在衬底基板1上还设置有栅极3以及栅极绝缘层4,第三子有源层43设置在漏极6与栅极绝缘层4之间。
在图2中,薄膜晶体管还包括:设置在导电缓冲层7的背离衬底基板1的一侧的钝化层8。在钝化层8上设置有通往第二子缓冲层72的过孔81,在过孔81中设置有像素电极9,像素电极9电极所采用的材料的可以是氧化铟锡。制备像素电极9时,可以通过在过孔81中沉积氧化铟锡的氧化物半导体,并通过曝光、刻蚀工艺得到像素电极9。
需要说明的是,本发明的另一个实施例中,有源层包括:第一子有源层。第一子有源层具有源极接触区和漏极接触区;第一子缓冲层的搭接部覆盖第一子有源层的源极接触区,第二子缓冲层的搭接部覆盖第一子有源层的漏极接触区;第一子缓冲层的覆盖部完全覆盖源极,第二子缓冲层的覆盖部完全覆盖漏极。
本发明提供的薄膜晶体管,包括:衬底基板以及设置在衬底基板上的有源层、源极、漏极和导电缓冲层,源极和漏极均与有源层间隔设置,导电缓冲层包括完全覆盖源极的第一子缓冲层和完全覆盖漏极的第二子缓冲层,且第一子缓冲层和第二子缓冲层分别与有源层的源极接触区和漏极接触区接触。与现有技术相比,本发明的技术方案通过改变源极、漏极和有源层之间的位置关系,仅使用一层导电缓冲层连通源极、漏极和有源层,并且该导电缓冲层还完全覆盖源极和漏极,既节省了缓冲层,又避免了源极与漏极被氧化的风险,提高了TFT的特性。
本公开实施例还提供了一种阵列基板,包括:薄膜晶体管,其中该薄膜晶体管采用前述实施例所提供的薄膜晶体管,对于该薄膜晶体管的描述可参见前述内容,此处不再赘述。
本公开实施例还提供了一种显示装置,包括上述实施例中的阵列基板。
本公开中的显示装置可以为:液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
如图3所示,为本发明实施例提供的一种薄膜晶体管的制备方法的流程图,该制备方法用于制备图2所示实施例中的薄膜晶体管,该制备方法包括:
步骤S11:提供衬底基板。
步骤S12:在衬底基板上形成有源层、源极、漏极和导电缓冲层,源极和漏极均与有源层间隔设置;导电缓冲层包括:完全覆盖源极的第一子缓冲层和完全覆盖漏极的第二子缓冲层,且第一子缓冲层和第二子缓冲层分别与有源层的源极接触区和漏极接触区接触。
需要说明的是,在进行完步骤S12之后,还可以制作如图2中所示的钝化层8以及像素电极9。而制作钝化层以及像素电极的方式本领域的常规的制作方式。
图4为本发明实施例中在衬底基板上形成有源层、源极、漏极以及导电缓冲层的流程图,图5a~图5d为采用图4所提供的制备方法制备有源层、源极、漏极以及导电缓冲层的中间结构示意图,如图4至图5d所示,该制备方法用于制备图2所示实施例中的有源层、源极、漏极以及导电缓冲层,该制备方法包括:
步骤S120:在衬底基板上依次形成有源材料薄膜以及源漏材料薄膜。
需要说明的是,参见5a所示,为了制作薄膜晶体管,在步骤S120中还可以首先在衬底基板1上通过沉积工艺在衬底基板1上沉积栅材料薄膜,再通过一次构图工艺,形成栅极2的图形,进一步,在栅极2的背离衬底基板1的一侧依次沉积栅极绝缘层3、有源材料薄膜10以及源漏材料薄膜11。需要说明的是,形成薄膜的方式通常有沉积、涂敷、溅射等多种方式;可以不仅仅上述的沉积的方式。
步骤S121:在源漏材料薄膜上形成源极和漏极的指定图案层,及在有源材料薄膜上形成有源层。
参见图5b所示,在步骤S121中,可以利用现有的构图工艺或者刻蚀工艺对有源材料薄膜10以及源漏材料薄膜11进行处理,得到有源层4以及源极和漏极的指定图案层12。
步骤S122:在衬底基板上形成完全覆盖源极和漏极的指定图案层和有源层的导电缓冲材料薄膜。
参见图5c所示,在步骤S122中,通过沉积工艺在源极和漏极的指定图案层12的背离衬底基板1的一侧沉积导电缓冲材料薄膜13。导电材料缓冲薄膜13完全覆盖源极和漏极的指定图案层12。
步骤S123:去除源极和漏极的指定图案层的与有源层的沟道区对应的部分,以形成源极和漏极。
参见图5d所示,在步骤S123中,可以通过光刻蚀工艺以及湿法刻蚀工艺,形成源极5和漏极6。需要说明的是,图2中,有源层4被第一子缓冲层71的搭接部7b覆盖的部分为有源层4的源极接触区4a,而有源层4被第二子缓冲层72的搭接部7b覆盖的部分为有源层4的漏极接触区4b,有源层4既不被第一子缓冲层71覆盖也不被第二子缓冲层72覆盖的部分则对应有源层4的沟道区。
本发明中,实现制备源极和漏极的指定图案层以及有源层的方式可以有多种,图6、图8以及图10分别记录了不同的制备源极和漏极的指定图案层以及有源层的多种方式。
图6为本发明实施例提供的一种在源漏材料薄膜上形成源极和漏极的指定图案层,及在有源材料薄膜上形成有源层的流程图,图7a~图7c为采用图6所提供的制备方法制备源极和漏极的指定图案层、有源层的中间结构示意图,如图6至图7c所示,该制备方法用于制备图4所示实施例中的源极和漏极的指定图案层、有源层,该制备方法包括:
步骤S210:在源漏材料薄膜背离衬底基板的一侧形成光刻胶图案层。
参见图7a所示,在步骤S210中,在源漏材料薄膜11的背离衬底基板1的一侧涂覆光刻胶薄膜,通过曝光、显影等工艺可以得到光刻胶图案层14。
步骤S211:采用湿法刻蚀工艺同时对源漏材料薄膜和有源材料薄膜未被光刻胶图案层覆盖的部分进行刻蚀。
湿法刻蚀工艺采用的刻蚀液对应源漏材料薄膜的刻蚀速率大于对应有源材料薄膜的刻蚀速率。本实施例中,刻蚀液对应源漏材料薄膜的刻蚀速率大于对应有源材料薄膜的刻蚀速率可以保证有源层相对于源极或漏极的宽度比较大,从而使源极或漏极相对有源层内所,保证了导电缓冲层与有源层的接触面积,使导电缓冲层7完全覆盖了有源层4的源极接触区4a,导电缓冲层7也完全覆盖有源层4的漏极接触区4b。
参见图7b所示,在步骤S211中,通过一次刻蚀可以同时刻蚀源漏材料薄膜11和有源材料薄膜10。例如,当源漏材料薄膜11所采用的材料为铜时,而有源材料薄膜10所采用的材料为铟镓锌氧化物时,本实施例中的湿法刻蚀工艺采用的刻蚀液可以是掺入酸的双氧水刻蚀液,其中,双氧水用于刻蚀铜,酸用于刻蚀铟镓锌氧化物,并且双氧水对铜的刻蚀速率大于酸对铟镓锌氧化物的刻蚀速率,从而可以形成如图7b所示的图形。
步骤S212:剥离剩余的光刻胶图案层,得到源极和漏极的指定图案层、有源层。
参见图7c所示,在步骤S212中,剥离剩余的光刻胶图案层14后,得到了与图5b相同的图形。本实施例中,剥离光刻胶图案层14的方式可以是常规的光刻胶层剥离方式。
图6所示的实施例中,采用一次构图工艺同时制作形成源极和漏极的指定图案,及在有源材料薄膜上形成有源层,而构图工艺通常包括光刻胶涂敷、曝光、显影、刻蚀、光刻胶剥离等工艺,图6至图7c所示实施例,工艺简单,实现容易。
图8为本发明实施例提供的另一种在源漏材料薄膜上形成源极和漏极的指定图案层,及在有源材料薄膜上形成有源层的流程图,图9a~图9e为采用图8所提供的制备方法制备源极和漏极的指定图案层、有源层的中间结构示意图,如图8至图9e所示,该制备方法用于制备图4所示实施例中的源极和漏极的指定图案层、有源层,该制备方法包括:
步骤S310:在源漏材料薄膜的背离衬底基板的一侧形成非耐热光刻胶的第一图案层。
参见图9a所示,在步骤S310中,在源漏材料薄膜11的背离衬底基板1的一侧涂覆非耐热光刻胶薄膜,通过曝光、显影等工艺可以得到非耐热光刻胶的第一图案层15。在加热平台上对非耐热光刻胶热熔和加热,可使之热熔成型。
步骤S311:对源漏材料薄膜的未被第一图案层覆盖的部分进行刻蚀,以形成源极和漏极的指定图案层。
参见图9b所示,在步骤S311中,对源漏材料薄膜11的未被第一图案层15覆盖的部分进行刻蚀,得到源极和漏极的指定图案层12。具体地,由于源漏材料薄膜一般采用的材料为金属材料,可以采用湿法刻蚀工艺对源漏材料薄膜11的未被第一图案层15覆盖的部分进行刻蚀。
步骤S312:对非耐热光刻胶的第一图案层进行加热,以形成第二图案层,第二图案层完全覆盖源极和漏极的指定图案。
参见图9c所示,在步骤S312中,非耐热光刻胶的第一图案层15在受热后,形成完全覆盖源极和漏极的指定图案12的第二图案层16。在图9c中,第二图案层16具有三部分,而源极和漏极的指定图案12也具有三部分,第二图案层16的三部分分别覆盖源极和漏极的指定图案12的三部分。
步骤S313:对有源材料薄膜的未被第二图案覆盖的部分进行刻蚀,以形成有源层。
参见图9d所示,在步骤S313中,对有源材料薄膜10未被第二图案16覆盖的部分进行刻蚀,形成了有源层4。有源材料薄膜10所采用的材料可以是铟镓锌氧化物,进一步,可以采用湿法刻蚀工艺对有源材料薄膜10进行刻蚀。采用湿法刻蚀可以无刻蚀剩余物,从而保证了刻蚀后有源层4的整洁度。
步骤S314:剥离第二图案层。
参见图9e所示,在步骤S314中,剥离第二图案层16后,得到了与图5b、7c相同的图形。本实施例中,剥离第二图案层16的方式可以是常规的光刻胶层剥离方式。
图8所示的实施例中,在制备源极和漏极的指定图案层,及有源层的制备方法中,可以采用非耐热光刻胶在加热后完全覆盖源极和漏极的指定图案,对源极和漏极的指定图案进行保护,保证了源极和漏极的制备的可靠性。
图10为本发明实施例提供的第三种在源漏材料薄膜上形成源极和漏极的指定图案层,及在有源材料薄膜上形成有源层的流程图,图11a~图11e为采用图10所提供的制备方法制备源极和漏极的指定图案层、有源层的中间结构示意图,如图10至图11e所示,该制备方法用于制备图4所示实施例中的源极和漏极的指定图案层、有源层,该制备方法包括:
步骤S410:在源漏材料薄膜的背离衬底基板的一侧形成光刻胶的第一图案层。
参见图11a所示,在步骤S410中,在源漏材料薄膜11的背离衬底基板1的一侧涂覆非耐热光刻胶薄膜,通过曝光、显影等工艺可以得到光刻胶的第一图案层17。
步骤S411:对源漏材料薄膜的未被第一图案层覆盖的部分进行刻蚀,以形成源极和漏极的过渡图案层。
参见图11b所示,在步骤S411中,对源漏材料薄膜11的未被第一图案层17覆盖的部分进行刻蚀,得到源极和漏极的过渡图案层18。具体地,由于源漏材料薄膜一般采用的材料为金属材料,可以采用湿法刻蚀工艺对源漏材料薄膜11的未被第一图案层17覆盖的部分进行刻蚀。
步骤S412:对有源材料薄膜的未被第一图案层覆盖的部分进行刻蚀,以获得有源层。
参见图9c所示,在步骤S412中,对有源材料薄膜10未被第一图案17覆盖的部分进行刻蚀,形成了有源层4。有源材料薄膜10所采用的材料可以是铟镓锌氧化物,进一步,可以采用湿法刻蚀工艺对有源材料薄膜10进行刻蚀。采用湿法刻蚀可以无刻蚀剩余物,从而保证了刻蚀后有源层4的整洁度。
步骤S413:对源极和漏极的过渡图案层的未被第一图案层覆盖的部分进行刻蚀,以形成源极和漏极的指定图案层。
参见图9d所示,在步骤S413中,对源极和漏极的过渡图案层18的未被第一图案层17覆盖的部分进行刻蚀,得到形成源极和漏极的指定图案层12。具体地,由于源漏材料薄膜一般采用的材料为金属材料,可以采用湿法刻蚀工艺对源极和漏极的过渡图案层18的未被第一图案层17覆盖的部分进行刻蚀。
步骤S414:剥离第一图案层。
参见图11e所示,在步骤S414中,剥离第一图案层17后,得到了与图5b、7c、9e相同的图形。本实施例中,剥离第一图案层17的方式可以是常规的光刻胶层剥离方式。
图10所示的实施例中,在制备源极和漏极的指定图案层,及有源层的制备方法中,可以采用对源漏材料薄膜进行两次刻蚀得到源极和漏极的指定图案,并且该两次刻蚀中间隔有对有源材料薄膜的刻蚀,从而在一次制光刻胶膜的基础上,形成有源层,制备源极和漏极的指定图案,保证了有源层制备的可靠性。
可以理解的是,以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式,然而本发明并不局限于此。对于本领域内的普通技术人员而言,在不脱离本发明的精神和实质的情况下,可以做出各种变型和改进,这些变型和改进也视为本发明的保护范围。

Claims (9)

1.一种薄膜晶体管,其特征在于,包括:衬底基板以及设置在所述衬底基板上的有源层、源极、漏极和导电缓冲层;其中,所述源极和漏极均与所述有源层间隔设置;所述导电缓冲层包括完全覆盖所述源极的第一子缓冲层和完全覆盖所述漏极的第二子缓冲层,且所述第一子缓冲层和所述第二子缓冲层分别与所述有源层的源极接触区和漏极接触区接触;
所述第一子缓冲层与所述第二子缓冲层均包括:覆盖部、搭接部和连接在所述覆盖部与所述搭接部之间的连接部;
所述第一子缓冲层的所述覆盖部覆盖所述源极;
所述第一子缓冲层的所述搭接部覆盖所述有源层的源极接触区;
所述第二子缓冲层的所述覆盖部覆盖所述漏极;
所述第二子缓冲层的所述搭接部覆盖所述有源层的漏极接触区;
所述有源层包括:第一子有源层和位于所述第一子有源层的对侧,且与之间隔设置的第二子有源层和第三子有源层,其中,
所述第一子有源层具有所述源极接触区和所述漏极接触区;所述第一子缓冲层的所述搭接部覆盖所述第一子有源层的所述源极接触区;
所述第二子有源层设置在所述源极与所述衬底基板之间,且所述第一子缓冲层的所述覆盖部完全覆盖所述源极与所述第二子有源层;
所述第三子有源层设置在所述漏极与所述衬底基板之间,且所述第二子缓冲层的所述覆盖部完全覆盖所述漏极与所述第三子有源层。
2.一种阵列基板,其特征在于,包括:如权利要求1所述的薄膜晶体管。
3.一种显示装置,其特征在于,包括:如上述权利要求2中所述的阵列基板。
4.一种如权利要求1所述的薄膜晶体管的制备方法,其特征在于,包括:
提供衬底基板;
在所述衬底基板上形成有源层、源极、漏极和导电缓冲层,所述源极和漏极均与所述有源层间隔设置;
所述导电缓冲层包括:完全覆盖所述源极的第一子缓冲层和完全覆盖所述漏极的第二子缓冲层,且所述第一子缓冲层和所述第二子缓冲层分别与所述有源层的源极接触区和漏极接触区接触。
5.根据权利要求4所述的薄膜晶体管的制备方法,其特征在于,所述在所述衬底基板上形成有源层、源极、漏极以及导电缓冲层的步骤,具体包括:
在所述衬底基板上依次形成有源材料薄膜以及源漏材料薄膜;
在所述源漏材料薄膜上形成所述源极和漏极的指定图案层,及在所述有源材料薄膜上形成所述有源层;
在所述衬底基板上形成完全覆盖所述源极和漏极的指定图案层和所述有源层的导电缓冲材料薄膜;
去除所述导电缓冲材料薄膜的与所述有源层的沟道区相对应的部分,以形成所述导电缓冲层;
去除所述源极和漏极的指定图案层的与所述有源层的沟道区对应的部分,以形成所述源极和所述漏极。
6.根据权利要求5所述的薄膜晶体管的制备方法,其特征在于,所述在所述源漏材料薄膜上形成所述源极和漏极的指定图案层,及在所述有源材料薄膜上形成所述有源层,具体包括:
采用一次构图工艺同时制作形成所述源极和漏极的指定图案层,及在所述有源材料薄膜上形成所述有源层。
7.根据权利要求6所述的薄膜晶体管的制备方法,其特征在于,所述构图工艺包括:
采用湿法刻蚀工艺同时对所述源漏材料薄膜和所述有源材料薄膜进行刻蚀;
所述湿法刻蚀工艺采用的刻蚀液对应所述源漏材料薄膜的刻蚀速率大于对应所述有源材料薄膜的刻蚀速率。
8.根据权利要求5所述的薄膜晶体管的制备方法,其特征在于,所述在所述源漏材料薄膜上形成所述源极和漏极的指定图案层,及在所述有源材料薄膜上形成所述有源层,具体包括:
在所述源漏材料薄膜的背离所述衬底基板的一侧形成非耐热光刻胶的第一图案层;
对所述源漏材料薄膜的未被所述第一图案层覆盖的部分进行刻蚀,以形成所述源极和漏极的指定图案层;
对所述非耐热光刻胶的第一图案层进行加热,以形成第二图案层,所述第二图案层完全覆盖所述源极和漏极的指定图案;
对所述有源材料薄膜的未被所述第二图案覆盖的部分进行刻蚀,以形成所述有源层;
剥离所述第二图案层。
9.根据权利要求5所述的薄膜晶体管的制备方法,其特征在于,所述在所述源漏材料薄膜上形成所述源极和漏极的指定图案层,及在所述有源材料薄膜上形成所述有源层,具体包括:
在所述源漏材料薄膜的背离所述衬底基板的一侧形成光刻胶的第一图案层;
对所述源漏材料薄膜的未被所述第一图案层覆盖的部分进行刻蚀,以形成所述源极和漏极的过渡图案层;
对所述有源材料薄膜的未被所述第一图案层覆盖的部分进行刻蚀,以获得所述有源层;
对所述源极和漏极的过渡图案层的未被所述第一图案层覆盖的部分进行刻蚀,以形成所述源极和漏极的指定图案层;
剥离所述第一图案层。
CN201911312859.5A 2019-12-18 2019-12-18 薄膜晶体管及其制备方法、阵列基板和显示装置 Active CN110993698B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911312859.5A CN110993698B (zh) 2019-12-18 2019-12-18 薄膜晶体管及其制备方法、阵列基板和显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911312859.5A CN110993698B (zh) 2019-12-18 2019-12-18 薄膜晶体管及其制备方法、阵列基板和显示装置

Publications (2)

Publication Number Publication Date
CN110993698A CN110993698A (zh) 2020-04-10
CN110993698B true CN110993698B (zh) 2022-11-29

Family

ID=70095903

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911312859.5A Active CN110993698B (zh) 2019-12-18 2019-12-18 薄膜晶体管及其制备方法、阵列基板和显示装置

Country Status (1)

Country Link
CN (1) CN110993698B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103633147A (zh) * 2013-09-13 2014-03-12 友达光电股份有限公司 薄膜晶体管及其制造方法
CN105321825A (zh) * 2015-11-18 2016-02-10 武汉华星光电技术有限公司 低温多晶硅薄膜晶体管及其制作方法
CN106558538A (zh) * 2015-09-18 2017-04-05 鸿富锦精密工业(深圳)有限公司 阵列基板、显示装置及阵列基板的制备方法
CN106876281A (zh) * 2017-04-27 2017-06-20 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103633147A (zh) * 2013-09-13 2014-03-12 友达光电股份有限公司 薄膜晶体管及其制造方法
CN106558538A (zh) * 2015-09-18 2017-04-05 鸿富锦精密工业(深圳)有限公司 阵列基板、显示装置及阵列基板的制备方法
CN105321825A (zh) * 2015-11-18 2016-02-10 武汉华星光电技术有限公司 低温多晶硅薄膜晶体管及其制作方法
CN106876281A (zh) * 2017-04-27 2017-06-20 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板

Also Published As

Publication number Publication date
CN110993698A (zh) 2020-04-10

Similar Documents

Publication Publication Date Title
CN107452808B (zh) 薄膜晶体管及其制备方法、阵列基板和显示装置
CN102655155B (zh) 阵列基板及其制造方法和显示装置
CN109326614B (zh) 显示基板及其制造方法、显示装置
US9812472B2 (en) Preparation method of oxide thin-film transistor
US11961850B2 (en) Display substrate, manufacturing method thereof, and display device
JP6521534B2 (ja) 薄膜トランジスタとその作製方法、アレイ基板及び表示装置
JPH04505833A (ja) 基準構造の地形の伝搬地形による装置の自己アライメント
US20180151591A1 (en) Array substrate, manufacturing method thereof, display panel and display device
US20160351726A1 (en) Thin film transistor, array substrate, their manufacturing methods, and display device
US20170110587A1 (en) Array substrate and manufacturing method thereof, display panel, display device
US9905592B2 (en) Method for manufacturing TFT, array substrate and display device
CN107300996B (zh) 一种阵列基板及其制备方法、显示装置
CN107195635B (zh) 薄膜晶体管阵列基板及其制备方法
CN103094287B (zh) 阵列基板及其制备方法、显示装置
US6500702B2 (en) Method for manufacturing thin film transistor liquid crystal display
US8093113B2 (en) Array substrate for LCD and method of fabrication thereof
US10879278B2 (en) Display substrate, manufacturing method therefor, and display device
WO2016026207A1 (zh) 阵列基板及其制作方法和显示装置
US11094789B2 (en) Thin film transistor and method for manufacturing the same, array substrate, and display device
CN110993698B (zh) 薄膜晶体管及其制备方法、阵列基板和显示装置
CN105448936A (zh) 一种阵列基板及其制作方法、显示装置
US20180190795A1 (en) Array Substrate, Manufacturing Method Thereof, and Display Device
US10126610B2 (en) Array substrate, manufacturing method thereof and display device
US10297449B2 (en) Method for manufacturing thin film transistor, method for manufacturing array substrate, array substrate and display device
CN214797374U (zh) 一种平坦化绝缘层

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant