KR100351777B1 - 반도체장치 - Google Patents

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KR100351777B1
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insulating film
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silicon nitride
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순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

낮은 유전상수를 갖는 수지재료는 층간 절연막으로서 사용되고, 그의 하부면은 전체 면에 걸쳐서 실리콘 산화물막과 접촉된다. 그 때문에, 표면은 평탄해질 수 있고, 박막 트랜지스터와 픽셀 전극 사이에서 생성되는 용량(capacity)이 감소될 수 있다. 또한, 그것은 불순물 이온들과 수분이 수지 재료의 하부면에 침투하여 반도체 장치 전체의 신뢰성을 저하시키는 문제를 회피할 수 있게 한다.

Description

반도체 장치
발명의 배경
발명의 분야
본 발명은 액티브 매트릭스형(active matrix type) 액정 디스플레이 및 전계 발광형(EL type) 디스플레이 유닛으로 대표되는 플랫(flat) 패널 디스플레이에 사용될 수 있는 반도체 장치의 구성에 관한 것으로, 특히, 박막 트랜지스터로 대표되는 반도체 장치의 층간 절연막의 구성에 관한 것이다.
지금까지, 액티브 매트릭스형 액정 디스플레이는 전형적인 플랫 패널 디스플레이로서 공지되어 있다. 그것은 스위칭 박막 트랜지스터가 매트릭스 형태로 배치된 다수의 픽셀들 각각에 제공되고, 각 픽셀 전극에 입/출력되는 전하는 이 박막 트랜지스터에 의해서 제어되는 구성을 갖는다.
이와 같은 구성에서, 반도체 장치의 큰 적(great enemy)인 가동 이온들(예를 들면, 나트륨 이온), 수분, 불순물이 침투하는 것을 방지하기 위해 절연막으로 반도체 장치를 덮을 필요가 있다. 또한, 픽셀 전극, 배선들 및 박막 트랜지스터 사이에서 생성된 용량(capacity)이 감소될 수 있도록 구성되어야 한다.
또한, 낮은 생산비용과 우수한 생산성을 갖는 것이 필요하다. 그러나, 층간 절연막으로서 통상 이용되는 실리콘 산화물막 또는 실리콘 질화물막으로는 그들 요건들이 만족될 수 없는 것이 현 상황이다.
발명의 개요
따라서, 본 명세서에 개시된 본 발명의 목적은 상술한 층간 절연막에 필요한 새로운 구성을 제공하는 것이다. 즉, 본 발명의 목적은 수분과 불순물들이 침투하는 것을 방지할 수 있고, 박막 트랜지스터, 픽셀 전극 및 배선들 사이에서 생성된 용량을 억제할 수 있고, 비용이 낮고 높은 생산성을 갖는 층간 절연막을 갖는 반도체 장치의 구성을 제공하는 것이다.
도 1A 내지 도 1D는 액티브 매트릭스 회로의 픽셀부를 제조하는 단계들을 도시하는 도면.
도 2A및 도 2B는 액티브 매트릭스 회로의 픽셀부를 제조하는 단계들을 도시하는 도면.
도 3A 및 도 3B는 액티브 매트릭스 회로의 픽셀부를 제조하는 단계를 도시하는 도면.
도 4는 액티브 매트릭스 회로의 픽셀부를 제조하는 단계를 도시하는 도면.
도 5A 내지 도 5F는 상보형 트랜지스터로서 구성된 박막 트랜지스터를 제조하는 단계들을 도시하는 도면.
도 6A 내지 도 6E는 박막 트랜지스터를 제조하는 단계들을 도시하는 도면.
※ 도면의 주요 부분에 대한 부호의 설명 ※
101 : 글라스 기판 102, 104, 112 : 실리콘 산화물막
103 : 박막트랜지스터 활성층 105 : 게이트 전극
106, 107 : 양극 산화물막 108, 111 : 불순물 이온 영역
110 : 오프셋 게이트 영역 112, 116 : 층간 절연막
113 : 소스 전극 114 : 실리콘 질화물막
117 : 블랙 매트릭스
본 명세서에 개시된 본 발명의 하나에 따르면, 반도체 장치는 반도체 소자의 상부에 배치된 수지재료로 이루어진 층간 절연막과; 하층(underlying layer)의 전체 표면 상에(on) 형성된 실리콘 산화물막 또는 실리콘 질화물막을 포함하며, 층간 절연막은 하층 상에 형성된다.
본 발명의 또 다른 구성에 따르면, 반도체 장치는 반도체 소자의 상부에 배치된 수지 재료로 이루어진 층간 절연막과; 하층의 전체 표면 상에(on) 형성된 실리콘 산화물과 실리콘 질화물의 적출된 막을 포함하며, 층간 절연막은 하층 상에 (on) 형성된다.
상술한 구성에서, 실리콘 산화물막 또는 실리콘 질화물막은 어느 하나가 적출의 순서에 맨 처음 놓여질 수 있다. 그러나, 반도체 소자가 덮여질 때, 그의 접착성과 우수한 계면 특성으로 인해 실리콘 질화물막을 더 하층으로서 형성하는 것이 바람직하다.
본 발명의 또 다른 구성에 따르면, 반도체 장치는 반도체 소자의 상부에 배치된 수지 재료로 이루어진 충간 절연막과; 하층의 전체 표면 상에(on) 형성된 실리콘 산화질화물 막을 포함하며, 층간 절연막은 하층 상에(on) 형성된다.
본 발명의 또 다른 구성에 따르면, 반도체 장치는 반도체 소자의 상부에 배치된 수지 재료로 이루어진 층간 절연막과; 반도체 소자와 층간 절연막 사이에 형성된 실리콘 산화물막 또는 실리콘 질화물막을 포함한다.
본 발명의 또 다른 구성에 따르면, 반도체 장치는 반도체 소자의 상부에 배치된 수지 재료로 이루어진 층간 절연막자, 반도체 소자와 층간 절연막 사이에 형성된 실리콘 산화질화물 막을 포함한다.
본 발명의 또 다른 구성에 따르면, 반도체 장치는 반도체 소자의 상부에 배치된 수지 재료로 이루어진 층간 절연막과; 반도체 소자와 층간 절연막 사이에 형성된 실리콘 산화물막과 실리콘 질화물막의 적층된 막을 포함한다,
픽셀 전극, 배선들 및 박막 트랜지스터 사이에 생성된 용량은, 박막 트랜지스터의 상부를 덮는 층간 절연막으로서 수지 막과 실리콘 질화물의 적층된 막을 사용함으로써 감소될 수 있다.
또한, 수지 재료의 표면을 평탄하게 할 수 있기 때문에, 배선들 레벨간 차이에 걸쳐있는 부분(section)이 형성되지 않음으로써, 배선들의 저항의 국소적인 변화 및 배선들의 단선을 방지할 수 있다.
또한, 수지 막이 박막 트랜지스터와 직접 접촉하지 않도록, 수지막과 박막트랜지스터 사이에 실리콘 질화물막을 제공함으로써 수지 막 내의 수분이 박막 트랜지스터의 동작에 악영향을 미치는 것을 억제할 수 있다.
본 발명의 위의 목적과 다른 관련된 목적들 및 특징들은 첨부된 청구항들에 지적된 본 발명의 신규성과 첨부된 도면에 나타난 명세서의 다음의 설명을 읽음으로써 분명해 질 것이다.
바람직한 실시예들의 설명
[제 1 실시예]
도 1 및 도 2는 본 실시예에 따른 액티브 매트릭스형 액정 디스플레이의 픽셀부를 제조하는 단계들을 도시한다,
우선, 실리콘 산화물막(102)이 도 1A에 도시된 바와 같은 플라즈마 CVD에 의해 글라스(glass) 기판(101) 상에 3000Å의 두께로 하층(underlying layer)으로서 형성된다. 이 하층은 글라스 기판으로부터 나중에 형성된 반도체층에 불순물이 확산하는 것을 억제하는 기능을 갖는다. 또한, 그것은 글라스 기판과 나중에 형성된 반도체층 사이에서 작용하는 응력을 완화하는 기능을 갖는다.
그것은 또한 하층에서 실리콘 산화질화물막을 사용하는데 유용하다. 실리콘 산화질화물 막은 밀도가 높고(dense), 글라스 기판과의 높은 접착성을 갖기 때문에, 하층으로서 기능이 높다.
실리콘 산화질화물 막은 플라즈마 CVD에 의해 실란(silane), 산소 및 N2O의 혼합가스를 사용하여 형성될 수 있다. 그것은 플라즈마 CVD에 의해서 TEOS 가스와N2O의 혼합가스를 사용하여 얻어질 수 있다.
다음에, 도시하지 않은 비결정(amorphous) 실리콘 막이 형성된다. 그것은, 다음에 박막 트랜지스터의 활성층을 구성하는 박막 반도체의 출발 막이 된다. 여기서, 도시하지 않은 비결정 실리콘막은 저압 열 CVD를 사용하여 500Å의 두께로 형성된다. 플라즈마 CVD는 비결정 실리콘막을 형성하는 방법으로서 사용될 수 있다는 것에 주의한다.
그 후, 이 비결정 실리콘막은 가열처리, 레이저광의 조사(照射), 또는 가열처리와 레이저광 조사의 조합에 의해서 결정화된다. 따라서, 도시되지 않은 결정질 실리콘막이 얻어진다.
그 후, 이 도시되지 않은 결정질 실러콘막은 박막 트랜지스터의 활성층(103)을 얻기 위해서 패터닝된다(도 1A).
다음에, 도 1A에 도시된 바와 같이 활성층(103)을 덮고 게이트 절연막으로서 기능하는 실리콘 산화물막(104)은, 플라즈마 CVD에 의해서 1000Å의 두께로 형성된다. 따라서, 도 1A에 나타낸 상태가 얻어진다.
게이트 절연막으로서 기능하는 절연막으로서 실리콘 산화질화물 막을 사용하는 것이 바람직하다.
다음에, 스칸듐을 0.1중량% 함유하는 도시하지 않은 알루미늄막은 스퍼터링(sputtering)에 의해서 4000Å의 두께로 형성된다. 이 알루미늄막은 나중에 게이트 전극을 구성한다.
알루미늄막을 형성한 후에, 그 표면에 도시하지 않은 밀도가 높은 양극(anodic) 산화물막이 100Å의 두께로 형성된다. 이 양극처리(anodization)는, 3%의 주석산(酒石酸)을 함유하는 에틸렌글리콜(ethylene glycol) 용액이 암모니아수에 의해 중화되는 전해질(electrolyte)을 사용하고, 전해질 중에서 알루미늄막을 양극으로서 설정함으로써 수행된다.
이 양극처리에서, 형성되는 양극 산화물막의 두께는 도달 전압에 의해서 제어될 수 있다.
또한, 도시하지 않은 레지스트 마스크(resist mask)는 게이트 전극(105)을 형성하기 위해 패터닝을 수행하도록 배치된다.
게이트 전극(105)을 형성한 후, 양극처리는 도시하지 않은 레지스트 마스크를 남겨놓은 상태에서 다시 수행한다. 이 양극처리는 3%의 수산 수용액(aqueous oxalate)을 전해질로서 사용하여 수행한다.
이 양극처리에서, 도시하지 않은 레지스트 마스크가 남아있기 때문에, 게이트 전극(105)의 측면만이 선택적으로 양극처리된다. 다공성(Porous) 구조를 갖는 양극 산화물막이 이 단계에서 얻어질 수 있다.
따라서, 다공성 특성을 갖는 양극 산화물막(106)이 게이트 전극(105)의 측면상에 형성된다.
이 다공성 양극 산화물막은 약 수 미크론의 두께로 성장될 수 있다. 이 성장거리는 양극처리 시간에 의해서 제어될 수 있다. 여기서, 양극 산화물막(106)은 3000Å 두께로 형성된다.
다음에, 양극처리는 3%의 주석산을 함유하는 에틸렌글리콜 용액이 암모니아수에 의해 중화되는 전해질을 사용하여 다시 수행한다. 이 양극처리 단계에서 다공성 양극 산화물막(106)의 내부로 전해질이 침투하기 때문에, 밀도가 높은 양극 산화물막(107)이 게이트 전극(105) 주위에 형성된다.
밀도가 높은 양극 산화물막(107)의 두께는 500Å이다. 밀도가 높은 양극 산화물막(107)의 주요 역할은 다음 단계들에서 힐록(hillock) 또는 휘스커(whisker)가 성장하지 않도록 게이트 전극(105)의 표면을 덮는 것이다. 또한, 그것은 게이트 전극(105)이 나중에 다공성 양극 산화물막(106)을 제거할 때 에칭되지 않도록 게이트 전극(105)을 보호하는 역할을 갖는다. 또한, 그것은 불순물 이온들을 주입하는 나중 단계에서 오프셋 게이트 영역을 형성하는 데에 기여하는 역할을 한다. 따라서, 도 1B에 도시한 상태가 얻어진다.
불순물 이온들이 이 상태에서 주입된다. 여기서, N-채널형 박막 트랜지스터를 얻기 위해서 P(인) 이온들이 주입된다.
불순물 이온들이 도 1B의 상태에서 주입될 때, 불순물 이온들은 영역들(108 및 111)로 선택적으로 주입된다. 이 단계에서, 영역들(108 및 111)은 고농도의 불순물 영역들로 된다.
게이트 전극(105) 바로 아래 영역(109)에는 게이트 전극(105)이 그것의 마스크가 되기 때문에, 불순물 이온들이 주입되지 않는다. 이 영역(109)은 채널 형성 영역이 된다.
또한, 불순물은 다공성 양극 산화물막(106)과 밀도가 높은 양극산화물막(107)이 그 마스크가 되기 때문에, 영역(110)에는 주입되지 않는다. 이 영역(110)은 소스/드레인 영역으로서 기능하지 않고 또한 채널 형성 영역으로서도 기능하지 않는 오프셋(offset) 게이트 영역이다. 이 오프셋 게이트 영역의 크기는 밀도가 높은 양극 산화물막(107)의 두께 및 다공성 양극 산화물막(106)의 두께에 따라서 결정될 수 있다.
오프셋 게이트 영역은 특히 채널 형성 영역과 드레인 영역 사이에서 형성된 전계의 강도를 완화한다. 오프셋 게이트 영역의 존재에 의해 박막 트랜지스터의 OFF 전류치를 감소시키고 열화(deterioration)를 억제할 수 있다.
따라서, 소스 영역(108), 채널 형성 영역(109), 오프셋 게이트 영역(110) 및 드레인 영역(111)이 자기 정렬(self-aligned) 방법으로 형성된다.
불순물 이온들의 주입 후, 다공성 양극 산화물막을 제거하고, 저도핑 조건하에서 불순물 이온들을 다시 주입하는 방법이 있다. 이 경우에, 저도핑된 영역이 다공성 양극 산화물막(106) 바로 아래에서 형성될 수 있다. 이 저도핑된 영역의 드레인측은 통상 LDD(저도핑된 드레인: lightly doped drain) 영역이라 불린다.
불순물 이온들을 주입한 후, 다공성 양극 산화물막(106)은 선택적으로 제거된다. 여기서, 다공성 양극 산화물막(106)은 인산, 아세트산 및 질산의 혼합산을 사용하여 선택적으로 제거된다.
그 후, 레이저광을 조사함으로써 어닐링 처리가 수행된다. 이 때, 레이저광이 고농도 불순물 영역과 오프셋 게이트 영역 사이의 계면 근방에 조사될 수 있기 때문에, 불순물 이온들의 주입에 의해서 손상된 접합부는 완전히 어닐링될 수 있다.
상술한 어닐링은 레이저광 대신에 자외선이나 적외선을 조사함으로써 수행될 수 있다는 것에 주의한다. 레이저광 또는 강력한 광과 함께 가열하는 것이 유용하다.
도 1B에 도시된 상태를 얻은 후에, 실리콘 산화물막(112)이 제 1 층간 절연막으로서 2000Å의 두께로 형성된다. 제 1 층간 절연막의 경우, 실리콘 산화물막 또는 실리콘 질화물막과 실리콘 질화물막과의 적층된 막이 사용될 수 있다.
다음에, 박막 트랜지스터의 소스 영역과 접촉하는 소스 전극(113)을 생성하기 위해 제 1 층간 절연막(112)을 통해 접촉홀이 생성된다. 이 소스 전극(113)은 티타늄막, 알루미늄막 및 티타늄막의 적층된 구조를 갖는 것으로서 형성된다. 또한, 이 소스 전극은 소스 배선으로부터 연장되는 것으로서 형성된다. 즉, 그것은 액티브 매트릭스 영역의 매트릭스에 배치된 소스 라인들이 형성될 때 동시에 형성된다. 따라서, 도 1C에 도시된 상태가 얻어진다.
다음에, 1000Å의 두께를 갖는 실리콘 질화물막(114)이 형성된다. 이 실리콘 질화물막은 그의 밀도가 높은 막질(膜質)(일반적으로 실리콘 질화물막의 막질은 밀도가 높음)을 이용하여 박막 트랜지스터와의 계면에 고정된(fixed) 전하가 존재하는 것을 억제하는 기능을 갖는다. 또한, 그것은 그 밀도가 높은 막질을 이용하여 외부로부터 수분이나 가동 이온들이 침투하는 것을 방지하는 기능을 갖는다.
실리콘 질화물막(114)은 플라즈마 CVD에 의해서 실란 및 암모니아를 사용하여 형성된다. 실리콘 질화물막 외에 실리콘 산화질화물막이 사용될 수 있다.
다음에, 실리콘 산화물막(115)이 플라즈마 CVD에 의해 2000Å의 두께로 형성된다. 여기서, 신뢰성을 높이기 위해 실리콘 산화물막(115)이 형성되지만, 그것은 명확히 사용되지 않을 수도 있다.
또한, 층간 절연막(116)은 투명한 폴리이미드 수지(polyimide resin) 또는 아크릴 수지를 사용하여 형성된다. 수지 재료로 이루어진 층간절연막(116)의 표면은 평탄하게 만들어진다. 수지 물질로 이루어진 층간절연막(116)의 두께는 2㎛이다. 따라서, 도 1D에 도시된 상태가 얻어진다.
소자와, 층간 절연막 상에 형성된 전극들 및 배선들 사이에 생성된 용량은 수지 재료를 사용하여 층간 절연막을 생성함으로써 감소될 수 있다. 또한, 생산비용을 상당히 절감할 수 있다.
실리콘 산화물막(115)이 수지 재료로 이루어진 층간 절연막 아래의 하층으로서 형성되기 때문에, 하층과의 접착성이 증가될 수 있다. 또한, 실리콘 산화물막(115)과 하층 사이에 수분이 침투하는 것을 억제하는 구성이 생성되도록 한다.
이 효과는 심지어, 실리콘 산화물막(115)을 형성하지 않고, 수지 재료로 이루어진 층간 절연막이 실리콘 질화물막(114) 상에 형성될 때에도 얻어질 수 있다.
다음에, 도 2A에 도시된 바와 같이, 차광막 및 블랙 매트릭스로서 기능하는 크롬(chrome)막이 형성되고 차광막으로서 기능하는 블랙 매트릭스(117)를 형성하도록 패터닝된다.
여기서, 유전상수가 3 미만인 수지 재료가 층간 절연막(116)을 구성하는 수지 재료로 선택될 수 있다. 그 두께는 수 ㎛까지 증가될 수 있다. 수지 재료의 두께가 두꺼워지더라도 제조 단계 시간이 길어지지 않게 될 것이기 때문에, 그것은 그러한 목적에 유용하다는 것이 주목된다.
상술한 바와 같이 구성함으로서, 크롬으로 이루어진 차광막(117)과 하층 박막 트랜지스터 사이에서 용량이 생성되는 것을 억제할 수 있다.
또한, 층간 절연막(116)의 표면이 수지재료로 만들어질 경우에 층간 절연막(116)의 표면을 평탄하게 하는 것이 용이하기 때문에, 그 불규칙성(irregularity)으로 인한 광의 누출의 문제가 억제될 수 있다.
도 2A에 도시한 상태를 얻은 후, 실리콘 질화물막이 층간 절연막(118)으로서 더 형성된다. 그 후, 실리콘 산화물막(119)이 더 형성된다,
여기서는 신뢰성을 높이기 위해서 실리콘 질화물막과 실리콘 산화물막의 2층 구조가 채용되었을지만, 그들 중의 어느 하나의 단층 구조가 채용될 수 있다.
또한, 수지 재료로 이루어진 충간 절연막(120)이 형성된다. 이 재료는 층간 절연막(116)의 것과 동일한 것일 수 있다.
수지 재료에 의해 층간 절연막(120)을 형성함으로써, 나중에 생성된 픽셀 전극과 박막 트랜지스터 사이에 불필요한 용량이 생성되는 것을 억제한다. 또한, 그의 표면은 평탄화 될 수 있기 때문에, 나중에 생성된 픽셀 전극으로부터 전계가 교란(disturb)되는 것을 억제할 수 있다.
그 후, 접촉홀이 형성되고, 픽셀 전극을 형성하기 위한 ITO 전극이 스퍼터링에 의해 형성되고, 픽셀 전극(121)을 형성하도록 패터닝된다.
따라서, 도 2B에 도시한 구성이 완성된다. 도 2B에 도시한 구성은 박막 트랜지스터(특히, 소스 전극(113))와 차광막(또는 블랙 매트릭스)(117) 사이에 배치된 층간 절연막의 유전 상수는 저하될 수 있고 그 두께가 두꺼워질 수 있으므로, 불필요한 용량이 생성되는 것을 방지한다.
전술한 바와 같이 수지막을 두껍게 하는 것은 공업적으로 용이하고, 처리 시간을 증가시키지 않기 때문에, 상술한 구성은 용이하게 실현될 수 있다.
[제 2 실시예]
본 실시예는 신뢰성을 높이기 위해 제 1 실시예에서 예시된 구성이 더 개선되는 것을 특징으로 한다.
상술한 바와 같이, 차광막과 블랙 매트릭스로서 크롬과 같은 금속 재료가 사용된다. 그러나, 장기간의 신뢰성이 관련될 경우, 금속 재료로부터의 불순물들의 확산의 문제와 금속 재료와 다른 전극들 및 배선들 사이에 발생되는 단락(short-circuit)의 문제가 있을 수 있다.
그 다음, 본 실시예에 예시된 구성에서, 제 1 실시예에 예시된 구성에 추가하여, 박막 트랜지스터를 차광하기 위한 차광막으로서 양극처리 가능한 재료가 사용되고, 그 표면 상에 양극 산화물막이 형성된다.
알루미늄 또는 탄탈륨(tantalum)이 양극처리 재료로서 사용될 수 있다. 특히 알루미늄이 사용될 경우, 알루미늄 샤시와 같은 공업 제품들에서 이용된 양극처리 기술을 사용함으로써 양극 산화물막이 흑색 또는 그 유사한 색으로 착색될 수 있으므로, 적합한 차광막이 형성될 수 있다.
도 3A 및 도 3B는 본 실시예의 개략적인 제조 단계들을 도시한다. 도 2의 것들과 동일한 부분들은 도 3A 및 도 3B에 특별히 도시되지 않았음에 주의한다.
우선, 도 1A 내지 1D에 도시된 단계들에 따라서 도 1D에 도시된 상태가 얻어 진다. 다음에, 차광막(301)이 도 3A에 도시된 바와 같이 형성된다. 여기서, 차광막(301)은 그의 재료로서 알루미늄을 사용하여 형성된다.
다음에, 양극 산화물막(302)은 전해질에서 양극처리를 수행함으로써 도 3A에 도시된 바와 같은 차광막(301)의 표면 상에 형성된다.
차광막(301)은 도면에서 박막 트랜지스터를 차광하기 위한 차광막으로서 도시되어 있지만, 통상은 블랙 매트릭스를 형성하도록 연장된다.
도 3A에 도시된 상태를 얻은 후, 실리콘 질화물막과 실리콘 산화물막으로 이루어진 층간 절연막과 수지 재료로 이루어진 층간 절연막이 다층으로 형성된다.
또한, 픽셀 전극이 ITO에 의해서 형성됨으로써, 도 3B에 도시된 상태를 얻는다.
양극 산화물막(302)이 화학적으로 안정하기 때문에, 본 실시예에 도시된 구성은 장기간의 신뢰성에 관련된 경우, 차광막(301)으로부터 주변으로 불순물이 확산되는 것을 억제할 수 있다 또한, 차광막이 단락되는 것이 방지될 수 있다.
[제 3 실시예]
본 실시예는 픽셀의 개구율(aperture ratio)이 더 증가한 구성에 관한 것이다. 일반적으로, 가능한 한 많은 픽셀의 개구율을 증가시키는 것이 바람직하다. 픽셀의 개구율을 증가시키기 위해서 가장 넓은 면적으로 픽셀 전극을 배치할 필요가있다.
그러나, 픽셀 전극과 박막 트랜지스터 및 배선들이 서로 겹쳐질 경우에 이들 사이에서 용량이 생성되기 때문에, 일반적으로 이러한 관점에서 매우 제한되었다.
본 실시예는 용량의 발생 문제를 감소시키는 구성을 제공한다.
도 4는 본 실시예의 구성을 도시한다. 도 4에 도시된 구성에서, 매트릭스로 배치된 소스 라인들과 게이트 라인들은 블랙 매트릭스로서 기능하게 되고, 픽셀 전극(402)의 면적은 가능한 한 많이 증가한다.
도 4에 도시된 구성에서, 소스 전극(및 소스 라인)을 형성하는 금속 재료에 의해 박막 트랜지스터의 주요부를 덮기 위한 차광막(401)이 형성된다.
소스 라인과 게이트 라인의 일부가 픽셀 전극과 겹치도록 픽셀 전극을 배치함으로써, 소스 라인과 게이트 라인의 일부가 블랙 매트릭스로서 사용될 수 있다.
도 4에 도시된 구성이 채용될 경우, 픽셀 전극은 넓은 면적에 걸쳐 배치될 수 있기 때문에, 픽셀의 개구율은 증가될 수 있다,
또한, 그러한 구성이 채용되더라도, 수지 재료로 만들어진 층간 절연막(116)이 존재하기 때문에, 픽셀 전극(402)과 박막 트랜지스터 사이에서 생성된 용량이 감소될 수 있다.
또한, 층간 절연막으로서 수지 재료를 사용함으로써, 픽셀 전극(402)을 형성한 후의 러빙(rubbing) 단계와 패널(panel) 조립 단계에서 불필요한 압력이 박막 트랜지스터에 가해지는 것을 완화될 수 있다.
층간 절연막을 형성하는 수지 재료(116) 아래의 전체면에 걸쳐 실리콘 산화물막(115)이 형성되고, 실리콘 질화물막(114)은 그 아래에 형성된다. 박막 트랜지스터는 실리콘 질화물(114)에 의해서 덮여지므로, 박막 트랜지스터의 전기적 안정성이 보장될 수 있다.
실리콘 질화물막(114)은 수지 재료로 만들어진 층간 절연막(116)으로부터 박막 트랜지스터 부분까지 수분이 확산하는 것을 방지할 수 있기 때문에, 박막 트랜지스터의 전기적 안정성이 증가될 수 있다.
[제 4 실시예]
N-채널형 박막 트랜지스터와 P-채널형 트랜지스터가 상보적으로 형성된 경우가 본 실시예에 도시된다. 본 실시예의 구성은 예를들어 절연 표면 상에 집적된 각종 박막 집적 회로들로 사용될 수 있다. 또한, 예를들어 액티브 매트릭스형 액정 디스플레이의 주변 구동 회로로 사용될 수 있다.
우선, 도 5A에 도시된 바와 같이 글라스 기판(501) 상에 하부막(502)으로서 실리콘 산화물막 또는 실리콘 산화질화물막이 형성된다. 또한, 플라즈마 CVD 또는 저압 열 CVD에 의해 도시되지 않은 비결정 실리콘막이 형성된다, 이 비결정 실리콘막은 그 비결정 실리콘막에 레이저광을 조사시키거나 열을 가함으로써, 결정성 실리콘막으로 변형된다.
그렇게 얻어진 결정성 실리콘막은 활성층들(503 및 504)을 얻도록 패터닝된다. 따라서, 도 5A에 도시된 상태가 얻어진다.
또한, 게이트 절연막을 구성하는 실리콘 산화물막(505)이 형성된다. 그 후, 도시하지 않은 알루미늄막이 나중에 게이트 전극을 형성하도록 4000Å의 두께로 형성된다. 알루미늄 외에도 양극처리 금속(예를들면, 탄탈륨)이 사용될 수 있다.
알루미늄막을 형성한 후에, 상술한 방법에 의해서 그 표면상에 매우 얇고 밀도가 높은 양극 산화물막이 형성된다.
다음에, 알루미늄막을 패터닝하기 위해, 도시하지 않은 레지스트 마스크가 알루미늄막 상에 배치된다. 다음에, 다공성 양극 산화막들(508 및 509)을 형성하기 위해, 양극으로서 얻어진 알루미늄 패턴을 사용함으로써 양극처리가 수행된다. 다공성 양극 산화막의 두께는 예를들면 5000Å 이다.
밀도가 높은 양극 산화물막들(510 및 511)을 형성하기 위해, 밀도가 높은 양극 산화물을 형성하는 조건하에서 양극처리가 다시 수행된다. 이들 밀도가 높은 양극 산화물막들(510 및 511)의 두께는 800Å이다. 따라서, 도 5B에 도시된 상태가 얻어진다.
그 후, 노출된 실리콘 산화물막이 건식 에칭에 의해서 제거되어, 도 5C에 도시된 상태를 얻는다.
도 5C에 도시된 상태를 얻은 후, 아세트산, 질산 및 인산의 혼합산을 사용함으로써 다공성 양극 산화물막들(508 및 509)이 제거된다. 따라서, 도 5D에 도시된 상태가 얻어진다.
여기서, P(인) 이온들이 좌측 박막 트랜지스터에 주입되고 B(붕소) 이온들이 우측 박막 트랜지스터에 주입되도록 레지스트 마스크가 교대로 배치된다.
불순물 이온들을 주입함으로써, 고농도의 N형 소스 영역(514)과 트레인 영역(517)이 자기 정렬 방법으로 형성된다.
또한, 낮은 농도로 P 이온들이 도정된 약한 N형 영역이 동시에 형성된다. 또한, 채널 형성 영역(516)이 동시에 형성된다.
나머지 게이트 절연막(512)이 존재하기 때문에 약한 N형 영역(515)이 형성된다. 즉, 게이트 절연막(512)을 투과한 P 이온들은 게이트 절연막(512)에 의해서 부분적으로 차폐(block)된다.
강한 P형 소스 영역(521)과 드레인 영역(518)은 동일한 원리로 자기 정렬 방법으르 형성된다. 저농도의 불순물 영역(520)과 채널 형성 영역(519)이 동시에 형성된다.
밀도가 높은 양극 산화물막들(510 및 511)이 2000,Å만큼의 두께로 형성될 때, 오프셋 게이트 영역이 채널 형성영역과 접촉하는 두께로 형성될 수 있다.
본 실시예의 경우에는, 밀도가 높은 양극 산화물막들(510 및 511)이 1000Å 미만으로 얇기 때문에 그의 존재는 무시될 수 있다.
그 후, 불순물 이온들이 주입된 영역들이 레이저광이나 강력한 광을 조사시킴으로써 어닐링된다.
그 후, 실리콘 질화물막(522) 및 실리콘 산화물막(523)이 도 5E에 도시된 바와 같이 층간 절연막으로서 형성된다. 그들의 두께는 1000Å이다. 실리콘 산화물 막(523)은 형성되지 않을 수 있음에 주의한다.
여기서, 박막 트랜지스터는 실리콘 질화물막에 의해서 덮여진다. 실리콘 질화물막은 밀도가 높고 우수한 계면 특성을 갖기 때문에, 박막 트랜지스터의 신뢰성은 이 구성을 채용함으로써 증가될 수 있다.
또한, 스핀 코팅(spin coating)을 사용함으로써, 수지 재료로 만들어진 층간 절연막(524)이 형성된다. 여기서, 층간 절연막(524)의 두께는 1㎛이다(도 5E).
그 후, 접촉홀들이 생성되고, 좌측 N-채널형 박막 트랜지스터의 소스 전극(525) 및 드레인 전극(526)이 형성된다. 동시에, 우측 박막 트랜지스터의 소스 전극(527) 및 드레인 전극(526)이 형성된다. 여기서, 드레인 전극(526)은 공통으로 배치된다.
따라서, 상보적으로 구성된 COMS 구조를 갖는 박막 트랜지스터 회로가 형성될 수 있다.
본 실시예에 도시된 구성에서, 박막 트랜지스터는 질화물막과 수지 재료에 의해서 덮여진다. 이 구성은 가동 이온들과 수분이 거의 침투하지 못하고 내구성이 높은 장치를 형성할 수 있게 한다.
또한, 다층 배선들이 형성될 때 박막 트랜지스터와 배선들 사이에 용량이 생성되는 것을 방지할 수 있다.
[제 5 실시예]
본 실시예는, 게이트 전극이 활성층 보다는 오히려 기판측면 상에 위치한 하부 게이트형 박막 트랜지스터라 불리는 박막 트랜지스터를 제조하기 위한 단계들을 도시한다.
도 6A 내지 도 6E는 본 실시예의 제조 단계들을 도시한다, 우선, 도 6A에 도시된 바와 같이 스퍼터링에 의해 글라스 기판 상에 하부막으로서 실리콘 산화물 막(602)이 형성된다. 다음에, 게이트 전극(603)이 알루미늄으로 형성된다.
이 때, 알루미늄에는 0.18 중량%의 스칸듐이 함유된다. 또한, 다른 불순물들은 가능한 한 저농도로 감소된다. 이것들은 다음 단계들에서 알루미늄의 비정상적인 성장에 의해서 소위 힐록(hillock) 또는 휘스커(whisker)라 불리는 돌출들이 형성되는 것을 억제하기 위해서 수행된다.
따라서, 도 6A에 도시된 상태가 얻어진다. 다음에, 게이트 절연막으로서 기능하는 실리콘 산화물막(604)이 플라즈마 CVD에 의해 500Å의 두께로 형성된다.
또한, 박막 트랜지스터의 활성층을 형성하기 위한 출발 막인 도시하지 않은 비결정 실리콘막(나중에, 결정성 실리콘막(605)이 됨)이 플라즈마 CVD에 의해 형성된다. 플라즈마 CVD외에 저압 열 CVD가 사용될 수 있다.
다음에, 도시되지 않은 비결정 실리콘이 레이저광을 조사함으로써 결정화된다. 따라서, 결정성 실리콘막(605)이 얻어진다.
따라서, 도 6B에 도시된 상태가 얻어진다 도 6B에 도시된 상태를 얻은 후, 활성층(606)을 얻기 위해 패터닝이 수행된다.
다음에, 도시하지 않은 실리콘 질화물막이 형성되고, 게이트 전극(603)을 사용하여 기판(601)의 배면으로부터 노출이 행해져, 실리콘 질화물막으로 만들어진 마스크 패턴(607)을 형성한다.
이 마스크 패턴(607)은 다음과 같이 형성된다. 우선, 레지스트 마스크 패턴은 게이트 전극(603)의 패턴을 이용하여 기판(601)의 배면으로부터 노출함으로써 형성된다. 또한, 이 레지스트 마스크 패턴이 희미해지도록(recede) 애싱(ashing)이 수행된다, 그 후, 희미해진 레지스트 마스크 패턴(도시하지 않음)을 사용하여 실리콘 질화물막을 패터닝함으로써 패턴(607)이 얻어진다.
따라서, 도 6C에 도시된 상태가 얻어진다. 다음에, 불순물들이 마스크 패턴(607)을 사용하여 도핑된다. 여기서, P(인)가 불순물로서 사용되고 플라즈마 도핑수단으로서 사용된다.
이 단계에서, P는 영역들(608 및 610)로 도청된다. P는 영역(609)으로는 도핑되지 않는다.
도핑을 완료한 후, 상부로부터 레이저광을 조사함으로써, 불순물 이온들의 영향으로 인한 손상의 어닐링 및 도핑된 영역들의 활성화가 수행된다.
따라서, 영역(608)이 소스 영역으로서 형성된다. 또한, 영역(610)이 드레인 영역으로서 형성된다. 그 후, 영역(609)이 채널 영역으로서 규정된다.
따라서, 도 6D에 도시된 상태가 얻어진다. 다음에, 실리콘 질화물로 이루어진 층간 절연막(611)이 플라즈마 CVD에 의해 2000Å두께로 형성된다.
실리콘 질화물막은 여기에 사용된 층간 절연막으로서 가장 바람직하며. 이것은 실리콘 질화물막이 나중에 그 실리콘 질화물막 상에(on) 형성된 수지 층간 절연 막에 존재하는 수분의 효과(활성층(606)에 대한 효과)를 방지하는 데에 가장 강력한 효과를 나타내기 때문이다.
실리콘 질화물막 외에도, 실리콘 산화물막, 또는 실리콘 산화질화물막(silicon oxynitride) 또는 실리콘 산화물과 실리콘 질화물의 적층된 막(그들 중 어느 하나가 적층순서에 있어서 먼저 적층될 수 있음)이 사용될 수 있다.
다음에, 폴리이미드로 만들어진 수지막(612)이 층간 절연막으로서 형성된다. 그것은 스핀 코팅에 의해 형성된다.
또한, 소스 전극(613)과 드레인 전극(614)을 형성하기 위해 접촉홀들이 형성된다.
층간 절연막으로서 수지 재료가 사용될 경우, 수지 재료에 존재하는 수분(특히 OH-기(radical))에 의해 반도체 장치의 특성이 영향을 받는 문제점이 있었다. 그러나, 수지 재료가 층간 절연막으로 사용될 때 발생하는 그러한 문제점은 본 실시예에 설명된 바와 같이 수분이 이동하는 것을 방지하는 실리콘 질화물막을 제공함으로써 억제될 수 있다.
바람직한 실시예들이 설명되었지만, 본 기술분야에 통상의 지식을 가진자들에게는 다음의 청구항들에 의해 서술되는 본 발명의 개념들의 범위내에서 그 변형들이 가능하다.
본 명세서에 개시된 본 발명을 이용하면, 높은 신뢰성을 제공하고, 박막 트랜지스터와 픽셀 전극 및 배선들 사이에서 생성되는 용량의 문제를 억제할 수 있고, 낮은 비용과 높은 생산성의 반도체 장치를 제공하는 반도체 장치의 구성을 얻을 수 있다. 본 명세서에 개시된 발명은 액티브 매트릭스형 액정 디스플레이뿐만 아니라 전계발광형(EL type) 디스플레이들 및 IC 회로들에 이용될 수 있다.

Claims (16)

  1. 반도체 장치에 있어서,
    절연 표면상에 형성된 저도핑 영역, 소스 영역, 드레인 영역, 채널 영역을 갖는 반도체 층과;
    상기 반도체 층상에 형성된 실리콘 산화질화물(silicon oxynitride)을 포함하는 게이트 절연막과;
    상기 게이트 절연막상에 형성된 알루미늄 및 스칸듐(scandium)을 포함하는 게이트 전극과,
    상기 게이트 전극을 덮는 양극 산화물막과;
    상기 소스 영역과 상기 드레인 영역 중 한 영역에 접속된, 티타늄 및 알루미늄을 포함하는 전극과;
    상기 양극 산화물막상에 형성된 실리콘 산화물 또는 실리콘 질화물을 포함하는 제 1 층간 절연막과;
    상기 제 1 층간 절연막과, 티타늄 및 알루미늄을 포함하는 상기 전극상에 형성된 실리콘 질화물막과;
    상기 실리콘 질화물막상에 형성된 수지 재료를 포함하는 제 2 층간 절연막과;
    상기 실리콘 질화물막 위에 제공된 적어도 하나의 차광 블랙 매트릭스 수단과;
    상기 차광 또는 블랙 매트릭스 위에 형성된 상기 수지 재료를 포함하는 제 3 층간 절연막과;
    상기 제 3 층간 절연막 상에 형성된 픽셀 전극을 포함하고,
    상기 제 2 및 제 3 층간 절연막은 3보다 작은 유전 상수를 가지며,
    티타늄 및 알루미늄을 포함하는 상기 전극은 상기 제 1 충간 절연막과 상기 실리콘 질화물막 사이에 위치하는 반도체 장치.
  2. 제1 항에 있어서, 상기 수지 재료는 폴리이미드(polyimide) 수지 또는 아크릴(acrylic) 수지를 포함하는 반도체 장치.
  3. 반도체 장치에 있어서,
    트랜지스터와;
    상기 트랜지스터의 소스와 드레인 중 하나에 접속된 전극과;
    상기 전극 위에 형성된 제 1 층간 절연막과;
    상기 제 1 층간 절연막 위에 형성된 수지 재료를 포함하는 제 2층간 절연막과;
    상기 전극 위에 제공된 차광 또는 블랙 매트릭스 막과;
    상기 제 2 층간 절연막 위에 및 상기 차광 또는 블랙 매트릭스 막 위에 형성된 실리콘 질화물 또는 실리콘 산화물을 포함하는 제 3 층간 절연막과;
    상기 제 3 층간 절연막상에 형성된 수지 재료를 포함하는 제 4 층간 절연막과;
    상기 제 4 층간 절연막상에 형성된 픽셀 전극을 포함하는 반도체 장치.
  4. 반도체장치에 있어서,
    절연 표면상에 형성되고, 적어도 소스 영역, 드레인 영역 및, 상기 소스 영역과 상기 드레인 영역 사이에 제공된 채널 영역을 포함하는 반도체 막과;
    상기 반도체 막상에 형성된 게이트 절연막과;
    상기 게이트 절연막상에 형성되고 양극 산화물막으로 덮인 게이트 전극과;
    실리콘 산화물 또는 실리콘 질화물을 포함하는 적어도 하나의 무기(inorganic) 절연막과;
    상기 무기 절연막 상에 형성되고 접촉홀을 통해 상기 소스 영역에 접속된 소스 전극과;
    상기 무기 절연막 상에 형성된 제 1 수지 층간 절연막과;
    상기 제 1 수지 층간 절연막 위에 형성된 제 2 수지 층간 절연막 및;
    상기 제 1 수지 층간 절연막과 상기 제 2 수지 층간 절연막 사이에 위치하는 차광 또는 블랙 매트릭스 수단을 포함하는 반도체 장치.
  5. 반도체장치에 있어서,
    절연 표면상에 제공된 박막 트랜지스터와;
    상기 박막 트랜지스터 위에 제공된 실리콘 산화물 또는 실리콘 질화물을 포함하는 적어도 하나의 무기 절연막과;
    상기 무기 절연막 위에 제공된 제 1 유기 수지층과;
    상기 제 1 유기 수지층상에 제공된 차광 또는 블랙 매트릭스 수단과;
    상기 차광 또는 블랙 매트릭스 수단 위에 제공된 제 2 유기 수지층을 포함하고,
    상기 제 1 및 제 2 유기 수지층은 3보다 작은 유전 상수를 갖는 반도체 장치.
  6. 제 5항에 있어서, 상기 차광 또는 블랙 매트릭스 수단은 금속을 포함하는 반도체 장치.
  7. 제 5 항에 있어서, 상기 제 1 및 제 2 유기 수지층은 폴리이미드 수지 또는 아크릴 수지를 포함하는 반도체 장치.
  8. 반도체 장치에 있어서,
    절연 표면상에 제공된 박막 트랜지스터와;
    실리콘 질화물을 포함하는 제 1 층간 절연층과;
    실리콘 산화물을 포함하는 제 2 층간 절연층과;
    유기 수지 재료를 포함하는 제 3 층간 절연층과;
    상기 제 3 층간 절연층상에 제공된 차광 또는 블랙 매트릭스 수단과;
    상기 차광 또는 블랙 매트릭스 수단 위에 제공된 유기 수지 재료를 포함하는 제 4 층간 절연층과;
    상기 제 4 층간 절연층상에 제공된 픽셀 전극을 포함하고,
    상기 제 3 및 제 4 층간 절연층은 3 보다 작은 유전 상수를 갖는 반도체 장치.
  9. 제 8 항에 있어서, 상기 픽셀 전극은 인듐 주석 산화물 재료를 포함하는 반도체 장치.
  10. 반도체 장치에 있어서,
    박막 트랜지스터와;
    상기 박막 트랜지스터 위에 제공된 유기 수지 재료를 포함하는 제 1 층간 절연층과;
    상기 제 1 층간 절연층 위에 제공된 유기 수지 재료를 포함하는 제 2 층간 절연층과;
    상기 제 1 층간 절연층과 상기 제 2 층간 절연층 사이의 차광 또는 블랙 매트릭스 수단과,
    상기 제 2 층간 절연층 위에 제공된 픽셀 전극을 포함하는 반도체 장치.
  11. 제 10 항에 있어서, 상기 픽셀 전극은 인듐 주석 산화물을 포함하는 반도체장치.
  12. 제 10 항에 있어서, 상기 박막 트랜지스터와 상기 제 1 층간 절연층 사이에, 실리콘 산화물 단일층, 실리콘 질화물 단일층, 또는 실리콘 산화물층과 실리콘 질화물층의 적층을 더 포함하는 반도체 장치.
  13. 제 5 항에 있어서, 상기 차광 또는 블랙 매트릭스 수단의 표면은 평탄한, 반도체 장치.
  14. 제 8 항에 있어서, 상기 차광 또는 블랙 매트릭스 수단의 표면은 평탄한, 반도체 장치.
  15. 제 3 항에 있어서, 상기 제 1 층간 절연막은, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물(silicon oxynitride)로 구성되는 그룹으로부터 선택된 적어도 하나의 재료를 포함하는 반도체 장치.
  16. 제 1, 3, 4, 5, 8, 10 항 중 어느 한 항에 있어서, 상기 반도체 장치는 EL 형 디스플레이(display)들인, 반도체 장치.
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