JP2819694B2 - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JP2819694B2 JP2819694B2 JP29761789A JP29761789A JP2819694B2 JP 2819694 B2 JP2819694 B2 JP 2819694B2 JP 29761789 A JP29761789 A JP 29761789A JP 29761789 A JP29761789 A JP 29761789A JP 2819694 B2 JP2819694 B2 JP 2819694B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、エレクトロルミネッセンスディスプレイ、
液晶ディスプレイ等の駆動用等に利用されるMOS型半導
体装置の製造方法に係り、特に、その動作特性の向上が
図れる薄膜のMOS型半導体装置の製造方法に関するもの
である。
液晶ディスプレイ等の駆動用等に利用されるMOS型半導
体装置の製造方法に係り、特に、その動作特性の向上が
図れる薄膜のMOS型半導体装置の製造方法に関するもの
である。
［従来の技術］ 薄膜のMOS型半導体装置としては、第５図〜第６図に
示すようにガラス基板（ａ）と、このガラス基板（ａ）
上に形成されたゲート電極（ｂ）と、このゲート電極
（ｂ）を被覆するゲート絶縁膜（ｃ）と、このゲート絶
縁膜（ｃ）上に被着された第一半導体層（ｄ）と、必要
に応じてこの第一半導体層（ｄ）上に設けられた保護膜
（ｅ）と、上記第一半導体層（ｄ）の両端部に設けられ
た第二半導体層（ｆ）、拡散防止層（ｊ）、及び、配線
用金属（ｍ）が接続されたソース・ドレイン電極（ｇ）
（ｈ）とでその主要部を構成する『逆スタガー型』と称
するものや、第７図〜第８図に示すようにガラス基板
（ａ）と、このガラス基板（ａ）上に設けられた第一半
導体層（ｄ）と、この第一半導体層（ｄ）の両端部に設
けられ金属層（ｊ）、第二半導体層（ｆ）、及び、配線
部（ｍ）（ｍ）が接続されたソース・ドレイン電極
（ｇ）（ｈ）と、上記第一半導体層（ｄ）を被着するゲ
ート絶縁膜（ｃ）と、このゲート絶縁膜（ｃ）上に形成
されたゲート電極（ｂ）とでその主要部を構成する『ス
タガー型』と称するもの等が知られている。
示すようにガラス基板（ａ）と、このガラス基板（ａ）
上に形成されたゲート電極（ｂ）と、このゲート電極
（ｂ）を被覆するゲート絶縁膜（ｃ）と、このゲート絶
縁膜（ｃ）上に被着された第一半導体層（ｄ）と、必要
に応じてこの第一半導体層（ｄ）上に設けられた保護膜
（ｅ）と、上記第一半導体層（ｄ）の両端部に設けられ
た第二半導体層（ｆ）、拡散防止層（ｊ）、及び、配線
用金属（ｍ）が接続されたソース・ドレイン電極（ｇ）
（ｈ）とでその主要部を構成する『逆スタガー型』と称
するものや、第７図〜第８図に示すようにガラス基板
（ａ）と、このガラス基板（ａ）上に設けられた第一半
導体層（ｄ）と、この第一半導体層（ｄ）の両端部に設
けられ金属層（ｊ）、第二半導体層（ｆ）、及び、配線
部（ｍ）（ｍ）が接続されたソース・ドレイン電極
（ｇ）（ｈ）と、上記第一半導体層（ｄ）を被着するゲ
ート絶縁膜（ｃ）と、このゲート絶縁膜（ｃ）上に形成
されたゲート電極（ｂ）とでその主要部を構成する『ス
タガー型』と称するもの等が知られている。
そして、これ等のMOS型半導体装置は、上記ソース・
ドレイン電極（ｇ）（ｈ）間にドレイン電圧（VD）を印
加し、かつ、ゲート電極（ｂ）にゲート電圧（Vg）を印
加することで上記第一半導体層（ｄ）にチャンネルが形
成されトランジスタはON状態となってドレイン電流
（ID）が流れる一方、上記ゲート電圧（Vg）を下げてい
くに従い第一半導体層（ｄ）にチャンネルが形成されな
くなりトランジスタはOFF状態になってドレイン電流（I
D）が流れなくなるもので、各種装置の駆動用等に利用
されているものである。
ドレイン電極（ｇ）（ｈ）間にドレイン電圧（VD）を印
加し、かつ、ゲート電極（ｂ）にゲート電圧（Vg）を印
加することで上記第一半導体層（ｄ）にチャンネルが形
成されトランジスタはON状態となってドレイン電流
（ID）が流れる一方、上記ゲート電圧（Vg）を下げてい
くに従い第一半導体層（ｄ）にチャンネルが形成されな
くなりトランジスタはOFF状態になってドレイン電流（I
D）が流れなくなるもので、各種装置の駆動用等に利用
されているものである。
ところで、この種のMOS型半導体装置の製造工程中に
おいてその第一半導体層（ｄ）にソース・ドレイン電極
（ｇ）（ｈ）を形成する場合、上記第一半導体（ｄ）の
電極形成部位に３価又は５価の原子を導入しその形成部
位の導電性を高める工程が必要であった。
おいてその第一半導体層（ｄ）にソース・ドレイン電極
（ｇ）（ｈ）を形成する場合、上記第一半導体（ｄ）の
電極形成部位に３価又は５価の原子を導入しその形成部
位の導電性を高める工程が必要であった。
そして、従来におけるその導入手段として、例えば、
大規模集積回路（LSI）の製造に広く利用されているイ
オン注入法が一部において適用されている。すなわち、
この導入方法は第一半導体層の電極形成部位を部分的に
露出し、その露出部位から第一半導体層へ３価又は５価
の原子イオンを注入してソース・ドレイン電極を形成す
る方法である。
大規模集積回路（LSI）の製造に広く利用されているイ
オン注入法が一部において適用されている。すなわち、
この導入方法は第一半導体層の電極形成部位を部分的に
露出し、その露出部位から第一半導体層へ３価又は５価
の原子イオンを注入してソース・ドレイン電極を形成す
る方法である。
しかし、この方法に使用されるイオン注入装置は、本
来、単結晶シリコン基板を用いた半導体装置の製造用に
開発されたもので、比較的小面積の領域へ効率良くイオ
ンを注入できるように構成されているものであった。
来、単結晶シリコン基板を用いた半導体装置の製造用に
開発されたもので、比較的小面積の領域へ効率良くイオ
ンを注入できるように構成されているものであった。
このため、ガラス基板等大面積基板を用いる薄膜の半
導体装置の製造には不適切な装置であり、しかも、イオ
ン注入装置自体が高価なため、得られる半導体装置の製
造コストが割高になる欠点があった。
導体装置の製造には不適切な装置であり、しかも、イオ
ン注入装置自体が高価なため、得られる半導体装置の製
造コストが割高になる欠点があった。
一方、上記以外の導入手段を用いたソース・ドレイン
電極の第二の形成方法としては、上記第一半導体層の電
極形成部位へ３価又は５価の原子が導入された良導電性
の半導体皮膜を積層する方法が知られている。
電極の第二の形成方法としては、上記第一半導体層の電
極形成部位へ３価又は５価の原子が導入された良導電性
の半導体皮膜を積層する方法が知られている。
すなわち、この第二の形成方法は、第９図（Ａ）に示
すようにゲート電極（ｂ）、ゲート絶縁膜用皮膜
（ｃ′）、第一半導体層用皮膜（ｄ′）、保護膜
（ｅ）、３価又は５価の原子が導入された良導電性の半
導体皮膜（ｆ′）、拡散防止層用皮膜（ｊ′）、及び、
フォトレジスト層（ｒ′）等が形成された基板（ａ）上
に、フォトマスク（Ｍ）を介して光照射し、その露光部
位のフォトレジスト層（ｒ′）を現像処理により除去し
てレジスト膜（ｒ）（ｒ）を形成すると共に（第９図Ｂ
参照）、このレジスト膜（ｒ）（ｒ）から露出する拡散
防止層用皮膜（ｊ′）と３価又は５価の原子が導入され
た良導電性の半導体皮膜（ｆ′）とをエッチグン処理に
より除去し、第９図（Ｃ）に示すような第一半導体層
（ｄ）と第二半導体層（ｆ）とで構成されるソース・ド
レイン電極（ｇ）（ｈ）を形成する方法である。
すようにゲート電極（ｂ）、ゲート絶縁膜用皮膜
（ｃ′）、第一半導体層用皮膜（ｄ′）、保護膜
（ｅ）、３価又は５価の原子が導入された良導電性の半
導体皮膜（ｆ′）、拡散防止層用皮膜（ｊ′）、及び、
フォトレジスト層（ｒ′）等が形成された基板（ａ）上
に、フォトマスク（Ｍ）を介して光照射し、その露光部
位のフォトレジスト層（ｒ′）を現像処理により除去し
てレジスト膜（ｒ）（ｒ）を形成すると共に（第９図Ｂ
参照）、このレジスト膜（ｒ）（ｒ）から露出する拡散
防止層用皮膜（ｊ′）と３価又は５価の原子が導入され
た良導電性の半導体皮膜（ｆ′）とをエッチグン処理に
より除去し、第９図（Ｃ）に示すような第一半導体層
（ｄ）と第二半導体層（ｆ）とで構成されるソース・ド
レイン電極（ｇ）（ｈ）を形成する方法である。
しかし、この第二の形成方法を適用した場合、形成時
における基板（ａ）とフォトマスク（Ｍ）とのアライメ
ント誤差を考慮した技術的要請に基づいて上記ゲート電
極（ｂ）とソース・ドレイン電極（ｇ）（ｈ）間に必ず
オーバーラップ部（OL）（OL）が形成されてしまうた
め、得られる半導体装置の浮遊容量が増加してその動作
スピードが遅くなったり、フィードスルーの増大等をも
たらす欠点があった。
における基板（ａ）とフォトマスク（Ｍ）とのアライメ
ント誤差を考慮した技術的要請に基づいて上記ゲート電
極（ｂ）とソース・ドレイン電極（ｇ）（ｈ）間に必ず
オーバーラップ部（OL）（OL）が形成されてしまうた
め、得られる半導体装置の浮遊容量が増加してその動作
スピードが遅くなったり、フィードスルーの増大等をも
たらす欠点があった。
そこで、これ等第一〜第二の形成方法に代って、イオ
ン拡散法を利用した第三のソース・ドレイン電極形成方
法が開発されている。
ン拡散法を利用した第三のソース・ドレイン電極形成方
法が開発されている。
すなわち、この形成方法は第10図（Ａ）に示すよう
に、基板（ａ）面上に第一半導体層（ｄ）を形成し、か
つ、この面上にゲート絶縁膜用皮膜（ｃ′）を一様に積
層した後、このゲート絶縁膜用皮膜（ｃ′）上にゲート
電極（ｂ）を形成する。
に、基板（ａ）面上に第一半導体層（ｄ）を形成し、か
つ、この面上にゲート絶縁膜用皮膜（ｃ′）を一様に積
層した後、このゲート絶縁膜用皮膜（ｃ′）上にゲート
電極（ｂ）を形成する。
次いで、上記ゲート電極（ｂ）をマスクとしてエッチ
ング処理を施し、ゲート電極（ｂ）から露出するゲート
絶縁膜用皮膜（ｃ′）を除去して第10図（Ｂ）に示すよ
うにゲート絶縁膜（ｃ）を形成すると共に、第一半導体
層（ｄ）のソース・ドレイン電極形成部位を露出させ
る。
ング処理を施し、ゲート電極（ｂ）から露出するゲート
絶縁膜用皮膜（ｃ′）を除去して第10図（Ｂ）に示すよ
うにゲート絶縁膜（ｃ）を形成すると共に、第一半導体
層（ｄ）のソース・ドレイン電極形成部位を露出させ
る。
次に、第一半導体層（ｄ）のソース・ドレイン電極形
成部位が露出された基板（ａ）を、３価又は５価の原子
が含まれたドーパント・ガス、例えば、PCl3ガスの雰囲
気中に導入し、かつ、加熱処理と光化学反応処理を施す
ことにより上記第一半導体層（ｄ）の露出部へドーパン
トを拡散導入して、第10図（Ｃ）〜（Ｄ）に示すように
ソース・ドレイン電極（ｇ）（ｈ）を形成する。
成部位が露出された基板（ａ）を、３価又は５価の原子
が含まれたドーパント・ガス、例えば、PCl3ガスの雰囲
気中に導入し、かつ、加熱処理と光化学反応処理を施す
ことにより上記第一半導体層（ｄ）の露出部へドーパン
トを拡散導入して、第10図（Ｃ）〜（Ｄ）に示すように
ソース・ドレイン電極（ｇ）（ｈ）を形成する。
更に、第10図（Ｅ）に示すようにこの面上にパシベー
ション膜（ｐ）を一様に形成し、かつ、図示外のコンタ
クトホールを穿設した後、金属膜（ｍ）〜（ｍ）をパタ
ーン状に被着させて第10図（Ｆ）に示すようなMOS型半
導体装置を得る方法であった。
ション膜（ｐ）を一様に形成し、かつ、図示外のコンタ
クトホールを穿設した後、金属膜（ｍ）〜（ｍ）をパタ
ーン状に被着させて第10図（Ｆ）に示すようなMOS型半
導体装置を得る方法であった。
そして、この方法においては上記ゲート電極（ｂ）が
マスクとなってソース・ドレイン電極（ｇ）（ｈ）の形
成部位を規制しているため、ゲート電極（ｂ）とソース
・ドレイン電極（ｇ）（ｈ）間にオーバーラップ部が形
成されない利点を有している反面、製造途上において第
一半導体層（ｄ）の一部が露出された基板（ａ）をドー
パント・ガスの雰囲気中に導入させる工程が必要となる
ため、大気圧下における連続製造が不可能となり生産効
率が悪い欠点があった。
マスクとなってソース・ドレイン電極（ｇ）（ｈ）の形
成部位を規制しているため、ゲート電極（ｂ）とソース
・ドレイン電極（ｇ）（ｈ）間にオーバーラップ部が形
成されない利点を有している反面、製造途上において第
一半導体層（ｄ）の一部が露出された基板（ａ）をドー
パント・ガスの雰囲気中に導入させる工程が必要となる
ため、大気圧下における連続製造が不可能となり生産効
率が悪い欠点があった。
そこで、第一半導体層の一部をドーパント・ガス雰囲
気中に晒す第三の形成方法に代って、３価又は５価の原
子を保持する拡散原子保持皮膜を用い第一半導体層の電
極形成部位へ３価又は５価の原子を拡散導入する第四の
方法が開発されている。
気中に晒す第三の形成方法に代って、３価又は５価の原
子を保持する拡散原子保持皮膜を用い第一半導体層の電
極形成部位へ３価又は５価の原子を拡散導入する第四の
方法が開発されている。
すなわち、この第四の形成方法は第三の方法と同様、
まず、基板（ａ）上に第一半導体層（ｄ）、ゲート絶縁
膜用皮膜（ｃ′）、及び、ゲート電極（ｂ）を形成した
後（第11図Ａ参照）、このゲート電極（ｂ）をマスクに
してエッチング処理を施し、第11図（Ｂ）に示すように
ゲート絶縁膜（ｃ）を形成すると共に第一半導体層
（ｄ）のソース・ドレイン電極形成部位を露出させる。
まず、基板（ａ）上に第一半導体層（ｄ）、ゲート絶縁
膜用皮膜（ｃ′）、及び、ゲート電極（ｂ）を形成した
後（第11図Ａ参照）、このゲート電極（ｂ）をマスクに
してエッチング処理を施し、第11図（Ｂ）に示すように
ゲート絶縁膜（ｃ）を形成すると共に第一半導体層
（ｄ）のソース・ドレイン電極形成部位を露出させる。
次に、この面上に、第11図（Ｃ）に示すように３価又
は５価の原子を保持する拡散原子保持皮膜（ｑ）を被着
し、かつ、第11図（Ｄ）に示すようにこの拡散原子保持
皮膜（ｑ）面へレーザ光等の光エネルギを照射し、第11
図（Ｅ）に示すように拡散原子保持皮膜（ｑ）から３価
又は５価の原子を隣接する第一半導体層（ｄ）内へ熱拡
散させて導入しソース・ドレイン電極（ｇ）（ｈ）を形
成する。この場合、上記ゲート電極（ｂ）に遮蔽されて
第一半導体層（ｄ）のチャンネル形成領域へ３価又は５
価の原子が導入されることは無い。
は５価の原子を保持する拡散原子保持皮膜（ｑ）を被着
し、かつ、第11図（Ｄ）に示すようにこの拡散原子保持
皮膜（ｑ）面へレーザ光等の光エネルギを照射し、第11
図（Ｅ）に示すように拡散原子保持皮膜（ｑ）から３価
又は５価の原子を隣接する第一半導体層（ｄ）内へ熱拡
散させて導入しソース・ドレイン電極（ｇ）（ｈ）を形
成する。この場合、上記ゲート電極（ｂ）に遮蔽されて
第一半導体層（ｄ）のチャンネル形成領域へ３価又は５
価の原子が導入されることは無い。
次いで、第11図（Ｆ）に示すように拡散原子保持皮膜
（ｑ）を除去した後、第三の形成方法と同様にこの面上
にパシベーション膜（ｐ）を一様に形成し（第11図Ｇ参
照）、かつ、図示外のコンタクトホールを穿設した後、
金属膜（ｍ）〜（ｍ）をパターン状に被着させて第11図
（Ｈ）に示すようなMOS型半導体装置を得る方法であ
る。
（ｑ）を除去した後、第三の形成方法と同様にこの面上
にパシベーション膜（ｐ）を一様に形成し（第11図Ｇ参
照）、かつ、図示外のコンタクトホールを穿設した後、
金属膜（ｍ）〜（ｍ）をパターン状に被着させて第11図
（Ｈ）に示すようなMOS型半導体装置を得る方法であ
る。
そして、この第四の形成方法は、ドーパント・ガス雰
囲気中に晒してソース・ドレイン電極を形成する第三の
形成方法と異なり、上述したように第一半導体層（ｄ）
に被着させた拡散原子保持皮膜（ｑ）を利用してソース
・ドレイン電極（ｇ）（ｈ）を形成する方法で、大気圧
下における連続的製造工程が可能となるため、第三の形
成方法に較べてその生産性が向上する利点を有するもの
であった。
囲気中に晒してソース・ドレイン電極を形成する第三の
形成方法と異なり、上述したように第一半導体層（ｄ）
に被着させた拡散原子保持皮膜（ｑ）を利用してソース
・ドレイン電極（ｇ）（ｈ）を形成する方法で、大気圧
下における連続的製造工程が可能となるため、第三の形
成方法に較べてその生産性が向上する利点を有するもの
であった。
［発明が解決しようとする課題］ しかしながら、この第四の形成方法においては第一半
導体層に被着された拡散原子保持皮膜面へ光エネルギを
照射してその原子を第一半導体層内へ拡散導入する際、
ゲート絶縁膜の両側端部面にも拡散原子保持皮膜が接触
しているため（第11図Ｄのα参照）、ゲート絶縁膜の端
部側から拡散原子がゲート絶縁膜内に導入されてしまう
場合があり、ゲート絶縁膜の絶縁耐圧が低下して半導体
装置の動作特性を著しく劣化させる問題点があった。
導体層に被着された拡散原子保持皮膜面へ光エネルギを
照射してその原子を第一半導体層内へ拡散導入する際、
ゲート絶縁膜の両側端部面にも拡散原子保持皮膜が接触
しているため（第11図Ｄのα参照）、ゲート絶縁膜の端
部側から拡散原子がゲート絶縁膜内に導入されてしまう
場合があり、ゲート絶縁膜の絶縁耐圧が低下して半導体
装置の動作特性を著しく劣化させる問題点があった。
また、この第四の形成方法においては上記拡散原子保
持皮膜の全面へ光エネルギを照射している関係上、拡散
原子保持皮膜内の原子が熱拡散されて皮膜自体が導電性
となるため、この拡散原子保持皮膜を介してゲート電極
とソース・ドレイン電極が電気的に接続されることにな
る。
持皮膜の全面へ光エネルギを照射している関係上、拡散
原子保持皮膜内の原子が熱拡散されて皮膜自体が導電性
となるため、この拡散原子保持皮膜を介してゲート電極
とソース・ドレイン電極が電気的に接続されることにな
る。
従って、ソース・ドレイン電極形成後において上記拡
散原子保持皮膜を除去する必要があるため製造工程が繁
雑となる問題点があり、かつ、この除去工程の際に各種
除去剤がソース・ドレイン電極部に付着して半導体装置
の動作特性を劣化させる原因となる問題点があった。
散原子保持皮膜を除去する必要があるため製造工程が繁
雑となる問題点があり、かつ、この除去工程の際に各種
除去剤がソース・ドレイン電極部に付着して半導体装置
の動作特性を劣化させる原因となる問題点があった。
［課題を解決するための手段］ 本発明は以上の問題点に着目してなされたもので、そ
の課題とするところは、製造効率が良好で、しかも、動
作特性の向上が図れるMOS型半導体装置の製造方法を提
供することにある。
の課題とするところは、製造効率が良好で、しかも、動
作特性の向上が図れるMOS型半導体装置の製造方法を提
供することにある。
すなわち請求項１に係る発明は、絶縁性基板と、この
基板上に設けられたゲート電極と、ゲート絶縁膜を介し
上記ゲート電極に対向して設けられた半導体層と、この
半導体層に設けられたソース・ドレイン電極とを備える
MOS型半導体装置の製造方法を前提とし、 光不透過性のゲート電極が形成された基板面上に、ゲ
ート絶縁膜、半導体層、及び、フォトレジスト層を順次
積層する積層工程と、 上記基板側から光照射してゲート電極に相当する部位
以外のフォトレジスト層を露光する露光工程と、 露光された部位のフォトレジスト層を現像処理により
選択的に除去する現像工程と、 上記ゲート電極と対応する部位にフォトレジスト層が
部分的に残留する半導体層上に、３価又は５価の原子を
保持する絶縁性の拡散原子保持皮膜を積層する皮膜積層
工程と、 上記フォトレジスト層とこのフォトレジスト層上に積
層された拡散原子保持皮膜とを除去する除去工程と、 上記基板の反対側から拡散原子保持皮膜へ光エネルギ
を照射し、この拡散原子皮膜からこれと隣接する半導体
層へ３価又は５価の原子を拡散させてソース・ドレイン
電極を形成する光エネルギ照射工程、 とを具備することを特徴とするものであり、 また、請求項２に係る発明は、絶縁性基板と、この基
板上に設けられたゲート電極と、ゲート絶縁膜を介し上
記ゲート電極に対向して設けられた半導体層と、この半
導体層に設けられたソース・ドレイン電極とを備えるMO
S型半導体装置の製造方法を前提とし、 光不透過性のゲート電極が形成された基板面上に、ゲ
ート絶縁膜、半導体層、絶縁層、及び、フォトレジスト
層を順次積層する積層工程と、 上記基板側から光照射してゲート電極に相当する部位
以外のフォトレジスト層を露光する露光工程と、 露光された部位のフォトレジスト層を現像処理により
選択的に除去すると共に、除去されたフォトレジスト層
から露出する絶縁層を現像処理により選択的に除去する
現像工程と、 残留するフォトレジスト層を除去した後、上記ゲート
電極と対応する部位に絶縁層が部分的に残留する半導体
層上に、３価又は５価の原子を保持し、かつ、光エネル
ギが照射されてもその絶縁性を維持する拡散原子保持皮
膜を積層する皮膜積層工程と、 上記基板の反対側から拡散原子保持皮膜へ光エネルギ
を照射し、この拡散原子保持皮膜からこれと隣接する半
導体層へ３価又は５価の原子を拡散させてソース・ドレ
イン電極を形成する光エネルギ照射工程、 とを具備することを特徴とするものである。
基板上に設けられたゲート電極と、ゲート絶縁膜を介し
上記ゲート電極に対向して設けられた半導体層と、この
半導体層に設けられたソース・ドレイン電極とを備える
MOS型半導体装置の製造方法を前提とし、 光不透過性のゲート電極が形成された基板面上に、ゲ
ート絶縁膜、半導体層、及び、フォトレジスト層を順次
積層する積層工程と、 上記基板側から光照射してゲート電極に相当する部位
以外のフォトレジスト層を露光する露光工程と、 露光された部位のフォトレジスト層を現像処理により
選択的に除去する現像工程と、 上記ゲート電極と対応する部位にフォトレジスト層が
部分的に残留する半導体層上に、３価又は５価の原子を
保持する絶縁性の拡散原子保持皮膜を積層する皮膜積層
工程と、 上記フォトレジスト層とこのフォトレジスト層上に積
層された拡散原子保持皮膜とを除去する除去工程と、 上記基板の反対側から拡散原子保持皮膜へ光エネルギ
を照射し、この拡散原子皮膜からこれと隣接する半導体
層へ３価又は５価の原子を拡散させてソース・ドレイン
電極を形成する光エネルギ照射工程、 とを具備することを特徴とするものであり、 また、請求項２に係る発明は、絶縁性基板と、この基
板上に設けられたゲート電極と、ゲート絶縁膜を介し上
記ゲート電極に対向して設けられた半導体層と、この半
導体層に設けられたソース・ドレイン電極とを備えるMO
S型半導体装置の製造方法を前提とし、 光不透過性のゲート電極が形成された基板面上に、ゲ
ート絶縁膜、半導体層、絶縁層、及び、フォトレジスト
層を順次積層する積層工程と、 上記基板側から光照射してゲート電極に相当する部位
以外のフォトレジスト層を露光する露光工程と、 露光された部位のフォトレジスト層を現像処理により
選択的に除去すると共に、除去されたフォトレジスト層
から露出する絶縁層を現像処理により選択的に除去する
現像工程と、 残留するフォトレジスト層を除去した後、上記ゲート
電極と対応する部位に絶縁層が部分的に残留する半導体
層上に、３価又は５価の原子を保持し、かつ、光エネル
ギが照射されてもその絶縁性を維持する拡散原子保持皮
膜を積層する皮膜積層工程と、 上記基板の反対側から拡散原子保持皮膜へ光エネルギ
を照射し、この拡散原子保持皮膜からこれと隣接する半
導体層へ３価又は５価の原子を拡散させてソース・ドレ
イン電極を形成する光エネルギ照射工程、 とを具備することを特徴とするものである。
この様な請求項１〜２に係る発明において、絶縁性基
板を構成する材料としてはガラス板や石英板等が利用で
きる。尚、光エネルギ照射工程時において、上記基板か
らのナトリウムイオン等不純物の拡散を防止するため、
基板面上にSiO2等の拡散抑制膜を設けてもよい。
板を構成する材料としてはガラス板や石英板等が利用で
きる。尚、光エネルギ照射工程時において、上記基板か
らのナトリウムイオン等不純物の拡散を防止するため、
基板面上にSiO2等の拡散抑制膜を設けてもよい。
また、この基板に形成される半導体層としては、３価
又は５価の原子が導入されてないイントリンシックアモ
ルファスシリコンや、これを結晶化させた多結晶シリコ
ン、あるいは、３価又は５価の原子が導入されたアモル
ファスシリコン等が利用でき、一方、上記ゲート絶縁膜
の構成材料としては、SiO2、SiNx（シリコンナイトライ
ド）及び、SiOxNy（シリコンオキシナイトライド）等の
絶縁性材料が適用できる。
又は５価の原子が導入されてないイントリンシックアモ
ルファスシリコンや、これを結晶化させた多結晶シリコ
ン、あるいは、３価又は５価の原子が導入されたアモル
ファスシリコン等が利用でき、一方、上記ゲート絶縁膜
の構成材料としては、SiO2、SiNx（シリコンナイトライ
ド）及び、SiOxNy（シリコンオキシナイトライド）等の
絶縁性材料が適用できる。
尚、SiNx（シリコンナイトライド）製のゲート絶縁膜
を基板面上に形成した場合には、このSiNx自体が不純物
の拡散を防止する性質を具備しているため、上記拡散抑
制膜を設ける必要が無い。
を基板面上に形成した場合には、このSiNx自体が不純物
の拡散を防止する性質を具備しているため、上記拡散抑
制膜を設ける必要が無い。
次に、請求項１に係る発明において、３価又は５価の
原子を保持する絶縁性の拡散原子保持皮膜を構成する材
料としては、この発明をｎ型の半導体装置に適用した場
合、リン（Ｐ）、アンチモン（Sb）、ひ素（As）等５価
の原子を保持する絶縁材料が利用でき、一方、ｐ型の半
導体装置においてはアルミニウム（Al）、ガリウム（G
a）ボロン（Ｂ）、インジウム（In）等３価の原子を保
持する絶縁材料が利用できる。
原子を保持する絶縁性の拡散原子保持皮膜を構成する材
料としては、この発明をｎ型の半導体装置に適用した場
合、リン（Ｐ）、アンチモン（Sb）、ひ素（As）等５価
の原子を保持する絶縁材料が利用でき、一方、ｐ型の半
導体装置においてはアルミニウム（Al）、ガリウム（G
a）ボロン（Ｂ）、インジウム（In）等３価の原子を保
持する絶縁材料が利用できる。
以下、具体的にその材料を挙げると、ｎ型の半導体装
置においては、アンチモン単体膜、リン等５価の原子を
含むシリコン膜、リンの水素化物（P:H）、リンを含ん
だSiO2膜（PSG）、リンを含んだ窒化シリコン膜（Si
N）、リンを含んだ炭化ケイ素膜（SiC）、PN、P2N3、P3
N5等の窒化リン（PNx）、及び、酸化アンチモン（Sb
2O5）等があり、 また、ｐ型の半導体装置においては、ボロン等３価の
原子を含むシリコン膜、In2O3やITO（In2O3−SnO2）等
の導電性酸化膜、AlNやGaN等の窒化物、ボロンナイトラ
イト（BN）、ボロンを含んだSiO2膜（BSG）、ボロンの
水素化物（B:H）、ボロンを含んだ窒化シリコン膜（Si
N）、ボロンを含んだ炭化ケイ素膜（SiC）、及び、酸化
アルミニウム（Al2O3）等がある。
置においては、アンチモン単体膜、リン等５価の原子を
含むシリコン膜、リンの水素化物（P:H）、リンを含ん
だSiO2膜（PSG）、リンを含んだ窒化シリコン膜（Si
N）、リンを含んだ炭化ケイ素膜（SiC）、PN、P2N3、P3
N5等の窒化リン（PNx）、及び、酸化アンチモン（Sb
2O5）等があり、 また、ｐ型の半導体装置においては、ボロン等３価の
原子を含むシリコン膜、In2O3やITO（In2O3−SnO2）等
の導電性酸化膜、AlNやGaN等の窒化物、ボロンナイトラ
イト（BN）、ボロンを含んだSiO2膜（BSG）、ボロンの
水素化物（B:H）、ボロンを含んだ窒化シリコン膜（Si
N）、ボロンを含んだ炭化ケイ素膜（SiC）、及び、酸化
アルミニウム（Al2O3）等がある。
一方、請求項２に係る発明において、３価又は５価の
原子を保持し、かつ、光エネルギが照射されてもその絶
縁性を維持する拡散原子保持皮膜用の構成材料として、
この発明をｎ型の半導体装置に適用した場合、具体的に
は、上記材料群の中からリンを含んだSiO2膜（PSG）、
リンを含んだ窒化シリコン膜（SiN）、リンを含んだ炭
化ケイ素膜（SiC）、P3N5、P2N3、PN等の窒化リン（P
Nx）、及び、酸化アンチモン（Sb2O5）等があり、ま
た、この発明をｎ型の半導体装置に適用した場合には、
ボロンナイトライト（BN）、ボロンを含んだSiO2膜（BS
G）、ボロンの水素化物（B:H）、ボロンを含んだ窒化シ
リコン膜（SiN）、ボロンを含んだ炭化ケイ素膜（Si
C）、及び、酸化アルミニウム（Al2O3）等がある。
原子を保持し、かつ、光エネルギが照射されてもその絶
縁性を維持する拡散原子保持皮膜用の構成材料として、
この発明をｎ型の半導体装置に適用した場合、具体的に
は、上記材料群の中からリンを含んだSiO2膜（PSG）、
リンを含んだ窒化シリコン膜（SiN）、リンを含んだ炭
化ケイ素膜（SiC）、P3N5、P2N3、PN等の窒化リン（P
Nx）、及び、酸化アンチモン（Sb2O5）等があり、ま
た、この発明をｎ型の半導体装置に適用した場合には、
ボロンナイトライト（BN）、ボロンを含んだSiO2膜（BS
G）、ボロンの水素化物（B:H）、ボロンを含んだ窒化シ
リコン膜（SiN）、ボロンを含んだ炭化ケイ素膜（Si
C）、及び、酸化アルミニウム（Al2O3）等がある。
そして、上記拡散原子保持皮膜の形成方法としては、
各種構成原子を用いた電子ビーム蒸着法、スパッタリン
グ法、及び、CVD法（化学的気相成長法）等が適用でき
る。
各種構成原子を用いた電子ビーム蒸着法、スパッタリン
グ法、及び、CVD法（化学的気相成長法）等が適用でき
る。
以下、各材料毎にその形成方法について説明する。
『ｎ型の半導体装置』 ◎アンチモン単体膜： 電子ビーム蒸着法、スパッタリング法。
◎５価の原子を含むシリコン膜： Si:P…SiH4とPH3の混合ガスを用いたプラズマCVD法
又は減圧CVD法、PH3とAr雰囲気中のシリコンのスパッタ
リング法。
又は減圧CVD法、PH3とAr雰囲気中のシリコンのスパッタ
リング法。
Si:Sb、Si:As… Sb又はAaをドープしたSiのスパッタリング法、SiH4
とAsH3、あるいはSiH4とSbH3の混合ガスを用いたプラズ
マCVD法。
とAsH3、あるいはSiH4とSbH3の混合ガスを用いたプラズ
マCVD法。
◎リンの水素化物（P:H）： PH3とArの混合ガスを用いたプラズマCVD法。
◎リンを含んだSiO2膜（PSG）： SiH4とPH3とO2の混合ガスを用いた常圧CVD法、減圧CV
D法、又は、プラズマCVD法、及び、SOG（塗布焼成酸化
膜）塗布法。
D法、又は、プラズマCVD法、及び、SOG（塗布焼成酸化
膜）塗布法。
◎リンを含んだ窒化シリコン膜（SiN）： SiH4とNH3とPH3の混合ガスを用いたプラズマCVD法。
◎リンを含んだ炭化ケイ素（SiC）： SiH4とCH4とPH3の混合ガスを用いたプラズマCVD法。
◎窒化リン（PNx）： PN3とNH3の混合ガスを用いたプラズマCVD法。
◎酸化アンチモン（Sb2O5）： Sbの反応性蒸着法、又は、Sbのターゲットを用いたス
パッタリング法。
パッタリング法。
『ｐ型の半導体装置』 ◎３価の原子を含むシリコン膜： Si:Al…SiH4と有機金属ガスであるトリメチルアル
ミニウム（TMA）の混合ガスを用いたプラズマCVD法。
ミニウム（TMA）の混合ガスを用いたプラズマCVD法。
Si:B…SiH4とB2H5の混合ガスを用いたプラズマCVD
法。
法。
Si:Ga…SiH4と有機金属ガスであるトリメチルガリ
ウム（TMG）の混合ガスを用いたプラズマCVD法。
ウム（TMG）の混合ガスを用いたプラズマCVD法。
Si:In…SiH4と有機金属ガスであるトリメチルイン
ジウム（TMI）の混合ガスを用いたプラズマCVD法。
ジウム（TMI）の混合ガスを用いたプラズマCVD法。
◎導電性酸化膜（In2O3、ITO）： ArとO2ガス雰囲気中でのIn2O3とITOのターゲットを用
いたスパッタリング法、O2を僅かに入れたInの反応性電
子ビーム蒸着法。
いたスパッタリング法、O2を僅かに入れたInの反応性電
子ビーム蒸着法。
◎窒化物（AlN、GaN）： 上記有機金属ガス（TMA又はTMG）とNH3の混合ガスを
用いたプラズマCVD法。
用いたプラズマCVD法。
◎ボロンナイトライト（BN）： B2H5とNH3の混合ガスを用いたプラズマCVD法。
◎ボロンを含んだSiO2膜（BSG）： SiH4とB2H5とO2の混合ガスを用いたプラズマCVD法、S
iH4とB2H5とN2Oの混合ガスを用いたプラズマCVD法。
iH4とB2H5とN2Oの混合ガスを用いたプラズマCVD法。
◎ボロンの水素化物（B:H）： B2H5とArの混合ガスを用いたプラズマCVD法。
◎ボロンを含んだ窒化シリコン膜（SiN）： SiH4とNH3とB2H5の混合ガスを用いたプラズマCVD法。
◎ボロンを含んだ炭化シリコン膜（SiC）： SiH4とCH4とB2H5の混合ガスを用いたプラズマCVD法。
◎酸化アルミニウム（Al2O3）： ArとO2ガス雰囲気中でのAlターゲットを用いた反応性
スパッタリング法、Al2O3の電子ビーム蒸着法、あるい
は、有機金属ガス（TMA）とO2の混合ガスを用いた
（熱）CVD法。
スパッタリング法、Al2O3の電子ビーム蒸着法、あるい
は、有機金属ガス（TMA）とO2の混合ガスを用いた
（熱）CVD法。
次に、請求項１〜２に係る発明において適用される光
不透過性のゲート電極については、光不透過性で高融点
の導電性材料にてこれを構成することを要し、例えば、
タングステン（Ｗ）、モリブデン（Mo）、チタン（T
i）、タンタル（Ta）等の金属や、これ等金属とシリコ
ン（Si）との化合物であるタングステンシリサイド（WS
i2）、モリブデンシリサイド（MoSi2）、チタンシリサ
イド（TiSi2）、及び、タンタルシリサイド（TaSi2）等
が適用できる。
不透過性のゲート電極については、光不透過性で高融点
の導電性材料にてこれを構成することを要し、例えば、
タングステン（Ｗ）、モリブデン（Mo）、チタン（T
i）、タンタル（Ta）等の金属や、これ等金属とシリコ
ン（Si）との化合物であるタングステンシリサイド（WS
i2）、モリブデンシリサイド（MoSi2）、チタンシリサ
イド（TiSi2）、及び、タンタルシリサイド（TaSi2）等
が適用できる。
また、請求項１〜２に係る発明の光エネルギ照射手段
における光源としては、これ等光源から照射された熱エ
ネルギにより拡散原子保持皮膜が加熱され、この加熱さ
れた拡散原子保持皮膜よりこれと隣接する半導体層内へ
上記拡散原子を拡散導入できるものなら任意であり、例
えば、Ar+、Kr+等のイオンレーザや、CO2等のガスレー
ザ、及び、ArF、XeCl、KrF等のエキシマレーザ等が利用
できる。
における光源としては、これ等光源から照射された熱エ
ネルギにより拡散原子保持皮膜が加熱され、この加熱さ
れた拡散原子保持皮膜よりこれと隣接する半導体層内へ
上記拡散原子を拡散導入できるものなら任意であり、例
えば、Ar+、Kr+等のイオンレーザや、CO2等のガスレー
ザ、及び、ArF、XeCl、KrF等のエキシマレーザ等が利用
できる。
更に、これ等光源におけるパワーや照射時間等照射条
件については、上記拡散原子の種類、拡散原子保持皮膜
の性質、並びに半導体層の性質等を考慮して適宜設定さ
れる。尚、基板の反対側から拡散原子保持皮膜面へ光エ
ネルギを照射する場合、拡散原子保持皮膜面が露出され
ている状態で光照射を行ってもよいが、拡散原子の蒸発
現象に伴う損失を防止する観点からは拡散原子保持皮膜
面上にSiO2等のキャップ層（シベーション膜を兼ねても
よい）を形成することが望ましい。この場合、光源とし
ては、半導体層の吸収係数が大きい波長領域、例えば、
λ≦0.3〜0.6μｍのものが望ましい。
件については、上記拡散原子の種類、拡散原子保持皮膜
の性質、並びに半導体層の性質等を考慮して適宜設定さ
れる。尚、基板の反対側から拡散原子保持皮膜面へ光エ
ネルギを照射する場合、拡散原子保持皮膜面が露出され
ている状態で光照射を行ってもよいが、拡散原子の蒸発
現象に伴う損失を防止する観点からは拡散原子保持皮膜
面上にSiO2等のキャップ層（シベーション膜を兼ねても
よい）を形成することが望ましい。この場合、光源とし
ては、半導体層の吸収係数が大きい波長領域、例えば、
λ≦0.3〜0.6μｍのものが望ましい。
また、請求項２に係る発明において、ゲート電極と対
応する部位に部分的に残留する絶縁層としては、SiO2、
BN、PN、SiC、SiNx、及び、SiOxNy（SiOとSiNの複合
系）等の絶縁材料でこれを構成することができる。
応する部位に部分的に残留する絶縁層としては、SiO2、
BN、PN、SiC、SiNx、及び、SiOxNy（SiOとSiNの複合
系）等の絶縁材料でこれを構成することができる。
尚、請求項１〜２に係る発明において、拡散原子保持
皮膜より光エネルギ照射用の光源側に位置する各種構成
膜については、当然のことながらゲート電極を除き光透
過性の優れた材料でもってこれを構成することが望まし
い。
皮膜より光エネルギ照射用の光源側に位置する各種構成
膜については、当然のことながらゲート電極を除き光透
過性の優れた材料でもってこれを構成することが望まし
い。
［作用］ 請求項１に係る発明によれば、 光不透過性のゲート電極が形成された基板面上に、ゲ
ート絶縁膜、半導体層、及び、フォトレジスト層を順次
積層する積層工程と、 上記基板側から光照射してゲート電極に相当する部位
以外のフォトレジスト層を露光する露光工程と、 露光された部位のフォトレジスト層を現像処理により
選択的に除去する現像工程と、 上記ゲート電極と対応する部位にフォトレジスト層が
部分的に残留する半導体層上に、３価又は５価の原子を
保持する絶縁性の拡散原子保持皮膜を積層する皮膜積層
工程と、 上記フォトレジスト層とこのフォトレジスト層上に積
層された拡散原子保持皮膜とを除去する除去工程と、 上記基板の反対側から拡散原子保持皮膜へ光エネルギ
を照射し、この拡散原子保持皮膜からこれと隣接する半
導体層へ３価又は５価の原子を拡散させてソース・ドレ
イン電極を形成する光エネルギ照射工程、 とを具備し、 半導体層を中央に挟んでゲート絶縁膜と拡散原子保持
皮膜とが互いに別の面に形成されているためゲート絶縁
膜内への拡散原子の拡散導入が起こらず、しかも、半導
体層のゲート電極と対応する部位には残留するフォトレ
ジスト層に遮られて拡散原子保持皮膜が積層されないこ
とから、この拡散原子保持皮膜を介してソース電極とド
レイン電極とが電気的に接続されることがないため、こ
の拡散原子保持皮膜をも除去する必要が無い。
ート絶縁膜、半導体層、及び、フォトレジスト層を順次
積層する積層工程と、 上記基板側から光照射してゲート電極に相当する部位
以外のフォトレジスト層を露光する露光工程と、 露光された部位のフォトレジスト層を現像処理により
選択的に除去する現像工程と、 上記ゲート電極と対応する部位にフォトレジスト層が
部分的に残留する半導体層上に、３価又は５価の原子を
保持する絶縁性の拡散原子保持皮膜を積層する皮膜積層
工程と、 上記フォトレジスト層とこのフォトレジスト層上に積
層された拡散原子保持皮膜とを除去する除去工程と、 上記基板の反対側から拡散原子保持皮膜へ光エネルギ
を照射し、この拡散原子保持皮膜からこれと隣接する半
導体層へ３価又は５価の原子を拡散させてソース・ドレ
イン電極を形成する光エネルギ照射工程、 とを具備し、 半導体層を中央に挟んでゲート絶縁膜と拡散原子保持
皮膜とが互いに別の面に形成されているためゲート絶縁
膜内への拡散原子の拡散導入が起こらず、しかも、半導
体層のゲート電極と対応する部位には残留するフォトレ
ジスト層に遮られて拡散原子保持皮膜が積層されないこ
とから、この拡散原子保持皮膜を介してソース電極とド
レイン電極とが電気的に接続されることがないため、こ
の拡散原子保持皮膜をも除去する必要が無い。
一方、請求項２に係る発明によれば、 光不透過性のゲート電極が形成された基板面上に、ゲ
ート絶縁膜、半導体層、絶縁層、及び、フォトレジスト
層を順次積層する積層工程と、 上記基板側から光照射してゲート電極に相当する部位
以外のフォトレジスト層を露光する露光工程と、 露光された部位のフォトレジスト層を現像処理により
選択的に除去すると共に、除去されたフォトレジスト層
から露出する絶縁層を現像処理により選択的に除去する
現像工程と、 残留するフォトレジスト層を除去した後、上記ゲート
電極と対応する部位に絶縁層が部分的に残留する半導体
層上に、３価又は５価の原子を保持し、かつ、光エネル
ギが照射されてもその絶縁性を維持する拡散原子保持皮
膜を積層する皮膜積層工程と、 上記基板の反対側から拡散原子保持皮膜へ光エネルギ
を照射し、この拡散原子保持皮膜からこれと隣接する半
導体層へ３価又は５価の原子を拡散させてソース・ドレ
イン電極を形成する光エネルギ照射工程、 とを具備し、 半導体層を中央に挟んでゲート絶縁膜と拡散原子保持
皮膜とが互いに別の面に形成されているためゲート絶縁
膜内への拡散原子の拡散導入が起こらないと共に、半導
体層のゲート電極と対応する部位には絶縁層が設けられ
ているため製造途上において半導体層の上記部位が露出
することがなく、かつ、拡散原子保持皮膜は光エネルギ
が照射されてもその絶縁性を維持する性質を具備し、こ
の拡散原子保持皮膜を介してソース電極とドレイン電極
とが電気的に接続されることがないため、この拡散原子
保持皮膜を除去する必要が無い。
ート絶縁膜、半導体層、絶縁層、及び、フォトレジスト
層を順次積層する積層工程と、 上記基板側から光照射してゲート電極に相当する部位
以外のフォトレジスト層を露光する露光工程と、 露光された部位のフォトレジスト層を現像処理により
選択的に除去すると共に、除去されたフォトレジスト層
から露出する絶縁層を現像処理により選択的に除去する
現像工程と、 残留するフォトレジスト層を除去した後、上記ゲート
電極と対応する部位に絶縁層が部分的に残留する半導体
層上に、３価又は５価の原子を保持し、かつ、光エネル
ギが照射されてもその絶縁性を維持する拡散原子保持皮
膜を積層する皮膜積層工程と、 上記基板の反対側から拡散原子保持皮膜へ光エネルギ
を照射し、この拡散原子保持皮膜からこれと隣接する半
導体層へ３価又は５価の原子を拡散させてソース・ドレ
イン電極を形成する光エネルギ照射工程、 とを具備し、 半導体層を中央に挟んでゲート絶縁膜と拡散原子保持
皮膜とが互いに別の面に形成されているためゲート絶縁
膜内への拡散原子の拡散導入が起こらないと共に、半導
体層のゲート電極と対応する部位には絶縁層が設けられ
ているため製造途上において半導体層の上記部位が露出
することがなく、かつ、拡散原子保持皮膜は光エネルギ
が照射されてもその絶縁性を維持する性質を具備し、こ
の拡散原子保持皮膜を介してソース電極とドレイン電極
とが電気的に接続されることがないため、この拡散原子
保持皮膜を除去する必要が無い。
［実施例］ 以下、本発明の実施例について図面を参照して詳細に
説明する。
説明する。
◎第一実施例 この実施例は、請求項１に係る発明を第１図〜第２図
に示したMOS型トランジスタに適用したものである。
に示したMOS型トランジスタに適用したものである。
まず、第３図（Ａ）に示すように、ガラス基板（HOYA
ガラス社製商品名NA−40）（１）上に、SiH4とN2Oとの
混合ガスを用いたプラズマCVD法にて厚さ１μｍのシリ
コン酸化膜製拡散抑制膜（10）を被着し、かつ、その面
上に、スパッタリング法により厚さ1000オングストロー
ムのモリブデン（Mo）製ゲート電極形成用金属膜
（５′）を着膜させた後、この面上のゲート電極形成部
位にフォトリソグラフィー法によりレジスト膜（ｒ）を
形成する。
ガラス社製商品名NA−40）（１）上に、SiH4とN2Oとの
混合ガスを用いたプラズマCVD法にて厚さ１μｍのシリ
コン酸化膜製拡散抑制膜（10）を被着し、かつ、その面
上に、スパッタリング法により厚さ1000オングストロー
ムのモリブデン（Mo）製ゲート電極形成用金属膜
（５′）を着膜させた後、この面上のゲート電極形成部
位にフォトリソグラフィー法によりレジスト膜（ｒ）を
形成する。
次いで、エッチング処理により第３図（Ｂ）に示すよ
うなゲート電極（５）を形成し、この面上に350℃の条
件下、プラズマCVD法により厚さ1000オングストローム
のSiO2製ゲート絶縁膜用皮膜（４′）を被着し（第３図
Ｃ参照）、かつ、600℃、５時間の加熱処理を施して上
記皮膜を緻密化させた後、550℃の条件下、減圧CVD法に
より厚さ500オングストロームの半導体層形成用のアモ
ルファスシリコン膜を連続的に被着させる。更に、炉中
において600℃、５時間の加熱処理を施し、上記アモル
ファスシリコン膜を結晶化させてポリシリコン膜の半導
体層（３）とした（第３図Ｃ参照）。
うなゲート電極（５）を形成し、この面上に350℃の条
件下、プラズマCVD法により厚さ1000オングストローム
のSiO2製ゲート絶縁膜用皮膜（４′）を被着し（第３図
Ｃ参照）、かつ、600℃、５時間の加熱処理を施して上
記皮膜を緻密化させた後、550℃の条件下、減圧CVD法に
より厚さ500オングストロームの半導体層形成用のアモ
ルファスシリコン膜を連続的に被着させる。更に、炉中
において600℃、５時間の加熱処理を施し、上記アモル
ファスシリコン膜を結晶化させてポリシリコン膜の半導
体層（３）とした（第３図Ｃ参照）。
尚、プラズマCVD法と減圧CVD法によりゲート絶縁膜用
皮膜（４′）と半導体層（３）とを連続的に被着させて
いるが、この方法に換えてマルチ・ターゲットを用いた
スパッタリング法を採っても、真空を破らずに上記両皮
膜（４′）（３）の連続的形成が可能である。
皮膜（４′）と半導体層（３）とを連続的に被着させて
いるが、この方法に換えてマルチ・ターゲットを用いた
スパッタリング法を採っても、真空を破らずに上記両皮
膜（４′）（３）の連続的形成が可能である。
次に、第３図（Ｄ）に示すように上記半導体層（３）
面上にポジ型のフォトレジスト膜（ｒ′）を全面に塗布
形成し、かつ、第３図（Ｅ）に示すようにガラス基板
（１）側からゲート電極（５）を介し露光処理を施して
露光部位のフォトレジスト層（ｒ′）を現像剤により溶
解可能な性質に変化させた後、現像剤で上記露光部位を
溶解除去しレジスト膜（ｒ）を形成する（第３図Ｆ参
照）。
面上にポジ型のフォトレジスト膜（ｒ′）を全面に塗布
形成し、かつ、第３図（Ｅ）に示すようにガラス基板
（１）側からゲート電極（５）を介し露光処理を施して
露光部位のフォトレジスト層（ｒ′）を現像剤により溶
解可能な性質に変化させた後、現像剤で上記露光部位を
溶解除去しレジスト膜（ｒ）を形成する（第３図Ｆ参
照）。
次いで、常温下、PH3とSiH4の混合ガスを用いたプラ
ズマCVD法により上記全面に１％のリンを含んだ厚さ100
〜300オングストロームのアモルファスシリコン製ドー
プ膜（２）を被着し（第３図Ｇ参照）、アッシングし、
かつ、アセトンやエタノール等有機溶剤中に浸浸して上
記レジスト膜（ｒ）を除去すると共に、このレジスト
（ｒ）に積層されたドープ膜（２）をも除去し、半導体
層（３）のソース・ドレイン電極形成部位と隣接するド
ープ膜（２）のみを残留させる（第３図Ｈ参照）。
ズマCVD法により上記全面に１％のリンを含んだ厚さ100
〜300オングストロームのアモルファスシリコン製ドー
プ膜（２）を被着し（第３図Ｇ参照）、アッシングし、
かつ、アセトンやエタノール等有機溶剤中に浸浸して上
記レジスト膜（ｒ）を除去すると共に、このレジスト
（ｒ）に積層されたドープ膜（２）をも除去し、半導体
層（３）のソース・ドレイン電極形成部位と隣接するド
ープ膜（２）のみを残留させる（第３図Ｈ参照）。
次に、この面上にプラズマCVD法により厚さ7000オン
グストロームのSiO2製パシベーション膜（８）を被着し
（第３図Ｉ参照）、かつ、大気中においてガラス基板
（１）の反対側からXeClエキシマレーザ（波長308nm）
を照射し、上記ドープ膜（２）全面を１ショット200〜8
00mJ/cm2の条件で加熱処理する。この加熱処理により露
光されたドープ膜（２）が軟化すると共にその膜内のリ
ン原子が熱拡散し、このドープ膜（２）と隣接した半導
体層（３）にリン原子が拡散導入されて、第３図（Ｊ）
に示すようにソース・ドレイン電極（６）（７）が形成
される。
グストロームのSiO2製パシベーション膜（８）を被着し
（第３図Ｉ参照）、かつ、大気中においてガラス基板
（１）の反対側からXeClエキシマレーザ（波長308nm）
を照射し、上記ドープ膜（２）全面を１ショット200〜8
00mJ/cm2の条件で加熱処理する。この加熱処理により露
光されたドープ膜（２）が軟化すると共にその膜内のリ
ン原子が熱拡散し、このドープ膜（２）と隣接した半導
体層（３）にリン原子が拡散導入されて、第３図（Ｊ）
に示すようにソース・ドレイン電極（６）（７）が形成
される。
次いで、上記パシベーション膜（８）の所定部位にバ
ッファードフッ酸（フッ酸とフッ化アンモンを重量比1:
10の割合いで混合させた混合物）で構成されたエッチン
グ剤を用いるウエットエッチング法によりコンタクトホ
ール（81）〜（83）を開口し、かつ、Al−Si系の合金で
構成された配線用金属（91）〜（93）を取付けて第７図
（Ｋ）に示すようなｎ型のMOSトランジスタを得るもの
である。
ッファードフッ酸（フッ酸とフッ化アンモンを重量比1:
10の割合いで混合させた混合物）で構成されたエッチン
グ剤を用いるウエットエッチング法によりコンタクトホ
ール（81）〜（83）を開口し、かつ、Al−Si系の合金で
構成された配線用金属（91）〜（93）を取付けて第７図
（Ｋ）に示すようなｎ型のMOSトランジスタを得るもの
である。
そして、この実施例に係る製造方法においては、上記
半導体層（３）を中央に挟んでゲート絶縁膜用皮膜
（４′）とドープ膜（２）とが互いに別の面に形成さ
れ、ドープ膜（２）とゲート絶縁膜用皮膜（４′）とが
非接触でゲート絶縁膜用皮膜（４′）内へのリン原子の
拡散導入が起らないため、ゲート絶縁膜（４）の絶縁耐
圧低下に伴うトランジスタの特性劣化を防止できる利点
を有している。
半導体層（３）を中央に挟んでゲート絶縁膜用皮膜
（４′）とドープ膜（２）とが互いに別の面に形成さ
れ、ドープ膜（２）とゲート絶縁膜用皮膜（４′）とが
非接触でゲート絶縁膜用皮膜（４′）内へのリン原子の
拡散導入が起らないため、ゲート絶縁膜（４）の絶縁耐
圧低下に伴うトランジスタの特性劣化を防止できる利点
を有している。
また、半導体層（３）面上に形成されるドープ膜
（２）は連続しておらず、このドープ膜（２）を介して
ソース電極（６）とドレイン電極（７）とが電気的に接
続されることがないため、このドープ膜（２）を半導体
層（３）から除去する必要がなく、従来法に較べて製造
工程数の低減が図れ生産性が向上する利点を有してい
る。
（２）は連続しておらず、このドープ膜（２）を介して
ソース電極（６）とドレイン電極（７）とが電気的に接
続されることがないため、このドープ膜（２）を半導体
層（３）から除去する必要がなく、従来法に較べて製造
工程数の低減が図れ生産性が向上する利点を有してい
る。
また、この実施例においては、熱エネルギ照射工程
（第３図Ｊに示す工程）時に半導体層（３）のチャンネ
ル形成領域がエキシマレーザにより照射されて再結晶化
するため、電解効果移動度が50〜100cm2/V.Sという高い
値となりその動作特性が更に向上する利点を有してい
る。
（第３図Ｊに示す工程）時に半導体層（３）のチャンネ
ル形成領域がエキシマレーザにより照射されて再結晶化
するため、電解効果移動度が50〜100cm2/V.Sという高い
値となりその動作特性が更に向上する利点を有してい
る。
◎第二実施例 この実施例は、請求項２に係る発明を第１図〜第２図
に示したMOS型トランジスタに適用したものである。
に示したMOS型トランジスタに適用したものである。
まず、第４図（Ａ）に示すように、ガラス基板（HOYA
ガラス社製商品名NA−40）（１）上に、SiH4とN2Oとの
混合ガスを用いたプラズマCVD法にて厚さ１μｍのシリ
コン酸化膜製拡散抑制膜（10）を被着し、かつ、その面
上に、スパッタリング法により厚さ1000オングストロー
ムのモリブデン（Mo）製ゲート電極形成用金属膜
（５′）を着膜させた後、この面上のゲート電極形成部
位にフォトリソグラフィー法によりレジスト膜（ｒ）を
形成する。
ガラス社製商品名NA−40）（１）上に、SiH4とN2Oとの
混合ガスを用いたプラズマCVD法にて厚さ１μｍのシリ
コン酸化膜製拡散抑制膜（10）を被着し、かつ、その面
上に、スパッタリング法により厚さ1000オングストロー
ムのモリブデン（Mo）製ゲート電極形成用金属膜
（５′）を着膜させた後、この面上のゲート電極形成部
位にフォトリソグラフィー法によりレジスト膜（ｒ）を
形成する。
次いで、エッチング処理により第４図（Ｂ）に示すよ
うなゲート電極（５）を形成し、この面上に350℃の条
件下、プラズマCVD法により厚さ1000オングストローム
のSiO2製ゲート絶縁膜用皮膜（４′）を被着し（第４図
Ｃ参照）、かつ、600℃、５時間の加熱処理を施して上
記皮膜を緻密化させた後、550℃の条件下、減圧CVD法に
より厚さ500オングストロームの半導体層形成用のアモ
ルファスシリコン膜を被着させると共に、この面上に35
0℃の条件下、プラズマCVD法により厚さ1000〜3000オン
グストロームのSiO2製絶縁層用皮膜（100′）を被着さ
せた。。更に、炉において、600℃、５時間の加熱処理
を施し、上記アモルファスシリコン膜を結晶化させてポ
リシリコン膜の半導体層（３）とした（第４図Ｃ参
照）。
うなゲート電極（５）を形成し、この面上に350℃の条
件下、プラズマCVD法により厚さ1000オングストローム
のSiO2製ゲート絶縁膜用皮膜（４′）を被着し（第４図
Ｃ参照）、かつ、600℃、５時間の加熱処理を施して上
記皮膜を緻密化させた後、550℃の条件下、減圧CVD法に
より厚さ500オングストロームの半導体層形成用のアモ
ルファスシリコン膜を被着させると共に、この面上に35
0℃の条件下、プラズマCVD法により厚さ1000〜3000オン
グストロームのSiO2製絶縁層用皮膜（100′）を被着さ
せた。。更に、炉において、600℃、５時間の加熱処理
を施し、上記アモルファスシリコン膜を結晶化させてポ
リシリコン膜の半導体層（３）とした（第４図Ｃ参
照）。
次に、第４図（Ｄ）に示すように上記絶縁層用皮膜
（100′）面上にポジ型のフォトレジスト膜（ｒ′）を
全面に塗布形成し、かつ、第４図（Ｅ）に示すようにガ
ラス基板（１）側からゲート電極（５）を介し露光処理
を施して露光部位のフォトレジスト層（ｒ′）を現像剤
により溶解可能な性質に変化させた後、現像剤で上記露
光部位を溶解除去しレジスト膜（ｒ）を形成する（第４
図Ｆ参照）すると共に、このレジスト膜（ｒ）から露出
するSiO2製絶縁層用皮膜（100′）を上記バッファード
フッ酸で構成されたエッチング剤を用いるウエットエッ
チング法により除去して絶縁層（100）を形成し（第４
図Ｇ参照）、更に、O2アッシング処理により上記絶縁層
（100）上のレジスト層（ｒ）をも除去する。
（100′）面上にポジ型のフォトレジスト膜（ｒ′）を
全面に塗布形成し、かつ、第４図（Ｅ）に示すようにガ
ラス基板（１）側からゲート電極（５）を介し露光処理
を施して露光部位のフォトレジスト層（ｒ′）を現像剤
により溶解可能な性質に変化させた後、現像剤で上記露
光部位を溶解除去しレジスト膜（ｒ）を形成する（第４
図Ｆ参照）すると共に、このレジスト膜（ｒ）から露出
するSiO2製絶縁層用皮膜（100′）を上記バッファード
フッ酸で構成されたエッチング剤を用いるウエットエッ
チング法により除去して絶縁層（100）を形成し（第４
図Ｇ参照）、更に、O2アッシング処理により上記絶縁層
（100）上のレジスト層（ｒ）をも除去する。
次いで、純水で希釈したフッ酸（100:1）によりポリ
シリコン膜の半導体層（３）表面を処理し、かつ、常温
下、PH3とSiH4とN2Oの混合ガスを用いたプラズマCVD法
により、上記全面に１％のリンを含んだ厚さ100〜300オ
ングストロームのSiO2製ドープ膜（２）を一様に被着さ
せた後（第４図Ｈ参照）、この面上にプラズマCVD法に
より厚さ7000オングストロームのSiO2製パシベーション
膜（８）を被着し（第４図Ｉ参照）、かつ、大気中にお
いてガラス基板（１）の反対側からXeClエキシマレーザ
（波長308nm）を照射し、上記ドープ膜（２）全面を１
ショット200〜800mJ/cm2の条件で加熱処理する。この加
熱処理により露光されたドープ膜（２）が軟化すると共
にその膜内のリン原子が熱拡散し、このドープ膜（２）
と隣接した半導体層（３）にリン原子が拡散導入され
て、第４図（Ｊ）に示すようにソース・ドレイン電極
（６）（７）が形成される。
シリコン膜の半導体層（３）表面を処理し、かつ、常温
下、PH3とSiH4とN2Oの混合ガスを用いたプラズマCVD法
により、上記全面に１％のリンを含んだ厚さ100〜300オ
ングストロームのSiO2製ドープ膜（２）を一様に被着さ
せた後（第４図Ｈ参照）、この面上にプラズマCVD法に
より厚さ7000オングストロームのSiO2製パシベーション
膜（８）を被着し（第４図Ｉ参照）、かつ、大気中にお
いてガラス基板（１）の反対側からXeClエキシマレーザ
（波長308nm）を照射し、上記ドープ膜（２）全面を１
ショット200〜800mJ/cm2の条件で加熱処理する。この加
熱処理により露光されたドープ膜（２）が軟化すると共
にその膜内のリン原子が熱拡散し、このドープ膜（２）
と隣接した半導体層（３）にリン原子が拡散導入され
て、第４図（Ｊ）に示すようにソース・ドレイン電極
（６）（７）が形成される。
次いで、上記パシベーション膜（８）の所定部位にバ
ッファードフッ酸で構成されたエッチング剤を用いるウ
エットエッチング法によりコンタクトホール（81）〜
（83）を開口し、かつ、Al−Si系の合金で構成された配
線用金属（91）〜（93）を取付けて第４図（Ｋ）に示す
ようなｎ型のMOSトランジスタを得るものである。
ッファードフッ酸で構成されたエッチング剤を用いるウ
エットエッチング法によりコンタクトホール（81）〜
（83）を開口し、かつ、Al−Si系の合金で構成された配
線用金属（91）〜（93）を取付けて第４図（Ｋ）に示す
ようなｎ型のMOSトランジスタを得るものである。
そして、この実施例に係る製造方法においても、上記
半導体層（３）を中央に挟んでゲート絶縁膜用皮膜
（４′）とドープ膜（２）とが互いに別の面に形成さ
れ、ドープ膜（２）とゲート絶縁膜用皮膜（４′）とが
非接触でゲート絶縁膜用皮膜（４′）内へのリン原子の
拡散導入が起らないため、ゲート絶縁膜（４）の絶縁耐
圧低下に伴うトランジスタの特性劣化を防止できる利点
を有している。
半導体層（３）を中央に挟んでゲート絶縁膜用皮膜
（４′）とドープ膜（２）とが互いに別の面に形成さ
れ、ドープ膜（２）とゲート絶縁膜用皮膜（４′）とが
非接触でゲート絶縁膜用皮膜（４′）内へのリン原子の
拡散導入が起らないため、ゲート絶縁膜（４）の絶縁耐
圧低下に伴うトランジスタの特性劣化を防止できる利点
を有している。
また、半導体層（３）のゲート電極（５）と対応する
部位には絶縁層（100）が設けられ製造途上において上
記部位の半導体層（３）表面が露出されないため、この
部位がエッチング剤等により汚染されなくなってトラン
ジスタの特性劣化を防止できる利点を有している。
部位には絶縁層（100）が設けられ製造途上において上
記部位の半導体層（３）表面が露出されないため、この
部位がエッチング剤等により汚染されなくなってトラン
ジスタの特性劣化を防止できる利点を有している。
更に、上記ドープ膜（２）は、リンを含んだSiO2にて
構成され、光エネルギが照射されてもその絶縁性を維持
する性質を具備しているため、このドープ膜（２）を介
してソース電極（６）とドレイン電極（７）とが電気的
に接続されることがないため、このドープ膜（２）を半
導体層（３）から除去する必要がなく、従来法に較べて
製造工程数の低減が図れ生産性が向上する利点を有して
いる。
構成され、光エネルギが照射されてもその絶縁性を維持
する性質を具備しているため、このドープ膜（２）を介
してソース電極（６）とドレイン電極（７）とが電気的
に接続されることがないため、このドープ膜（２）を半
導体層（３）から除去する必要がなく、従来法に較べて
製造工程数の低減が図れ生産性が向上する利点を有して
いる。
尚、上述した第一実施例〜第二実施例においてはｐ型
のMOSトランジスタに触れなかったが、この場合、ドー
プ膜として３価の原子が導入された材料を用いればよ
い。
のMOSトランジスタに触れなかったが、この場合、ドー
プ膜として３価の原子が導入された材料を用いればよ
い。
［発明の効果］ 請求項１に係る発明によれば、 半導体層を中央に挟んでゲート絶縁膜と拡散原子保持
皮膜とが互いに別の面に形成されているためゲート絶縁
膜内への拡散原子の拡散導入が起こらず、しかも、半導
体層のゲート電極と対応する部位には残留するフォトレ
ジスト層に遮られて拡散原子保持皮膜が積層されないこ
とから、この拡散原子保持皮膜を介してソース電極とド
レイン電極とが電気的に接続されることがないためこの
拡散原子保持皮膜をも除去する必要が無い。
皮膜とが互いに別の面に形成されているためゲート絶縁
膜内への拡散原子の拡散導入が起こらず、しかも、半導
体層のゲート電極と対応する部位には残留するフォトレ
ジスト層に遮られて拡散原子保持皮膜が積層されないこ
とから、この拡散原子保持皮膜を介してソース電極とド
レイン電極とが電気的に接続されることがないためこの
拡散原子保持皮膜をも除去する必要が無い。
従って、ゲート絶縁膜内への拡散原子の拡散導入が起
こらないため動作特性の優れたMOS型半導体装置を提供
できる効果を有しており、 更に、ゲート絶縁膜用皮膜や拡散原子保持皮膜を除去
する必要が無いため製造工程数の低減が図れて生産性が
向上する効果を有している。
こらないため動作特性の優れたMOS型半導体装置を提供
できる効果を有しており、 更に、ゲート絶縁膜用皮膜や拡散原子保持皮膜を除去
する必要が無いため製造工程数の低減が図れて生産性が
向上する効果を有している。
一方、請求項２に係る発明によれば、 半導体層を中央に挟んでゲート絶縁膜と拡散原子保持
皮膜とが互いに別の面に形成されているためゲート絶縁
膜内への拡散原子の拡散導入が起こらないと共に、半導
体層のゲート電極と対応する部位には絶縁層が設けられ
ているため製造途上において半導体層の上記部位が露出
することがなく、かつ、拡散原子保持皮膜は光エネルギ
が照射されてもその絶縁性を維持する性質を具備し、こ
の拡散原子保持皮膜を介してソース電極とドレイン電極
とが電気的に接続されることがないためこの拡散原子保
持皮膜を除去する必要が無い。
皮膜とが互いに別の面に形成されているためゲート絶縁
膜内への拡散原子の拡散導入が起こらないと共に、半導
体層のゲート電極と対応する部位には絶縁層が設けられ
ているため製造途上において半導体層の上記部位が露出
することがなく、かつ、拡散原子保持皮膜は光エネルギ
が照射されてもその絶縁性を維持する性質を具備し、こ
の拡散原子保持皮膜を介してソース電極とドレイン電極
とが電気的に接続されることがないためこの拡散原子保
持皮膜を除去する必要が無い。
従って、製造途上において半導体層のチャンネル形成
領域が汚染され難く、かつ、ゲート絶縁膜内への拡散原
子の拡散導入が起こらないため動作特性の優れたMOS型
半導体装置を提供できる効果を有しており、 更に、ゲート絶縁膜用覆皮膜や拡散原子保持皮膜を除
去する必要が無いため製造工程数の低減が図れて生産性
が向上する効果を有している。
領域が汚染され難く、かつ、ゲート絶縁膜内への拡散原
子の拡散導入が起こらないため動作特性の優れたMOS型
半導体装置を提供できる効果を有しており、 更に、ゲート絶縁膜用覆皮膜や拡散原子保持皮膜を除
去する必要が無いため製造工程数の低減が図れて生産性
が向上する効果を有している。
第１図〜第４図は本発明の実施例を示しており、第１図
は第一実施例に係るMOS型トランジスタの概略斜視図、
第２図は第１図のII−II面断面図、第３図（Ａ）〜
（Ｋ）はこの第一実施例に係るMOS型トランジスタの製
造工程図、第４図（Ａ）〜（Ｋ）は第二実施例に係るMO
S型トランジスタの製造工程図を示し、また、第５図は
従来の『逆スタガー型』のMOS型半導体装置の概略斜視
図、第６図は第５図のVI−VI面断面図、第７図は従来の
『スタガー型』のMOS型半導体装置の概略斜視図、第８
図は第７図のVIII−VIII面断面図を示し、また、第９図
（Ａ）〜（Ｃ）、第10図（Ａ）〜（Ｆ）、及び、第11図
（Ａ）〜（Ｈ）は、夫々、従来のMOS型半導体装置の製
造工程を示す工程図である。 ［符号説明］ （１）……ガラス基板 （２）……ドープ膜 （３）……半導体層 （４）……ゲート絶縁膜 （５）……ゲート電極 （６）……ソース電極 （７）……ドレイン電極
は第一実施例に係るMOS型トランジスタの概略斜視図、
第２図は第１図のII−II面断面図、第３図（Ａ）〜
（Ｋ）はこの第一実施例に係るMOS型トランジスタの製
造工程図、第４図（Ａ）〜（Ｋ）は第二実施例に係るMO
S型トランジスタの製造工程図を示し、また、第５図は
従来の『逆スタガー型』のMOS型半導体装置の概略斜視
図、第６図は第５図のVI−VI面断面図、第７図は従来の
『スタガー型』のMOS型半導体装置の概略斜視図、第８
図は第７図のVIII−VIII面断面図を示し、また、第９図
（Ａ）〜（Ｃ）、第10図（Ａ）〜（Ｆ）、及び、第11図
（Ａ）〜（Ｈ）は、夫々、従来のMOS型半導体装置の製
造工程を示す工程図である。 ［符号説明］ （１）……ガラス基板 （２）……ドープ膜 （３）……半導体層 （４）……ゲート絶縁膜 （５）……ゲート電極 （６）……ソース電極 （７）……ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/336 H01L 29/786
Claims (2)
- 【請求項１】絶縁性基板と、この基板上に設けられたゲ
ート電極と、ゲート絶縁膜を介し上記ゲート電極に対向
して設けられた半導体層と、この半導体層に設けられた
ソース・ドレイン電極とを備えるMOS型半導体装置の製
造方法において、 光不透過性のゲート電極が形成された基板面上に、ゲー
ト絶縁膜、半導体層、及びフォトレジスト層を順次積層
する積層工程と、 上記基板側から光照射してゲート電極に相当する部位以
外のフォトレジスト層を露光する露光工程と、 露光された部位のフォトレジスト層を現像処理により選
択的に除去する現像工程と、 上記ゲート電極と対応する部位にフォトレジスト層が部
分的に残留する半導体層上に、３価又は５価の原子を保
持する絶縁性の拡散原子保持皮膜を積層する皮膜積層工
程と、 上記フォトレジスト層とこのフォトレジスト層上に積層
された拡散原子保持皮膜とを除去する除去工程と、 上記基板の反対側から拡散原子保持皮膜へ光エネルギを
照射し、この拡散原子保持皮膜からこれと隣接する半導
体層へ３価又は５価の原子を拡散させてソース・ドレイ
ン電極を形成する光エネルギ照射工程、 とを具備することを特徴とするMOS型半導体装置の製造
方法。 - 【請求項２】絶縁性基板と、この基板上に設けられたゲ
ート電極と、ゲート絶縁膜を介し上記ゲート電極に対向
して設けられた半導体層と、この半導体層に設けられた
ソース・ドレイン電極とを備えるMOS型半導体装置の製
造方法において、 光不透過性のゲート電極が形成された基板面上に、ゲー
ト絶縁膜、半導体層、絶縁層、及び、フォトレジスト層
を順次積層する積層工程と、 上記基板側から光照射してゲート電極に相当する部位以
外のフォトレジスト層を露光する露光工程と、 露光された部位のフォトレジスト層を現像処理により選
択的に除去すると共に、除去されたフォトレジスト層か
ら露出する絶縁層を現像処理により選択的に除去する現
像工程と、 残留するフォトレジスト層を除去した後、上記ゲート電
極と対応する部位に絶縁層が部分的に残留する半導体層
上に、３価又は５価の原子を保持し、かつ、光エネルギ
が照射されてもその絶縁性を維持する拡散原子保持皮膜
を積層する皮膜積層工程と、 上記基板の反対側から拡散原子保持皮膜へ光エネルギを
照射し、この拡散原子保持皮膜からこれと隣接する半導
体層へ３価又は５価の原子を拡散させてソース・ドレイ
ン電極を形成する光エネルギ照射工程、 とを具備することを特徴とするMOS型半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29761789A JP2819694B2 (ja) | 1989-11-17 | 1989-11-17 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29761789A JP2819694B2 (ja) | 1989-11-17 | 1989-11-17 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03159250A JPH03159250A (ja) | 1991-07-09 |
| JP2819694B2 true JP2819694B2 (ja) | 1998-10-30 |
Family
ID=17848877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29761789A Expired - Lifetime JP2819694B2 (ja) | 1989-11-17 | 1989-11-17 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2819694B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858821A (en) * | 1993-05-12 | 1999-01-12 | Micron Technology, Inc. | Method of making thin film transistors |
| KR960012583B1 (en) * | 1993-06-21 | 1996-09-23 | Lg Semicon Co Ltd | Tft (thin film transistor )and the method of manufacturing the same |
| DE4435461C2 (de) | 1993-10-06 | 2001-09-20 | Micron Technology Inc N D Ges | Dünnfilmtransistor und dessen Herstellverfahren |
| US6800875B1 (en) | 1995-11-17 | 2004-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix electro-luminescent display device with an organic leveling layer |
| TW309633B (ja) | 1995-12-14 | 1997-07-01 | Handotai Energy Kenkyusho Kk | |
| US6043507A (en) * | 1997-09-24 | 2000-03-28 | Micron Technology, Inc. | Thin film transistors and methods of making |
| US6344378B1 (en) | 1999-03-01 | 2002-02-05 | Micron Technology, Inc. | Field effect transistors, field emission apparatuses, thin film transistors, and methods of forming field effect transistors |
| US6586318B1 (en) * | 1999-12-28 | 2003-07-01 | Xerox Corporation | Thin phosphorus nitride film as an N-type doping source used in laser doping technology |
| JP2003318193A (ja) * | 2002-04-22 | 2003-11-07 | Seiko Epson Corp | デバイス、その製造方法及び電子装置 |
| CN111868899B (zh) * | 2018-03-23 | 2024-07-12 | 株式会社半导体能源研究所 | 半导体装置 |
-
1989
- 1989-11-17 JP JP29761789A patent/JP2819694B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03159250A (ja) | 1991-07-09 |
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