KR20020001733A - 박막 트랜지스터와 그 제조 방법 - Google Patents
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Abstract
TFT제조 공정 및 제조 비용의 부담을 줄이는 목적을 위하여, 박막 트랜지스터가 (i) 기판(1,2) 상에 광 차단막(3)을 증착시키는 제 1 증착단계와; (ii) 광 차단막(3) 상에 트랜지스터의 채널을 형성시키기 위하여 반도체막(4)을 증착시키는 제 2 증착단계와; (iii) 광 차단막(3)과 반도체막(4)을 동일한 모양의 패턴 내에 동시에 형성시키는 패턴화 단계와; (iv) 형성된 반도체막(4)의 양 말단부와 각각 접촉하는 소스 전극(7) 및 드레인 전극(8)을 형성하는 전극 형성 단계와; (v) 절연체막(9)이 소스 및 드레인 전극(7,8)과 반도체막(4)을 커버하도록 절연체막(9)을 형성시키는 단계와; (vi) 반도체막(4)에 대응하는 절연체막(9) 상의 위치에 게이트 전극(10)을 형성시키는 단계에 의해 제조된다. 광 차단막(3) 및 반도체막(4)은 각각 마스킹 전용 공정, 포토레지스트 코팅 전용 공정 및 에칭 전용 공정없이 같은 모양의 패턴으로 동시에 만들어진다.
Description
박막 트랜지스터는 일반적으로 액정 디스플레이 디바이스(LCD)와 광범위 영상 센서(large area image sensor)와 같은 전자 디바이스에 사용된다. 특히, 소스 및 드레인 전극, 게이트 전극, 그리고 채널 영역을 갖는 TFT는 영상 정보에 응답하는 전압을 능동 매트릭스형 액정 디스플레이 판넬(panel) 내의 화소 전극에 인가하는 요소로서 사용되었다. 투과성 능동 매트릭스(transmissive active matrix) LCD 내에서, 디스플레이 판넬의 후면측에 배치된 백 라이트(backlight) 시스템 등으로부터의 빛이 TFT, 특히 TFT의 채널 영역으로 입사하는 것을 막기 위해 광 차단막(light shield film)이 이러한 구조의 모든 TFT에 제공되었다.
예를 들어, TFT가 완전한 OFF 상태에서 제어될 때에도, 채널 영역에 빛이 침범하게 되면 소스 및 드레인 사이의 절연도가 저하되어 누설 전류(leakage current)를 생성시킬 수 있다. 이러한 이유로, 드레인에 연결된 화소 전극의 전기포텐셜은 불필요하게 요동하게 되는데, 이로 인해 디스플레이되는 영상의 질이 악화된다. 이러한 누설 전류를 막기 위해 채널 영역을 커버하는 광 차단막이 액정 디스플레이 판넬의 백 라이트 시스템 측 상에 형성되는데, 이로써 빛이 채널 영역에 침범하지 못하도록 하는 대책이 수립되었다.
일본 특허 공개 공보 제131021/95호에 설명된 TFT를 제조하는 방법에서, 광 차단막인 인(P)이 도핑된 실리콘 박막이 유리 기판 상에서 만들어지고 산화 실리콘막이 인이 도핑된 실리콘 막의 상부 표면에 만들어진다. 이어서, 연속 공정으로, 소스, 드레인 및 채널 영역이 되는 비결정 실리콘 막이 산화 실리콘 막의 상부 표면에 만들어진다. 게다가, 상부 표면에 산화 실리콘 막과 알루미늄 막이 순서적으로 만들어진다. 이어서, 알루미늄 막, 산화 실리콘 막 및 비결정 실리콘 막으로 이루어진 고립 적층부(insular-laminated portion)가 레지스트 공정(resist process)(마스킹 공정) 및 에칭(etching) 공정을 포함하는 패턴화(patterning) 공정에 의해 형성되는데, 고립 적층부는 다른 막보다 얇게된다. 그 후 질소 이온이 산화 실리콘막 부분과 적층부를 제외한 영역 내의 인이 도핑된 실리콘막 부분 내로 주입된다. 이어서, 산화 실리콘막과 인이 도핑된 실리콘 막을 투명하게 하기 위해, 이들을 질화시키도록 산화 실리콘막과 인이 도핑된 실리콘 막 내의 이온 주입부(ion-implanted portion)에 한해 어닐링 공정이 행해진다.
위에서 언급된 바와 같이, 잘 알려진 TFT 제조 방법으로 적층부의 하부측에, 광 차단막의 내부에 인이 도핑된 실리콘막이 만들어질 뿐 아니라, 바람직한 부분에 대한 광학적 투명화 공정(optically- transparentizing process)이 제공된다. 채널영역의 기능을 하는 비결정 실리콘막은 빛의 입사(incidence)가 광 차단막에 의해 차단되기 때문에 유리 기판의 외부 표면 측으로부터의 빛을 받을 수 없다. 그러므로, 백 라이트 시스템으로부터의 빛이 위에서 언급한 것과 같이 누설 전류를 생성하는 완성된 채널 영역에 침범하는 것을 막는 것이 가능하다.
그러나, 이러한 종래의 기술에서, 광 차단막을 만들기 위한 포토레지스트(photoresist)전용 마스크를 사용하는 마스킹 공정과 이 후의 노출 공정과 에칭 공정 등은 오로지 광 차단막만을 형성시키는 패턴화 공정을 위해 필요한데, 이것이 TFT의 제조 공정에 주는 부담은 상당한 것이라는 또 다른 양상이 있었다. 이러한 이유 때문에, 종래 기술은 특히 제조 비용의 관점에서 보았을 때 불리하였다.
본 발명은 박막 트랜지스터(TFT)와 그 제조 방법에 관한 것이며, 더 상세하게는 능동 매트릭스형 액정 디스플레이 디바이스에 적절히 사용되는 TFT 및 그 제조 방법에 관한 것이다.
도 1은 본 발명에 따른 제 1 실시예의 박막 트랜지스터 구조를 도시하는, 디스플레이 판넬 하나의 기판 조립체(assembly)에 대한 부분 단면도.
도 2는 도 1의 TFT를 제조하는 방법의 전반부 공정에 대한 절차를 도시하는 흐름도.
도 3은 도 1의 TFT를 제조하는 방법의 후반부 공정에 대한 절차를 도시하는흐름도.
도 4는 도 2 및 도 3의 흐름도 중 한 제조 단계에 있는 박막 트랜지스터의 구성을 도시하는 부분 단면도.
도 5는 도 2 및 도 3의 흐름도 중 도 4의 단계보다 더 진행된 제조 단계에 있는 박막 트랜지스터의 구성을 도시하는 부분 단면도.
도 6은 도 2 및 도 3의 흐름도 중 도 5의 단계보다 더 진행된 제조 단계에 있는 박막 트랜지스터의 구성을 도시하는 부분 단면도.
도 7은 도 2 및 도 3의 흐름도 중 도 6의 단계보다 더 진행된 제조 단계에 있는 박막 트랜지스터의 구성을 도시하는 부분 단면도.
도 8은 도 2 및 도 3의 흐름도 중 도 7의 단계보다 더 진행된 제조 단계에 있는 박막 트랜지스터의 구성을 도시하는 부분 단면도.
도 9는 도 2 및 도 3의 흐름도 중 도 8의 단계보다 더 진행된 제조 단계에 있는 박막 트랜지스터의 구성을 도시하는 부분 단면도.
도 10은 본 발명에 따른 제 2 실시예의 박막 트랜지스터 배열을 도시하는, 디스플레이 판넬 하나의 기판 조립체에 대한 부분 단면도.
도 11은 제 1 및 제 2 실시예의 박막 트랜지스터의 소스 및 드레인 사이의 전류 경로를 도시하는, 확대 부분 단면도.
도 12는 제 1 및 제 2 실시예의 배치와는 다른 구성을 갖는 박막 트랜지스터의 소스 및 드레인 사이의 전류 경로를 도시하는, 확대 부분 단면도.
위에서 언급한 관점에서 보았을 때, 본 발명의 목적은 제조 공정 상의 부담을 줄일 수 있고 제조 비용이 저렴한 박막 트랜지스터 및 그를 제조하는 방법을 제공하는 것이다.
이러한 이유로, 본 발명의 첫 번째 양상에서 박막 트랜지스터는 소스 전극, 드레인 전극 및 게이트 전극을 포함하며, 기판 상에 형성된 광 차단막(light shield film)과;
광 차단막 상에 형성된 반도체 채널 영역(channel region)으로서, 상기 영역은 광 차단막과 같은 모양인 반도체 채널 영역을 더 포함하고,
상기 소스 전극 및 상기 드레인 전극은 상기 광 차단막의 양측과, 상기 반도체 채널 영역과 접촉하는 채널 영역의 양측상에 위치한다.
이 구성에 따라서, 공통된 제조 단계에 의해 채널 영역과 동일한 모양이며 채널 영역과 동시에 광 차단막을 패턴화시키고 형성시키는 것이 가능하다. 그 결과, 광 차단막의 형성 단계와 채널 영역의 형성 단계가 공통됨으로 인해 TFT 제조 공정의 단순화와 제조 비용의 저렴화가 가능하다.
박막 트랜지스터에서, 소스 전극 및 드레인 전극은 채널 영역의 상부 표면의 양 말단부와 각각 접촉하는 상태로 형성될 수 있다.
광 차단막은 반도체 또는 절연체로 이루어질 수 있다. 이렇게 재료를 선택함으로써 본 발명의 구성에 적절한 광 차단막을 만들 수 있다.
더욱이, 소스 전극 및 드레인 전극은 채널 영역과 바람직하게 옴 접촉(ohmic contact)을 한다. 이러한 옴 접촉으로 소스 및 드레인이 낮은 접촉 저항에서 채널 영역에 닿는 것이 가능하다.
본 발명의 다른 양상의 디스플레이 디바이스는 소스 전극, 드레인 전극 및 게이트 전극을 포함하는 박막 트랜지스터를 사용하는데, 이 박막 트랜지스터는 기판 상에 형성된 광 차단막과, 이 광 차단막 상에 형성되고 광 차단막과 모양이 같은 반도체의 채널 영역을 포함한다.
본 발명의 다른 양상에 따른 박막 트랜지스터의 제조 방법은
기판 상에 광 차단막을 증착시키는 제 1 증착단계와;
광 차단막 상에 트랜지스터의 채널을 형성시키기 위하여 반도체막을 증착시키는 제 2 증착단계와;
광 차단막과 반도체막을 동일한 모양의 패턴 내에 동시에 형성시키는 패턴화 단계와;
형성된 반도체막의 양 말단부와 각각 접촉하는 소스 전극 및 드레인 전극을 형성하는 전극 형성 단계와;
절연체막이 소스 및 드레인 전극과 반도체막을 커버하도록 절연체막을 형성시키는 단계와;
반도체막에 대응하는 절연체막 상의 위치에 게이트 전극을 형성시키는 단계를 포함한다.
본 방법에서, 옴 접촉 처리 단계는 제 2 증착 단계 후, 패턴화 단계 전에 반도체막의 표면층부를 인으로 도핑하기 위해 행해질 수 있다.
패턴화 단계는 단일 마스크를 사용하여 광 차단막과 반도체막이 겹쳐진 층을 마스킹하는 공정을 포함할 수 있다.
전극 형성 단계 이후 절연 처리 단계는 소스 전극 및 드레인 전극으로 커버되지 않은 반도체막의 표면층부를 질화시키거나 산화시키기 위해 행해질 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 TFT(박막 트랜지스터)의 횡단면의 구조를 도시하고 있다.
도 1을 참조하면, 이 TFT는 능동 매트릭스형의 투과성 액정 디스플레이 디바이스를 위한 디스플레이 판넬에 사용된다. 비록 영상 디스플레이를 위한 광학적 변조 작용(optical modulating action)을 수행하는 액정 매체가 유리 기판을 각각 기반으로 하는 두 시트(sheet)의 조립체(100,200) 사이에 둘러싸여 있어도, TFT는 하나의 조립체(100)의 유리 기판(1) 상에 형성되어 있다. 백 라이트는 유리 기판(1)과 유리 기판의 상부 표면 상에 형성된 TFT의 일부와 화소 전극을 투과하고 액정 매체 상에 입사하여 다른 조립체(200)를 통하여 디스플레이 스크린의 바깥쪽에 도입되도록 광학적 변조 작용을 거친다.
질화 실리콘(SiNx)으로 이루어져 있는 절연막(2)은 유리 기판(1)의 상부 표면 상 즉, 기부층(foundation layer)으로서 액정 매체 측 표면에 형성된다. 광 차단막(3)은 절연막(2)의 상부 표면에 형성되는데, 이 막(3)은 순수 Si와 같은 반도체, 절연체 또는 빛이 투과되지 못하는 절연체에 가까운 반도체로 이루어져 있다. 더욱이, 광 차단막(3)과 같은 모양의 비결정 실리콘 a-Si막(4)은 광 차단막(3)의 상부 표면에 형성된다. 더군다나, a-Si 내에 인(P)을 주입함으로써 얻어지는 n형 반도체 n+a-Si막(최상층부)(5)은 접촉 저항을 줄이기 위하여 a-Si막(4)의 상부 표면부의 양측 말단에 각각 형성된다. a-Si막(4)의 중앙부(도 1에서 점이 찍힌 부분)에서, SiNx막(최상층부)(6)은 절연층으로서 형성되는데, 이 SiNX막(6)은 NH3공정 즉,n+a-Si에 대해 질화시키는 공정을 추가함으로써 얻어진다. 산화 공정에 바탕을 둔 SiO2는 SiNx대신 절연막(6)으로 사용될 수 있다.
절연막(2)의 상부 표면에 있는 소스 및 드레인 전극(7,8)은 예를 들어, 층(3 내지 6)의 3단계 구조의 서로 마주 보는 양측 각각에서 몰리브덴(Mo)으로부터 만들어진다. 비록 도면에는 도시되어 있지 않지만, 소스 전극(7)은 디스플레이 판넬의 유효 디스플레이 영역(effective display region)에 뻗어있는(running) 소스 버스와 연결되어 있다. 소스 및 드레인 전극(7,8)은 각각 대응하는 n+a-Si막(5)의 상부 표면부위에 걸쳐서 배열된다. 다시 말하면, 전극(7,8)은 그 각 부분이 해당 부를 커버하고 그 해당 부와 접촉하는 방식으로 덮고 있다. 그 결과, 각 소스 전극(7)및 드레인 전극(8)과 a-Si막(4)은 n+a-Si막(5)이 그 사이에 삽입된 상태로 옴 접촉한다. 더욱이, 3단계 구조인 소스 전극(7) 측과 드레인 전극(8) 측은 NH3공정이 절연 공정으로서 행해지는 SiNx막(6)을 통하여 절연된다. 소스 전극(7), 드레인 전극(8) 및 두 전극 사이에서 서로를 연결하는 a-Si막(4)은 미리 결정된 모양(섬모양)으로 활성 영역(active region)을 주로 형성한다.
질화 실리콘막(9)은 일부를 제외한 SiNx막(6), 소스(7) 및 드레인(8)을 포함하는 세층 구조물(three-layered structure)을 커버하는 방식으로 절연막(2)의 상부 표면 상에서 게이트 절연막으로서 형성된다. 더욱이, 예를 들어, 알루미늄 합금으로 구성된 게이트 전극(10)은 질화 실리콘 SiNx막(9)의 상부 표면 상에서 a-Si막(4)에 해당하는 위치에 형성된다. 예를 들어, 몰리브덴(Mo)으로 이루어진 게이트를 위한 이른바 캡층(cap layer)(11)은 이 게이트 전극(10)의 상부 표면 위에 형성된다. 이 캡층(11)은 다른 알루미늄 배선(wiring)(도시되지 않음)과의 연결성을 개선하기 위한 것이다. 게이트 전극(10)과 캡층(11)은 또한 게이트 버스 라인으로서 디스플레이 판넬의 유효 디스플레이 영역에 뻗어있다.
SiNx막(12)은 절연막으로서 게이트 전극(10)과 캡층(11)을 커버하는 방식으로 질화 실리콘 SiNx막(9)의 상부 표면 상에 형성된다. 그러나, SiNx막(9,12)은 드레인 전극(8)의 일부분 위에는(on/above) 형성되지 않는다. 즉, 드레인 전극(8)에 접촉한 접촉홀(contact hall)(13)은 도 1에 도시된 바와 같이 SiNx막(9,12) 내에 형성된다. 게다가, 화소 전극(14)은 투명 전극으로서 예를 들어 ITO(indium-tin oxide)(인듐-틴 산화물)로 이루어져 있는데, 이는 드레인 전극(8)과 연결되도록 접촉홀(13)의 벽을 따라 SiNx막(12)의 최상부 표면에 뻗어있다.
상기 언급한 n+a-Si막(5)은 일본 특허 공개 번호 22244/94 및 일본 특허 번호 2719690에 개시된 종래의 공정으로 형성될 수 있다는 것이 주목된다. 액정 매체 등의 배열된 층이 화소 전극(14)의 상부 표면 측에 형성된다는 설명은 본 발명의 명백함을 위하여 생략된다는 것도 주목된다.
다음에는, 도 1에 도시된 박막 트랜지스터 구조물의 제조 방법이 설명될 것이다. 도 2 및 도 3은 박막 트랜지스터 구조물의 제조 방법에 대한 절차를 도시하고 있으며, 도 4 내지 도 9는 TFT를 제조하는 방법에 대한 각 공정에서 TFT 구조물의 횡단면을 도시하고 있다.
도 2에서, 먼저, 기부층으로서 SiNx로 이루어진 절연막(2)은 도 4에 도시된 바와 같이 유리 기판(1)의 상부 표면에 만들어진다(S1 단계). 이어서, 일반적으로 순수 Si로 표현되는 반도체, 절연체 또는 절연체에 가까운 반도체로 이루어진 광 차단막(3)이 절연막(2)의 상부 표면 상에 스퍼터링(sputtering)됨으로써 만들어진다(S2 단계). 그 후에, 비결정 실리콘인 a-Si막(4)이 예를 들어, 플라즈마 CVD(화학 증기 증착)법에 의해 광 차단막(3)의 상부 표면 상에 만들어진다(S3 단계). 그에 더하여, n+a-Si막(5)이 a-Si막(4)의 최외곽 층부에 형성되도록 인 도핑이 a-Si막(4)의 상부 표면에서 행해진다(S4 단계).
다음으로, n+a-Si막(5)의 상부 표면 상에서 포토레지스트 마스크를 사용한 세층(3,4,5)에 대한 패턴화가 시작된다(S5 단계). S5 단계는 노출 공정뿐 아니라 상기 마스크를 사용한 마스킹 공정도 포함한다. 이어서, n+a-Si막(5), a-Si막(4) 및 광 차단막(3)에 대하여 에칭 제거 공정(etching-removing process)이 동시에 행해진다(S6 단계). 이 결과로, n+a-Si막(5), a-Si막(4) 및 광 차단막(3)으로 이루어진 세층 구조물은 도 5에 도시된 것과 같은 모양(insular shape)(섬 모양)을 형성한다.
이 후에, 예를 들어, 몰리브덴 Mo로 이루어진 소스 전극 및 드레인 전극이 만들어지는 전도성 막이 이 세층 구조물을 덮도록 스퍼터링 등에 의해 절연막(2)의 상부 표면 위에 만들어진다(S7 단계). 이어서, 이 전도성 막은 소스 전극 및 드레인 전극이 형성되도록 패턴화 공정과 에칭-제거 공정을 거친다(S8 및 S9 단계). 결과적으로, 도 6에 도시된 바와 같이 소스 및 드레인 전극(7,8)은 n+a-Si막(5), a-Si막(4) 및 광 차단막(3)으로 이루어진 세층 구조물의 양쪽 말단과 접촉하는 형태로 마무리된다. 이 경우에, 소스 및 드레인 전극(7,8)은 n+a-Si막(5)의 상부 표면의 양측에 걸치고 닿는 형태를 취한다.
이어서, 질소 이온이 n+a-Si막(5)의 상부 표면의 중앙부 내로 주입되고, 질화 공정을 마무리하기 위한 어닐링 공정이 행해져서, 절연 처리가 완성된다(S10 단계). 이 결과로, 소스 및 드레인 전극(7,8)에 의해 커버되지 않은 n+a-Si막(5)의 일부분만이 질화되는데, 그에 따라 절연막(6)이 형성된다. 질화대신에 산화시킬 수도 있다.
더욱이, 도 3의 흐름도의 처음에서, 절연층이 되는 SiNx막(9)이 도 8에 도시된 바와 같이 절연막(6) 뿐 아니라 소스 및 드레인 전극(7,8)을 커버하는 방식으로 절연막(2)의 상부 표면 상에 형성된다(S11 단계).
이어서, 게이트 전극 및 버스 배선이 되는 알루미늄 막 및 몰리브덴(Mo) 캡층이, 예를 들어 스퍼터링으로 각각 SiNx막(9)의 상부 표면에 연속적으로 만들어진다(S12 단계). 그 후, 이 알루미늄막 및 Mo층은 적절한 모양과 위치에서 게이트 전극이 형성되도록 패턴화되고 부분적으로 에칭-제거된다(S13 및 S14 단계). 결과적으로, 게이트 전극(10) 및 캡층(11)은 도 8에서 도시된 바와 같이 a-Si막(4)과 대응하는 위치에 형성된다.
다음에, 추가 절연층이 되는 상부 SiNx막(12)은 게이트 전극 및 캡층(10,11)을 커버하는 방식으로 SiNx막(9)의 상부 표면 상에 만들어진다(S16 단계). 더욱이, 하부 및 상부 SiNx막(9,12)은 패턴화되고, 드레인 전극(8)에 화소 전극을 연결하는데 도움을 주는 접촉홀을 형성하기 위하여 에칭-제거 공정이 행해진다(S17 및 S18 단계). 결과적으로, 접촉홀(13)은 도 9에 도시된 바와 같이 SiNx막(9,12) 내에 형성된다.
이 후, 디스플레이 판넬의 화소에 대응하는 화소 전극을 형성하기 위한 ITO(인듐-틴 산화물)막은 접촉홀(13)의 벽 표면과 SiNx막(12)의 상부 표면에 미리 결정된 두께로 만들어진다(S19 단계). 이 후, 이 ITO막은 패턴화되고 적절한 모양과 위치에서 화소 전극을 형성하도록 부분적으로 에칭-제거된다(S20 및 S21 단계). 결과적으로, 도 1에 도시된 바와 같이, 접촉홀(13)에서 드레인 전극(8)과 접촉하고 SiNx막(12)의 상부 표면에 뻗어있는 화소 전극(14)이 형성된다.
위에서 설명된 바와 같이, 본 실시예에 따라, 소스와 드레인 전극(7,8) 사이의 채널 영역을 미리 결정된 모양으로 패턴화 할 때, 채널 영역에 조사되는 빛을차단하는 광 차단막이 채널 영역과 같은 모양으로 공통의 공정에 의해 동시에 패턴화된다. 그 결과, 광 차단막을 형성하는 공정이 다른 공정과 공통되므로, TFT 제조 공정은 단순화 될 수 있고, 이에 따라 제조 비용이 저렴하게 된다. 보다 상세하게 말한다면, 광 차단막을 위한 마스킹 전용 공정은 없앨 수 있다.
더욱이, 추가적인 장점으로 다른 양상이 있었는데, 광 차단막 및 채널 영역이 같은 마스크에 의해 형성되었으므로, 둘 다 정확히 같은 모양으로 형성되며, 이에 따라 광 차단막이 채널 영역을 커버하지 못할 가능성은 상당히 줄어들 수 있게 되고, 이는 위에서 언급된 누설 전류가 생성되는 것을 막는데 기여하게 된다.
게다가, 소스 및 드레인이 채널 영역이 형성된 후 형성되므로 본 발명의 실시예는 채널 영역에 대한 막 제조 온도의 제한이 거의 없다는 것도 장점이다.
더욱이, 하나의 화소에 대한 구동 회로(driving circuit)를 구성하는 박막 트랜지스터가 제 1 실시예에서 설명되었다 할 찌라도, 독립적인 채널 영역을 갖는 박막 트랜지스터가 액정 디스플레이 디바이스의 각 화소에 대응하는 매트릭스의 형태로 형성된다.
다음에, 본 발명에 따른 제 2 실시예가 도 10을 참조하여 설명될 것이다. 도 1에 도시된 제 1 실시예에서의 것와 같은 구성 요소가 같은 참고 기호로 도 10에 도시되어 있다.
도 10에서, 광 차단막(3), a-Si막(4), n+a-Si막(5) 및 SiNx막(6)의 순서로 증착된 이 층들은 제 1 실시예에서 설명된 바와 같은 모양으로 유리 기판(1)의 상부표면 상에 형성된 절연막(2) 상에 형성된다. 이것의 제조 공정도 제 1 실시예와 같다.
더욱이, ITO로 이루어진 소스 및 드레인 전극(16,17)이 각각 n+a-Si막(5)의 상부 표면의 말단을 덮고 있고 이들 사이가 서로 접촉하는 구조물이 제공된다. 그 결과, 이 경우에서도, 소스 및 드레인 전극(16,17) 과 a-Si막(4)사이에 n+a-Si막(5)이 삽입되므로, 옴 접촉이 만들어진다. 더욱이, 소스 및 드레인 전극(16,17) 측은 NH3공정을 거친 SiNx막(6)에 의해 절연된다.
소스 버스를 형성하는 배선 패턴(18)은 소스 전극(16)상에서 몰리브덴(Mo)으로 형성된다. 더욱이, 질화 공정을 거친 SiNx로 된 절연막(9)은 소스 전극(16), 특정부를 제외한 드레인 전극(17) 절연 공정이 행해진 SiNx막(6)과 배선 패턴(18)을 커버하는 방식으로 형성된다. 접촉홀(19)은 드레인 전극(17)의 일부를 드러내는 방식으로 형성된다. 더욱이, 알루미늄막(10)은 절연막(9)의 상부 표면 상에서 a-Si막(4)에 대응하는 위치에 형성된다.
그 결과, 소스 및 드레인 전극(16,17) 사이의 채널 영역이 제 1 실시예와 같은 방식으로, 미리 결정된 모양으로 패턴화될 때, 채널 영역에 조사되는 빛을 차단하는 광 차단막이 채널 영역과 같은 모양으로 공통 공정에 의해 동시에 패턴화된다. 그러므로, 이러한 제 2 실시예도 위에서 설명된 제 1 실시예와 같은 효과를 가질 수 있다.
그러나, 도 10에 도시된 바와 같이, 제 2 실시예는 드레인 전극(17)이 화소 전극으로서 직접적인 기능을 하도록 배치되었기 때문에, 제 1 실시예에서 도 1의 ITO(14)에 대응하는 층은 형성될 필요가 없다.
다음에는, 제 1 및 제 2 실시예에 대해, 채널 영역을 통하여 소스 전극에서부터 드레인 전극으로 흐르는 전류 경로가 설명될 것이다.
도 11은 채널 영역에서 전류가 흐르는 상태를 도시하고 있다. TFT가 ON 상태 일 때, 소스 전극(7)(또는 16)에서 드레인 전극(8)(또는 17)으로 흐르는 전류 "i"는 게이트 측 상의 표면(4f)에서 흐를 수 있는데, 이 표면은 채널 영역을 구성하는 a-Si막(4)에서 가장 낮은 저항을 갖는다. 이 경우에, 소스 및 드레인 전극은 도 11에 도시된 바와 같이 a-Si막(4)의 표면의 양 말단과 각각 선형적(linearly)으로 접촉한다. 결과적으로, a-Si막(4)에서 전류 경로(채널)는 선형적으로, 소스 및 드레인 전극 사이의 가장 짧은 간격으로 형성된다.
반면, 도 12에서 도시된 바와 같은 박막 트랜지스터의 구조물에서, 채널 영역을 형성하는 a-Si막(20)은 소스 및 드레인 전극(21,22)의 말단 표면 상에 형성된다. 더욱이, 절연막(23)은 a-Si막(20)의 상부 표면 상에 형성된다. 이러한 구조물의 경우에, 소스 전극(21)에서 드레인 전극(22)으로 흐르는 전류 "i"는 a-Si막(20)의 내부를 통하여 소스 전극(21)에서 a-Si막(20)의 게이트 측의 표면(도면에서 윗방향)으로 유도되고 a-Si막(20)의 표면을 통하여 드레인 전극(22) 측으로 흐르며, 이 전류는 드레인 전극(22) 측(아래방향)으로 유도되어 다시 a-Si막(20)의 내부를 통하여 드레인 전극(22)으로 흐른다.
그 결과, 도 12에 도시된 바와 같이 a-Si막(20)의 두께에 기인한 직렬 저항(R)이 소스 및 드레인 전극(21,22) 측에서의 채널에서 생성된다. 이러한 이유로, 박막 트랜지스터의 ON 저항은 높게된다.
본 발명에 따른 실시예의 도 11로 되돌아오면, 소스 전극(7)(또는 16)에서 드레인 전극(8)(또는 17)으로 흐르는 전류는 두께 방향으로 a-Si막(4) 내부로 흐를 수 없으나, a-Si막(4)의 게이트 측의 표면부에 선형적으로 흐른다. 그 결과, 박막 트랜지스터의 ON 저항은 최소화된다. 그러므로, 실시예는 화소 전극에 대한 구동 효율(driving efficiency)이 개선될 수 있고 박막 트랜지스터에서의 열 생성이 억제될 수 있다는 장점을 제공한다.
비록 투과형 액정 디스플레이 디바이스가 실시예에 설명되었더라도, 본 발명은 이런 형태에 필연적으로 국한될 수는 없으며, 기본적으로 반사형 액정 디스플레이 디바이스에 적용될 수 있다. 이러한 경우에, 기판(1)은 불투명할 것이며, 전극(14) 및 그 이상의 것은 광학적으로 반사성인 재료로부터 형성될 수 있다.
더욱이, 디스플레이 판넬의 후면측에 TFT가 있는 기판이 배치된 구성이 실시예에 설명되었다 할 찌라도, 당업자는 디스플레이 판넬의 전면측에 기판이 배치된 구성을 이해할 수 있다.
상술한 바와 같이 본 발명은 능동 매트릭스형 액정 디스플레이 디바이스에 적절히 사용되는 TFT 및 그 제조 방법에 이용될 수 있다.
Claims (9)
- 소스 전극과, 드레인 전극과, 게이트 전극을 포함하는 박막 트랜지스터로서,상기 트랜지스터는기판 상에 형성된 광 차단막(light shield film)과;상기 광 차단막 상에 형성되고 광 차단막과 같은 모양인, 반도체 채널 영역(channel region)을더 포함하고,상기 소스 전극 및 상기 드레인 전극은 상기 광 차단막의 양측과, 상기 반도체 채널 영역과 접촉하는 채널 영역의 양측상에 위치하는, 박막 트랜지스터.
- 제 1항에 있어서, 상기 소스 전극 및 상기 드레인 전극은 상기 채널 영역의 상부 표면의 양 말단부에 각각 접촉하여 형성되는 것을 특징으로 하는, 박막 트랜지스터.
- 제 1항 또는 제 2항에 있어서, 상기 광 차단막은 반도체 또는 절연체로 이루어지는 것을 특징으로 하는, 박막 트랜지스터.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 소스 전극과 드레인 전극은 상기 채널 영역과 옴 접촉(ohmic contact)인 것을 특징으로 하는, 박막 트랜지스터.
- 소스 전극과 드레인 전극과 게이트 전극을 포함하는 박막 트랜지스터를 사용하는 디스플레이 디바이스로서,상기 박막 트랜지스터는 기판 상에 형성된 광 차단막과;상기 광 차단막 상에 형성되고 상기 광 차단막과 같은 모양인 반도체 채널 영역을포함하는, 디스플레이 디바이스.
- 박막 트랜지스터 제조 방법으로서,기판 상에 광 차단막을 증착(deposit)시키는 제 1 증착단계와;상기 광 차단막 상에 상기 트랜지스터의 채널을 형성시키기 위하여 반도체막을 증착시키는 제 2 증착단계와;상기 광 차단막과 상기 반도체막을 동일한 모양의 패턴 내에 동시에 형성시키는 패턴화 단계(patterning step)와;상기 형성된 반도체막의 양 말단부와 각각 접촉하는 소스 전극 및 드레인 전극을 형성하는 전극 형성 단계와;절연체막이 상기 소스 및 드레인 전극과 상기 반도체막을 커버하도록 상기 절연체막을 형성시키는 단계와;상기 반도체막에 대응하는 상기 절연체막 상의 위치에 게이트 전극을 형성시키는 단계를포함하는, 박막 트랜지스터 제조 방법.
- 제 6항에 있어서, 옴 접촉 처리 단계는 상기 제 2 증착 단계 후와, 상기 패턴화 단계 전에 상기 반도체막의 표면층부를 인으로 도핑하기 위해 행해지는 것을 특징으로 하는, 박막 트랜지스터 제조 방법.
- 제 6항 또는 제 7항에 있어서, 상기 패턴화 단계는 단일 마스크를 사용함으로써 상기 광 차단막과 상기 반도체막이 겹쳐진 층을 마스킹(masking)하기 위한 공정을 포함하는 것을 특징으로 하는, 박막 트랜지스터 제조 방법.
- 제 6항 내지 제 8항 중 어느 한 항에 있어서, 상기 전극 형성 단계 이후 절연 처리 단계는 상기 소스 전극 및 상기 드레인 전극으로 커버되지 않은 상기 반도체막의 표면층부를 질화(nitriding)시키거나 산화시키기 위해 행해지는 것을 특징으로 하는, 박막 트랜지스터 제조 방법.
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