KR100309629B1 - 표시장치 - Google Patents

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순페이 야마자끼
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

작은 상대 유전상수를 가진 수지 재료가 층 절연막(114)으로서 사용된다. 수지 재료는 평탄한 표면을 갖는다. 박막 트랜지스터를 위한 블랙 매트릭스 또는 마스킹 막이 금속 재료를 사용하여 박막 트랜지스터상에 형성된다. 그러한 구성을 마스킹 막과 박막 트랜지스터 사이에 발생된 용량의 문제를 방지한다.

Description

표시 장치
본 발명은 능동 매트릭스 액정 표시와 EL형 표시에 의해 제공되는 평판 표시에 적용가능한 구성에 관한 것이다.
종래의 평판 표시는 매트릭스의 형태로 제공된 복수의 픽셀 각각에 스위칭을 위한 박판 트랜지스터가 제공되고, 각각의 픽셀 전극에 출입하는 전하가 박막 트랜지스터에 의해 제어되는 구성을 가진 능동 매트릭스 액정 표시를 포함한다.
그러한 구성에서, 마스킹 수단(광 차단 수단)은 빛이 픽셀 영역에 제공된 박막 트랜지스터에 입사하는 것을 방지하도록 제공되어야 한다.
현재, 금속막이 불순물의 분산 및 안정성의 관점에서 마스킹 수단으로서 선택된다. 또한, 박막 트랜지스터를 위한 그러한 마스킹 수단은 일반적으로 픽셀 전극의 주변 에지 영역을 덮는 블랙 매트릭스로서도 작용하도록 제공된다.
그러한 구성은 다음의 문제를 갖는다. 첫번째 문제는 용량이 마스킹 막과 박막 트랜지스터 사이에 발생되고, 이것이 박막 트랜지스터의 동작에 역 영향을 준다는 것이다. 두번째 문제는 마스킹막에 일반적으로 마스킹 기능을 불충분하게 만들 수 있는 불규칙성을 갖는 기판상에 형성되기 때문이다.
마스킹 기능과 관련된 문제는 픽셀의 에지와 중첩되도록 제공된 블랙 매트릭스에 동일하게 적용된다.
본 명세서에 기술된 본 발명의 목적은 능동 매트릭스로서의 높은 성능을 달성하기 위해서 박막 트랜지스터를 가리우기 위한(for Shading) 마스킹막과 관련된 문제를 해결하는 구성을 제공하는 것이다.
본 명세서에 기술된 발명에 따른 구성은,
픽셀 전극에 접속된 출력을 가진 박막 트랜지스터와,
상기 박막 트랜지스터상에 제공된 수지 재료로 제조된 층 절연막과,
상기 층 절연막상에 제공된 박막 트랜지스터를 가리우기 위한 마스킹 막을 포함하는 것을 특징으로 한다.
본 발명에 따른 다른 구성은,
박막 트랜지스터상에 형성된 수지 재료로 제조된 층 절연막과,
수지 재료로 제조된 층 절연막상에 형성된 박막 트랜지스터를 가리우기 위한 마스킹막을 포함하는 것을 특징으로 한다.
본 발명에 따른 또다른 구성은,
매트릭스 형태로 제공된 복수의 픽셀 전극과,
수지 재료로 제조된 층 절연막상에 제공되고, 픽셀 전극의 주변 영역의 적어도 일부를 덮기 위한 블랙 매트릭스를 포함하는 것을 특징으로 한다.
도 1A 내지 도 1D 는 능동 매트릭스 회로의 픽셀부를 생산하기 위한 단계를 설명하는 단면도.
도 2A 내지 도 2C 는 능동 매트릭스 회로의 픽셀부를 생산하기 위한 단계를 설명하는 단면도.
도 3A 내지 도 3C 는 능동 매트릭스 회로의 픽셀부를 생산하기 위한 단계를 설명하는 단면도.
도 4A 내지 도 4C 는 능동 매트릭스 회로의 픽셀부를 생산하기 위한 단계를 설명하는 단면도.
도 5A 내지 도 5D 는 능동 매트릭스 회로의 픽셀부를 생산하기 위한 단계를 설명하는 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
105 : 게이트 전극
106, 107 : 양극 산화막
112 : 실리콘 산화막
115 : 마스킹막
117 : 픽셀 전극
207 : 마스크 패턴
이제, 본 발명의 제 1 실시예가 설명될 것이다. 도 1A 내지 도 1D 및 도 2A 내지 도 2C 는 본 실시예에서 기술될 능동 매트릭스 액정 표시의 픽셀부를 생산하기 위한 단계를 설명한다.
도 1A 에 도시되었듯이, 백킹막(backing film)으로서 3000Å 의 두께를 가진 실리콘 산화막(102)은 플라즈마 CVD 프로세스를 사용하여 유리 기판(101)상에 먼저 형성된다.
다음은, 박막 트랜지스터의 화성층을 형성하기 위한 박막 반도체로 제조된 시작 막(tarting film)으로 후에 작용할 비정질 실리콘막(도시되지 않음)이 형성된다. 비정질 실리콘막(도시되지 않음)은 플라즈마 CVD 프로세스를 사용하여 500Å 의 두께로 형성된다.
다음에는, 비정질 실리콘막은 결정 실리콘막(도시되지 않음)을 얻기 위해서 가열 프로세스를 사용하거나 또는 레이저 비임에 의해 조사하거나 또는 가열 프로세스와 레이저 비임에 의한 조사와의 조합인 프로세스를 사용하여 결정화된다.
결정 실리콘막(도시되지 않음)은 박막 트랜지스터의 활성층(103)을 얻기 위해 패턴화된다.
다음에는, 도 1A 에 도시된 바와 같은 활성층(103)을 덮으므로써 게이트 절연막으로서 작용하는 1000Å 의 두께를 가진 실리콘 산화막(104)을 형성하기 위해 수행된다. 따라서, 도 1A 에 도시된 상태가 실현된다.
다음에는, 중량비로 0.1% 의 스칸듐을 포함하는 알루미늄막(도시되지 않음)이 스퍼터링 프로세스를 사용하여 4000Å 의 두께로 형성된다. 이 알루미늄막은 후에 게이트 전극으로서 작용할 것이다.
알루미늄막을 형성한 후에, 농축 양극 산화막(도시되지 않음)이 알루미늄막의 표면상에 100Å 의 두께로 형성된다. 이 양극산화는 수성 암모니아를 사용하여 3% 의 주석산을 포함하는 에틸렌 글라콜 용액을 중화하므로써 얻어진 전해액내에서 양극으로서 알루미늄막을 사용하므로써 수행된다.
또한, 패턴화는 레지스트 마스크(도시되지 않음)를 제공하므로써 수행된다. 게이트 전극(105)은 패턴화의 결과로서 형성된다.
게이트 전극(105)의 형성 후에, 양극산화는 레지스트 정위치에 남겨진 레지스트 마스크(도시되지 않음)를 사용하여 다시 수행된다. 이 양극산화는 전해질로서 3% 옥살산을 포함하는 수성 용액을 사용하여 수행된다.
이 양극산화는 남겨진 레지스트 마스크(도시되지 않음)로 인해서 게이트 전극(105)의 측면상에만 선택적으로 일어난다. 이 단계에서 형성된 양극 산화막은 다공성 구조를 갖는다.
따라서, 다공성 양극 산화막(106)은 게이트 전극(105)의 측면에 형성된다.
이 다공성 양극 산화막은 수 ㎛ 정도의 두께로 성장될 수 있다. 이 성장의 크기는 양극산화의 지속시간에 의해 제어될 수 있다.
여기에서, 양극 산화막(106)의 두께는 6000Å 이다.
다음에는, 양극산화는 수성 암모니아를 사용해서 3% 주석산을 포함하는 에틸렌 글리콜 용액을 중화하므로써 얻어진 전해액을 사용하여 다시 수행된다. 이 양극산화 단계에서, 전해질은 다공성 양극 산화막(106)을 관통하기 때문에, 농축 양극 잔화막(107)은 게이트 전극(105)주위에 형성된다.
이 농축 양극 산화막(107)의 두께는 500Å 이다. 이 농축 양극 산화막(107)의 주 기능은 후속 단계에서 힐록(hillock)과 휘스커(whisker)의 발생을 방지하기 위해 게이트 전극의 표면을 덮는 것이다.
그것은 또한 게이트 전극(105)을 보호하는 기능을 가져서, 그것은 후에 다공성 양극 산화막(106)이 제거될때 동시에 에칭되지 않는다.
그것은 또한 다공성 양극 산화막(106)을 마스크로서 사용하여 후에 형성되는 옵셋 게이트 영여의 형성에 기여하는 기능을 갖는다.
따라서, 도 1B 에 도시된 상태가 실현된다.
이 상태에서, 불순물 이온이 주입된다. P(인) 이온은 여기에서 N-채널형 박막 트래지스터를 얻기 위해 주입된다.
불순물 이온은 108 및 111 로 표시된 영역에 선택적으로 주입된다. 즉, 영역(108및 111)은 고밀도 불순물 영역이 된다.
불순물 이온은 게이트 전극(105)이 마스크로서 작용하기 때문에 게이트 전극(105) 바로 아래의 영역(109)에 주입되지 않는다. 이 영역(109)은 채널 형성 영역으로서 작용한다.
불순물 이온은 다공성 양극 산화막(105)과 농축 양극 산화막(107)이 마스크로서 작용하기 때문에 110 으로 표시되 영역에도 주입되지 않는다. 107로 표시된 영역은 소스/드레인 영역으로서도 또한 채널 형성 영역으로서도 작용하지 않는 옵셋 게이트 영역으로서 작용한다.
특히, 옵셋 게이트 영역은 채널 형성 영역과 드레인 영역 사이에 형성된 전계의 세기를 완화하는 기능을 갖는다. 옵셋 게이트 영역의 존재는 박막 트랜지스터의 OFF 전류치가 감소되게 허용하고, 박막 트랜지스터의 열화를 억제한다.
따라서, 108 로 표시된 소스 영역과, 109 로 표시된 채널 형성 영역과, 110 으로 표시된 옵셋 게이트 영역과, 111 로 표시된 드레인 영역은 자기정합적으로 형성된다.
불순물 이온의 주입이 완료된 때, 다공성 양극 산화막(106)은 선택적으로 제거된다. 그러면, 어닐링 프로세스가 레이저 비임 조사에 의해 수행된다. 레이저 비임은 고밀도 불순물 영역과 옵셋 게이트 영역 사이의 계면 근방으로 향하기 때문에, 불순물 이온의 주입에 의해 손상된 접합부는 충분히 어닐링될 수 있다.
도 1B 에 도시된 상태가 실현될 때, 2000Å 의 두께를 가진 실리콘 산화막(112)은 제 1 층 절연막으로서 형성된다.
실리콘 산화막 및 실리콘 질화막으로 구성되는 실리콘 질화막 또는 다층 막은 이 제 1 층 절연막으로서 사용될 수 있다.
다음에는, 접촉 구멍은 박막 트랜지스터의 소스 영역과 접촉되는 소스전극(113)을 형성하기 위해 제 1 층 절연막(112)내에 형성된다. 따라서, 도 1C 에 도시된 상태가 실현된다.
다음에는, 제 2 층 절연막(114)이 투명 폴리이미드 수지 또는 아크릴 수지를 사용하여 형성된다. 수지 재료로 제조된 층 절연막(114)은 평탄한 표면을 갖도록 형성된다. 따라서, 도 1D 에 도시된 상태가 실현된다.
다음에는, 도 2A 에 도시된 바와 같이, 크롬막이 형성되고, 박막 트랜지스터를 위한 마스킹막과 또한 블랙 매트릭스로서 작용하는 마스킹막(115)으로 패턴화된다.
3과 같거나 그보다 작은 상대 유전 상수를 가진 재료가 제 2층 절연막(114)을 형성하기 위한 수지 재료로서 선택된다. 막은 수 ㎛ 의 두께로 된다. 수지 재료는 두껍게 될 때에 생산 단계를 위해 요구되는 시간을 연장시키지 않기 때문에 그러나 응용에 장점을 갖는다.
그러한 구성은 크롬으로 된 마스킹 막(115)과 그 아래에 놓인 박막 트랜지스터 사이에 용량의 발생을 방지하는 것을 가능하게 한다.
또한, 제 2 층 절연막(114)의 표면은 수지 재료로 부터 형성되면 쉽게 평탄하게 될수 있다. 이것은 표면 불규칙성으로부터 발생하는 빛의 리크를 방지하는 것을 가능하게 한다.
도 2A 에 도시된 상태가 실현될 때, 제 3 층 절연막(116)은 수지재료, 실리콘 산화막 또는 실리콘 질화막을 사용하여 형성된다. 여기에서, 제 2 층 절연막(114)을 위한 수지 재료와 동일한 수지재료가 이 제 3 층 절연막(116)을 위해 사용된다.
제 3 층 절연막으로서 수지 재료를 사용하는 것은 후에 형성될 픽셀전극과 마스킹막(115) 사이에 용량을 발생시키는 문제를 양호하게 해결하고, 픽셀 전극이 형성될 표면을 평탄하게 한다.
따라서, 도 2B 에 도시된 상태가 실현된다. 다음에는, 픽셀 전극(117)이 접촉 구멍을 형성하고, 픽셀 전극을 구성하는 ITO 전극을 형성하고, 패터닝을 수행하므로써 형성된다.
이것은 도 2C 에 도시된 구성을 완성한다. 도 2C 에 도시된 구성에서, 박막 트랜지스터(특히 소스 전극(113))와 마스킹 막(및/또는 블랙 매트릭스)(115) 사이에 제공되는 층 절연막이 작은 상대 유전 상수와 큰 두께를 갖도록 형성될 수 있다. 이것은 불필요한 용량의 발생을 방지할 수 있게 한다.
상기한 구성은 두꺼운 수지막이 형성된 상기한 바와같이 프로세싱 시간의 증가를 포함하지 않는 단순한 산업적 프로세스라는 사실로 인해서 실현될 수 있다.
본 발명의 제 2 실시예가 이제 기술될 것이다.
본 실시예는 더 높은 신뢰성을 제공하기 위해 제 1 실시예에 기술될 구성보다 개량된 구성을 이용하는 것을 특징으로 한다.
상기와 같이, 크롬과 같은 금속 재료는 마스킹막과 블랙 매트릭스를 위해 사용된다. 그러나, 장기적 신뢰성의 다른 전극 또는 배선 사이의 단락에 대한 관심이 존재한다.
특히, 도 2C 의 상태에서 층 절연막(116)내에 핀 구멍이 있으면, 단락이 마스킹 막(115)(동시에 블랙 매트릭스로서 작용할 수 있는)과 픽셀 전극(117)사이에서 발생하는 문제가 발생한다.
층 절연막(116)내에 존재하는 핀 구멍의 영향을 제거하기 위한 가능한 방법은 특수 다층막으로서 충 절연막(116)을 형성하는 것이다.
그러나, 그러한 방법은 생산 단계의 수와 제조원가를 증가시킬 수 있기 때문에 바람직하지 않다.
본 실시예에 따른 구성은 제 1 실시예에 기술된 구성에서 박막 트랜지스터를가리우기 위한 마스킹 막을 위해 양극산화될 수 있는 재료를 사용하고, 그 위에 양극 산화막을 형성하므로써 이러한 상황을 해결하고자 한다.
알루미늄 또는 탄탈이 양극화될 수 있는 재료로서 사용될 수 있다.
특히, 알루미늄의 사용은 알루미늄 샤시와 같은 산업 제품을 위해 상요된 양극산화 기술을 사용해서 양극 산화막이 검은색 또는 유사한 어두운 색으로 되도록 허용하기 때문에 양호한 마스킹 막을 제공한 것이다.
도 3A 내지 도 3C 는 본 발명에 따른 생산 단계를 개략적으로 도시한다. 먼저, 도 1D 에 도시된 상태는 도 1A 내지 도 1D 에 도시된 단계에 의해 실현된다. 다음에는, 마스킹막(115)이 도 2A 에 도시된 바와 같이 형성된다.
여기에서, 알루미늄은 마스킹막(115)으로서 사용된다. 양극산화는 도 3A 에 도시된 바와 같이 마스킹막(115)의 표면상에 양극 산화막(301)을 형성하기 위해 전해약내에서 수행된다.
도 3A 는 박막 트랜지스터를 가리우기 위한 마스킹막으로서 마스킹막(301)을 도시한다. 그러나, 그것은 통상적으로 더욱 연장되어 블랙 매트릭스를 형성한다.
도 3A 에 도시된 상태가 실현될 때, 제 3 층 절연막(116)은 실리콘 산화막 또는 실리콘 질화막에 의해 형성되거나 도 3B 에 도시된 수지 재료로부터 실행된다.
또한, 픽셀 전극(117)은 도 3C 에 도시된 바와 같이 ITO를 사용하여 형성된다.
핀 구멍이 층 절연막(116)내에 존재하더라도, 양극 산화막(301)의 존재는 픽셀 전극(117)과 마스킹 막(115)이 탄확되는 것을 방지한다.
또한, 양극 산화막(301)은 화학적으로 안정하기 때문에, 그것은 마스킹막(115)내의 불순물이 근처에서 분산되는 것을 방지할 수 있다는 점에서 장기적 관점에서 양호하다.
본 발명의 제 3 실시예가 이제 설명된 것이다.
본 실시예는 픽셀의 개구율이 개량된 구성에 관한 것이다. 개구율을 가능한 한 크게 하는 픽셀의 구성에 대한 일반적 필요성이 있다. 픽셀의 큰 개구율을 얻기 위해서, 가능한 한 큰 면적을 갖기 위해서 픽셀 전극이 제공되어야만 한다.
그러나, 픽셀 전극이 박막 트랜지스터 또는 배선과 중첩되더라도, 용량이 그 사이에서 발생된다는 점에서 그러한 시도에는 몇가지 제한이 있다.
본 실시예는 용량 발생 문제를 감소시키는 구성을 제공한다.
도 4A 내지 도 4C 는 본 발명에 따른 구성을 생산하는 단계를 도시한다. 도 4A와 도 4B 에 도시된 단계는 도 3A 와 도 3B 에 도시된 단계와 동일하다.
또한, 제 3 층 절연막(116)은 도 4B 와 같이 형성된다. 층 절연막(116)은 수지 재료로부터 형성된다.
다음에는, 픽셀 전극(117)이 도 4C 와 같이 ITO를 사용하여 형성된다. 픽셀 전극(117)은 박막 트랜지스터상에 중첩된다. 이것은 픽셀의 개구율을 최대화 한다.
도 4C 에 도시된 구성에 의해서, 층 절연막(114 및 116)은 작은 상대 유전상수(실리콘 산화막 또는 실리콘 질화막에 비하여)를 가진 수지 재료로부터 증가된 두께로 형성될 수 있다. 이것은 상기 용량 문제를 감소시킬 수 있다.
또한, 픽셀 전극의 면적은 픽셀을 위해 더욱 큰 개구율을 얻도록 증가될 수 있다.
상기 실시예들에서는 박막 트랜지스터를 위해 상부 게이트형(top gate type)이 사용되지만, 이 제 4 실시예에서는 게이트 전극이 활성층보다 기판에 가까운 하부 게이트형 박막 트랜지스터를 제조하기 위한 방법이 기술된다.
이 제 4 실시예에 따른 제조 단계가 도 5A 내지 도 5D 에 도시되었다. 먼저, 도 5A 에 도시된 바와 같이, 기초막으로서 실리콘 산화막(202)이 스퍼터링에 의해 유리 기판(201)상에 형성된다. 다음에는, 게이트 전극(203)이 알루미늄으로부터 형성된다.
이 게이트 전극에서, 스칸듐이 0.18% 중량비로 알루미늄내에 함유된다. 다른 불순물의 농도는 가능한 한 낮게 되어야 한다. 이것은 후속 단계에서의 알루미늄의 비정상적 성장으로 인해 형성된 힐록 또는 휘스커라고 불리우는 돌출부 형성을 억제하기 위한 것이다.
다음에는, 게이트 절연막으로서 작용하는 실리콘 산화막(204)이 플라즈마 CVD 법에 의해 500Å 의 두께로 형성된다.
다음에는, 도면에 도시되지 않은 비정질 실리콘막(후에 결정 실리콘막(205)이 된다)이 박막 트랜지스터의 활성층을 형성하기 위한 시작막으로서 플라즈마 CVD 법에 의해 형성된다. 저압 열 CVD 법이 플라즈마 CVD 에 대신하여 사용될 수 있다.
다음에는, 레이저광 조사에 의해서, 도면에 도시되지 않은 비정질 실리콘막이 결정화 된다. 그러면, 결정 실리콘 막(205)이 얻어진다. 따라서, 도 5A 에 도시된 구조가 얻어진다.
도 5A 에 도시된 구조가 얻어진 후에, 활성층(206)이 패터닝을 수행하므로써 형성된다.
그러면, 도면에 도시되지 않은 실리콘 질화막이 형성되고, 게이트 전극을 사용하여 기판의 후부 표면측으로부터 실리콘 질화막에 빛을 조사하므로써 실리콘 질화막으로 된 마스크 패턴(207)의 모양으로 된다.
마스크 패턴(207)은 다음과 같이 형성된다.
먼저, 레지스트 마스크 패턴은 게이트 전극 패턴을 사용하여 기판(201)의 후부 표면측으로부터 빛의 조사에 의해 형성된다. 또한, 레지스트 마스크 패턴은 애싱(ashing)에 의해 반복된다. 도면 부호(207)에 의해 표시된 패턴은 도면에 도시되지 않은 반복된 레지스트 마스크 패턴을 사용하여 실리콘을 패터닝하므로써 얻어진다. 따라서, 도 5B 에 도시된 구조가 얻어진다.
그러면, 불순물 도우핑의 마스크 패턴(207)을 사용하여 수행된다. 예로서, P(인)는 도우펀트로서 사용되고, 플라즈마 도우핑이 도우핑 방법으로서 사용된다.
이 단계에서, 영역(208 및 209)은 P 로 도우핑된다. 영역(210)은 P로 도우핑 되지 않는다.
도우핑 완료 후에, 레이저광 조사을 도우핑된 영역의 활성화를 수행하고, 도우펀트 이온의 충격으로 인해 발생된 손상부의 어닐링을 수행하기 위해 위로부터 수행된다.
따라서, 도 5C 에 도시된 바와 같이, 영역(208)은 소스 영역으로서 형성된다. 또한, 영역(219)은 드레인 영역으로서 형성된다. 또한, 영역(210)은 채널 영역으로서 형성된다.
그러면, 실리콘 질화막은 플라즈마 CVD 법에 의해 제 1 층간 절연막(211)으로서 2000Å 의 두께로 형성된다.
실리콘 산화막, 실리콘 옥시나이트라이드막, 또는 실리콘 산화막과 실리콘 질화막(하나가 다른 것 위에 형성될 수 있다)을 포함하는 다층막이 실리콘 질화물 단일막 대신에 본 명세서에 사용된 제 1 층간 절연막으로서 사용될 수 있다.
다음에는, 접촉 구멍이 제 1 층간 절연막(211)내에 소스 영역(208)을 위해 형성되고, 소스 전극은 소스 영역(208)에의 접촉을 제공하도록 형성된다. 따라서, 도 5C 에 도시된 구조가 얻어진다.
그러면, 도 5D 에 도시된 바와 같이, 평탄한 표면을 가진 제 2 층간 절연막(213)이 투명 플리이미드 수지 또는 아크릴 수지로부터 형성된다. 예로서, 스핀 코팅(spin coating)이 막 형성 방법으로서 사용될 수 있다.
그러면, 크롬막은 제 2 층간 절연막(213)상에 형성되고, 박막 트랜지스터를 위한 광차단막과 블랙 매트릭스로서 작용하는 광차단막(214)을 형성하도록 패턴화된다. 그러면, 제 3 층간 절연막(215)은 제 2 층간 절연막(213)과 동일한 수지 재료막으로부터 형성된다.
드레인 영역(209)에 이르는 접촉 구멍은 제 1 내지 제 3 층간 절연막(211, 213, 215)내에 형성된다. 그러면, ITO (인듐 주석 산화물)막은 제 3 층간 절연막(215)의 표면상에 형성되고 픽셀 전극(216)으로 패턴화된다.
도 5D 에 도시된 박막 트랜지스터는 상기 과정을 통해서 완성된다.
본 명세서에 기술된 발명을 사용하면, 효과적인 마스킹막이 능동 매트릭스 표시의 픽 셀의 구성내에 제공될 수 있고, 고성능을 가진 능동 매트릭스 표시가 구성될 수 있다. 본 명세서에 기술된 능동 매트릭스 액정 표시에만 적용되는 것이 아니고, EL 형 표시에도 적용될 수 있고, 능동 매트릭스형과 유사한 형태에도 적용될 수 있다.

Claims (17)

  1. 광전장치에 있어서,
    박막 트랜지스터와,
    상기 박막 트랜지스터에 대하여 제공된 실리콘 산화막 또는 실리콘 질화막으로 제조된 제1층 절연막과,
    폴리이미드 수진 또는 아크릴 수지로 제조되며, 상기 제1층 절연막의 표면 불규칙성을 평탄하게 하기 위해서 제공되고, 상기 제1층 절연막에 대한 것인 제2층 절연막과,
    상기 박막 트랜지스터의 셰이딩을 제공하고, 상기 제2층 절연막과 상기 박막 트랜지스터에 대하여 제공되며, 크롬으로 제조되는 마스킹막을 포함하는 광전장치.
  2. 제1항에 있어서, 상기 박막 트랜지스터는,
    절연 표면상에 제공된 소스 영역 및 드레인 영역과,
    상기 소스 영역과 드레인 영역 사이에서 상기 절연 표면상에 제공된 채널 영역과,
    상기 채널 영역상에 제공된 게이트 절연막과,
    상기 게이트 절연막상에 제공된 게이트 전극을 포함하는 광전장치.
  3. 제1항에 있어서, 상기 박막 트랜지스터는,
    절연표면상에 제공된 게이트 전극과,
    상기 게이트 전극상에 제공된 게이트 절연막과,
    상기 게이트 절연막상에 제공된 채널 영역과,
    상기 채널 영역을 사이에 샌드위치하는 소스 영역과 드레인 영역을 포함하는 광전장치.
  4. 광전장치에 있어서,
    박막 트렌지스터와,
    상기 박막 트랜지스터에 대하여 제공된 무기물질로 제조된 제1층 절연막과,
    상기 제1층 절연막에 대하여 제공된 배선과,
    상기 제1층 절연막과 배선의 표면 불규칙성을 평탄화하기 위해서 상기 배선위에 제공된 투명 유기막과,
    상기 투명 유기막과 박막 트랜지스터에 대하여 제공된 마스킹막을 포함하는 광전장치.
  5. 제4항에 있어서, 금속 재료가 상기 마스킹막의 재료로서 사용되는 광전장치.
  6. 제4항에 있어서, 상기 박막 트랜지스터는,
    절연막상에 제공된 소스 영역 및 드레인 영역과,
    상기 소스 영역과 드레인 영역 사이에서 상기 절연 표면상에 제공된 채널 영역과,
    상기 채널 영역상에 제공된 게이트 절연막과,
    상기 게이트 절연막상에 제공된 게이트 전극을 포함하는 광전장치.
  7. 제4항에 있어서, 상기 박막 트랜지스터는,
    절연 표면상에 제공된 게이트 전극과,
    상기 게이트 전극상에 제공된 게이트 절연막과,
    상기 게이트 절연막상에 제공된 채널 영역과,
    상기 채널 영역을 사이에 샌드위치하는 소스 영역과 드레인 영역을 포함하는 광전장치.
  8. 제4항에 있어서, 상기 마스킹막은 크롬으로 제조되는 광전장치.
  9. 제4항에 있어서, 상기 투명 유기막은 폴리이미드 수지 또는 아크릴 수지로 제조되는 광전장치.
  10. 광전장치에 있어서,
    박막 트랜지스터와,
    무기물질로 제조되며 상기 박막 트랜지스터에 대하여 제공된 제1층 절연막과,
    상기 제1층 절인막에 대하여 제공된 배선과,
    상기 배선에 대하여 제공되고, 상기 제1층 절연막과 배선의 표면 불규칙성을 평탄화하는 투명 유기막과,
    상기 투명 유기막과 박막 트랜지스터에 대하여 제공된 알루미늄을 포함하는 마스킹막과,
    상기 마스킹막의 표면상에 제공되며, 어두운 색을 가진 상기 마스킹막의 알루미늄의 양극 산화물을 포함하는 광전장치.
  11. 광전장치에 있어서,
    박막 트렌지스터와,
    무기물질로 제조되며 상기 박막 트랜지스터에 대하여 제공된 제1층 절연막과,
    상기 제1층 절연막에 대하여 제공된 배선과,
    상기 배선에 대하여 제공되고, 상기 제1층 절연막과 배선의 표면 불규칙성을 평탄화하는 투명 유기막과,
    상기 투명 유기막과 박막 트랜지스터에 대하여 제공된 탄탈을 포함하는 마스킹막과,
    상기 마스킹막의 표면상에 제공되며, 어두운 색을 가진 상기 마스킹막의 탄탈의 양극 산화물을 포함하는 광전장치.
  12. 광전장치에 있어서,
    소스 영역 및 드레인 영역과, 상기 소스 영역과 드레인 영역 사이에 제공된 채널 영역과, 상기 채널 영역에 인접하여 제공된 게이트 전극과, 상기 게이트 전극과 상기 채널 영역 사이의 게이트 절연막을 포함하는 박막 트랜지스터와,
    상기 박막 트랜지스터에 대하여 제공된 무기물질로 제조된 제1층 절연막과,
    상기 제1층 절연막에 대하여 제공된 배선과,
    상기 배선에 대하여 제공된 투명 유기물질로 제조되며, 상기 제1층 절연막과 배선의 표면 불규칙성을 평탄화하는 제2층 절연막과,
    상기 제2층 절연막과 박막 트랜지스터에 대하여 제공된 마스킹막과,
    상기 마스킹막에 대하여 제공된 투명 유기물질로 제조된 제3층 절연막과,
    상기 제3층 절연막애 대하여 제공되며, 적어도 상기 제1, 제2 및 제3층 절연막내에 제공된 접촉구멍을 통해서 상기 소스 영역과 드레인 영역 중의 하나에 접속된 인듐 주석 산화물 전극을 포함하는 광전장치.
  13. 제12항에 있어서, 상기 마스킹막은 크롬으로 제조되는 광전장치.
  14. 제12항에 있어서, 상기 제2층 절연막은 폴리이미드 수지 또는 아크릴 수지로 제조되는 광전장치.
  15. 제12항에 있어서, 상기 제3층 절연막은 폴리이미드 수지 또는 아크릴 수지로제조되는 광전장치.
  16. 광전장치에 있어서,
    소스 영역 및 드레인 영역과, 상기 소스 영역과 드레인 영역 사이에 제공된 채널 영역과, 상기 채널 영역에 인접하여 제공된 게이트 전극과, 상기 게이트 전극과 상기 채널 영역 사이의 게이트 절연막을 포함하는 박막 트랜지스터와.
    상기 박막 트랜지스터에 대하여 제공된 무기물질로 제조된 제1층 절연막과,
    상기 제1층 절연막에 대하여 제공된 배선과,
    상기 배선에 대하여 제공된 투명 유기물질로 제조되며, 상기 제1층 절연막과 배선의 표면 불규칙성을 평탄화하는 제2층 절연막과,
    상기 제2층 절연막과 박막 트랜지스터에 대하여 제공된 알루미늄을 포함하는 마스킹막과,
    상기 마스킹막의 표면상에 제공되며, 어두운 색을 가진 상기 마스킹막의 알루미늄의 양극 산화물과,
    상기 마스킹막과 양극 산화물에 대하여 제공된 투명 유기물질로 제조된 제3 층 절연막과,
    상기 제3층 절연막에 대하여 제공되며, 적어도 상기 제1, 제2 및 제3층 절연막내에 제공된 접촉구멍을 통해서 상기 소스 영역과 드레인 영역 중의 하나에 접속된 인듐 주석 산화물 전극을 포함하는 광전장치.
  17. 광전장치에 있어서,
    소스 영역 및 드레인 영역과, 상기 소스 영역과 드레인 영역 사이에 제공된 채널 영역과, 상기 채널 영역에 인접하여 제공된 게이트 전극과, 상기 게이트 전극과 상기 채널 영역 사이의 게이트 절연막을 포함하는 박막 트랜지스터와,
    상기 박막 트랜지스터에 대하여 제공된 무기물질로 제조된 제1층 절연막과,
    상기 제1층 절연막에 대하여 제공된 배선과,
    상기 배선에 대하여 제공된 투명 유기물질로 제조되며, 상기 제1층 절연막과 배선의 표면 불규칙성을 평탄화하는 제2층 절연막과,
    상기 제2층 절연막과 박막 트랜지스터에 대하여 제공된 탄탈을 포함하는 마스킹막과,
    상기 마스킹막의 표면상에 제공되며, 어두운 색을 가진 상기 마스킹막의 탄탈의 양극 산화물과,
    상기 마스킹막과 양극 산화물에 대하여 제공된 투명 유기물질로 제조된 제3 층 절연막과,
    상기 제3층 절연막에 대하여 제공되며, 적어도 상기 제1, 제2 및 제3층 절연막내에 제공된 접촉구멍을 통해서 상기 소스 영역과 드레인 영역 중의 하나에 접속된 인듐 주석 산화물 전극을 포함하는 광전장치.
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