JP3110792B2 - 多結晶半導体薄膜トランジスタの製造方法及びアクティブマトリックス基板 - Google Patents
多結晶半導体薄膜トランジスタの製造方法及びアクティブマトリックス基板Info
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Description
【０００１】
【産業上の利用分野】本発明は画像表示装置等の駆動に
使用される多結晶半導体薄膜トランジスタの製造方法等
に関するものである。
使用される多結晶半導体薄膜トランジスタの製造方法等
に関するものである。
【０００２】
【従来の技術】近年平面ディスプレイ等の画像表示素子
への応用を目的とした薄膜トランジスタ（ＴＦＴ）の開
発が活発に行われている。多結晶半導体ＴＦＴは非晶質
半導体薄膜を用いた場合と比べ高性能・高信頼性等の長
所があるが、製膜に高温を要するという短所がある。そ
こで、高温プロセスを経ずに多結晶半導体薄膜を得るこ
とができるレーザー光照射による非晶質半導体薄膜の結
晶化技術の研究・応用が盛んに行われている。
への応用を目的とした薄膜トランジスタ（ＴＦＴ）の開
発が活発に行われている。多結晶半導体ＴＦＴは非晶質
半導体薄膜を用いた場合と比べ高性能・高信頼性等の長
所があるが、製膜に高温を要するという短所がある。そ
こで、高温プロセスを経ずに多結晶半導体薄膜を得るこ
とができるレーザー光照射による非晶質半導体薄膜の結
晶化技術の研究・応用が盛んに行われている。
【０００３】また、ＴＦＴの動作速度を向上させるため
にゲート・ドレイン間の寄生容量を減少させる試みが行
われているが、ソース電極（以下ソースという）・ドレ
イン電極（以下ドレインという）をゲート電極（以下ゲ
ートという）と自己整合的に形成する方法はきわめて有
効な方法である。
にゲート・ドレイン間の寄生容量を減少させる試みが行
われているが、ソース電極（以下ソースという）・ドレ
イン電極（以下ドレインという）をゲート電極（以下ゲ
ートという）と自己整合的に形成する方法はきわめて有
効な方法である。
【０００４】ソース・ドレイン領域をイオン注入法によ
りゲートと自己整合的に形成するレーザーによる多結晶
化ＴＦＴについて、図２に従って従来の製造方法を説明
する。図２（ａ）は、従来のＴＦＴの製造方法の最初の
段階を示す断面図であり、図２（ｂ）は、ＴＦＴの製造
方法の図２（ａ）に示す次の段階を示す断面図である。
りゲートと自己整合的に形成するレーザーによる多結晶
化ＴＦＴについて、図２に従って従来の製造方法を説明
する。図２（ａ）は、従来のＴＦＴの製造方法の最初の
段階を示す断面図であり、図２（ｂ）は、ＴＦＴの製造
方法の図２（ａ）に示す次の段階を示す断面図である。
【０００５】絶縁基板２１上にパッシベーション膜２
２、非晶質半導体層２３を積層し、レーザー光照射多結
晶化を行い、フォトリソグラフィーにより多結晶半導体
薄膜２６のパターンを形成、その上にゲート絶縁膜２
４、ゲートの電極となる導電材料２５を積層し、再びフ
ォトリソグラフィーによりゲートのパターンを形成、ゲ
ート絶縁膜もゲートと同じパターンにエッチングする。
２、非晶質半導体層２３を積層し、レーザー光照射多結
晶化を行い、フォトリソグラフィーにより多結晶半導体
薄膜２６のパターンを形成、その上にゲート絶縁膜２
４、ゲートの電極となる導電材料２５を積層し、再びフ
ォトリソグラフィーによりゲートのパターンを形成、ゲ
ート絶縁膜もゲートと同じパターンにエッチングする。
【０００６】ここでイオン注入法によりゲートをマスク
としてに多結晶半導体層２６に不純物イオンをドーピン
グし、不純物イオン活性化のための熱処理を行いソース
・ドレイン領域を形成する。さらに層間絶縁膜を堆積
し、ソース・ドレイン領域上にコンタクトホールを形成
し、その上にソース及びドレインを形成する。
としてに多結晶半導体層２６に不純物イオンをドーピン
グし、不純物イオン活性化のための熱処理を行いソース
・ドレイン領域を形成する。さらに層間絶縁膜を堆積
し、ソース・ドレイン領域上にコンタクトホールを形成
し、その上にソース及びドレインを形成する。
【０００７】
【発明が解決しようとする課題】このような従来の熱処
理により不純物イオンの活性化を行う方法では、基板と
してガラスなどの生産性の良い耐熱性の低い材料を用い
た場合、不純物イオンの活性化に十分な高温で熱処理す
ることができずソース・ドレイン領域の抵抗は十分には
下がらない。
理により不純物イオンの活性化を行う方法では、基板と
してガラスなどの生産性の良い耐熱性の低い材料を用い
た場合、不純物イオンの活性化に十分な高温で熱処理す
ることができずソース・ドレイン領域の抵抗は十分には
下がらない。
【０００８】また、十分な高温で熱処理するためには生
産性の悪い石英などの耐熱性の良い基板材料を用いなけ
ればならず大面積の基板を使用することができない。従
って従来の方法では大面積ディスプレイを実現するこ
と、あるいは大面積の基板から複数個の製品を製造しコ
ストダウンを図ることができないという問題があった。
産性の悪い石英などの耐熱性の良い基板材料を用いなけ
ればならず大面積の基板を使用することができない。従
って従来の方法では大面積ディスプレイを実現するこ
と、あるいは大面積の基板から複数個の製品を製造しコ
ストダウンを図ることができないという問題があった。
【０００９】
【課題を解決するための手段】本発明は上記の問題点を
解決すべくなされたものであり、絶縁基板上に形成され
た非単結晶半導体を連続発振レーザー光によりビームア
ニールして多結晶化する薄膜トランジスタの製造方法に
おいて、含有水素量が１〜１０原子％である非単結晶半
導体上にゲート絶縁膜を形成し、さらに該ゲート絶縁膜
上にゲート電極の半導体として非単結晶半導体を形成
し、該ゲート電極の半導体及びソース・ドレイン領域の
上記絶縁基板上の非単結晶半導体に不純物イオンを注入
したのち、連続発振レーザー光を照射し、上記非単結晶
半導体を完全な溶融状態に至らしめることなく、チャン
ネル領域の上記絶縁基板上の非単結晶半導体の多結晶
化、上記ゲート電極の半導体及びソース・ドレイン領域
の上記絶縁基板上の非単結晶半導体の多結晶化及び活性
化を同時に行うことを特徴とする多結晶半導体薄膜トラ
ンジスタの製造方法を提供するものである。
解決すべくなされたものであり、絶縁基板上に形成され
た非単結晶半導体を連続発振レーザー光によりビームア
ニールして多結晶化する薄膜トランジスタの製造方法に
おいて、含有水素量が１〜１０原子％である非単結晶半
導体上にゲート絶縁膜を形成し、さらに該ゲート絶縁膜
上にゲート電極の半導体として非単結晶半導体を形成
し、該ゲート電極の半導体及びソース・ドレイン領域の
上記絶縁基板上の非単結晶半導体に不純物イオンを注入
したのち、連続発振レーザー光を照射し、上記非単結晶
半導体を完全な溶融状態に至らしめることなく、チャン
ネル領域の上記絶縁基板上の非単結晶半導体の多結晶
化、上記ゲート電極の半導体及びソース・ドレイン領域
の上記絶縁基板上の非単結晶半導体の多結晶化及び活性
化を同時に行うことを特徴とする多結晶半導体薄膜トラ
ンジスタの製造方法を提供するものである。
【００１０】以下本発明を図面に従って説明する。図１
（ａ）は、本発明の製造方法における最初の段階を示す
断面図である。図１（ｂ）は、図１（ａ）の次の段階を
示す断面図である。図１（ｃ）は、本発明の製造方法の
最終段階を示す断面図である。
（ａ）は、本発明の製造方法における最初の段階を示す
断面図である。図１（ｂ）は、図１（ａ）の次の段階を
示す断面図である。図１（ｃ）は、本発明の製造方法の
最終段階を示す断面図である。
【００１１】図１（ａ）、（ｂ）、（ｃ）において、ま
ず、ガラス、セラミック、プラスチック等の絶縁基板１
上にプラズマＣＶＤ、スパッタリング、減圧ＣＶＤ，常
圧ＣＶＤ等によりＳｉＯx 、ＳｉＮx 、ＳｉＯx Ｎy 、
ＴａＯx 等の単層または多層膜からなるパッシベーショ
ン膜２（膜厚５０〜１０００ｎｍ）、シリコン（Ｓ
ｉ），ゲルマニウム（Ｇｅ）等の非単結晶半導体を用い
て非晶質半導体層３（膜厚１０〜５００ｎｍ）を形成す
る。
ず、ガラス、セラミック、プラスチック等の絶縁基板１
上にプラズマＣＶＤ、スパッタリング、減圧ＣＶＤ，常
圧ＣＶＤ等によりＳｉＯx 、ＳｉＮx 、ＳｉＯx Ｎy 、
ＴａＯx 等の単層または多層膜からなるパッシベーショ
ン膜２（膜厚５０〜１０００ｎｍ）、シリコン（Ｓ
ｉ），ゲルマニウム（Ｇｅ）等の非単結晶半導体を用い
て非晶質半導体層３（膜厚１０〜５００ｎｍ）を形成す
る。
【００１２】この非晶質半導体のかわりに、粒径が５０
μｍ未満の微細な結晶粒子が含まれるいわゆる微結晶半
導体又は、多結晶半導体をも使用できる。多結晶半導体
を使用した場合は、後で行うレーザー照射により、結晶
性の向上を達成し、ＴＦＴの電流増幅率の向上を行うも
のである。
μｍ未満の微細な結晶粒子が含まれるいわゆる微結晶半
導体又は、多結晶半導体をも使用できる。多結晶半導体
を使用した場合は、後で行うレーザー照射により、結晶
性の向上を達成し、ＴＦＴの電流増幅率の向上を行うも
のである。
【００１３】なお、非晶質半導体を代表例として本発明
の説明を行うが、本発明は非晶質半導体のかわりに、微
結晶半導体、多結晶半導体を使用した場合にも適用可能
である。
の説明を行うが、本発明は非晶質半導体のかわりに、微
結晶半導体、多結晶半導体を使用した場合にも適用可能
である。
【００１４】非晶質半導体として非晶質シリコンを用い
た場合、その非晶質シリコンの含有水素量はレーザービ
ームアニールの工程を安定に行うために約０．５〜２０
原子％の範囲が好ましい。２０原子％超では、使用可能
なレーザーパワーの範囲が狭く非晶質シリコン膜が剥離
しやすくなり、０．５原子％未満の場合にはより大きい
レーザーパワーを必要とし、かつ、走査速度を低くしな
ければならず生産性が悪い。本発明では１〜１０原子％
の範囲のものを用いる。
た場合、その非晶質シリコンの含有水素量はレーザービ
ームアニールの工程を安定に行うために約０．５〜２０
原子％の範囲が好ましい。２０原子％超では、使用可能
なレーザーパワーの範囲が狭く非晶質シリコン膜が剥離
しやすくなり、０．５原子％未満の場合にはより大きい
レーザーパワーを必要とし、かつ、走査速度を低くしな
ければならず生産性が悪い。本発明では１〜１０原子％
の範囲のものを用いる。
【００１５】このような非晶質シリコンはプラズマＣＶ
Ｄ法により３５０℃以上の基板温度で形成することがで
きるし、スパッタリング法あるいはイオンクラスタービ
ーム蒸着法により反応容器内の水素分圧を制御して形成
することもできるし、減圧ＣＶＤ法等でも形成すること
ができる。またプラズマＣＶＤ法等で形成した含有水素
量約２０原子％以上の非晶質シリコンを４５０℃以上の
温度で熱処理することにより水素を放出させ、含有水素
量約１０原子％以下にして用いることもできる。
Ｄ法により３５０℃以上の基板温度で形成することがで
きるし、スパッタリング法あるいはイオンクラスタービ
ーム蒸着法により反応容器内の水素分圧を制御して形成
することもできるし、減圧ＣＶＤ法等でも形成すること
ができる。またプラズマＣＶＤ法等で形成した含有水素
量約２０原子％以上の非晶質シリコンを４５０℃以上の
温度で熱処理することにより水素を放出させ、含有水素
量約１０原子％以下にして用いることもできる。
【００１６】また薄膜トランジスタの閾値電圧を制御す
るため、非晶質半導体中にホウ素（Ｂ）あるいはリン
（Ｐ）などの不純物を数十〜数百ＰＰＭ程度膜厚方向に
均一あるいは不均一に含んでいてもよい。
るため、非晶質半導体中にホウ素（Ｂ）あるいはリン
（Ｐ）などの不純物を数十〜数百ＰＰＭ程度膜厚方向に
均一あるいは不均一に含んでいてもよい。
【００１７】フォトリソグラフィーにより該非晶質半導
体層３をパターン化し、その上にプラズマＣＶＤ、スパ
ッタリング、減圧ＣＶＤ、常圧ＣＶＤ等によりＳｉＯ
x 、ＳｉＮx 、ＳｉＯx Ｎy 、ＴａＯx 等の単層または
多層膜からなるゲート絶縁膜４を形成する。さらにその
上にＳｉ、Ｇｅ等の非単結晶半導体をゲート電極の半導
体材料として形成する。
体層３をパターン化し、その上にプラズマＣＶＤ、スパ
ッタリング、減圧ＣＶＤ、常圧ＣＶＤ等によりＳｉＯ
x 、ＳｉＮx 、ＳｉＯx Ｎy 、ＴａＯx 等の単層または
多層膜からなるゲート絶縁膜４を形成する。さらにその
上にＳｉ、Ｇｅ等の非単結晶半導体をゲート電極の半導
体材料として形成する。
【００１８】このゲート電極の半導体材料はレーザービ
ームアニールの工程の安定性の観点から上記絶縁基板１
上の非晶質半導体層と同種であることが望ましいが、ゲ
ート電極の導電率を上げるためにホウ素、リン等の不純
物をより多く含んでいてもよい。
ームアニールの工程の安定性の観点から上記絶縁基板１
上の非晶質半導体層と同種であることが望ましいが、ゲ
ート電極の導電率を上げるためにホウ素、リン等の不純
物をより多く含んでいてもよい。
【００１９】再びフォトリソグラフィーによりゲートの
パターンに該非晶質半導体を形成し、ゲート半導体５と
する。ゲート絶縁膜４も必要に応じ、ゲートと同じパタ
ーンに一部または全部エッチングする。
パターンに該非晶質半導体を形成し、ゲート半導体５と
する。ゲート絶縁膜４も必要に応じ、ゲートと同じパタ
ーンに一部または全部エッチングする。
【００２０】さらにイオン注入法によりゲートをマスク
に非晶質半導体層３のソース・ドレイン領域になる部分
９、１０に、リン、ホウ素、ヒ素（Ａｓ）等の不純物イ
オンを加速電圧１〜１００ｋＶで５×１０14〜１×１０
16個／ｃｍ2 ドーピングする。このとき水素（Ｈ）、弗
素（Ｆ）等のイオンが同時に注入されてもよく、ＰＨ
x 、Ｂx Ｈy 、ＢＦx などの分子イオンが同時に注入さ
れてもよい。このとき非晶質のゲート半導体５にも同時
に不純物イオンがドーピングされる。
に非晶質半導体層３のソース・ドレイン領域になる部分
９、１０に、リン、ホウ素、ヒ素（Ａｓ）等の不純物イ
オンを加速電圧１〜１００ｋＶで５×１０14〜１×１０
16個／ｃｍ2 ドーピングする。このとき水素（Ｈ）、弗
素（Ｆ）等のイオンが同時に注入されてもよく、ＰＨ
x 、Ｂx Ｈy 、ＢＦx などの分子イオンが同時に注入さ
れてもよい。このとき非晶質のゲート半導体５にも同時
に不純物イオンがドーピングされる。
【００２１】ゲートをマスクとしたので、ゲートの下の
非晶質半導体３の部分には、リン、ホウ素等がドープさ
れないために、ソース・ドレイン領域とゲートとの位置
関係は位置合わせ不要であり、必然的に（自己整合的
に）決定される。
非晶質半導体３の部分には、リン、ホウ素等がドープさ
れないために、ソース・ドレイン領域とゲートとの位置
関係は位置合わせ不要であり、必然的に（自己整合的
に）決定される。
【００２２】ここでレーザー光６を照射し、非晶質半導
体層３の多結晶化と不純物イオンの活性化を同時に行
う。各薄膜、各層の膜厚とレーザー光照射条件を最適化
することにより非晶質半導体たるゲート半導体５と、非
晶質半導体層のソース・ドレイン領域になる部分及びチ
ャンネル領域になる部分９、１０、１１の両方を１回の
レーザー光照射で同時に多結晶化することができる。
体層３の多結晶化と不純物イオンの活性化を同時に行
う。各薄膜、各層の膜厚とレーザー光照射条件を最適化
することにより非晶質半導体たるゲート半導体５と、非
晶質半導体層のソース・ドレイン領域になる部分及びチ
ャンネル領域になる部分９、１０、１１の両方を１回の
レーザー光照射で同時に多結晶化することができる。
【００２３】レーザーとしては連続発振型のアルゴンイ
オンレーザー、クリプトンイオンレーザー等が使用でき
るが、生産性、安定性の点からアルゴンイオンレーザー
を用いて高速走査により行うことが好ましい。ここで高
速とは走査速度をビームスポット径×５０００／秒以上
とすることとし、このとき非晶質半導体は完全な溶融状
態に至らしめられることなく多結晶化する。
オンレーザー、クリプトンイオンレーザー等が使用でき
るが、生産性、安定性の点からアルゴンイオンレーザー
を用いて高速走査により行うことが好ましい。ここで高
速とは走査速度をビームスポット径×５０００／秒以上
とすることとし、このとき非晶質半導体は完全な溶融状
態に至らしめられることなく多結晶化する。
【００２４】このことは図３のようにレーザー光照射の
前後で半導体中のイオン分布が変化しないことによって
示される。
前後で半導体中のイオン分布が変化しないことによって
示される。
【００２５】図３に、シリコン薄膜中の不純物（ホウ
素）の深さ方向の濃度分布をＳＩＭＳ（２次イオン質量
分析法）により測定した結果を示す。
素）の深さ方向の濃度分布をＳＩＭＳ（２次イオン質量
分析法）により測定した結果を示す。
【００２６】図３において、曲線（ａ）は非晶質シリコ
ン中にＢ+ イオンを加速電圧４０ｋＶで注入した後、全
く熱処理も行わない状態でのホウ素の濃度分布である。
曲線（ｂ）はアルゴンイオンレーザーでビーム径５０μ
ｍ、ビームエネルギー８Ｗ、走査速度１０ｍ／秒の条件
で、アニール、多結晶化した後のホウ素の濃度分布を示
す。
ン中にＢ+ イオンを加速電圧４０ｋＶで注入した後、全
く熱処理も行わない状態でのホウ素の濃度分布である。
曲線（ｂ）はアルゴンイオンレーザーでビーム径５０μ
ｍ、ビームエネルギー８Ｗ、走査速度１０ｍ／秒の条件
で、アニール、多結晶化した後のホウ素の濃度分布を示
す。
【００２７】曲線（ｃ）はパルスＸｅＣｌエキシマレー
ザーで０．８Ｊ／ｃｍ 2 のエネルギーでアニールし、多
結晶化した後のホウ素の濃度分布を示す。曲線（ｃ）で
は、シリコン薄膜中のＳｉ原子が拡散しており、多結晶
化時にシリコンが完全溶融していることがわかる。これ
に対して曲線（ｂ）は曲線（ａ）と比べてほとんど変化
がなく、シリコンの溶融は起こっていないと考えられ
る。
ザーで０．８Ｊ／ｃｍ 2 のエネルギーでアニールし、多
結晶化した後のホウ素の濃度分布を示す。曲線（ｃ）で
は、シリコン薄膜中のＳｉ原子が拡散しており、多結晶
化時にシリコンが完全溶融していることがわかる。これ
に対して曲線（ｂ）は曲線（ａ）と比べてほとんど変化
がなく、シリコンの溶融は起こっていないと考えられ
る。
【００２８】レーザー光照射は大気中で行っても真空中
で行っても、あるいは窒素ガス、水素ガス等の雰囲気中
で行ってもよいし、絶縁基板１を加熱あるいは冷却して
もよいが、アルゴンイオンレーザーの高速走査の場合は
これらの条件の違いの影響は小さいので、生産性の観点
から大気中、室温で行うことが望ましい。
で行っても、あるいは窒素ガス、水素ガス等の雰囲気中
で行ってもよいし、絶縁基板１を加熱あるいは冷却して
もよいが、アルゴンイオンレーザーの高速走査の場合は
これらの条件の違いの影響は小さいので、生産性の観点
から大気中、室温で行うことが望ましい。
【００２９】レーザー光照射に先だって反射防止膜とし
てＳｉＯx ，ＳｉＮx 、ＳｉＯx Ｎy 、ＴａＯx 等の絶
縁膜を１０〜３００ｎｍの厚さに形成してもよい。さら
に層間絶縁膜７を堆積し、ソース・ドレイン領域上及び
ゲート電極上にコンタクトホールを形成し、その上にソ
ース・ドレインの電極となる導体部分８及びゲートの電
極となる導体部分１２を形成する。
てＳｉＯx ，ＳｉＮx 、ＳｉＯx Ｎy 、ＴａＯx 等の絶
縁膜を１０〜３００ｎｍの厚さに形成してもよい。さら
に層間絶縁膜７を堆積し、ソース・ドレイン領域上及び
ゲート電極上にコンタクトホールを形成し、その上にソ
ース・ドレインの電極となる導体部分８及びゲートの電
極となる導体部分１２を形成する。
【００３０】このようにして製造されたものは、リン、
ホウ素等の不純物イオンがドーピングされた低抵抗の多
結晶部分９、１０、多結晶半導体１１を有し、ソース・
ドレイン領域として低抵抗な多結晶半導体を有するＴＦ
Ｔとなる。なお、多結晶半導体１１の部分の領域をチャ
ンネル領域というものとする。
ホウ素等の不純物イオンがドーピングされた低抵抗の多
結晶部分９、１０、多結晶半導体１１を有し、ソース・
ドレイン領域として低抵抗な多結晶半導体を有するＴＦ
Ｔとなる。なお、多結晶半導体１１の部分の領域をチャ
ンネル領域というものとする。
【００３１】本発明にかかるレーザービームの走査速度
は前述の如くビームスポット径×５０００／秒以上とさ
れ、通常最大でもビームスポット径×５０００００／秒
以下とされる。なお、具体的には４０ｍ／秒以下とされ
ることが好ましい。これにより、非晶質半導体薄膜は完
全な溶融状態に至ることなく結晶化し、多結晶半導体薄
膜とすることができる。
は前述の如くビームスポット径×５０００／秒以上とさ
れ、通常最大でもビームスポット径×５０００００／秒
以下とされる。なお、具体的には４０ｍ／秒以下とされ
ることが好ましい。これにより、非晶質半導体薄膜は完
全な溶融状態に至ることなく結晶化し、多結晶半導体薄
膜とすることができる。
【００３２】以下、その理由をレーザービームを走査照
射するときの非晶質半導体薄膜の変化の時のレーザーパ
ワーとの関係から説明する。
射するときの非晶質半導体薄膜の変化の時のレーザーパ
ワーとの関係から説明する。
【００３３】まず、ある走査速度において照射レーザー
パワーを充分に小さい値から増加させるとき、非晶質半
導体薄膜が結晶化を示し始めて多結晶半導体薄膜となる
第１のレーザーパワー閾値が現われる。さらにレーザー
パワーを増加させると、ついに半導体薄膜が溶融状態に
至り、第２のレーザーパワー閾値が見出される。
パワーを充分に小さい値から増加させるとき、非晶質半
導体薄膜が結晶化を示し始めて多結晶半導体薄膜となる
第１のレーザーパワー閾値が現われる。さらにレーザー
パワーを増加させると、ついに半導体薄膜が溶融状態に
至り、第２のレーザーパワー閾値が見出される。
【００３４】安定して多結晶半導体薄膜とするために、
この第１、第２の両レーザーパワー閾値の間で照射レー
ザーパワーを選択する必要がある。しかし、走査速度が
遅い場合、この両レーザーパワー閾値の間隔が小さくな
り、さらに遅くした場合には両閾値間に、安定して多結
晶半導体薄膜となすのに適したレーザーパワーの設定マ
ージンが存在しなくなる。これに対し、走査速度が速い
場合、遅い場合に比較してレーザーパワーの閾値は共に
増加し同時に間隔は開き、レーザーパワーの設定マージ
ンが拡がる。本発明はこの走査速度をビームスポット径
×５０００／秒以上とする。
この第１、第２の両レーザーパワー閾値の間で照射レー
ザーパワーを選択する必要がある。しかし、走査速度が
遅い場合、この両レーザーパワー閾値の間隔が小さくな
り、さらに遅くした場合には両閾値間に、安定して多結
晶半導体薄膜となすのに適したレーザーパワーの設定マ
ージンが存在しなくなる。これに対し、走査速度が速い
場合、遅い場合に比較してレーザーパワーの閾値は共に
増加し同時に間隔は開き、レーザーパワーの設定マージ
ンが拡がる。本発明はこの走査速度をビームスポット径
×５０００／秒以上とする。
【００３５】ここで、走査速度の望ましい範囲がビーム
スポット径との関係で存在する理由は、ビームスポット
径より充分に小さい被照射部分について見ると、ある走
査速度の場合照射速度がビームスポット径に比例し、照
射エネルギーがこの照射時間にほぼ比例するという関係
にあるからである。以上の理由から、走査速度は、ビー
ムスポット径×５０００／秒以上とされる。
スポット径との関係で存在する理由は、ビームスポット
径より充分に小さい被照射部分について見ると、ある走
査速度の場合照射速度がビームスポット径に比例し、照
射エネルギーがこの照射時間にほぼ比例するという関係
にあるからである。以上の理由から、走査速度は、ビー
ムスポット径×５０００／秒以上とされる。
【００３６】これによって、非晶質半導体薄膜は完全な
溶融状態に至ることなく結晶化し、極く短時間のうち
に、多結晶半導体薄膜となることができ、耐熱温度の低
い安価なガラス基板の使用が可能であり、かつ、基板サ
イズの大型化も容易に対応可能である。さらに、レーザ
ーパワーの設定マージンが広くなるので、温度制御が容
易となり、かつ走査速度が速いので生産性も向上する。
溶融状態に至ることなく結晶化し、極く短時間のうち
に、多結晶半導体薄膜となることができ、耐熱温度の低
い安価なガラス基板の使用が可能であり、かつ、基板サ
イズの大型化も容易に対応可能である。さらに、レーザ
ーパワーの設定マージンが広くなるので、温度制御が容
易となり、かつ走査速度が速いので生産性も向上する。
【００３７】なお、非晶質シリコン膜にレーザービーム
を走査照射する際、非晶質半導体膜上に予め酸化シリコ
ン膜や窒化シリコン膜等の絶縁膜を形成し、レーザービ
ームの反射防止膜あるいは表面保護膜として用いてもよ
い。
を走査照射する際、非晶質半導体膜上に予め酸化シリコ
ン膜や窒化シリコン膜等の絶縁膜を形成し、レーザービ
ームの反射防止膜あるいは表面保護膜として用いてもよ
い。
【００３８】
【実施例】以下、本発明の実施例を説明する。以下、非
晶質シリコン半導体をａ−Ｓｉと略記する。 実施例１ ガラス基板（旭硝子ＡＮ）上にプラズマＣＶＤ法により
２００ｎｍ厚のＳｉＯx によるパッシベーション膜およ
び１００ｎｍ厚のａ−Ｓｉによる非晶質半導体層をガラ
ス基板温度４５０℃で形成した。
晶質シリコン半導体をａ−Ｓｉと略記する。 実施例１ ガラス基板（旭硝子ＡＮ）上にプラズマＣＶＤ法により
２００ｎｍ厚のＳｉＯx によるパッシベーション膜およ
び１００ｎｍ厚のａ−Ｓｉによる非晶質半導体層をガラ
ス基板温度４５０℃で形成した。
【００３９】このａ−Ｓｉの含有水素量は約５原子％で
あった。フォトリソグラフィーによりａ−Ｓｉを島状に
パターン化し、その上にプラズマＣＶＤ法によりＳｉＯ
Ｎ膜厚２００ｎｍからなるゲート絶縁膜を３００℃にて
堆積し、さらにゲート電極の半導体材料としてａ−Ｓｉ
を用い、これを膜厚５０ｎｍに形成した。上記非晶質半
導体層と同条件で行った。フォトリソグラフィーにより
ゲート電極５のパターンに該ａ−Ｓｉを形成、ゲート絶
縁膜もゲートと同じパターンにエッチングした。
あった。フォトリソグラフィーによりａ−Ｓｉを島状に
パターン化し、その上にプラズマＣＶＤ法によりＳｉＯ
Ｎ膜厚２００ｎｍからなるゲート絶縁膜を３００℃にて
堆積し、さらにゲート電極の半導体材料としてａ−Ｓｉ
を用い、これを膜厚５０ｎｍに形成した。上記非晶質半
導体層と同条件で行った。フォトリソグラフィーにより
ゲート電極５のパターンに該ａ−Ｓｉを形成、ゲート絶
縁膜もゲートと同じパターンにエッチングした。
【００４０】さらにイオン注入法によりゲート電極のａ
−Ｓｉと前記ガラス基板上のａ−Ｓｉの島のソース・ド
レイン領域になる部分に、Ｐイオンを加速電圧１０ｋ
Ｖ、ドーズ量２×１０15個／ｃｍ2 の条件でドーピング
した。ここで１０Ｗのアルゴンイオンレーザー光を約５
０μｍ径に集光、照射し、ゲート電極の半導体及びチャ
ンネル領域、ソース・ドレイン領域のａ−Ｓｉの多結晶
化とゲート電極の半導体及びソース・ドレイン領域の不
純物イオンの活性化を同時に行った。このときのレーザ
ー光の走査速度は１３ｍ／秒であった。
−Ｓｉと前記ガラス基板上のａ−Ｓｉの島のソース・ド
レイン領域になる部分に、Ｐイオンを加速電圧１０ｋ
Ｖ、ドーズ量２×１０15個／ｃｍ2 の条件でドーピング
した。ここで１０Ｗのアルゴンイオンレーザー光を約５
０μｍ径に集光、照射し、ゲート電極の半導体及びチャ
ンネル領域、ソース・ドレイン領域のａ−Ｓｉの多結晶
化とゲート電極の半導体及びソース・ドレイン領域の不
純物イオンの活性化を同時に行った。このときのレーザ
ー光の走査速度は１３ｍ／秒であった。
【００４１】さらに層間絶縁膜としてＳｉＯＮ３００ｎ
ｍを堆積し、ゲート電極上及びソース・ドレイン領域上
にコンタクトホールを形成し、その上にゲートの電極と
なる導体部分、ソース・ドレインの電極となる導体部分
を形成した。このようにして同一基板上に１００個ＴＦ
Ｔを形成し、ソース・ドレイン領域の導電率を測定した
結果、１００個すべてのＴＦＴが、８０Ω-1ｃｍ-1以上
であった。
ｍを堆積し、ゲート電極上及びソース・ドレイン領域上
にコンタクトホールを形成し、その上にゲートの電極と
なる導体部分、ソース・ドレインの電極となる導体部分
を形成した。このようにして同一基板上に１００個ＴＦ
Ｔを形成し、ソース・ドレイン領域の導電率を測定した
結果、１００個すべてのＴＦＴが、８０Ω-1ｃｍ-1以上
であった。
【００４２】実施例２ ガラス基板（コーニング７０５９）上にプラズマＣＶＤ
法により２００ｎｍ厚のＳｉＯx によるパッシベーショ
ン膜および２００ｎｍ厚のａ−Ｓｉによる非晶質半導体
層をガラス基板温度３００℃で形成した。
法により２００ｎｍ厚のＳｉＯx によるパッシベーショ
ン膜および２００ｎｍ厚のａ−Ｓｉによる非晶質半導体
層をガラス基板温度３００℃で形成した。
【００４３】このａ−Ｓｉの含有水素量は約１８原子％
であった。フォトリソグラフィーによりａ−Ｓｉを島状
にパターン化し、その上にプラズマＣＶＤ法によりＳｉ
Ｎx２５０ｎｍからなるゲート絶縁膜を３５０℃にて堆
積し、さらにゲート電極の半導体材料として、膜厚５０
ｎｍのａ−Ｓｉを上記非晶質半導体層と同条件で形成し
た。ここで窒素気流中４５０℃にて３０分間熱処理を行
い、ａ−Ｓｉの含有水素量は約１０％に減少した。フォ
トリソグラフィーによりゲート電極５のパターンに該ａ
−Ｓｉを形成、ゲート絶縁膜もゲートと同じパターンに
エッチングした。
であった。フォトリソグラフィーによりａ−Ｓｉを島状
にパターン化し、その上にプラズマＣＶＤ法によりＳｉ
Ｎx２５０ｎｍからなるゲート絶縁膜を３５０℃にて堆
積し、さらにゲート電極の半導体材料として、膜厚５０
ｎｍのａ−Ｓｉを上記非晶質半導体層と同条件で形成し
た。ここで窒素気流中４５０℃にて３０分間熱処理を行
い、ａ−Ｓｉの含有水素量は約１０％に減少した。フォ
トリソグラフィーによりゲート電極５のパターンに該ａ
−Ｓｉを形成、ゲート絶縁膜もゲートと同じパターンに
エッチングした。
【００４４】さらにイオン注入法によりゲート電極のａ
−Ｓｉと前記ガラス基板上のａ−Ｓｉの島のソース・ド
レイン領域になる部分に、ＢＦx イオン（ｘ＝０〜３）
を加速電圧２０ｋＶ、ドーズ量４×１０15個／ｃｍ2 の
条件でドーピングした。ここでプラズマＣＶＤ法により
８０ｎｍ厚のＳｉＯx Ｎy による反射防止膜を形成した
後、９Ｗのアルゴンイオンレーザー光を約１００μｍ径
に集光、照射し、ａ−Ｓｉの多結晶化と不純物イオンの
活性化を同時に行った。
−Ｓｉと前記ガラス基板上のａ−Ｓｉの島のソース・ド
レイン領域になる部分に、ＢＦx イオン（ｘ＝０〜３）
を加速電圧２０ｋＶ、ドーズ量４×１０15個／ｃｍ2 の
条件でドーピングした。ここでプラズマＣＶＤ法により
８０ｎｍ厚のＳｉＯx Ｎy による反射防止膜を形成した
後、９Ｗのアルゴンイオンレーザー光を約１００μｍ径
に集光、照射し、ａ−Ｓｉの多結晶化と不純物イオンの
活性化を同時に行った。
【００４５】このときのレーザー光の走査速度は１．２
ｍ／秒であった。さらに層間絶縁膜としてＳｉＯx Ｎy
２５０ｎｍを堆積し、ゲート電極上及びソース・ドレイ
ン領域上にコンタクトホールを形成し、その上にゲート
の電極となる導体部分、ソース・ドレインの電極となる
導体部分を形成した。このようにして同一基板上に１０
０個ＴＦＴを形成し、ソース・ドレイン領域の導電率を
測定した結果、１００個すべてのＴＦＴが、４０Ω-1ｃ
ｍ-1以上であった。
ｍ／秒であった。さらに層間絶縁膜としてＳｉＯx Ｎy
２５０ｎｍを堆積し、ゲート電極上及びソース・ドレイ
ン領域上にコンタクトホールを形成し、その上にゲート
の電極となる導体部分、ソース・ドレインの電極となる
導体部分を形成した。このようにして同一基板上に１０
０個ＴＦＴを形成し、ソース・ドレイン領域の導電率を
測定した結果、１００個すべてのＴＦＴが、４０Ω-1ｃ
ｍ-1以上であった。
【００４６】実施例３ ａ−Ｓｉの膜厚を５０ｎｍ、３００ｎｍ、４００ｎｍと
し、他の条件はすべて実施例１、２と同一にしてＴＦＴ
を製造した。結果は実施例１、２と同じであった。
し、他の条件はすべて実施例１、２と同一にしてＴＦＴ
を製造した。結果は実施例１、２と同じであった。
【００４７】実施例４ ａ−Ｓｉ膜の含有水素量を４、６、８、１０原子％と
し、他の条件はすべて実施例１、２と同一にしてＴＦＴ
を製造した。結果は実施例１、２と同じであった。
し、他の条件はすべて実施例１、２と同一にしてＴＦＴ
を製造した。結果は実施例１、２と同じであった。
【００４８】実施例５ レーザー照射直前のガラス基板の温度を１０、３０、５
０、８０℃とし、他の条件はすべて実施例１、２と同一
にしてＴＦＴを製造した。結果は実施例１、２と同じで
あった。
０、８０℃とし、他の条件はすべて実施例１、２と同一
にしてＴＦＴを製造した。結果は実施例１、２と同じで
あった。
【００４９】［比較例］ 以下、不純物イオンの活性化を熱処理により行う比較例
を説明する。ガラス基板（コーニング７０５９）上にプ
ラズマＣＶＤ法により２００ｎｍ厚のＳｉＯx によるパ
ッシベーション膜および２００ｎｍ厚のａ−Ｓｉによる
非晶質半導体層をガラス基板温度３００℃で形成した。
を説明する。ガラス基板（コーニング７０５９）上にプ
ラズマＣＶＤ法により２００ｎｍ厚のＳｉＯx によるパ
ッシベーション膜および２００ｎｍ厚のａ−Ｓｉによる
非晶質半導体層をガラス基板温度３００℃で形成した。
【００５０】このａ−Ｓｉの含有水素量は約１８原子％
であった。窒素気流中４５０℃にて３０分間熱処理を行
い、ａ−Ｓｉの含有水素量は約１０％に減少した。ここ
で６Ｗのアルゴンイオンレーザー光を約５０μｍ径に集
光、走査速度１３ｍ／秒で照射し、ａ−Ｓｉの多結晶化
を行った後、フォトリソグラフィーにより多結晶Ｓｉを
島状にパターン化し、その上にプラズマＣＶＤ法により
ＳｉＮx ２５０ｎｍからなるゲート絶縁膜を３５０℃に
て堆積し、さらにゲート材料としてアルミニウム１５０
ｎｍをスパッタリング法により１５０℃で蒸着した。
であった。窒素気流中４５０℃にて３０分間熱処理を行
い、ａ−Ｓｉの含有水素量は約１０％に減少した。ここ
で６Ｗのアルゴンイオンレーザー光を約５０μｍ径に集
光、走査速度１３ｍ／秒で照射し、ａ−Ｓｉの多結晶化
を行った後、フォトリソグラフィーにより多結晶Ｓｉを
島状にパターン化し、その上にプラズマＣＶＤ法により
ＳｉＮx ２５０ｎｍからなるゲート絶縁膜を３５０℃に
て堆積し、さらにゲート材料としてアルミニウム１５０
ｎｍをスパッタリング法により１５０℃で蒸着した。
【００５１】フォトリソグラフィーによりゲートのパタ
ーンにゲートの電極となる導体部分を形成、ゲート絶縁
膜もゲートと同じパターンにエッチングした。さらにイ
オン注入法によりゲートのアルミニウムをマスクとし
て、多結晶Ｓｉの島のソース・ドレイン領域になる部分
に、ＢＦx イオン（ｘ＝０〜３）を加速電圧２０ｋＶ、
ドーズ量４×１０15個／ｃｍ2 の条件でドーピングし
た。ここで不純物イオンの活性化のための熱処理を３０
０℃または４００℃または５５０℃にて６０分間行っ
た。
ーンにゲートの電極となる導体部分を形成、ゲート絶縁
膜もゲートと同じパターンにエッチングした。さらにイ
オン注入法によりゲートのアルミニウムをマスクとし
て、多結晶Ｓｉの島のソース・ドレイン領域になる部分
に、ＢＦx イオン（ｘ＝０〜３）を加速電圧２０ｋＶ、
ドーズ量４×１０15個／ｃｍ2 の条件でドーピングし
た。ここで不純物イオンの活性化のための熱処理を３０
０℃または４００℃または５５０℃にて６０分間行っ
た。
【００５２】さらに層間絶縁膜としてＳｉＯＮ３００ｎ
ｍを堆積し、ソース・ドレイン領域上にコンタクトホー
ルを形成し、その上にソース・ドレインの電極となる導
体部分を形成した。
ｍを堆積し、ソース・ドレイン領域上にコンタクトホー
ルを形成し、その上にソース・ドレインの電極となる導
体部分を形成した。
【００５３】このようにして同一基板上に１００個ＴＦ
Ｔを形成し、ソース・ドレイン領域の導電率を測定した
結果、３００℃で活性化のための熱処理を行った基板は
約０．５Ω-1ｃｍ-1と不十分な導電率であった。４００
℃で熱処理を行った基板では約４Ω-1ｃｍ-1で導電率は
まだ不足であり、またアルミニウムの配線が熱によりダ
メージを受けいわゆるヒロックを発生していた。
Ｔを形成し、ソース・ドレイン領域の導電率を測定した
結果、３００℃で活性化のための熱処理を行った基板は
約０．５Ω-1ｃｍ-1と不十分な導電率であった。４００
℃で熱処理を行った基板では約４Ω-1ｃｍ-1で導電率は
まだ不足であり、またアルミニウムの配線が熱によりダ
メージを受けいわゆるヒロックを発生していた。
【００５４】５５０℃で熱処理した基板では約４０Ω-1
ｃｍ-1と導電率はかなり良好であったが、アルミニウム
の損傷はさらに激しく一部断線した部分もあった。また
この温度では熱処理によるガラス基板の収縮・変形も大
きく、１００ｍｍに対して約４μｍ収縮しており、より
大きなガラス基板を使用することは不可能と考えられ
る。
ｃｍ-1と導電率はかなり良好であったが、アルミニウム
の損傷はさらに激しく一部断線した部分もあった。また
この温度では熱処理によるガラス基板の収縮・変形も大
きく、１００ｍｍに対して約４μｍ収縮しており、より
大きなガラス基板を使用することは不可能と考えられ
る。
【００５５】
【発明の効果】本発明は非晶質半導体層をゲート電極の
半導体材料として用い、レーザー光照射することにより
ゲート電極の多結晶化・活性化、チャンネル領域の多結
晶化、ソース・ドレイン領域の多結晶化・活性化を同時
に行うものであるため、従来の熱処理による活性化の場
合とくらべてソース・ドレイン領域の導電率を大きく向
上させることができる。
半導体材料として用い、レーザー光照射することにより
ゲート電極の多結晶化・活性化、チャンネル領域の多結
晶化、ソース・ドレイン領域の多結晶化・活性化を同時
に行うものであるため、従来の熱処理による活性化の場
合とくらべてソース・ドレイン領域の導電率を大きく向
上させることができる。
【００５６】たとえばＰイオンを注入したｎ型の場合従
来の熱処理（５００℃・１時間）では導電率７Ω-1ｃｍ
-1程度であるのに対し、本発明のレーザー光照射による
方法によれば約４０Ω-1ｃｍ-1と１ケタ以上向上させる
ことができた。さらに、アニール条件によっては約８０
Ω -1 ｃｍ -1 以上に向上させることができた。これにより
トランジスタのオン電流が増加しオフ電流は変化しない
ため、ＴＦＴの駆動能力が増大し、アクティブマトリク
スの走査線数を増加させることができ、より精細なディ
スプレイを製造することができる。
来の熱処理（５００℃・１時間）では導電率７Ω-1ｃｍ
-1程度であるのに対し、本発明のレーザー光照射による
方法によれば約４０Ω-1ｃｍ-1と１ケタ以上向上させる
ことができた。さらに、アニール条件によっては約８０
Ω -1 ｃｍ -1 以上に向上させることができた。これにより
トランジスタのオン電流が増加しオフ電流は変化しない
ため、ＴＦＴの駆動能力が増大し、アクティブマトリク
スの走査線数を増加させることができ、より精細なディ
スプレイを製造することができる。
【００５７】また熱処理を行わないため、生産性の良
い、耐熱性の低いガラス基板等を使用でき、大面積の基
板を使用することができ、大面積ディスプレイを実現す
ること、あるいは大面積の基板から複数個の製品を製造
しコストダウンを図ることができるようになった。また
熱処理を行わないため低融点低抵抗のアルミニウムを配
線材料として用いることができ、大面積ディスプレイの
配線抵抗の増大の問題も解決できる。
い、耐熱性の低いガラス基板等を使用でき、大面積の基
板を使用することができ、大面積ディスプレイを実現す
ること、あるいは大面積の基板から複数個の製品を製造
しコストダウンを図ることができるようになった。また
熱処理を行わないため低融点低抵抗のアルミニウムを配
線材料として用いることができ、大面積ディスプレイの
配線抵抗の増大の問題も解決できる。
【００５８】さらに本発明の製造方法ではチャンネル部
分の多結晶化も同時に行うため、工程数の点でも従来法
よりソース・ドレイン領域活性化のための熱処理の分だ
け減少させることができるという効果も認められる。
分の多結晶化も同時に行うため、工程数の点でも従来法
よりソース・ドレイン領域活性化のための熱処理の分だ
け減少させることができるという効果も認められる。
【図１】（ａ）、（ｂ）および（ｃ）は、本発明の製造
方法の、それぞれ最初の段階、次の段階、および最終段
階を示す断面図。
方法の、それぞれ最初の段階、次の段階、および最終段
階を示す断面図。
【図２】（ａ）および（ｂ）は、従来のＴＦＴの製造方
法の、それぞれの最初の段階および次の段階を示す断面
図。
法の、それぞれの最初の段階および次の段階を示す断面
図。
【図３】レーザー光照射前後のシリコン薄膜中の不純物
イオン分布を示す特性図。
イオン分布を示す特性図。
２ パッシベーション膜 ３ 非晶質半導体層 ４ ゲート絶縁膜 ５ ゲートの電極になる導体部分
フロントページの続き (56)参考文献 特開 平２−143559（ＪＰ，Ａ) 特開 昭62−39070（ＪＰ，Ａ) 特開 昭58−206163（ＪＰ，Ａ) 特開 平２−111035（ＪＰ，Ａ) 特開 昭58−2073（ＪＰ，Ａ) 特開 昭62−214669（ＪＰ，Ａ) 特開 平２−33934（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/20 H01L 21/336 H01L 27/12
Claims (5)
- 【請求項１】絶縁基板上に形成された非単結晶半導体を
連続発振レーザー光によりビームアニールして多結晶化
する薄膜トランジスタの製造方法において、含有水素量
が１〜１０原子％である非単結晶半導体上にゲート絶縁
膜を形成し、さらに該ゲート絶縁膜上にゲート電極の半
導体として非単結晶半導体を形成し、該ゲート電極の半
導体及びソース・ドレイン領域の上記絶縁基板上の非単
結晶半導体に不純物イオンを注入したのち連続発振レー
ザー光を照射し、上記非単結晶半導体を完全な溶融状態
に至らしめることなく、チャンネル領域の上記絶縁基板
上の非単結晶半導体の多結晶化、上記ゲート電極の半導
体及びソース・ドレイン領域の上記絶縁基板上の非単結
晶半導体の多結晶化及び活性化を同時に行うことを特徴
とする多結晶半導体薄膜トランジスタの製造方法。 - 【請求項２】レーザービームの走査速度をビームスポッ
ト径×５０００／秒以上として、絶縁基板上の非単結晶
半導体を完全な溶融状態に至らしめることなく多結晶化
させる請求項１記載の多結晶半導体薄膜トランジスタの
製造方法。 - 【請求項３】上記非単結晶半導体が非晶質半導体であ
り、非晶質半導体中に不純物を数十〜数百ＰＰＭ膜厚方
向に均一あるいは不均一に含んだ請求項１又は２記載の
多結晶半導体薄膜トランジシタの製造方法。 - 【請求項４】レーザービームの走査速度を１０ｍ／秒以
上とする請求項１、２又は３記載の多結晶半導体薄膜ト
ランジスタの製造方法。 - 【請求項５】請求項１、２、３又は４記載の多結晶半導
体薄膜トランジスタの製造方法で製造され、ソース・ド
レイン領域の導電率が８０Ω -1 ｃｍ -1 以上の多結晶半導
体薄 膜トランジスタが備えられたアクティブマトリック
ス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03122272A JP3110792B2 (ja) | 1990-05-15 | 1991-04-24 | 多結晶半導体薄膜トランジスタの製造方法及びアクティブマトリックス基板 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12293890 | 1990-05-15 | ||
| JP2-122938 | 1990-05-15 | ||
| JP03122272A JP3110792B2 (ja) | 1990-05-15 | 1991-04-24 | 多結晶半導体薄膜トランジスタの製造方法及びアクティブマトリックス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04226040A JPH04226040A (ja) | 1992-08-14 |
| JP3110792B2 true JP3110792B2 (ja) | 2000-11-20 |
Family
ID=26459424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03122272A Expired - Fee Related JP3110792B2 (ja) | 1990-05-15 | 1991-04-24 | 多結晶半導体薄膜トランジスタの製造方法及びアクティブマトリックス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3110792B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6800875B1 (en) | 1995-11-17 | 2004-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix electro-luminescent display device with an organic leveling layer |
| TW309633B (ja) | 1995-12-14 | 1997-07-01 | Handotai Energy Kenkyusho Kk | |
| JPH1065180A (ja) * | 1996-03-29 | 1998-03-06 | A G Technol Kk | 多結晶半導体薄膜、その形成方法、多結晶半導体ｔｆｔ、およびｔｆｔ基板 |
| US6294219B1 (en) * | 1998-03-03 | 2001-09-25 | Applied Komatsu Technology, Inc. | Method of annealing large area glass substrates |
| JP4084039B2 (ja) * | 2001-11-19 | 2008-04-30 | 株式会社 液晶先端技術開発センター | 薄膜半導体装置及びその製造方法 |
| JP5159021B2 (ja) * | 2003-12-02 | 2013-03-06 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP5853426B2 (ja) | 2011-06-08 | 2016-02-09 | 東レ株式会社 | バルーン付きアブレーションカテーテル |
-
1991
- 1991-04-24 JP JP03122272A patent/JP3110792B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04226040A (ja) | 1992-08-14 |
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