CN115274861A - 半导体器件及电子器件 - Google Patents

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Abstract

本申请提供一种半导体器件及电子器件，该半导体器件包括绝缘基底、及位于绝缘基底上的薄膜晶体管层，薄膜晶体管层包括设置于绝缘基底上的第一有源层、及位于第一有源层上的第一绝缘层，第一绝缘层形成有凸台；其中，本申请通过设置薄膜晶体管层还包括设置于凸台两侧壁及上表面的第二有源层和第三有源层，第一有源层的一端与第二有源层连接，第一有源层的另一端与第三有源层连，从而减小了沟道长度，降低短沟道效应，提升了开态电流，降低了功耗；并且进一步缩小薄膜晶体管的面积，提升了电子器件的集成度。

Description

半导体器件及电子器件
技术领域
本申请涉及显示技术领域，尤其涉及一种半导体器件及电子器件。
背景技术
目前液晶半导体器件(LiquidCrystalDisplay，简称LCD)和有机发光二极管(OrganicLightEmittingDiode，简称OLED)移动终端等平面显示装置因具有高画质、省电、机身薄及应用范围广等优点，而被广泛的应用于手机、电视、个人数字助理、数字相机、笔记本电脑、台式计算机等各种消费性电子产品，成为显示装置中的主流。
在现有技术中，已知将像素、驱动、多路复用、控制、逻辑等IC(IntegratedCircuit)电路集成在玻璃基板(systemonglass，SOG)上可以提高半导体器件集成度、降低对IC芯片的依赖性；而为了实现SOG需要提高现有薄膜晶体管(ThinFilmTransistor，TFT)的集成度、最大工作频率和电流密度，其中，由于薄膜晶体管导通时的电性能与有源层对应于所述源极和所述漏极之间的部分(即所述有源层的沟道(channel)长度)有关，为了实现上述效果，需要使薄膜晶体管具有更短的沟道长度和更小的体积；然而传统的薄膜晶体管在制作过程中，在基底上通过现有曝光设备制作“I”型有源层时，其掩模图案的最小尺寸一般大于2μm，因此在现有技术中，很难实现所述薄膜晶体管的短沟道化。
发明内容
本申请实施例提供一种半导体器件及电子器件，用以缓解相关技术中的不足。
为实现上述功能，本申请实施例提供的技术方案如下：
本申请实施例提供一种半导体器件，包括：
绝缘基底；
薄膜晶体管层，设置于所述绝缘基底上，所述薄膜晶体管层包括：
第一有源层，设置于所述绝缘基底上；
第一绝缘层，设置于所述第一有源层上，所述第一绝缘层形成有凸台；
其中，所述薄膜晶体管层还包括设置于所述凸台两侧壁及上表面的第二有源层和第三有源层，所述第一有源层的一端与所述第二有源层连接，所述第一有源层的另一端与所述第三有源层连接。
在本申请实施例所提供的半导体器件中，所述第二有源层包括位于所述凸台上表面的第一导体部，所述第三有源层包括位于所述凸台上表面的第二导体部，其中，所述第一导体部和所述第二导体部间隔设置。
在本申请实施例所提供的半导体器件中，在垂直于所述绝缘基底的方向上，所述第一导体部的正投影位于所述第一有源层的正投影内，所述第二导体部的正投影位于所述第一有源层的正投影内，且所述第一导体部的正投影与所述第二导体部的正投影互不交叠。
在本申请实施例所提供的半导体器件中，所述薄膜晶体管层包位于所述凸台上表面的第一金属层，所述第一金属层包括与所述第一导体部连接的源极和与所述第二导体部连接的漏极。
在本申请实施例所提供的半导体器件中，所述源极包括第一子部和第二子部，所述第一子部在所述绝缘基底上的正投影与所述第一导体部在所述绝缘基底上的正投影重叠，所述第二子部在所述绝缘基底上的正投影与所述第一导体部在所述绝缘基底上的正投影互不交叠；
所述漏极包括第三子部和第四子部，所述第三子部在所述绝缘基底上的正投影与所述第二导体部在所述绝缘基底上的正投影重叠，所述第四子部在所述绝缘基底上的正投影与所述第二导体部在所述绝缘基底上的正投影互不交叠。
在本申请实施例所提供的半导体器件中，所述半导体器件包括位于所述薄膜晶体管层远离所述绝缘基底一侧的电极层，所述电极层与所述第二子部连接，或者所述电极层与所述第四子部连接。
在本申请实施例所提供的半导体器件中，所述源极位于所述第一导体部和所述凸台之间，所述漏极位于所述第二导体部和所述凸台之间。
在本申请实施例所提供的半导体器件中，所述薄膜晶体管层包括位于所述第一有源层和所述第一导体部之间的沟道，所述沟道的长度与所述凸台的厚度满足以下关系式：
Figure BDA0003768658210000031
其中，L表示所述沟道的长度，H表示所述凸台的高度，α表示所述侧壁与所述凸台的下表面之间的夹角。
在本申请实施例所提供的半导体器件中，所述侧壁与所述凸台下表面之间的夹角α大于或等于45度，且小于90度。
在本申请实施例所提供的半导体器件中，在垂直于所述绝缘基底的方向上，所述沟道的长度大于或等于100埃，且小于或等于10000埃，所述沟道的宽度大于或等于300埃，且小于或等于100000埃。
在本申请实施例所提供的半导体器件中，所述薄膜晶体管层包括位于所述第一绝缘层远离所述绝缘基底一侧的第二金属层，在垂直于所述绝缘基底的方向上，所述第二金属层覆盖所述第一有源层、所述第二有源层以及所述第三有源层。
在本申请实施例所提供的半导体器件中，所述薄膜晶体管层包括位于所述第二金属层和所述第一绝缘层之间的第二绝缘层，在垂直于所述绝缘基底的方向上，所述第二绝缘层覆盖所述第一有源层、所述第二有源层以及所述第三有源层；
其中，在所述凸台上表面，所述第二绝缘层包括位于所述第二有源层和所述第三有源层之间的凹槽，所述第二金属层填充所述凹槽。
在本申请实施例所提供的半导体器件中，所述薄膜晶体管层包括多个所述薄膜晶体管，所述第一绝缘层包括多个所述凸台，一所述薄膜晶体管对应一所述凸台设置，或者多个所述薄膜晶体管对应一所述凸台设置。
在本申请实施例所提供的半导体器件中，述凸台的侧壁在垂直于所述绝缘基底方向上的截面呈直线或弧线。
在本申请实施例所提供的半导体器件中，所述半导体器件包括位于所述绝缘基底和所述第一有源层之间的遮光层，所述第二有源层包括位于所述侧壁上的第一有源段，所述第三有源层包括位于所述侧壁上的第二有源段，其中，所述遮光层在所述绝缘基底上的正投影覆盖所述第一有源段在所述基底上的正投影，且所述遮光层在所述绝缘基底上的正投影覆盖所述第二有源段在所述基底上的正投影。
本申请实施例提供一种电子器件，所述电子器件包括上述任一所述的半导体器件。
本申请实施例的有益效果：本申请实施例提供一种半导体器件及电子器件，所述半导体器件包括绝缘基底、及设置于所述绝缘基底上的薄膜晶体管层，所述薄膜晶体管层包括设置于所述绝缘基底上的第一有源层、及位于第一有源层上的第一绝缘层，所述第一绝缘层形成有凸台；其中，本申请实施例通过设置所述薄膜晶体管层还包括设置于所述凸台两侧壁及上表面的第二有源层和第三有源层，所述第一有源层的一端与所述第二有源层连接，所述第一有源层的另一端与所述第三有源层连接，从而减小了沟道长度，降低短沟道效应，提升了开态电流，降低了功耗；并且进一步缩小薄膜晶体管的面积，提升了所述电子器件的集成度。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有显示面板的俯视截面图；
图2为图1中沿A-A′方向的剖面结构示意图；
图3为图1中沿B-B′方向的剖面结构示意图；
图4为本申请实施例所提供的半导体器件的俯视截面图；
图5为图4中沿A-A′方向的剖面结构示意图；
图6为图4中沿B-B′方向的第一种剖面结构示意图；
图7为图4中沿B-B′方向的第二种剖面结构示意图；
图8为本申请实施例所提供半导体器件的制作方法的流程图；
图9A至图9L为图8中半导体器件制作的结构工艺流程图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。在本申请中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而“内”和“外”则是针对装置的轮廓而言的。
本申请实施例提供一种半导体器件及电子器件。以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。
请参阅图4～图9L，本申请实施例提供一种半导体器件及电子器件，所述半导体器件包括：
绝缘基底；
薄膜晶体管层，设置于所述绝缘基底上，所述薄膜晶体管层包括：
第一有源层，设置于所述绝缘基底上；
第一绝缘层，设置于所述第一有源层上；
其中，所述薄膜晶体管层还包括设置于所述凸台两侧壁及上表面的第二有源层和第三有源层，所述第一有源层的一端与所述第二有源层连接，所述第一有源层的另一端与所述第三有源层连接。
请参阅图1、图2和图3；其中，图1为现有显示面板的俯视截面图；图2为图1中沿A-A′方向的剖面结构示意图；图3为图1中沿B-B′方向的剖面结构示意图，需要说明的是，本实施例对所述现有显示面板的结构不做具体限制，下文仅以现显示面板为液晶显示面板(LiquidCrystalDisplay，LCD)为例进行举例说明。
现有显示面板包括相对设置的第一基板100、第二基板(图中未画出)以及设置于所述第一基板100与所述第二基板之间的液晶层(图中未画出)，所述第一基板100包括层叠设置的绝缘基底10、遮光层20、缓冲层30、薄膜晶体管层40、平坦层60、公共电极71、钝化层80以及像素电极72，所述薄膜晶体管层40包括依次层叠设置于所述绝缘基底10上的有源层41、第一绝缘层44、栅极47A、层间绝缘层50、源极45A和漏极45B；其中，所述薄膜晶体管层40包括呈矩阵式排布的多个薄膜晶体管40A，一个所述薄膜晶体管40A对应位于一个子像素区域内。
目前，已知将像素、驱动、多路复用、控制、逻辑等IC(IntegratedCircuit)电路集成在玻璃基板(systemonglass，SOG)上可以提高显示面板集成度、降低对IC芯片的依赖性；而为了实现SOG需要提高现有薄膜晶体管(ThinFilmTransistor，TFT)的集成度、最大工作频率和电流密度，其中，由于薄膜晶体管导通时的电性能与有源层对应于所述源极和所述漏极之间的部分(即所述有源层的沟道(channel)长度)有关，为了实现上述效果，需要使薄膜晶体管具有更短的沟道长度和更小的体积；然而传统的薄膜晶体管在制作过程中，在基底上通过现有曝光设备制作“I”型有源层时，其掩模图案的最小尺寸一般大于2μm，因此在现有技术中，很难实现所述薄膜晶体管40A的短沟道化。
可以理解的是，本申请实施例通过设置所述薄膜晶体管层还包括设置于所述凸台两侧壁及上表面的第二有源层和第三有源层，所述第一有源层的一端与所述第二有源层连接，所述第一有源层的另一端与所述第三有源层连接，从而减小了沟道长度，降低短沟道效应，提升了开态电流，降低了功耗，并且进一步缩小薄膜晶体管的面积，提升了所述电极器件的集成度。
现结合具体实施例对本申请的技术方案进行描述。
在一实施例中，请结合图4、图5和图6；其中，图4为本申请实施例所提供的半导体器件的俯视截面图；图5为图4中沿A-A′方向的剖面结构示意图；
图6为图4中沿B-B′方向的第一种剖面结构示意图。
在本实施例中，所述半导体器件1包括绝缘基底10和设置于所述绝缘基底10上的薄膜晶体管层40，所述绝缘基底10可以包括刚性基底或柔性基底，本实施例对所述绝缘基底10的材料不做具体限制。
所述薄膜晶体管层40包括设置于所述绝缘基底10上的第一有源层41A、及设置于所述第一有源层41A上的第一绝缘层44，所述第一绝缘层44形成有凸台44A；其中，所述薄膜晶体管层40还包括设置于所述凸台44A两侧壁441B及上表面441A的第二有源层42A和第三有源层43A，所述第一有源层41A的一端与所述第二有源层42A连接，所述第一有源层41A的另一端与所述第三有源层43A连接。
进一步地，所述第二有源层42A包括位于所述凸台44A上表面441A的第一导体部422A，所述第三有源层43A包括位于所述凸台44A上表面441A的第二导体部432A，其中，所述第一导体部422A和所述第二导体部432A间隔设置；具体地，在垂直于所述绝缘基底10的方向上，所述第一导体部422A的正投影位于所述第一有源层41A的正投影内，所述第二导体部432A的正投影位于所述第一有源层41A的正投影内，且所述第一导体部422A的正投影与所述第二导体部432A的正投影互不交叠，从而避免所述第一导体部422A与所述第二导体部432A相互接触。
在本实施例中，所述第二有源层42A包括位于所述侧壁441B上的第一有源段421A、及位于所述凸台44A上表面441A的所述第一导体部422A，所述第一有源段421A的一端与所述第一有源层41A连接，所述第一有源段421A的另一端与所述第一导体部422A连接，所述第三有源层43A包括位于所述侧壁441B上的第二有源段431A、及位于所述凸台44A上表面441A的所述第二导体部432A，所述第二有源段431A的一端与所述第一有源层41A连接，所述第二有源段431A的另一端与所述第二导体部432A连接，且在垂直于所述绝缘基底10的方向上，所述第一有源段421A和所述第二有源段431A具有相同的投影图案，所述第一导体部422A和所述第二导体部432A具有相同的投影图案。
需要说明的是，所述第一有源层41A的材料、所述第一有源段421A的材料以及所述第二有源段431A的材料均包括但不限于非晶硅、多晶硅、或者氧化物半导体材料，所述第一导体部422A和所述第二导体部432A均可以由硅化物制成以高浓度掺杂n型杂质的多晶硅，所述第一绝缘层44包括但不限于衬垫层，所述第一绝缘层44的材料包括但不限于单层氮化硅(Si3N4)、单层二氧化硅(SiO2),单层氮氧化硅(SiONx)，或是以上膜层的双层结构，本实施例对此均不做具体限制。
在本实施例中，所述薄膜晶体管层40包位于所述凸台44A上表面441A的第一金属层45，所述第一金属层45包括与所述第一导体部422A连接的源极45A和与所述第二导体部432A连接的漏极45B，具体地，在本实施例中，所述第一金属层45与所述第一导体部422A和所述第二导体部432A层叠设置，但本实施例对所述第一金属层45与所述第一导体部422A和所述第二导体部432A的位置关系不做具体限制；优选地，在本实施例中，所述源极45A位于所述第一导体部422A和所述凸台44A之间，所述漏极45B位于所述第二导体部432A和所述凸台44A之间。
进一步地，所述源极45A包括第一子部451A和第二子部452A，所述第一子部451A在所述绝缘基底10上的正投影与所述第一导体部422A在所述绝缘基底10上的正投影重叠，所述第二子部452A在所述绝缘基底10上的正投影与所述第一导体部422A在所述绝缘基底10上的正投影互不交叠；所述漏极45B包括第三子部451B和第四子部452B，所述第三子部451B在所述绝缘基底10上的正投影与所述第二导体部432A在所述绝缘基底10上的正投影重叠，所述第四子部452B在所述绝缘基底10上的正投影与所述第二导体部432A在所述绝缘基底10上的正投影互不交叠；即，在本实施例中，所述第一导体部422A在所述绝缘基底10上的正投影位于所述源极45A在所述绝缘基底10上的正投影内，所述第二导体部432A在所述绝缘基底10上的正投影位于所述漏极45B在所述绝缘基底10上的正投影内。
可以理解的是，本实施例通过设置所述第一子部451A在所述绝缘基底10上的正投影与所述第一导体部422A在所述绝缘基底10上的正投影重叠，所述第三子部451B在所述绝缘基底10上的正投影与所述第二导体部432A在所述绝缘基底10上的正投影重叠，相对于现有技术中所述源极45A、所述漏极45B通过过孔与所述有源层接触的技术方案，本实施例增加了所述源极45A与所述第二有源层42A、所述漏极45B与所述第三有源层43A的接触面积，降低了接触电阻，提高了信号传输的稳定性。
在本实施例中，所述薄膜晶体管层40包括位于所述第一绝缘层44远离所述绝缘基底10一侧的第二金属层47，在垂直于所述绝缘基底10的方向上，所述第二金属层47覆盖所述第一有源层41A、所述第二有源层42A以及所述第三有源层43A；优选地，所述第二金属层47包括栅极47A，所述第一有源层41A、所述第一绝缘层44、所述源极45A、所述漏极45B、所述第二有源层42A、所述第三有源层43A以及所述栅极47A依次层叠设置于所述绝缘基底10上。
进一步地，所述薄膜晶体管层40包括位于所述第二金属层47和所述第一绝缘层44之间的第二绝缘层46，在垂直于所述绝缘基底10的方向上，所述第二绝缘层46覆盖所述第一有源层41A、所述第二有源层42A以及所述第三有源层43A；其中，在所述凸台44A上表面441A，所述第二绝缘层46包括位于所述第二有源层42A和所述第三有源层43A之间的凹槽461，所述第二金属层47填充所述凹槽461；可以理解的是，本实施例通过设置在所述凸台44A上表面441A，所述第二绝缘层46包括位于所述第二有源层42A和所述第三有源层43A之间的凹槽461，所述第二金属层47填充所述凹槽461，进而避免由所述栅极47A、所述源极45A以及所述漏极45B会在所述凸台44A上表面441A接触，从而影响了所述薄膜晶体管层40的电学特性。
进一步地，在本实施例中，所述第二绝缘层46覆盖所述第一有源层41A、所述第二有源层42A以及所述第三有源层43A，从而对所述第一有源层41A、所述第二有源层42A以及所述第三有源层43A起到阻隔水氧以及绝缘的作用；本实施例以所述第二绝缘层46为栅极47A绝缘层为例对本申请的技术方案进行举例说明。
在本实施例中，所述薄膜晶体管层40包括至少一薄膜晶体管40A，所述薄膜晶体管40A包括所述第一有源层41A、所述第一绝缘层44以及设置于所述凸台44A两侧壁441B及上表面441A的所述第二有源层42A和所述第三有源层43A；可以理解的是，本实施例通过设置所述第二有源层42A包括所述第一有源段421A和所述第一导体部422A，所述第三有源层43A包括第二有源段431A和所述第二导体部432A，所述第一有源段421A连接所述第一有源层41A和所述第一导体部422A，所述第二有源段431A连接所述第一有源层41A和所述第二导体部432A，所述第一导体部422A和所述源极45A连接，所述第二导体部432A和所述漏极45B连接，从而形成所述薄膜晶体管40A。
需要说明的是，所述第一有源层41A、所述第一绝缘层44、第一金属层45、所述第二有源层42A、所述第三有源层43A以及所述第二金属层47依次层叠设置于所述绝缘基底10上，即，在本实施例中，所述薄膜晶体管40A为顶栅型薄膜晶体管40A仅用于举例说明，本实施例对所述薄膜晶体管40A的类型不做具体限制，可有理解的是，本实施例通过将所述第一有源层41A、所述第一绝缘层44、第一金属层45、所述第二有源层42A、所述第三有源层43A以及所述第二金属层47设置成垂直于绝缘基底10方向的层叠结构，相对于现有技术来说，使得所述薄膜晶体管40A所占用面积减小，提高了开口率。
进一步地，在本实施例中，所述薄膜晶体管层40包括呈矩阵式排布的多个薄膜晶体管40A，所述第一绝缘层44包括多个所述凸台44A，一所述薄膜晶体管40A对应一所述凸台44A设置，或者多个所述薄膜晶体管40A对应一所述凸台44A设置；优选地，本实施例以一所述薄膜晶体管40A对应一所述凸台44A设置为例对本申请的技术方案进行说明。
在本实施例中，所述薄膜晶体管层40包括位于所述第一有源层41A和所述第一导体部422A之间的沟道，所述沟道的长度与所述凸台44A的厚度满足以下关系式：
Figure BDA0003768658210000101
其中，L表示所述沟道的长度，H表示所述凸台44A的高度，α表示所述侧壁441B与所述凸台44A的下表面441C之间的夹角。
进一步地，所述凸台44A的侧壁441B在垂直于所述绝缘基底10方向上的截面呈直线或弧线；优选地，在本实施例中，所述凸台44A的侧壁441B在垂直于所述绝缘基底10方向上的截面呈直线，所述凸台44A的截面形状呈梯形状，所述凸台44A包括连接两所述侧壁441B且远离所述绝缘基底10的上表面441A、及连接两所述侧壁441B且靠近所述绝缘基底10的下表面441C，所述侧壁441B与所述凸台44A下表面441C之间的夹角α大于或等于45度，且小于90度。
具体地，在本实施例中，所述第一导体部422A指向所述第二导体部432A的方向为第一方向X，所述凸台44A的延伸方向为第二方向Y，所述第一方向X与所述第二方向Y呈一预设角度，且所述第一方向X和所述第二方向Y所确定的平面平行于所述基板；其中，在所述第二方向Y上，所述凸台44A的厚度范围为100埃～10000埃，所述沟道的长度大于或等于100埃，且小于或等于10000埃，所述沟道的宽度大于或等于300埃，且小于或等于100000埃。
需要说明的是，在本实施例中，对所述预设夹角的范围、及所述第一方向X和所述第二方向Y的方向均不做限制，但为了方便描述，本实施例以所述预设夹角为90°、所述第一方向为方向X、所述第二方向为方向Y为例进行举例说明。
可以理解的是，在本实施例中，所述源极45A和所述漏极45B之间的沟道由位于所述凸台44A的两侧壁441B上的所述第一有源段421A和所述第二有源段431A构成，即，所述沟道的长度由所述凸台44A的两侧壁441B的长度、及所述侧壁441B与所述凸台44A下表面441C之间的夹角α共通决定，所述沟道的宽度由所述第一有源段421A在所述凸台44A上的正投影宽度及所述第二有源段431A在所述凸台44A上的正投影宽度之和决定，因此，尽管有曝光设备的限制，但由于可以控制所述凸台44A的两侧壁441B的长度、及所述侧壁441B与所述凸台44A下表面441C之间的夹角α，因此所述沟道的长度可以独立于所述曝光设备进行控制，即，实现所述薄膜晶体管40A的短沟道化。
承上，本实施例通过所述第二有源层42A包括位于所述凸台44A上表面441A的第一导体部422A，所述第三有源层43A包括位于所述凸台44A上表面441A的第二导体部432A，其中，所述第一导体部422A和所述第二导体部432A间隔设置；具体地，在垂直于所述绝缘基底10的方向上，所述第一导体部422A的正投影位于所述第一有源层41A的正投影内，所述第二导体部432A的正投影位于所述第一有源层41A的正投影内，且所述第一导体部422A的正投影与所述第二导体部432A的正投影互不交叠，从而减小了沟道长度；并且，在所述沟道的宽度一定的条件下，缩短所述沟道的长度能够使所述薄膜晶体管40A具有更大的宽长比，从而具有更大的开态电流，降低了所述薄膜晶体管40A的功耗。
需要说明的是，所述凸台44A的截面形状呈梯形状仅用于举例说明，例如：在另一实施例中，所述凸台44A的侧壁441B在垂直于所述绝缘基底10方向上的截面呈弧线，所述凸台44A的截面形状呈圆形或椭圆形中的至少一种。
在本实施例中，所述半导体器件1包括位于所述薄膜晶体管层40远离所述绝缘基底10一侧的电极层70，所述电极层70与所述第二子部452A连接，或者所述电极层70与所述第四子部452B连接；优选地，在本实施例中，所述电极层70与所述第四子部452B连接。
进一步地，在本实施例中，所述半导体器件1还包括所述薄膜晶体管层40远离所述绝缘基底10一侧的第三绝缘层2，所述电极层70位于所述第三绝缘层2远离所述薄膜晶体管层40的一侧；具体地，具所述第三绝缘层2包括位于所述薄膜晶体管层40远离所述绝缘基底10一侧的层间绝缘层50，位于所述层间绝缘层50远离所述薄膜晶体管层40一侧的平坦层60、及位于所述平坦层60远离所述层间绝缘层50一侧的钝化层80，所述电极层70包括第一电极71和第二电极72，所述第一电极71位于所述平坦层60和所述钝化层80之间，所述第二电极72位于所述钝化层80远离所述平坦层60的一侧；优选地，所述第一电极71为公共电极，所述第二电极72为像素电极。
所述半导体器件1内设置有穿过所述第二绝缘层46和所述第三绝缘层2的第一过孔51，所述第一过孔51位于所述漏极45B的上方，具体地，所述第一过孔51穿过所述第二绝缘层46、所述层间绝缘层50以及所述平坦层60，所述钝化层80开设有暴露部分所述漏极45B的第二过孔81，所述第二电极72通过所述第一过孔51和所述第二过孔81与所述漏极45B连接；其中，在垂直于所述绝缘基底10的方向上，所述第二过孔81的孔径小于所述第一过孔51的孔径，在所述第一过孔51内，所述钝化层80覆盖所述平坦层60的内壁，从而对所述平坦层60起到阻隔水氧以及绝缘的作用。
可以理解的是，在本实施例中通过设置所述第四子部452B在所述绝缘基底10上的正投影与所述第二导体部432A在所述绝缘基底10上的正投影互不交叠，即，在本实施例中，沿A-A′方向，所述第二导体部432A的长度大于所述第二半导体部的长度，其中，所述第一过孔51和所述第二过孔81位于所述第四子部452B上，从而方便所述漏极45B与所述电极层70的连接。
需要说明的是，在本实施例中，所述第三绝缘层2包括所述层间绝缘层50、所述平坦层60以及所述钝化层80仅用于举例说明，本实施例对所述第三绝缘层2的膜层结构不做具体限制。
在本实施例中，所述薄膜晶体管层40还包括控制电路(图中未画出)，所述控制电路包括多个所述薄膜晶体管40A，其中，所述控制电路包括但不限于像素、驱动、多路复用以及逻辑等IC电路，可以理解的是，本申请实施例通过设置所述薄膜晶体管层40包括设置于所述凸台44A两侧壁441B及上表面441A的第二有源层42A和第三有源层43A，所述第一有源层41A的一端与所述第二有源层42A连接，所述第一有源层41A的另一端与所述第三有源层43A连接，从而减小了沟道长度，降低短沟道效应，提升了开态电流，降低了功耗，从而提高所述薄膜晶体管40A的集成度。
在本实施例中，所述半导体器件1还包括层叠设置于所述绝缘基底10上的遮光层20和缓冲层30，所述遮光层20在所述绝缘基底10上的正投影覆盖所述第一有源段421A在所述基底上的正投影，且所述遮光层20在所述绝缘基底10上的正投影覆盖所述第二有源段431A在所述基底上的正投影，可以理解的是，所述遮光层20可以对射向所述第一有源层41A和所述第二有源层42A的光进行遮挡，从而减少因光照射所述第一有源层41A和所述第二有源层42A产生的光生载流子导致的漏电流增加，进而保持所述半导体器件1工作时的稳定性；进一步地，所述遮光层20包括间隔设置的第一遮光子层21和第二遮光子层22，所述第一遮光子层21对应所述第一有源段421A设置，所述第一遮光子层21在所述绝缘基底10上的正投影覆盖所述第一有源段421A在所述绝缘基底10上的正投影，所述第二遮光子层22对应所述第二有源段431A设置，所述第二遮光子层22在所述绝缘基底10上的正投影覆盖所述第二有源段431A在所述绝缘基底10上的正投影。
在另一实施例中，请结合图4、图5和图7；其中，图7为图4中沿B-B′方向的第二种剖面结构示意图。
在本实施例中，所述半导体器件的结构与上述实施例所提供的半导体器件结构相似/相同，具体请参照上述实施例中的半导体器件的描述，此处不再赘述，两者的区别仅在于：
在本实施例中，所述半导体器件1还包括位于所述平坦层60和所述钝化层80之间的桥接层91、位于所述钝化层80远离所述平坦层60一侧的发光器件层(图中未标记)、及位于所述发光器件层远离所述钝化层80一侧的封装层(图中未画出)，所述发光器件层包括层叠设置于所述钝化层80上的阳极73、发光层93以及阴极94，其中，所述电极层70包括所述阳极73。
进一步地，所述第三绝缘层2包括位于所述薄膜晶体管40A4远离所述绝缘基底10一侧的层间绝缘层50，位于所述层间绝缘层50远离所述薄膜晶体管层40一侧的平坦层60、及位于所述平坦层60远离所述层间绝缘层50一侧的像素定义层92，所述像素定义层92上开设暴露所述阳极73的第一开孔(图中未标记)，所述发光层93位于所述开孔内，所述发光层93通过所述开孔与所述阳极73连接，所述阴极94通过所述开孔与所述发光层93连接。
所述半导体器件1内设置有穿过所述第二绝缘层46、所述层间绝缘层50的第三过孔52，所述桥接层91通过所述第三过孔52与所述漏极45B连接，所述平坦层60上开设有暴露部分所述桥接层91的第二开孔(图中未标记)，所述阳极73通过所述第二开孔与所述桥接层91连接，所述阳极73通过所述桥接层91与所述漏极45B连接。
可以理解的是，在本实施例中，所述钝化层80、所述桥接层91、所述平坦层60、所述阳极73、所述发光层93、所述阴极94以及所述封装层为现有技术中的常规膜层，本实施例对此不做过多赘叙。
本申请实施例还提供一种半导体器件1的制作方法，请结合图4、图8及图9A至图9H；其中，图8为本申请实施例所提供半导体器件1的制作方法的流程图；图9A至图9I为图8中半导体器件制作的结构工艺流程图。
在本实施例中，所述半导体器件1的制作方法包括以下步骤：
步骤S100：提供一绝缘基底10、以及依次形成于所述绝缘基底10上的遮光层20和缓冲层30，如图9A所示。
其中，当所述绝缘基底10为刚性基底时，材料可以是金属或玻璃，当所述绝缘基底10为柔性基底时，材料可以包括丙烯酸树脂、甲基丙烯酸树脂、聚异戊二烯、乙烯基树脂、环氧基树脂、聚氨酯基树脂、纤维素树脂、硅氧烷树脂、聚酰亚胺基树脂、聚酰胺基树脂中的至少一种。
所述遮光层20的材料包括但不限于金属材料，所金属材料包括但不限于钼(Mo)、钛(Ti)、镍(Ni)其中的一种或多种合金；所述缓冲层30的材料包括但不限于单层氮化硅(Si3N4)、单层二氧化硅(SiO2),单层氮氧化硅(SiONx)，或是以上膜层的双层结构。
步骤S200：在所述绝缘基底10上形成薄膜晶体管层40，所述薄膜晶体管层40包括设置于所述绝缘基底10上的第一有源层41A、及设置于所述第一有源层41A上的第一绝缘层44，所述第一绝缘层44形成有凸台44A；其中，所述薄膜晶体管层40还包括设置于所述凸台44A两侧壁441B及上表面441A的第二有源层42A和第三有源层43A，所述第一有源层41A的一端与所述第二有源层42A连接，所述第一有源层41A的另一端与所述第三有源层43A连接。
具体地，在本实施例中，所述步骤S200包括以下步骤：
步骤S201：在绝缘基底10上形成第一有源层41A，如图9B所示。
步骤S202：在所述第一有源层41A上形成第一绝缘层44，所述第一绝缘层44包括位于所述第一有源层41A的凸台44A，如图9C所示；其中，所述第一绝缘层44的材料包括但不限于单层氮化硅(Si3N4)、单层二氧化硅(SiO2),单层氮氧化硅(SiONx)，或是以上膜层的双层结构，所述凸台44A在所述绝缘基底10上的正投影位于所述第一有源层41A在所述绝缘基底10上的正投影内。
步骤S203：在所述凸台44A上表面441A形成第一金属层45，所述第一金属层45的材料包括但不限于钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)和钨(W)中的至少一种金属。
步骤S204：对所述第一金属层45图案化处理，形成位于所述凸台44A上表面441A且间隔设置的源极45A和漏极45B，如图9D所示。
步骤S205：在所述源极45A上形成第二有源层42A，在所述漏极45B上形成第三有源层43A，其中，所述第二有源层42A包括位于所述凸台44A侧壁441B上的第一有源段421A、及位于所述凸台44A上表面441A的第一导体部422A，所述第一有源段421A的一端连接所述第一源极45A，所述第一有源段421A的另一端连接所述第一导体部422A，所述第三有源层43A包括位于所述凸台44A侧壁441B上的第二有源段431A、及位于所述凸台44A上表面441A的第二导体部432A，所述第二有源段431A的一端连接所述第一源极45A，所述第二有源段431A的另一端连接所述第二导体部432A，其中，所述第一导体部422A和所述第二导体部432A间隔设置，如图9E所示。
需要说明的是，在本实施例中，所述第一有源层41A的材料、所述第一有源段421A的材料以及所述第二有源段431A的材料均包括但不限于非晶硅、多晶硅、或者氧化物半导体材料，所述第一导体部422A和所述第二导体部432A均可以由硅化物制成以高浓度掺杂n型杂质的多晶硅，本实施例对此不做具体限制。
在本实施例中，所述半导体器件1的制作方法还包括以下步骤：
步骤S300：在所述第二有源层42A和所述第三有源层43A上形成第二绝缘层46，在垂直于所述绝缘基底10的方向上，所述第二绝缘层46覆盖所述第一有源层41A、所述第二有源层42A以及所述第三有源层43A，其中，在所述凸台44A上表面441A，所述第二绝缘层46包括位于所述第二有源层42A和所述第三有源层43A之间的凹槽461。
步骤S400：在所述第二绝缘层46远离所述绝缘基底10的方向上形成第二金属层47，在垂直于所述绝缘基底10的方向上，所述第二金属层47覆盖所述第一有源层41A、所述第二有源层42A以及所述第三有源层43A，所述第二金属层47填充所述凹槽461，如图9F所示，优选地，所述第二金属层47包括但不限于栅极47A。
可以理解的是，在本实施例中，所述薄膜晶体管层40的沟道位于所述第一有源层41A和所述第一导体部422A之间、及位于所述第一有源层41A和所述第二导体部432A之间，即，所述源极45A和所述漏极45B之间的沟道由位于所述凸台44A的两侧壁441B上的所述第一有源段421A和所述第二有源段431A构成，所述沟道的长度由所述凸台44A的两侧壁441B的长度、及所述侧壁441B与所述凸台44A下表面441C之间的夹角α共通决定，所述沟道的宽度由所述第一有源段421A在所述凸台44A上的正投影宽度及所述第二有源段431A在所述凸台44A上的正投影宽度之和决定，因此，尽管有曝光设备的限制，但由于可以控制所述凸台44A的两侧壁441B的长度、及所述侧壁441B与所述凸台44A下表面441C之间的夹角α，因此所述沟道的长度可以独立于所述曝光设备进行控制，即，实现所述薄膜晶体管40A的短沟道化。
需要说明的是，在本实施例中，所述遮光层20包括间隔设置的第一遮光子层21和第二遮光子层22，所述第一遮光子层21对应所述第一有源段421A设置，所述第一遮光子层21在所述绝缘基底10上的正投影覆盖所述第一有源段421A在所述绝缘基底10上的正投影，所述第二遮光子层22对应所述第二有源段431A设置，所述第二遮光子层22在所述绝缘基底10上的正投影覆盖所述第二有源段431A在所述绝缘基底10上的正投影，从而减少因光照射所述第一有源层41A和所述第二有源层42A产生的光生载流子导致的漏电流增加，进而保持所述半导体器件1工作时的稳定性。
步骤S500：在所述栅极47A远离所述第二绝缘层46的一侧依次形成层间绝缘层50和平坦层60，如图9G所示。
步骤S600：在所述平坦层60远离所述层间绝缘层50的一侧形成第一电极71，如图9H所示。
步骤S700：通过一光罩制程，在所述平坦层60、所述层间绝缘层50以及所述第二绝缘层46上开设暴露部分所述漏极45B的第一过孔51，如图9I所示。
步骤S800：在所述第一电极71远离所述平坦层60的一侧形成钝化层80，如图9J所示；进一步地，所述钝化层80填充所述第一过孔51，所述钝化层80覆盖所述平坦层60上表面441A和所述第一过孔51的内壁，从而对所述平坦层60起到阻隔水氧以及绝缘的作用，如图9K所示。
步骤S900：通过一光罩制程，在所述钝化层80上开设暴露部分所述漏极45B的第二过孔81，所述第二过孔81的孔径小于所述第一过孔51的孔径，如图9L所示。
步骤S1000：在所述钝化层80远离所述第一电极71的一侧形成第二电极72，如图5所示；进一步地，所述第二电极72通过所述第二过孔81与所述漏极45B连接，如图6所示。
其中，所述第一电极71的材料和所述第二电极72的材料均包括金属氧化物材料，所述金属氧化物材料包括但不限于氧化铟镓锌(IndiumGalliumZincOxide，IGZO)；优选地，所述第一电极71为公共电极，所述第二电极72为像素电极。
需要说明的是，请结合图4，在本实施例中，所述图9A、所述图9B、所述图9C、所述图9D、所述图9E、所述图9F、所述图9G、所述图9H以及所述图9J为所述图4中沿所述第一方向X的截面示意图，所述图9I、所述图9K以及所述图9L为所述图4中沿所述第二方向Y的截面示意图。
本实施例提供一种电子器件，所述电子器件包括上述任一实施例中所述的半导体器件。
可以理解的是，所述半导体器件已经在上述实施例中进行了详细的说明，在此不在重复说明。
在具体应用时，所述电子器件可以为智能手机、平板电脑、笔记本电脑、智能手环、智能手表、智能眼镜、智能头盔、台式机电脑、智能电视或者数码相机等设备的显示屏，甚至可以应用在具有柔性显示屏的电子设备上。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的一种半导体器件及电子器件进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (16)

1.一种半导体器件，其特征在于，包括：
绝缘基底；
薄膜晶体管层，设置于所述绝缘基底上，所述薄膜晶体管层包括：
第一有源层，设置于所述绝缘基底上；
第一绝缘层，设置于所述第一有源层上，所述第一绝缘层形成有凸台；
其中，所述薄膜晶体管层还包括设置于所述凸台两侧壁及上表面的第二有源层和第三有源层，所述第一有源层的一端与所述第二有源层连接，所述第一有源层的另一端与所述第三有源层连接。
2.根据权利要求1所述的半导体器件，其特征在于，所述第二有源层包括位于所述凸台上表面的第一导体部，所述第三有源层包括位于所述凸台上表面的第二导体部，其中，所述第一导体部和所述第二导体部间隔设置。
3.根据权利要求2所述的半导体器件，其特征在于，在垂直于所述绝缘基底的方向上，所述第一导体部的正投影位于所述第一有源层的正投影内，所述第二导体部的正投影位于所述第一有源层的正投影内，且所述第一导体部的正投影与所述第二导体部的正投影互不交叠。
4.根据权利要求2所述的半导体器件，其特征在于，所述薄膜晶体管层包位于所述凸台上表面的第一金属层，所述第一金属层包括与所述第一导体部连接的源极和与所述第二导体部连接的漏极。
5.根据权利要求4所述的半导体器件，其特征在于，所述源极包括第一子部和第二子部，所述第一子部在所述绝缘基底上的正投影与所述第一导体部在所述绝缘基底上的正投影重叠，所述第二子部在所述绝缘基底上的正投影与所述第一导体部在所述绝缘基底上的正投影互不交叠；
所述漏极包括第三子部和第四子部，所述第三子部在所述绝缘基底上的正投影与所述第二导体部在所述绝缘基底上的正投影重叠，所述第四子部在所述绝缘基底上的正投影与所述第二导体部在所述绝缘基底上的正投影互不交叠。
6.根据权利要求5所述的半导体器件，其特征在于，所述半导体器件包括位于所述薄膜晶体管层远离所述绝缘基底一侧的电极层，所述电极层与所述第二子部连接，或者所述电极层与所述第四子部连接。
7.根据权利要求4所述的半导体器件，其特征在于，所述源极位于所述第一导体部和所述凸台之间，所述漏极位于所述第二导体部和所述凸台之间。
8.根据权利要求2所述的半导体器件，其特征在于，所述薄膜晶体管层包括位于所述第一有源层和所述第一导体部之间的沟道，所述沟道的长度与所述凸台的厚度满足以下关系式：
Figure FDA0003768658200000021
其中，L表示所述沟道的长度，H表示所述凸台的高度，α表示所述侧壁与所述凸台的下表面之间的夹角。
9.根据权利要求8所述的半导体器件，其特征在于，所述侧壁与所述凸台下表面之间的夹角α大于或等于45度，且小于90度。
10.根据权利要求8所述的半导体器件，其特征在于，在垂直于所述绝缘基底的方向上，所述沟道的长度大于或等于100埃，且小于或等于10000埃，所述沟道的宽度大于或等于300埃，且小于或等于100000埃。
11.根据权利要求1所述的半导体器件，其特征在于，所述薄膜晶体管层包括位于所述第一绝缘层远离所述绝缘基底一侧的第二金属层，在垂直于所述绝缘基底的方向上，所述第二金属层覆盖所述第一有源层、所述第二有源层以及所述第三有源层。
12.根据权利要求11所述的半导体器件，其特征在于，所述薄膜晶体管层包括位于所述第二金属层和所述第一绝缘层之间的第二绝缘层，在垂直于所述绝缘基底的方向上，所述第二绝缘层覆盖所述第一有源层、所述第二有源层以及所述第三有源层；
其中，在所述凸台上表面，所述第二绝缘层包括位于所述第二有源层和所述第三有源层之间的凹槽，所述第二金属层填充所述凹槽。
13.根据权利要求1所述的半导体器件，其特征在于，所述薄膜晶体管层包括多个所述薄膜晶体管，所述第一绝缘层包括多个所述凸台，一所述薄膜晶体管对应一所述凸台设置，或者多个所述薄膜晶体管对应一所述凸台设置。
14.根据权利要求1所述的半导体器件，其特征在于，所述凸台的侧壁在垂直于所述绝缘基底方向上的截面呈直线或弧线。
15.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件包括位于所述绝缘基底和所述第一有源层之间的遮光层，所述第二有源层包括位于所述侧壁上的第一有源段，所述第三有源层包括位于所述侧壁上的第二有源段，其中，所述遮光层在所述绝缘基底上的正投影覆盖所述第一有源段在所述基底上的正投影，且所述遮光层在所述绝缘基底上的正投影覆盖所述第二有源段在所述基底上的正投影。
16.一种电子器件，其特征在于，所述电子器件包括权利要求1-15中任意一项所述的半导体器件。
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US8581260B2 (en) * 2007-02-22 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a memory
CN106024637B (zh) * 2016-07-20 2018-06-29 深圳市华星光电技术有限公司 薄膜晶体管及其制作方法
CN107154407A (zh) * 2017-05-17 2017-09-12 厦门天马微电子有限公司 复合薄膜晶体管器件及其制造方法、显示面板和显示装置
CN111971794A (zh) * 2019-03-04 2020-11-20 京东方科技集团股份有限公司 Cmos结构及cmos结构的制造方法
CN215644507U (zh) * 2021-05-28 2022-01-25 京东方科技集团股份有限公司 薄膜晶体管和阵列基板

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