WO2020088368A1 - 薄膜晶体管及其制作方法、阵列基板、显示装置 - Google Patents

薄膜晶体管及其制作方法、阵列基板、显示装置 Download PDF

Info

Publication number
WO2020088368A1
WO2020088368A1 PCT/CN2019/113338 CN2019113338W WO2020088368A1 WO 2020088368 A1 WO2020088368 A1 WO 2020088368A1 CN 2019113338 W CN2019113338 W CN 2019113338W WO 2020088368 A1 WO2020088368 A1 WO 2020088368A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
sub
drain
contact portion
source
Prior art date
Application number
PCT/CN2019/113338
Other languages
English (en)
French (fr)
Inventor
操彬彬
Original Assignee
京东方科技集团股份有限公司
合肥鑫晟光电科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 京东方科技集团股份有限公司, 合肥鑫晟光电科技有限公司 filed Critical 京东方科技集团股份有限公司
Priority to US16/768,232 priority Critical patent/US11244965B2/en
Publication of WO2020088368A1 publication Critical patent/WO2020088368A1/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1233—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different thicknesses of the active layer in different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors

Abstract

一种薄膜晶体管，包括：设置于基板上的有源层以及与有源层电接触的源极和漏极，其中，源极和漏极均包括层叠设置的第一子电极和第二子电极，且第一子电极相对于第二子电极靠近所述有源层；源极和漏极中的至少一者的第二子电极与有源层在基板上的正投影的交叠区域的面积，小于其第一子电极与有源层在基板上的正投影的交叠区域的面积。

Description

薄膜晶体管及其制作方法、阵列基板、显示装置
本申请要求于2018年10月29日提交中国专利局、申请号为201811270397.0、发明名称为“一种薄膜晶体管及其制作方法、阵列基板、显示装置”的中国专利申请的优先权和权益，其全部内容通过引用结合在本申请中。
技术领域
本公开涉及电子器件领域，尤其涉及一种薄膜晶体管及其制作方法、阵列基板、显示装置。
背景技术
薄膜晶体管(Thin Film Transistor，缩写为TFT)作为一种常用电子器件，在电子领域有广泛的应用。薄膜晶体管一般包括栅极、有源层、源极和漏极，在一些相关技术中，薄膜晶体管的源极和漏极采用双层金属结构。
发明内容
一方面，提供一种薄膜晶体管，该薄膜晶体管包括：设置于基板上的有源层以及与所述有源层电接触的源极和漏极，其中，所述源极和所述漏极均包括层叠设置的第一子电极和第二子电极，且所述第一子电极相对于所述第二子电极靠近所述有源层；所述源极和所述漏极中的至少一者的第二子电极与所述有源层在所述基板上的正投影的交叠区域的面积，小于其第一子电极与所述有源层在所述基板上的正投影的交叠区域的面积。
在一些实施例中，所述有源层包括：与所述源极的第一子电极电接触的第一接触部分，与所述漏极的第一子电极电接触的第二接触部分，及位于所述第一接触部分和所述第二接触部分之间的非接触部分；沿第一方向，所述源极的第二子电极靠近所述非接触部分的边缘，与所述漏极的第二子电极靠近所述非接触部分的边缘之间的距离，至少在部分区域大于所述非接触部分在所述第一方向上的长度；其中，所述第一方向为平行于所述基板且由所述第一接触部分指向所述第二接触部分的方向。
在一些实施例中，所述源极和所述漏极中至少一者的第二子电极靠近所述非接触部分的边缘在任意位置处，到所述非接触部分的距离大于零。
在一些实施例中，所述源极和所述漏极中至少一者的第二子电极靠近所 述非接触部分的边缘在任意位置处，到所述非接触部分的距离相等。
在一些实施例中，在所述源极的第二子电极靠近所述非接触部分一侧的边缘在任意位置处，到所述非接触部分的距离相等，且所述漏极的第二子电极靠近所述非接触部分一侧的边缘在任意位置处，到所述非接触部分的距离相等的情况下，所述源极的第二子电极靠近所述非接触部分的边缘到所述非接触部分的距离，与所述漏极的第二子电极靠近所述非接触部分的边缘到所述非接触部分的距离相等。
在一些实施例中，所述源极和所述漏极中的至少一者的第二子电极靠近所述非接触部分的边缘在任意位置处，到所述非接触部分的距离为2μm～7μm。
在一些实施例中，所述源极和所述漏极中的至少一者的第二子电极靠近所述非接触部分的边缘，到所述非接触部分的距离，大于或等于相应的接触部分在所述第一方向上的长度；其中，所述相应的接触部分为与该第二子电极距离最近的接触部分。
在一些实施例中，所述源极和所述漏极中至少一者的第二子电极具有至少一个镂空区域，所述至少一个镂空区域在所述基板上的正投影位于所述有源层在所述基板上的正投影范围之内。
在一些实施例中，所述薄膜晶体管包括依次设置于所述基板上的栅极、栅极绝缘层、所述有源层、源漏图案层；所述源漏图案层包括所述源极和所述漏极。
在一些实施例中，所述第二子电极的材质包括铜、铝和银中的至少一种。
又一方面，提供一种阵列基板，包括如上任一实施例所述的薄膜晶体管。
另一方面，提供一种显示装置，包括如上实施例所述的阵列基板。
再一方面，提供一种薄膜晶体管的制作方法，包括：在基板上形成有源层；在形成有所述有源层的基板上形成源极和漏极。其中，所述源极和所述漏极分别与所述有源层电接触；所述源极和所述漏极均包括层叠设置的第一子电极和第二子电极，且所述第一子电极相对于所述第二子电极靠近所述有源层；所述源极和所述漏极中的至少一者的第二子电极与所述有源层在所述基板上的正投影的交叠区域的面积，小于其第一子电极与所述有源层在所述基板上的正投影的交叠区域的面积。
在一些实施例中，所述在基板上形成有源层之前，还包括：在基板上依次形成栅极和栅极绝缘层。
在一些实施例中，所述在基板上依次形成栅极、栅极绝缘层包括：在形成有所述有源层的基板上形成依次形成第一导电层和第二导电层，并通过构图工艺对所述第一导电层和第二导电层进行构图，形成初始源极和初始漏极；其中，所述初始源极和所述初始漏极均包括由所述第一导电层形成第一子电极和由所述第二导电层形成的初始第二子电极；在形成有所述初始源极和所述初始漏极的基板上形成阻蚀层，通过研磨工艺对所述阻蚀层进行研磨，或者通过构图工艺对所述阻蚀层进行构图，暴露出所述初始源极和所述初始漏极的初始第二子电极与所述有源层交叠的部分的表面；采用刻蚀工艺，从暴露出的表面，对所述初始源极和所述初始漏极的初始第二子电极进行刻蚀，形成所述源极和所述漏极。其中，所述源极和所述漏极均包括所述第一子电极和由所述初始第二子电极形成的第二子电极。
在一些实施例中，在通过研磨工艺对所述阻蚀层进行研磨的情况下，所述研磨工艺包括化学研磨工艺和机械研磨工艺中的至少一种。
在一些实施例中，在对所述初始源极和所述初始漏极的初始第二子电极进行刻蚀的过程中，所使用的刻蚀液能够与所述初始第二子电极发生反应，不与所述第一子电极发生反应。
在一些实施例中，在对所述初始源极和所述初始漏极的初始第二子电极进行刻蚀的过程中，通过控制刻蚀参数，使得所形成的源极和漏极的第二子电极在靠近所述有源层的非接触部分的边缘，到所述非接触部分的距离为2μm～7μm；其中所述刻蚀参数包括刻蚀速率和刻蚀时间中的至少一者。
在一些实施例中，所述在形成有所述有源层的基板上形成源极和漏极，包括：在形成有所述有源层的基板上形成第一导电层，并通过构图工艺对所述第一导电层进行构图，形成所述源极和所述漏极的第一子电极；在形成有所述源极和所述漏极的第一子电极的基板上形成第二导电层，并通过构图工艺对所述第二导电层进行构图，形成所述源极和所述漏极中的第二子电极。。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。
图1为根据相关技术的一种薄膜晶体管的截面结构示意图；
图2为根据本公开一些实施例的一种薄膜晶体管的平面结构示意图；
图3a为图2所示的薄膜晶体管沿虚线AA’的截面结构示意图；；
图3b为根据本公开一些实施例的一种薄膜晶体管的截面结构示意图；
图3c为根据本公开一些实施例的另一种薄膜晶体管的截面结构示意图；
图4a为根据本公开一些实施例的一种薄膜晶体管的漏极的层间结构示意图；
图4b为根据本公开一些实施例的另一种薄膜晶体管的漏极的层间结构示意图；
图5为根据本公开一些实施例的另一种薄膜晶体管的平面结构示意图；
图6为根据本公开一些实施例的又一种薄膜晶体管的平面结构示意图；
图7为根据本公开一些实施例的再一种薄膜晶体管的平面结构示意图；
图8为根据本公开一些实施例的再一种薄膜晶体管的平面结构示意图；
图9为图8所示的薄膜晶体管沿虚线BB’的截面结构示意图；
图10为根据本公开一些实施例的再一种薄膜晶体管的平面结构示意图；
图11为根据本公开一些实施例的一种阵列基板的截面结构示意图；
图12为根据本公开一些实施例的一种显示装置的结构示意图；
图13为根据本公开一些实施例的一种薄膜晶体管的制作方法的流程图；
图14为根据本公开一些实施例的另一种薄膜晶体管的制作的流程图；
图15为根据本公开一些实施例的一种薄膜晶体管的制作方法的各步骤示意图。
具体实施方式
下面将结合附图，对本公开的一些实施例进行描述。显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本发明实施例中使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置 关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
此外，本公开中出现的“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系：单独存在A，同时存在A和B，单独存在B。这里，本文中字符“/”，表示前后关联对象是“或”的关系。
如图1所示，以在阵列基板中与像素电极110连接的薄膜晶体管100为例，该薄膜晶体管100的有源层6’具有与源极2’和漏极3’相接触的接触部分，这样在薄膜晶体管100导通的状态下，有源层6’能够在源极2’和漏极3’之间形成沟道。这里，接触部分在基板1’上的正投影所在的区域，即为源极2’和漏极3’与有源层6’在基板1’上正投影的交叠区域。
在一些示例中，薄膜晶体管100的源极2’和漏极3’采用双层金属结构，即源极2’和漏极3’均包括层叠设置的第一子电极10’和第二子电极20’，这里，第一子电极10’相对于第二子电极20’更靠近有源层6’。第二子电极20’可采用导电率较高的金属材料，第一子电极10’可采用与有源层6’之间粘结效果较好的金属材料。
其中，第一子电极10’的厚度约为
Figure PCTCN2019113338-appb-000001
第二子电极20’的厚度可达到
Figure PCTCN2019113338-appb-000002
及以上，也就是说，第一子电极10’的厚度要远远小于第二子电极20’的厚度，这样会导致第二子电极20’的金属原子容易穿过第一子电极10’纵向扩散到薄膜晶体管100的有源层6’中，进而使第二子电极20’的金属原子横向扩散至有源层6’中的沟道区域S’，对薄膜晶体管100的特性造成不良影响。例如，扩散至沟道区域S’会使得薄膜晶体管100的稳定性降低，或者，使得薄膜晶体管100的开态电流降低。
这里，沟道区域S’是指薄膜晶体管100在导通状态下，有源层6’中形成沟道的区域。
本公开的一些实施例中，提供了一种薄膜晶体管200。如图2和图3a所示，该薄膜晶体管200包括：设置于基板1上的有源层6以及与有源层6电接触的源极2和漏极3。其中，源极2和漏极3均包括层叠设置的第一子电极10和第二子电极20，且第一子电极10相对于第二子电极20靠近有源层6。
源极2和漏极3中的至少一者的第二子电极20与有源层6在基板1上的正投影的交叠区域的面积，小于其第一子电极10与有源层6在基板1上的正投影的交叠区域的面积。
这里，源极2和漏极3中的至少一者的第二子电极20与有源层6在基板 1上的正投影的交叠区域的面积包括：面积为零的情况，即源极2和漏极3中的至少一者的第二子电极20与有源层6在基板1上的正投影不交叠，可参见图7；以及，面积不为零的情况，即源极2和漏极3中的至少一者的第二子电极20与有源层6在基板1上的正投影存在交叠，可参见图2。
此外，源极2和漏极3中的至少一者的第二子电极20与有源层6在基板1上的正投影的交叠区域的面积，小于其第一子电极10与有源层6在基板1上的正投影的交叠区域的面积包括以下三种情况：
一、在漏极3与有源层6的正投影的交叠区域中，第二子电极20的正投影面积小于第一子电极10的正投影面积，可参见图3a。
二、在源极2与有源层6的正投影的交叠区域中，第二子电极20的正投影面积小于第一子电极10的面积。
三、如图5所示，在漏极3与有源层6的正投影的交叠区域中，第二子电极20的正投影面积要小于第一子电极10的正投影面积，并且，在源极2与有源层6的正投影的交叠区域中，第二子电极20的正投影面积要小于第一子电极10的正投影面积。
在上述实施例中，由于在源极2和漏极3中的至少一者与有源层6在基板1上的正投影的交叠区域中，第二子电极20的面积要小于第一子电极10的面积，因此，第二子电极20与第一子电极10的接触面积较小，从而使第二子电极20向第一子电极10中扩散的金属原子数量减少，进而使得第二子电极20中的金属原子穿过第一子电极10继续向薄膜晶体管200的沟道区域S的扩散几率降低，薄膜晶体管200的可靠性增加。
这里，上述“源极2和漏极3均包括层叠设置的第一子电极10和第二子电极20”是指，源极2和漏极3至少包括层叠设置的第一子电极10和第二子电极20。在一些实施例中，参见图3a～图3c，源极2和漏极3均仅包括第一子电极10和第二子电极20。在另一些实施例中，源极2和漏极3除均包括第一子电极10和第二子电极20以外，还均包括其他子电极(例如，第三子电极等)，本公开对此不做具体限定。
对于源极2和漏极3包括两个子电极以上的情况，上述层叠设置的第一子电极10和第二子电极20可以是相邻设置的两个子电极，也可以是非相邻设置的两个子电极，例如，第一子电极10和第二子电极20之间设置有其他子电极，本公开对此不做限定。
在一些实施例中，源极2中的第一子电极10与漏极3中的第一子电极10 通过同一次构图工艺形成，源极2中的第二子电极20与漏极3中的第二子电极20通过同一次构图工艺形成，这样能够简化工艺步骤。
本公开中对于薄膜晶体管200的类型不做具体限定，例如，如图2和图3a所示，薄膜晶体管200为底栅型薄膜晶体管，包括依次设置于基板1上的栅极4、栅极绝缘层5、有源层6和源漏图案层(包括源极2和漏极3)。需要说明的是，图2中为了示出栅极4，因此将栅极绝缘层5以透明形式示出，并将栅极4的轮廓用虚线示出，此外，图5、图6、图7、图8和图10中的栅极4和栅极绝缘层5在画图时也做了相同的处理。
又例如，薄膜晶体管200为顶栅型薄膜晶体管。示例性的，如图3b所示，薄膜晶体管200包括依次设置于基板1上的源漏图案层(包括源极2和漏极3)、有源层6、栅极绝缘层5和栅极4。作为另一种示例，如图3c所示，薄膜晶体管200包括依次设置于基板1上的有源层6、栅极绝缘层5、栅极4、层间绝缘层7和源漏图案层(包括源极2和漏极3)，其中，源漏金属层通过设置于栅极绝缘层5和层间绝缘层7中的过孔，与有源层6电连接。
薄膜晶体管200也可以是其他类型的顶栅或底栅型薄膜晶体管，此处不再一一列举。
下面将以漏极3的第二子电极20与有源层6在基板1上的正投影的交叠区域的面积，小于其第一子电极10与有源层6在基板1上的正投影的交叠区域的面积为例，分别对底栅型和顶上型的薄膜晶体管200进行示例性的介绍。
作为一种示例，如图3a和图4a所示，薄膜晶体管200为底栅型薄膜晶体管，第一子电极10因其上方无第二子电极20的材料覆盖而被暴露出来。
作为另一种示例，如图3b和图4b所示，薄膜晶体管200为图3b中所示出的顶栅型薄膜晶体管，也即源极2和漏极3处于有源层6和基板1之间，在这种情况下，第二子电极20与源极6之间的空隙被上方的第一子电极10的材料填充。
作为另一种示例，如图3c和图4a所示，薄膜晶体管200为图3c中所示出的顶栅型薄膜晶体管，也即源极2和漏极3处于有源层6的背向基板1的一侧，这种情况下，第一子电极10因其上方无第二子电极20的材料覆盖而被暴露出来。
源极2的第二子电极20，以及源极2和漏极3的第二子电极20与有源层6在基板1上的正投影的交叠区域的面积，均小于其第一子电极10与有源层6在基板1上的正投影的交叠区域的面积与上述方案类似，此处不再赘述。
另外，薄膜晶体管200可以是如图3a、图3b或图3c中示出的，源极2和漏极3大致对称的薄膜晶体管，也可以是沟道区域为U型的非对称薄膜薄膜晶体管(源极和漏极相互不对称)，本公开对此不做限定。
在一些实施例中，如图3a、图3b和图3c所示，薄膜晶体管200包括依次设置于基板1上的栅极4、栅极绝缘层5、有源层6、源漏图案层，其中，源漏图案层包括源极2和漏极3。
这里，对于源漏图案层与有源层6，及基板1的位置关系不做具体限定，实际中根据需要选择设置即可。例如，如图3a所示，源漏图案层位于有源层6背离基板1的一侧，在此情况下，第一子电极10在下，第二子电极20在上(也即第一子电极10相对于第二子电极20靠近基板1)；又例如，如图3b所示，源漏图案层位于有源层6靠近基板1的一侧，在此情况下，第一子电极10在上，第二子电极20在下(也即第二子电极20相对于第一子电极10靠近基板1)。
在一些实施例中，第二子电极20的材质包括铜、铝、银等金属材料中的至少一种，这些金属材料的导电率较高，可使源极2和/或漏极3的电阻降低。
在一些实施例中，第一子电极10的材质包括钼、钛等金属材料中的至少一种，这些金属材料与有源层6的粘结效果较好，可降低源极2和/或漏极3与有源层6发生接触不良现象的几率。此外，第一子电极10还会对第二子电极20的金属原子扩散起到一定的阻碍作用。
本公开对于有源层6的材料不做具体限定，实际中可以根据需要进行选择即可。示例性的，有源层6采用金属氧化物，例如，可以采用IGZO(铟镓锌氧化物)等。
在一些实施例中，如图5所示，有源层6包括：与源极2的第一子电极10电接触的第一接触部分61，与漏极的3第一子电极10电接触的第二接触部分62，及位于第一接触部分61和第二接触部分62之间的非接触部分63。
沿第一方向XY，源极2的第二子电极20靠近非接触部分63的边缘，与漏极3的第二子电极20靠近非接触部分63的边缘之间的距离L’，至少在部分区域大于非接触部分63在第一方向XY上的长度L 1。其中，第一方向XY为平行于基板1且由第一接触部分61指向第二接触部分62的方向。这里，平行于基板1指的是平行于基板1的朝向薄膜晶体管200的表面。
在上述薄膜晶体管200中，非接触部分63与有源层6的沟道区域S大致重合，因此，保证距离L’至少在部分区域大于长度L 1，能够至少部分地增加 第二子电极20的靠近非接触部分63的边缘到沟道区域S的距离，从而进一步降低了第二子电极20的金属原子扩散至有源层6的沟道区域S的几率。
基于此，再次参见图5，在一些实施例中，源极2和漏极3中至少一者的第二子电极20靠近非接触部分63的边缘在任意位置处，到非接触部分63的距离ΔL均大于零。
这里，如上所述的距离ΔL指的是，沿第一方向XY上，第二子电极20的靠近非接触部分63的边缘(例如图5中的边缘EE)到非接触部分63的距离。示例性的，图5中源极2的第二子电极20靠近非接触部分63的边缘EE上的O点，到非接触部分63的距离为ΔL。
如此，能够保证第二子电极20的靠近沟道区域S一侧的边缘到沟道区域S的距离均有所增加，进一步降低了第二子电极20的金属原子扩散至有源层6的沟道区域S的几率。
示例性的，源极2和漏极3中的至少一者的第二子电极20靠近非接触部分63的边缘在任意位置处，到非接触部分63的距离ΔL的取值范围为2μm～7μm，例如，距离ΔL的取值范围为3μm～6μm。
在如上所述的距离ΔL大于或等于2μm的情况下，能够有效降低第二子电极中的金属原子扩散至沟道区域S中，因此，在一些实施例中，距离ΔL取值范围设置为大于或等于2μm。
另外，在如上所述的距离ΔL小于或等于7μm的情况下，能够避免因第二子电极20被去除过多，从而保证对第二子电极20的部分去除不会对薄膜晶体管200造成导致其他的不良影响。
这里，可以根据实际需求，设置距离ΔL的大小。例如，可以根据根据实际需求，将如上所述的距离ΔL设置为2μm、3μm、4μm、5μm、6μm或7μm。
在一些实施例中，请参见图6，源极2和漏极3的第二子电极20在靠近非接触部分63的边缘到非接触部分63的距离ΔL均大于零，从而保证了源极2和漏极3的第二子电极20的靠近非接触部分63的边缘均与非接触部分63相距一定距离，也就是说，保证有源层6的沟道区域S在靠近其两侧的第二子电极20的边缘处均存在一定距离。
需要说明的是，本公开中涉及两者之间的距离的情况下，该距离指沿第一方向XY上，两者之间的距离。
在一些实施例中，如图6所示，源极2和漏极3中至少一者的第二子电 极20的靠近非接触部分63的边缘在任意位置处，到非接触部分63的距离ΔL均相等。
在此情况下，源极2和漏极3中至少一者的中的第二子电极20的靠近非接触部分63的边缘，与非接触部分63在相应的一侧的边缘平行。
以下为便于介绍，将源极2的第二子电极20靠近非接触部分63的边缘到非接触部分63的距离称为ΔL 1；将漏极3的第二子电极20靠近非接触部分63的边缘到非接触部分63的距离称为ΔL 2。
示例性的，在源极2的第二子电极20靠近非接触部分63的边缘在任意位置处，到所述非接触部分的距离相等，且漏极3的第二子电极20靠近非接触部分63的边缘在任意位置处，到非接触部分63的距离相等的情况下，源极2的第二子电极20靠近非接触部分63的边缘到非接触部分63的距离ΔL 1，与漏极3的第二子电极20靠近非接触部分63的边缘到非接触部分63的距离ΔL 2相等，即ΔL 1＝ΔL 2。
在一些实施例中，参见图7和图11，源极2和漏极3中的至少一者的第二子电极20靠近非接触部分63的边缘，到非接触部分63的距离ΔL，大于或等于相应的接触部分在第一方向XY上的长度L 0。其中，“相应的接触部分”为与该第二子电极20距离最近的接触部分。例如，源极2的第二子电极20的相应的接触部分为接触部分61；又例如，漏极3的第二子电极20的相应的接触部分为接触部分62。
这样能够保证第二子电极20与有源层6的非接触部分63的正投影无重叠区域，保证有源层6的沟道区域S不会被第二子电极20的覆盖，从而进一步降低第二子电极20的金属原子扩散至沟道区域S的几率。
在一些实施例中，参见图8和图9，源极2和漏极3中至少一者的第二子电极20具有至少一个镂空区域201，所述至少一个镂空区域201在基板1上的正投影位于有源层6在基板1上的正投影范围之内。也就是说，镂空区域201对应于有源层6的接触部分61或接触部分62所在的区域。
需要说明的是，第二子电极20的位于镂空区域201内的材料被去除。参见图8和图9，以薄膜晶体管200为底栅型薄膜晶体管为例，第一子电极10的与镂空区域201对应的部分因其上方的第二子电极20的材料被去除而被暴露。
这里，源极2和漏极3中至少一者的第二子电极20具有至少一个镂空区域201包括：源极2的第二子电极20具有至少一个镂空区域201、漏极3的 第二子电极20具有至少一个镂空区域201，以及源极2和漏极3均具有至少一个镂空区域201。
这样，在第二子电极20与有源层6的正投影交叠区域，第二子电极20被部分去除，从而实现了降低其金属原子扩散至有源层6的沟道区域S的几率。
本公开中，对于所述至少一个镂空区域201的大小和形状均不做具体限定。示例性的，参见图8，第二子电极20具有圆形的镂空区域201。作为另一种示例，参见图10，镂空区域201为半圆形。镂空区域201的形状也可以为矩形、椭圆形等形状。
此外，对于所述至少一个镂空区域201的数量也不做具体限定，镂空区域201的数量可以为1个，也可以多个，可根据实际需求进行设定。示例性的，参见8和图9，源极2和漏极3均具有4个镂空区域201。
在一些实施例中，参见图10，源极2和漏极3的第二子电极20均具有至少一个镂空区域201，这种情况下，有源层6的沟道区域S的靠近源极2和漏极3的两侧的第二子电极20均被部分去除，从而进一步降低了第二子电极20的金属原子扩散至有源层6的沟道区域的几率。
在一些实施例中，再次参见图10，镂空区域201位于漏极3在靠近有源层6的非接触部分63的边缘，和/或，位于漏极3的靠近有源层6的非接触部分63的边缘。这样，通过在源极2和/或漏极3的第二子电极20的靠近非接触部分63的边缘设置镂空区域201，也即将源极2和/或漏极3的第二子电极20的靠近非接触部分63的边缘部分去除，够至少部分增加第二子电极20在靠近非接触部分63的边缘到非接触部分63的距离，从而进一步的降低了第二子电极20中的金属原子扩散至有源层6的沟道区域S的几率。
本公开的一些实施例还提供了一种阵列基板01，参见图11，包括如上任一实施例所述的薄膜晶体管200。该阵列基板01具有与薄膜晶体管200相同的结构，同样能够使得第二子电极20中的金属原子穿过第一子电极10继续向薄膜晶体管200的沟道区域S的扩散几率降低。由于前述实施例已经对薄膜晶体管200的结构和有益效果进行了详细的描述，因此此处不再赘述。
示例性的，如图11所示，阵列基板01还包括像素电极210和钝化层220，钝化层220和像素电极210依次层叠设置于薄膜晶体管200的源极2和漏极3的背向基板1的一侧，且钝化层220的对应于漏极3的部分设置有过孔，像素电极210通过该过孔与漏极3电连接，从而实现了薄膜晶体管200与像素 电极210的电连接。这里，像素电极210可以采用ITO(氧化铟锡)等导电材料。
本公开的一些实施例还提供一种显示装置1000，参见图12，显示装置1000包括如上实施例所述的阵列基板01，该显示装置1000具有与前述实施例提供的阵列基板01相同的结构，同样能够使得第二子电极20中的金属原子穿过第一子电极10继续向薄膜晶体管200的沟道区域S的扩散几率降低。由于前述实施例已经对薄膜晶体管的结构和有益效果进行了详细的描述，因此此处不再赘述。
需要说明的是，在本公开实施例中，显示装置1000至少包括液晶显示面板，该显示面板包括如上所述的阵列基板01。该显示面板例如可以为液晶(Liquid Crystal，缩写LC)显示面板、有机发光二极管(Organic Light Emitting Diode，缩写OLED)显示面板、微发光二极管(Micro Light Emitting Diode，缩写Micro LED)显示面板、迷你发光二极管(Mini Light Emitting Diode，缩写Mini LED)显示面板或量子发光二极管(Quantum Dot Light Emitting Diode，缩写QLED)显示面板。上述显示装置1000可以应用至液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件中。
本公开的一些实施例还提供了一种薄膜晶体管的制作方法，参见图3a和图13，该薄膜晶体管的制作方法包括：
S101、在基板1上形成有源层6。
S102、在形成有有源层6的基板1上形成源极2和漏极3。
其中，源极2和漏极3分别与有源层6电接触，源极2和漏极3均包括层叠设置的第一子电极10和第二子电极20，且第二子电极20相对第一子电极10靠近有源层6。源极2和漏极3中的至少一者的第二子电极20与有源层6在基板1上的正投影的交叠区域的面积，小于其第一子电极10与有源层6在基板1上的正投影的交叠区域的面积。
这样，由于在源极2和漏极3中的至少一者与有源层6在基板1上的正投影的交叠区域中，第二子电极20的面积要小于第一子电极10的面积，因此，第二子电极20与第一子电极10的接触面积较小，从而使第二子电极20向第一子电极10中扩散的金属原子数量减少，进而使得第二子电极20中的金属原子穿过第一子电极10继续向薄膜晶体管200的沟道区域S的扩散几率降低，薄膜晶体管200的可靠性增加。
示例性的，S101中采用IGZO材料，通过构图工艺在基板1上形成有源 层6。
需要说明的是，在本公开中，构图工艺可以包括光刻工艺，或，包括光刻工艺以及刻蚀步骤，同时还可以包括打印、喷墨等其他用于形成预定图形的工艺。光刻工艺，是指利用光刻胶、掩膜板、曝光机等，通过成膜、曝光、显影等工艺过程形成图形的工艺。本公开的实施例中可根据实际所需形成的薄膜晶体管200的结构选择相应的构图工艺。
此外，如上所述的基板1并不必然是玻璃基板或者PI(聚酰亚胺)基板等由单一材料形成的基板，基板1可能为在其上已制作有其他的膜层的基板或器件，本公开对此不做具体限定。
在一些实施例中，对于图3a中示出的薄膜晶体管200，参见图14，S101之前，该薄膜晶体管的制作方法还包括：
S100、在基板1上依次形成栅极4和栅极绝缘层5。
需要说明的是，在此情况下，S101为：在形成有栅极4和栅极绝缘层5的基板1上形成有源层6。
基于此，在一些实施例中，对于图3a中示出的薄膜晶体管200，参见图14和图15，S102包括：
S1021、参见图15中(a)和(b)，在形成有有源层6的基板1上依次形成第一导电层11和第二导电层21，并通过构图工艺对第一导电层11和第二导电层21进行构图，形成初始源极201和初始漏极301。其中，初始源极201和初始漏极301均包括由第一导电层11形成第一子电极10和由第二导电层21形成的初始第二子电极211。
S1022、参见图15中(c)和(d)，在形成有初始源极201和初始漏极301的基板1上形成阻蚀层30，通过研磨工艺对阻蚀层30进行研磨，或者通过构图工艺对阻蚀层30进行构图，暴露出初始源极201和初始漏极301的初始第二子电极211与有源层6交叠的部分的表面F。
这里，“初始第二子电极211与有源层6交叠的部分”指的是：初始第二子电极211与有源层6在衬底基板1上的正投影的交叠区域所对应的初始第二子电极211的部分。
S1023、参见图15中(e)，采用刻蚀工艺，从初始第二子电极211的暴露出的表面F，对初始源极201和初始漏极301的初始第二子电极211进行刻蚀，形成源极2和漏极3。其中，源极2和漏极3均包括第一子电极10和由初始第二子电极211形成的第二子电极20。
其中，在S1022中采用研磨工艺对阻蚀层30进行研磨的情况下，由于图3a所示出的薄膜晶体管200中，栅极4和有源层6位于源极2和漏极3下方，从而使得如上所述的表面F，要突出于初始第二子电极211的其余部分的上表面，这样一来，在S1023中对研磨阻蚀层30时，表面F因其上的阻蚀层30被研磨而暴露出来的时候，初始第二子电极211的其余部分的表面上仍存在阻蚀层30，因此，在S1023中从初始第二子电极211的暴露出的表面F，对初始第二子电极211进行刻蚀的过程中，初始第二子电极211的其余部分的表面因被阻蚀层30保护而不会被刻蚀。
此外，采用研磨工艺的情况下，能够减少一次构图工艺，从而简化工序并降低制备成本。
示例性的，阻蚀层30采用SiO 2(二氧化硅)、光刻胶等可以阻止刻蚀液刻蚀的材料。
在一些实施例中，在通过研磨工艺对所述阻蚀层进行研磨的情况下，研磨工艺包括化学研磨工艺和机械研磨工艺中的至少一种。例如，在对阻蚀层30进行研磨时，可以采用化学研磨工艺，也可以是采用机械研磨工艺，还可以采用化学研磨工艺与机械研磨工艺相结合的方式。
示例性的，采用化学研磨工艺对阻蚀层30进行研磨，包括：采用研磨液(包括研磨颗粒、水和添加剂)，对阻蚀层30的与表面F对应的部分进行浸渍，以暴露出表面F。
示例性的，采用化学研磨工艺与机械研磨工艺相结合的方式对阻蚀层30进行研磨，包括：采用研磨液(包括研磨颗粒、水和添加剂)，对阻蚀层30进行研磨，以暴露出如上所述的表面F。其中，研磨液中的研磨颗粒可以包括二氧化硅颗粒、三氧化二铝颗粒等，添加剂可用于调节研磨液的粘度。
在一些实施例中，S1023中在对初始源极201和初始漏极301的初始第二子电极211进行刻蚀的过程中，所使用的刻蚀液能够与初始第二子电极211发生反应，且不与第一子电极10发生反应。这样，能够保证刻蚀液仅会刻蚀初始第二子电极211，而不会对第一子电极10造成影响。
示例性的，以第一导电层11的材料为钛，第二导电层21的材料为铜为例，在这种情况下，可以采用H 2O 2刻蚀液。
此处，需要说明的是，相关技术的刻蚀工艺中通常会通过在H 2O 2刻蚀液中添加一定的氟化物，来增强H 2O 2对金属导电层的刻蚀性能。而在本公开的如上所述的实施例中，为了避免刻蚀液在对第二导电层21进行刻蚀时，对第 一导电层11造成损坏，可选的，刻蚀液为未添加氟化物的H 2O 2刻蚀液。
在一些实施例中，S1023中，在对初始源极201和初始漏极301的初始第二子电极211进行刻蚀的过程中，通过控制刻蚀参数，使得所形成的源极2和漏极3的第二子电极10在靠近有源层6的非接触部分63的边缘，到非接触部分63的距离为2μm～7μm，其中，刻蚀参数包括刻蚀速率和刻蚀时间等中的至少一者。
在一些实施例中，在S1023之后，S102还包括：
S1024、参见图14和图15的(f)，采用剥离工艺，将剩余的阻蚀层30进行剥离，以便进行后续的制作工艺。
需要说明的是，对于其他类型的薄膜晶体管的源极和漏极而言，在满足第二子电极211与有源层6交叠的部分的表面F突出于初始第二子电极211的其余部分的上表面要求的情况下，同样可以采用如上所述的薄膜晶体管的制作方法进行制作。
另外，本公开的一些实施例中还提供另一种薄膜晶体管的制作方法，能够满足顶栅型薄膜晶体管或底栅型薄膜晶体管等的源极和漏极的制作，包括：
在基板上形成第一导电层，并通过构图工艺形成源极和漏极中的第一子电极。然后，在已形成有第一子电极的基板上形成第二金属薄膜，并通过构图工艺形成源极和漏极中的第二子电极。
也就是说，将源极2和漏极3中的第一子电极10和第二子电极20采用两次不同的构图工艺形成。由于构图工艺中，可以根据实际的需要，选择不同的掩膜版，来形成需要的图案膜层，从而能够适用于顶栅型薄膜晶体管或底栅型薄膜晶体管等的源极2和漏极3的制作。
在一些实施例中，参见图11，以形成包括上述薄膜晶体管200的阵列基板01为例，在制作完成薄膜晶体管200之后，还可以依次在薄膜晶体管200的背向基板1的一侧依次形成钝化层220，以及与漏极3通过钝化层220上的过孔连接的像素电极210等。这里，钝化层220可以由平坦层代替。
需要说明的是，以上实施例中所提到各步骤(例如S101、S102等)的序号并不必然代表任何先后关系，制作过程中，可以根据实际情况，调整各步骤的先后顺序。
当然，对于该制作方法中其他的相关内容，可以对应的参考前述薄膜晶体管实施例中的相应部分的文字描述，此处不再赘述；对于前述薄膜晶体管实施例中的其他设置结构，可以参考上述制作方法、或者调整相应的制作步 骤进行制备，此处不再一一赘述。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (19)

  1. 一种薄膜晶体管，包括：设置于基板上的有源层以及与所述有源层电接触的源极和漏极；其中，所述源极和所述漏极均包括层叠设置的第一子电极和第二子电极，且所述第一子电极相对于所述第二子电极靠近所述有源层；
    所述源极和所述漏极中的至少一者的第二子电极与所述有源层在所述基板上的正投影的交叠区域的面积，小于其第一子电极与所述有源层在所述基板上的正投影的交叠区域的面积。
  2. 根据权利要求1所述的薄膜晶体管，其中，所述有源层包括：与所述源极的第一子电极电接触的第一接触部分，与所述漏极的第一子电极电接触的第二接触部分，及位于所述第一接触部分和所述第二接触部分之间的非接触部分；
    沿第一方向，所述源极的第二子电极靠近所述非接触部分的边缘，与所述漏极的第二子电极靠近所述非接触部分的边缘之间的距离，至少在部分区域大于所述非接触部分在所述第一方向上的长度；
    其中，所述第一方向为平行于所述基板且由所述第一接触部分指向所述第二接触部分的方向。
  3. 根据权利要求2所述的薄膜晶体管，其中，所述源极和所述漏极中至少一者的第二子电极靠近所述非接触部分的边缘在任意位置处，到所述非接触部分的距离均大于零。
  4. 根据权利要求3所述的薄膜晶体管，其中，所述源极和所述漏极中至少一者的第二子电极靠近所述非接触部分的边缘在任意位置处，到所述非接触部分的距离相等。
  5. 根据权利要求4所述的薄膜晶体管，其中，在所述源极的第二子电极靠近所述非接触部分的边缘在任意位置处，到所述非接触部分的距离相等，且所述漏极的第二子电极靠近所述非接触部分的边缘在任意位置处，到所述非接触部分的距离相等的情况下，
    所述源极的第二子电极靠近所述非接触部分的边缘到所述非接触部分的距离，与所述漏极的第二子电极靠近所述非接触部分的边缘到所述非接触部分的距离相等。
  6. 根据权利要求2～5中任一项所述的薄膜晶体管，其中，所述源极和所述漏极中的至少一者的第二子电极靠近所述非接触部分的边缘在任意位 置处，到所述非接触部分的距离为2μm～7μm。
  7. 根据权利要求2～5中任一项所述的薄膜晶体管，其中，所述源极和所述漏极中的至少一者的第二子电极靠近所述非接触部分的边缘，到所述非接触部分的距离，大于或等于相应的接触部分在所述第一方向上的长度；
    其中，所述相应的接触部分为与该第二子电极距离最近的接触部分。
  8. 根据权利要求1所述的薄膜晶体管，其中，所述源极和所述漏极中至少一者的第二子电极具有至少一个镂空部，所述至少一个镂空部在所述基板上的正投影位于所述有源层在所述基板上的正投影范围之内。
  9. 根据权利要求1～8中任一项所述的薄膜晶体管，其中，所述薄膜晶体管包括依次设置于所述基板上的栅极、栅极绝缘层、所述有源层、源漏图案层；所述源漏图案层包括所述源极和所述漏极。
  10. 根据权利要求1所述的薄膜晶体管，其中，所述第二子电极的材质包括铜、铝和银中的至少一种。
  11. 一种阵列基板，包括权利要求1～10任一项所述的薄膜晶体管。
  12. 一种显示装置，包括权利要求11所述的阵列基板。
  13. 一种薄膜晶体管的制作方法，包括：
    在基板上形成有源层；
    在形成有所述有源层的基板上形成源极和漏极；
    其中，所述源极和所述漏极分别与所述有源层电接触；所述源极和所述漏极均包括层叠设置的第一子电极和第二子电极，且所述第一子电极相对于所述第二子电极靠近所述有源层；
    所述源极和所述漏极中的至少一者的第二子电极与所述有源层在所述基板上的正投影的交叠区域的面积，小于其第一子电极与所述有源层在所述基板上的正投影的交叠区域的面积。
  14. 根据权利要求13所述的薄膜晶体管的制作方法，其中，所述在基板上形成有源层之前，还包括：
    在基板上依次形成栅极和栅极绝缘层。
  15. 根据权利要求14所述的薄膜晶体管的制作方法，其中，所述在基板上依次形成栅极、栅极绝缘层包括：
    在形成有所述有源层的基板上依次形成第一导电层和第二导电层，并通过构图工艺对所述第一导电层和所述第二导电层进行构图，形成初始源极和初始漏极；其中，所述初始源极和所述初始漏极均包括由所述第一导 电层形成第一子电极和由所述第二导电层形成的初始第二子电极；
    在形成有所述初始源极和所述初始漏极的基板上形成阻蚀层，通过研磨工艺对所述阻蚀层进行研磨，或者通过构图工艺对所述阻蚀层进行构图，暴露出所述初始源极和所述初始漏极的初始第二子电极与所述有源层交叠的部分的表面；
    采用刻蚀工艺，从暴露出的表面，对所述初始源极和所述初始漏极的初始第二子电极进行刻蚀，形成所述源极和所述漏极；其中，所述源极和所述漏极均包括所述第一子电极和由所述初始第二子电极形成的第二子电极。
  16. 根据权利要求15所述的薄膜晶体管的制作方法，其中，在通过研磨工艺对所述阻蚀层进行研磨的情况下，所述研磨工艺包括化学研磨工艺和机械研磨工艺中的至少一种。
  17. 根据权利要求15所述的薄膜晶体管的制作方法，其中，在对所述初始源极和所述初始漏极的初始第二子电极进行刻蚀的过程中，所使用的刻蚀液能够与所述初始第二子电极发生反应，不与所述第一子电极发生反应。
  18. 根据权利要求15所述的薄膜晶体管的制作方法，其中，在对所述初始源极和所述初始漏极的初始第二子电极进行刻蚀的过程中，通过控制刻蚀参数，使得所形成的源极和漏极的第二子电极在靠近所述有源层的非接触部分的边缘，到所述非接触部分的距离为2μm～7μm；
    其中所述刻蚀参数包括刻蚀速率和刻蚀时间中的至少一者。
  19. 根据权利要求13或14所述的薄膜晶体管的制作方法，其中，所述在形成有所述有源层的基板上形成源极和漏极，包括：
    在形成有所述有源层的基板上形成第一导电层，并通过构图工艺对所述第一导电层进行构图，形成所述源极和所述漏极的第一子电极；
    在形成有所述源极和所述漏极的第一子电极的基板上形成第二导电层，并通过构图工艺对所述第二导电层进行构图，形成所述源极和所述漏极中的第二子电极。
PCT/CN2019/113338 2018-10-29 2019-10-25 薄膜晶体管及其制作方法、阵列基板、显示装置 WO2020088368A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US16/768,232 US11244965B2 (en) 2018-10-29 2019-10-25 Thin film transistor and manufacturing method therefor, array substrate and display device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201811270397.0 2018-10-29
CN201811270397.0A CN109390413B (zh) 2018-10-29 2018-10-29 一种薄膜晶体管及其制作方法、阵列基板、显示装置

Publications (1)

Publication Number Publication Date
WO2020088368A1 true WO2020088368A1 (zh) 2020-05-07

Family

ID=65428237

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2019/113338 WO2020088368A1 (zh) 2018-10-29 2019-10-25 薄膜晶体管及其制作方法、阵列基板、显示装置

Country Status (3)

Country Link
US (1) US11244965B2 (zh)
CN (1) CN109390413B (zh)
WO (1) WO2020088368A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109390413B (zh) 2018-10-29 2021-04-30 合肥鑫晟光电科技有限公司 一种薄膜晶体管及其制作方法、阵列基板、显示装置
CN113193048A (zh) * 2021-04-26 2021-07-30 深圳市华星光电半导体显示技术有限公司 薄膜晶体管及其制备方法
CN115377204B (zh) * 2022-10-25 2023-04-18 Tcl华星光电技术有限公司 显示面板及其制作方法、显示装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030124851A1 (en) * 2001-12-31 2003-07-03 Lg.Philips Lcd Co., Ltd. Etching solution for etching Cu and Cu/Ti metal layer of liquid crystal display device and method of fabricating the same
CN101090123A (zh) * 2006-06-16 2007-12-19 台湾薄膜电晶体液晶显示器产业协会 具铜导线结构的薄膜晶体管及其制造方法
CN101764065A (zh) * 2010-01-20 2010-06-30 中国科学院宁波材料技术与工程研究所 一种p型氧化亚锡沟道薄膜晶体管的制备方法
CN203312302U (zh) * 2013-07-01 2013-11-27 北京京东方光电科技有限公司 薄膜晶体管、阵列基板及显示器
CN106997903A (zh) * 2016-09-07 2017-08-01 友达光电股份有限公司 薄膜晶体管及其制作方法
CN109390413A (zh) * 2018-10-29 2019-02-26 合肥鑫晟光电科技有限公司 一种薄膜晶体管及其制作方法、阵列基板、显示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101446251B1 (ko) * 2007-08-07 2014-10-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 이 표시 장치를 구비한 전자기기 및 그 제조 방법
KR101253497B1 (ko) * 2008-06-02 2013-04-11 엘지디스플레이 주식회사 액정표시장치용 어레이 기판의 제조방법
KR101969291B1 (ko) 2010-02-26 2019-04-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN101894760B (zh) * 2010-06-10 2012-06-20 友达光电股份有限公司 薄膜晶体管及其制造方法
US8786018B2 (en) * 2012-09-11 2014-07-22 International Business Machines Corporation Self-aligned carbon nanostructure field effect transistors using selective dielectric deposition
CN104779272B (zh) * 2015-04-10 2016-04-06 京东方科技集团股份有限公司 薄膜晶体管和阵列基板及其制作方法、显示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030124851A1 (en) * 2001-12-31 2003-07-03 Lg.Philips Lcd Co., Ltd. Etching solution for etching Cu and Cu/Ti metal layer of liquid crystal display device and method of fabricating the same
CN101090123A (zh) * 2006-06-16 2007-12-19 台湾薄膜电晶体液晶显示器产业协会 具铜导线结构的薄膜晶体管及其制造方法
CN101764065A (zh) * 2010-01-20 2010-06-30 中国科学院宁波材料技术与工程研究所 一种p型氧化亚锡沟道薄膜晶体管的制备方法
CN203312302U (zh) * 2013-07-01 2013-11-27 北京京东方光电科技有限公司 薄膜晶体管、阵列基板及显示器
CN106997903A (zh) * 2016-09-07 2017-08-01 友达光电股份有限公司 薄膜晶体管及其制作方法
CN109390413A (zh) * 2018-10-29 2019-02-26 合肥鑫晟光电科技有限公司 一种薄膜晶体管及其制作方法、阵列基板、显示装置

Also Published As

Publication number Publication date
CN109390413B (zh) 2021-04-30
US11244965B2 (en) 2022-02-08
CN109390413A (zh) 2019-02-26
US20200295054A1 (en) 2020-09-17

Similar Documents

Publication Publication Date Title
CN108493198B (zh) 阵列基板及其制作方法、有机发光二极管显示装置
US10673001B2 (en) Flexible display substrate, method for fabricating the same and display device
JP5193161B2 (ja) 酸化物薄膜トランジスタの製造方法
WO2020216259A1 (zh) 显示面板、显示装置及制造方法
WO2020088368A1 (zh) 薄膜晶体管及其制作方法、阵列基板、显示装置
US11087985B2 (en) Manufacturing method of TFT array substrate
WO2019007228A1 (zh) 薄膜晶体管及其制备方法、阵列基板和显示装置
CN107658345B (zh) 氧化物薄膜晶体管及其制备方法、阵列基板和显示装置
WO2016011727A1 (zh) 薄膜晶体管及其制作方法、阵列基板和显示装置
WO2017008497A1 (zh) 氧化物薄膜晶体管的制备方法
WO2017031924A1 (zh) 薄膜晶体管阵列基板、其制作方法及显示装置
WO2020216225A1 (zh) 阵列基板及其制造方法、显示面板和显示装置
WO2020244292A1 (zh) 发光二极管驱动背板及其制备方法、显示装置
CN109860305B (zh) 薄膜晶体管及其制作方法、显示基板和显示装置
WO2015062265A1 (zh) 像素结构、阵列基板、显示装置及像素结构的制造方法
WO2016026207A1 (zh) 阵列基板及其制作方法和显示装置
WO2019042251A1 (zh) 薄膜晶体管、薄膜晶体管制备方法和阵列基板
US9425270B2 (en) Array substrate structure and contact structure
WO2018196403A1 (zh) 阵列基板及其制作方法、显示装置
US11094789B2 (en) Thin film transistor and method for manufacturing the same, array substrate, and display device
WO2015010404A1 (zh) 薄膜晶体管及其制作方法、阵列基板及显示装置
US11495623B2 (en) Display substrate and manufacturing method thereof, display device
WO2018196289A1 (zh) 薄膜晶体管及其制备方法
KR20160017867A (ko) 표시장치와 그 제조 방법
WO2017049885A1 (zh) 阵列基板的制备方法、阵列基板和显示装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19879537

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19879537

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 19879537

Country of ref document: EP

Kind code of ref document: A1

32PN Ep: public notification in the ep bulletin as address of the adressee cannot be established

Free format text: NOTING OF LOSS OF RIGHTS PURSUANT TO RULE 112(1) EPC (EPO FORM 1205A DATED 24/01/2022)

122 Ep: pct application non-entry in european phase

Ref document number: 19879537

Country of ref document: EP

Kind code of ref document: A1