CN101894760B

CN101894760B - 薄膜晶体管及其制造方法

Info

Publication number: CN101894760B
Application number: CN2010102054722A
Authority: CN
Inventors: 李刘中; 陈佳榆
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2010-06-10
Filing date: 2010-06-10
Publication date: 2012-06-20
Anticipated expiration: 2030-06-10
Also published as: CN101894760A

Abstract

本发明提供一种薄膜晶体管及其制造方法。在基板上形成栅极以及覆盖栅极的栅绝缘层；在栅绝缘层上形成金属氧化物半导体通道层；在栅绝缘层及金属氧化物半导体通道层上形成源极及漏极；源极及漏极的形成方法包括下列步骤：依序形成第一导体层及第二导体层，接着在第二导体层上形成图案化光阻层；以图案化光阻层为掩膜并以第一导体层为终止层进行湿式蚀刻，以图案化第二导体层；以图案化光阻层为掩膜进行干式蚀刻，以图案化第一导体层，其中金属氧化物半导体通道层的部分区域被源极及漏极暴露；以含氟的气体对暴露的金属氧化物半导体通道层进行表面处理。本发明可以避免金属氧化物半导体通道层在源极及漏极蚀刻产生结构破坏缺陷，而获得良好的控制。

Description

薄膜晶体管及其制造方法

技术领域

本发明是有关于一种薄膜晶体管及其制造方法，且特别是有关于一种能够改善通道层信赖性(reliability)的薄膜晶体管及其制造方法。

背景技术

随着显示科技的日益进步，人们借着显示器的辅助可使生活更加便利，为求显示器轻、薄的特性，促使平面显示器(flat panel display，FPD)成为目前的主流。在诸多平面显示器中，液晶显示器(liquid crystal display，LCD)具有高空间利用效率、低消耗功率、无辐射以及低电磁干扰等优越特性，因此，液晶显示器深受消费者欢迎。特别是，在显示器中被大量使用到的薄膜晶体管，其结构设计或是材料的选择更是会直接影响到产品的性能。

一般来说，薄膜晶体管至少具有栅极、源极、漏极以及通道层等构件，其中可通过控制栅极的电压来改变通道层的导电性，以使源极与漏极之间形成导通(开)或绝缘(关)的状态。此外，通常还会在通道层上形成一具有N型掺杂或P型掺杂的欧姆接触层，以减少通道层与源极、或通道层与漏极间的接触电阻。在已知的薄膜晶体管中，所使用的通道层材质大多为非晶硅(amorphous silicon，a-Si)。然而，由于非晶硅薄膜晶体管的载子迁移率(carriermobility)较低，且信赖性(reliability)不佳，因此非晶硅薄膜晶体管的应用范围仍受到诸多限制。另一方面，在已知的金属氧化物半导体的薄膜晶体管中，通常会使用钼(Mo)或铜作为源极与漏极的材质。然而，钼与作为栅绝缘层的氧化物或氮化物之间的蚀刻选择比不高，因此在图案化钼金属层以形成源极与漏极时，容易造成钼残留或是过度蚀刻栅绝缘层等问题。另外，若使用铜作为源极与漏极的材质，由于铜制程需要良好的控制，因而导致制程困难度及成本的增加。

发明内容

本发明提供一种薄膜晶体管的制造方法，能够改善通道层的信赖性。

本发明提供一种薄膜晶体管，其具有金属氧化物半导体通道层。

本发明提出一种薄膜晶体管的制造方法：首先，在基板上形成栅极。然后，在基板上形成栅绝缘层，以覆盖栅极；在栅绝缘层上形成金属氧化物半导体通道层；之后，在栅绝缘层及金属氧化物半导体通道层上形成源极及漏极。而源极及漏极的形成方法包括下列步骤：先依序形成第一导体层及第二导体层，接着在第二导体层上形成图案化光阻层；以图案化光阻层为掩膜并以第一导体层为终止层进行湿式蚀刻，以图案化第二导体层；随之，以图案化光阻层为掩膜进行干式蚀刻，以图案化第一导体层，其中金属氧化物半导体通道层的部分区域被源极及漏极暴露；之后，以含氟的气体对未被源极及漏极覆盖的金属氧化物半导体通道层进行表面处理。

在本发明的一实施例中，上述的第一导体层为钛金属层，第二导体层为铝金属层、钼金属层或铝/钼叠层。而湿式蚀刻是藉由铝酸来图案化第二导体层。

在本发明的一实施例中，上述的干式蚀刻是藉由BCl₃或Cl₂作为电浆蚀刻气体来图案化第一导体层。

在本发明的一实施例中，上述的金属氧化物通道表面处理是藉由CF₄与O₂混合或SF₆与O₂混合来改善该金属氧化物半导体通道层的信赖性。

本发明另提出一种薄膜晶体管的制造方法：首先，在基板上形成栅极；然后，在基板上形成栅绝缘层，以覆盖栅极；在栅绝缘层上形成金属氧化物半导体通道层；之后，在栅绝缘层及金属氧化物半导体通道层上形成源极及漏极。而源极及漏极的形成方法包括下列步骤：先依序形成第一导体层及第二导体层，接着在第二导体层上形成图案化光阻层；以图案化光阻层为掩膜并以第一导体层为终止层进行第一干式蚀刻，以图案化第二导体层；随之，以图案化光阻层为掩膜进行第二干式蚀刻，以图案化第一导体层，其中金属氧化物半导体通道层的部分区域被源极及漏极暴露。第二干式蚀刻是以含氟的气体来图案化第一导体层。而在第一导体层被图案化之后，含氟的气体对未被源极及漏极覆盖的金属氧化物半导体通道层进行表面处理。

在本发明的一实施例中，上述的第一导体层为钼金属层，第二导体层为铝金属层、钛金属层或铝/钛叠层。而第一干式蚀刻是藉由BCl₃/Cl₂作为电浆蚀刻气体来图案化第二导体层。

在本发明的一实施例中，上述的第二干式蚀刻是藉由SF₆/O₂或CF₄/O₂作为电浆蚀刻气体来图案化第一导体层。

本发明又提出一种薄膜晶体管，其包括栅极、栅绝缘层、金属氧化物半导体通道层、源极及漏极。栅绝缘层覆盖栅极。金属氧化物半导体通道层配置于栅绝缘层上，其中金属氧化物半导体通道层位于栅极上方。源极及漏极配置于栅绝缘层及金属氧化物半导体通道层上，其中源极及漏极的材质包括第一图案化导体层和/或第二图案化导体层的叠层。

在本发明的一实施例中，上述的第一图案化导体层为钛金属层，而第二图案化导体层为铝金属层、钼金属层或铝/钼叠层。

在本发明的另一实施例中，上述的第一图案化导体层为钼金属层，而第二图案化导体层为铝金属层、钛金属层或铝/钛叠层。

在本发明的一实施例中，上述的第二图案化导体层具有倾斜侧壁(taper)。

在本发明的一实施例中，上述的第二图案化导体层的面积小于第一图案化导体层的面积，且第二图案化导体层的外轮廓不超出第一图案化导体层的外轮廓。

基于上述，本发明通过分别图案化叠层的第一导体层及第二导体层来形成薄膜晶体管的源极及漏极，可以避免金属氧化物半导体通道层在源极及漏极蚀刻产生结构破坏缺陷，而获得良好的控制。此外，在形成源极及漏极之后，利用含氟及氧的气体对未被源极及漏极覆盖的金属氧化物半导体通道层进行表面处理，能够增进金属氧化物半导体通道层的信赖性，以改善元件特性。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A是本发明第一实施例的主动元件阵列基板的上视示意图。

图1B是沿图1A的线段I-I’、II-II’、III-III’、IV-IV’的剖面示意图。

图2A至图2E是本发明第二实施例的主动元件阵列基板的制造流程示意图。

图3A至图3D是本发明第三实施例的主动元件阵列基板的制造流程示意图。

图4A至图4E是本发明第四实施例的主动元件阵列基板的制造流程示意图。

附图标号：

100、200、400：基板

102、202、402：栅极

104、204、404：栅绝缘层

106、206：金属氧化物半导体通道层

110d、210d、310d、410d：漏极

110s、210s、310s、410s：源极

112、214、314、414：保护层

114a、114b、114c、214a、214b、214c、314a、314b、314c、414a、414b、414c：接触窗开口

116、216、316、416：薄膜晶体管

118、218、318、418：像素电极

120：像素结构

130、230、430：扫描线

140、240、340、440：数据线

150、250’、350’、450’、450”：第一图案化导体层

150a、250a：突出部

152、252’、352’、452’、452”：第二图案化导体层

154、254、354：倾斜侧壁

160：储存电容

162、262、462：下电极

164、264、364、464：上电极

170、172、270、470：接触垫

174、274、374、474：透明导电层

180：跨线处

250、350、450：第一导体层

252、352、452：第二导体层

256、356、456、456’：图案化光阻层

406：金属氧化物半导体材料层

406’：图案化金属氧化物半导体层

456a：第一光阻图案

456b：第二光阻图案

T：表面处理

具体实施方式

图1A是依照本发明的第一实施例的一种主动元件阵列基板的上视示意图。图1B是沿着图1A的线段I-I’、II-II’、III-III’、IV-IV’的剖面示意图。在本实施例中，仅绘示出2个像素结构为例来进行说明，然其并非用以限定本发明之范围。

请同时参照图1A与图1B，主动元件阵列基板包括基板100、多个像素结构120、多条扫描线130以及多条数据线140。基板100例如是硬质基板(rigid substrate)，如玻璃基板，或是可挠式基板(flexible substrate)，如塑料基板等。像素结构120、扫描线130以及数据线140都配置于基板100上，其中多个像素结构120分别与对应的扫描线130以及数据线140电性连接。

每一个像素结构120包括薄膜晶体管116以及与薄膜晶体管116电性连接的像素电极118。本实施例的薄膜晶体管116与对应的扫描线130以及数据线140电性连接。详言之，薄膜晶体管116例如是底栅型薄膜晶体管，其包括栅极102、栅绝缘层104、金属氧化物半导体通道层106、源极110s及漏极110d。栅极102配置于基板100上，而删绝缘层104配置于基板100上以覆盖栅极102，金属氧化物半导体通道层106则配置于栅绝缘层104上，其中金属氧化物半导体通道层106位于栅极102上方。栅极102的材质例如是金属，且栅绝缘层104的材质例如是氮化硅、氧化硅或氮氧化硅等介电材料。金属氧化物半导体通道层106的材质可以为多种金属氧化物混合烧结的半导体材料，其例如是铟镓锌氧化物(Indium-Gallium-Zinc Oxide，IGZO)、铟锌氧化物(Indium-Zinc Oxide，IZO)、镓锌氧化物(Gallium-Zinc Oxide，GZO)、氧化铝锌(Aluminum-Zinc Oxide，AZO)、锌锡氧化物(Zinc-Tin Oxide，ZTO)或铟锡氧化物(Indium-Tin Oxide，ITO)等。源极110s及漏极110d配置于栅绝缘层104及金属氧化物半导体通道层106上，且分别与金属氧化物半导体通道层106连接。在本实施例中，较佳地，金属氧化物半导体通道层106会与源极110s及漏极110d直接接触，亦即，在金属氧化物半导体通道层106与源极110s及漏极110d之间不会配置有欧姆接触层。薄膜晶体管116的栅极102与对应的扫描线130电性连接，源极110s与数据线140电性连接，而漏极110d与像素电极118电性连接。

承上述，源极110s的材质包括第一图案化导体层150和/或第二图案化导体层152的叠层，且漏极110d的材质包括第一图案化导体层150和/或第二图案化导体层152的叠层。金属氧化物半导体通道层106的通道长度(channel length)是由用以定义出第一图案化导体层150图案的光阻所决定。构成第一图案化导体层150的材料与第二图案化导体层152的材料例如是具有不同的蚀刻选择性。也就是说，利用蚀刻制程进行图案化而形成第二图案化导体层152时，实质上并不会蚀刻第一图案化导体层150的材料；反之，利用蚀刻制程进行图案化而形成第一图案化导体层150时，实质上并不会蚀刻第二图案化导体层152的材料。此外，第二图案化导体层152可以是单层结构或是多层的复合结构。在一实施例中，第一图案化导体层150可以为钛金属层，而第二图案化导体层152可以为铝金属层、钼金属层或铝/钼叠层(从基板100算起为由下而上的排列关系)。在另一实施例中，第一图案化导体层150可以为钼金属层，而第二图案化导体层152可以为铝金属层、钛金属层或铝/钛叠层(从基板100算起为由下而上的排列关系)。举例而言，第一图案化导体层150的厚度约介于100

至500

在一实施例中，由于厚度越薄更能提升制程差异的容忍度(process window)，因而第一图案化导体层150的较佳厚度约介于100至250

此外，增加第二图案化导体层152中铝金属层的厚度可进一步有效降低阻值。

在本实施例中，第二图案化导体层152可具有倾斜侧壁(taper)154。第一图案化导体层150可具有突出部150a，突出部150a向第二图案化导体层152的倾斜侧壁154的外侧突出。在本实施例中，第二图案化导体层152所具有倾斜侧壁(taper)154与第一图案化导体层150所具有突出部150a都位于同一侧，且位于金属氧化物半导体通道106上方，即第二图案化导体层152所具有倾斜侧壁(taper)154与第一图案化导体层150所具有突出部150a邻近于金属氧化物半导体通道106。举例而言，第一图案化导体层150的突出部150a自第二图案化导体层152突出约0.2μm至1μm，而最佳是突出约0.3μm至0.6μm。因此，第二图案化导体层152的面积会实质上小于第一图案化导体层150的面积，且第二图案化导体层152的外轮廓分别不超出对应的第一图案化导体层150的外轮廓。

如图1B所示，主动元件阵列基板中可包括保护层112，配置于薄膜晶体管116上，且覆盖栅绝缘层104、金属氧化物半导体通道层106以及源极110s与漏极110d。保护层112具有接触窗开口114a，接触窗开口114a暴露出部分作为漏极110d的第二图案化导体层152。而像素电极118配置于保护层112上，并通过接触窗开口114a与漏极110d电性连接。保护层112可为单层结构或多层结构，且其材质例如是无机材料、有机材料或上述材料的组合。像素电极118可为单层结构或多层结构，且其材料例如是透明材料(例如：铟镓锌氧化物(Indium-Gallium-Zinc Oxide，IGZO)、铟锌氧化物(Indium-Zinc Oxide，IZO)、镓锌氧化物(Gallium-Zinc Oxide，GZO)、氧化铝锌(Aluminum-Zinc Oxide，AZO)、锌锡氧化物(Zinc-Tin Oxide，ZTO)或铟锡氧化物(Indium-Tin Oxide，ITO))、非透明材料(例如：金、银、铜、铝、钼、钛、钽、其它合适的材料、上述材料的合金、上述材料的氮化物、上述材料的氧化物、上述材料的氮氧化物、或上述材料的组合)、或上述的组合。本实施例的像素电极118的材料例如是以铟锡氧化物(ITO)及/或铟锌氧化物(IZO)的透明材质为范例进行说明，但不限于此。

一般而言，扫描线130的延伸方向例如是与数据线140的延伸方向垂直，且扫描线130与数据线140会交错形成多个跨线处180。此外，扫描线130的组成例如是与薄膜晶体管116的栅极102的组成相同，而数据线140的组成例如是与薄膜晶体管116的源极110s以及漏极110d的组成相同。换句话说，在本实施例中，数据线140的材质也包括第一图案化导体层150和/或第二图案化导体层152的叠层。当然，本发明也可以采用不同型态的扫描线130与数据线140。此外，在另一实施例中，数据线140还可包括金属氧化物半导体材料层(未绘示)，金属氧化物半导体材料层配置于第一图案化导体层150与栅绝缘层104之间。

在本实施例中，主动元件阵列基板还包括多个配置于基板100上的储存电容160及集成电路(integrated circuit)或印刷电路软板的接触垫(contactedpad or bump)170、172。每一像素结构120会对应配置有一个储存电容160，且各储存电容160具有下电极162(例如为共通线)与上电极164。下电极162与上电极164配置于像素电极118部份区域的下方，且下电极162与上电极164会有部分重叠。在本实施例中，下电极162与薄膜晶体管116的栅极102例如是由相同的金属层图案化而成，而上电极164与薄膜晶体管116的源极110s与漏极110d例如是由相同的膜层图案化而成。亦即，上电极164的材质也包括第一图案化导体层150和/或第二图案化导体层152的叠层。下电极162与上电极164之间配置有作为电容介电层的栅绝缘层104，因而耦合形成一种第一金属层/绝缘层/第二金属层(MIM)架构的储存电容160。在本实施例中，保护层112还具有接触窗开口114c，接触窗开口114c暴露出部分的上电极164表面。而像素电极118可通过接触窗开口114c与上电极164电性连接。此外，在另一实施例中，上电极164还可包括金属氧化物半导体材料层(未绘示)，金属氧化物半导体材料层配置于第一图案化导体层150与栅绝缘层104之间。

各接触垫170分别电性连接扫描线130，且各接触垫172分别电性连接数据线140。导电层174配置于接触垫170、172的上方，且导电层174可为单层结构或多层结构，且其材料例如是透明材料(例如：铟镓锌氧化物(Indium-Gallium-Zinc Oxide，IGZO)、铟锌氧化物(Indium-Zinc Oxide，IZO)、镓锌氧化物(Gallium-Zinc Oxide，GZO)、氧化铝锌(Aluminum-Zinc Oxide，AZO)、锌锡氧化物(Zinc-Tin Oxide，ZTO)或铟锡氧化物(Indium-Tin Oxide，ITO))、非透明材料(例如：金、银、铜、铝、钼、钛、钽、其它合适的材料、上述材料的合金、上述材料的氮化物、上述材料的氧化物、上述材料的氮氧化物、或上述材料的组合)、或上述的组合。本实施例的导电层174材料例如是以铟锡氧化物(ITO)及/或铟锌氧化物(IZO)的透明材质为范例进行说明，但不限于此。因此，导电层174以透明材料为范例，则可称为透明导电层，但不限于此。在本实施例中，接触垫170例如是栅极接垫，其中接触垫170与薄膜晶体管116的栅极102是属于同一膜层。亦即，接触垫170的组成例如是与薄膜晶体管116的栅极102的组成相同，而接触垫172的材质也包括第一图案化导体层150和/或第二图案化导体层152的叠层。在本实施例中，保护层112还具有接触窗开口114b，接触窗开口114b暴露出部分的接触垫170表面。而透明导电层174可通过接触窗开口114b与接触垫170电性连接。

上述实施例的主动元件阵列基板可应用于薄膜晶体管-液晶显示器(TFT-LCD)、薄膜晶体管-有机发光二极管(TFT-OLED)或其它产品，可改善IR压降(IR drop)。

接下来将利用沿着图1A的线段I-I’、II-II’、III-III’、IV-IV’的剖面示意图来说明形成图1A与图1B所示的主动元件阵列基板结构的制造流程。须注意的是，以下所述的主动元件阵列基板的制造流程主要是用来说明本发明的薄膜晶体管的制造方法，以使熟习此项技术者能够据以实施，但并非用以限定本发明的范围。至于其它构件如像素电极、储存电容及接触垫等的配置位置、形成方式及顺序，均可依所属技术领域中具有通常知识者所知的技术制作，而不限于下述实施例所述。

图2A至图2E是依照本发明的第二实施例的一种主动元件阵列基板的制造流程示意图。

请参照图2A，提供基板200，并在基板200上形成第一金属层(未绘示)。接着，图案化第一金属层，以形成栅极202、扫描线230、下电极262以及接触垫270。在基板200上形成栅绝缘层204，以共同覆盖栅极202、扫描线230、下电极262以及接触垫270。栅绝缘层204可为单层结构或多层结构，且其材质例如是氮化硅、氧化硅或氮氧化硅等介电材料。

之后，在预形成薄膜晶体管的区域的栅绝缘层204上形成金属氧化物半导体通道层206，金属氧化物半导体通道层206位于栅极202上方。金属氧化物半导体通道层206的形成方法例如是先形成一层金属氧化物半导体材料，接着再图案化金属氧化物半导体材料，以移除栅极202上方以外的金属氧化物半导体材料。金属氧化物半导体通道层206的材质可以为经多种金属氧化物混合烧结的材料，其例如是铟镓锌氧化物(Indium-Gallium-Zinc Oxide，IGZO)、铟锌氧化物(Indium-Zinc Oxide，IZO)、镓锌氧化物(Gallium-Zinc Oxide，GZO)、氧化铝锌(Aluminum-Zinc Oxide，AZO)、锌锡氧化物(Zinc-Tin Oxide，ZTO)或铟锡氧化物(Indium-Tin Oxide，ITO)等。

请参照图2B，在栅绝缘层204及金属氧化物半导体通道层206上依序形成第一导体层250及第二导体层252。构成第一导体层250的材料与第二导体层252的材料例如是具有不同的蚀刻选择性。此外，第二导体层252可以是单层结构或是多层的复合结构。在本实施例中，第一导体层250可以为钛金属层，而第二导体层252可以为铝金属层、钼金属层或铝/钼叠层(从基板200算起为由下而上的排列关系)。举例而言，第一导体层250的厚度约介于100

至500

在一实施例中，由于厚度越薄更能提升制程差异的容忍度(process window)，因而第一导体层250的较佳厚度约介于100至250

请参照图2C，在第二导体层252上形成图案化光阻层256。以图案化光阻层256为掩膜(mask)并以第一导体层250为终止层进行湿式蚀刻，以图案化第二导体层252，而形成第二图案化导体层252’。在本实施例中，湿式蚀刻可藉由铝酸作为蚀刻液来图案化第二导体层252。上述的铝酸例如是加热的磷酸、硝酸、醋酸及水的混合溶液，其中加热的温度约介于35℃至60℃之间。具体而言，此湿式蚀刻的机制是利用硝酸与铝金属层或钼金属层反应产生氧化铝或氧化钼，再利用磷酸及水来分解氧化铝或氧化钼。此外，磷酸及水也可用作缓冲剂(buffer agent)，以抑制硝酸的解离。而铝酸中所添加的醋酸主要是作为消除气泡之用。由于铝酸不会蚀刻钛金属层，因此利用第一导体层250作为蚀刻终止层可有助于防止铝酸蚀刻第一导体层250下方的金属氧化物半导体通道层206，而使制程能够获得良好的控制。

由于利用等向性的湿式蚀刻来图案化第二导体层252，因此位于图案化光阻层256下方的第二导体层252会有底切现象发生。在此说明的是，当第二导体层252为铝/钼叠层时，铝酸对钼金属层的蚀刻率会高于对铝金属层的蚀刻率，因此第二图案化导体层252’例如是具有倾斜侧壁254。

请参照图2D，以图案化光阻层256为掩膜进行干式蚀刻，以图案化第一导体层250，而形成第一图案化导体层250’。在本实施例中，干式蚀刻是藉由BCl₃或Cl₂作为电浆蚀刻气体来图案化第一导体层250，且在通入蚀刻气体时还可以在反应气体中加入惰性气体作为稀释气体及载气热传之用。在一实施例中，加入的惰性气体例如是氮气(N₂)、氦气(He)或氩气(Ar)。在利用干式蚀刻移除部分第一导体层250之后，金属氧化物半导体通道层206的部分区域会被第一图案化导体层250’暴露，以在栅绝缘层204及金属氧化物半导体通道层206上形成源极210s及漏极210d。也就是说，金属氧化物半导体通道层206的通道长度(channel length)是由定义出第一图案化导体层250’图案的图案化光阻层256所决定。由于利用非等向性的干式蚀刻并以图案化光阻层256为掩膜来图案化第一导体层250，因此第一图案化导体层250’会具有突出部250a，突出部250a向第二图案化导体层252’的倾斜侧壁254的外侧突出。在本实施例中，第二图案化导体层252’所具有倾斜侧壁(taper)254与第一图案化导体层250’所具有突出部250a都位于同一侧，且位于金属氧化物半导体通道层206上方，即第二图案化导体层252’所具有倾斜侧壁(taper)254与第一图案化导体层250’所具有突出部250a邻近于金属氧化物半导体通道层206。举例而言，第一图案化导体层250’的突出部250a自第二图案化导体层252’突出约0.2μm至1μm，而最佳是突出约0.3μm至0.6μm。

此外，第一图案化导体层250’与第二图案化导体层252’例如会在下电极262上方形成上电极264，并在扫描线230上方形成数据线240。接触垫270上方的第一导体层250及第二导体层252则会完全被移除，而暴露出栅绝缘层204。

之后，以含氟的气体对未被源极210s及漏极210d覆盖的金属氧化物半导体通道层206进行表面处理T，而完成薄膜晶体管216的制作。表面处理T例如是电浆表面处理或是其它能够增进金属氧化物半导体通道层206的信赖性的表面处理。在本实施例中，表面处理T是藉由CF₄与O₂混合电浆或SF₆与O₂混合电浆来改善金属氧化物半导体通道层206的信赖性，且在通入表面处理气体时还可以加入如氮气(N₂)、氦气(He)或氩气(Ar)等惰性气体作为稀释气体及载气热传之用。另外，表面处理T例如是在温度约介于20℃至120℃的环境下进行，且进行表面处理T的时间约介于10秒至120秒之间。详言之，以电浆表面处理为例，当未被源极210s及漏极210d覆盖的部分金属氧化物半导体通道层206遭受到含氟气体电浆的离子轰击(ionbombardment)时，电浆气体中的O(氧)原子会与作为第一导体层250的钛金属层反应生成Ti(钛)化合物(TiO_x)，而F(氟)、S(硫)、C(碳)、Ti(钛)化合物(TiO_x)存在于金属氧化物半导体的背通道(back channel)。因F(氟)、S(硫)、C(碳)、Ti(钛)化合物(TiO_x)可保护半导体通道，抑制驱动时电场所造成驱动电压水平的飘移，而Ti(钛)化合物(TiO_x)也可抵抗后续制程中，例如紫外光(UV)对元件的破坏，所以电浆表面处理可有助于改善未被源极210s及漏极210d覆盖的金属氧化物半导体通道层206的信赖性。

请参照图2E，在移除图案化光阻层256之后，在基板200上形成保护层214，以覆盖栅绝缘层204、金属氧化物半导体通道层206、第一图案化导体层250’以及第二图案化导体层252’。保护层214具有接触窗开口214a、214b、214c，其中接触窗开口214a暴露出部分作为漏极210d的第二图案化导体层252’，接触窗开口214b暴露出部分的接触垫270表面，而接触窗开口214c暴露出部分的上电极264表面。具有接触窗开口214a、214b、214c的保护层214的形成方法例如是先以化学气相沉积法全面性地在基板200上形成保护材料层(未绘示)，之后再对保护材料层进行图案化制程而形成，并同时移除位于接触垫270上方的栅绝缘层204。保护层214可为单层结构或多层结构，且其材质例如是无机材料、有机材料上述材料的组合。

接着，在保护层214上形成像素电极218及导电层274。像素电极218通过接触窗开口214a与薄膜晶体管216的漏极210d电性连接，并可通过接触窗开口214c与上电极264电性连接。导电层274通过接触窗开口214b与接触垫270电性连接。像素电极218及导电层274可为单层结构或多层结构，且其材料例如是透明材料(例如：铟镓锌氧化物(Indium-Gallium-Zinc Oxide，IGZO)、铟锌氧化物(Indium-Zinc Oxide，IZO)、镓锌氧化物(Gallium-Zinc Oxide，GZO)、氧化铝锌(Aluminum-Zinc Oxide，AZO)、锌锡氧化物(Zinc-Tin Oxide，ZTO)或铟锡氧化物(Indium-Tin Oxide，ITO))、非透明材料(例如：金、银、铜、铝、钼、钛、钽、其它合适的材料、上述材料的合金、上述材料的氮化物、上述材料的氧化物、上述材料的氮氧化物、或上述材料的组合)、或上述的组合。本实施例如是以铟锡氧化物(ITO)及/或铟锌氧化物(IZO)的透明材质为例运用于像素电极218及导电层274来进行说明，但不限于此。因而，本实施例的导电层274则可称为透明导电层，但不限于此。像素电极218及透明导电层274的形成方法例如是藉由溅镀法在保护层214上形成像素电极材料层(未绘示)，再对像素电极材料层进行图案化制程而形成。

由上述实施例可知，由于薄膜晶体管216的制作方法是以第一导体层250及第二导体层252的叠层作为第二金属层，并在湿式蚀刻第二导体层252时，利用第一导体层250作为蚀刻终止层，因此可以使金属氧化物半导体通道层206获得良好的控制，以避免在金属氧化物半导体通道层206上产生结构缺陷。再者，在以干式蚀刻图案化第一导体层250之后，利用含氟的气体对未被源极210s及漏极210d覆盖的金属氧化物半导体通道层206进行表面处理T，可有助于增进金属氧化物半导体通道层206的信赖性，以改善元件特性。此外，若第二导体层252包括铝金属层，由于铝具有低阻值及低污染等特性，因此制程便利性佳。

图3A至图3D是依照本发明的第三实施例的一种主动元件阵列基板的制造流程示意图。须注意的是，图3A至图3D所示的制造流程是接续图2A后的步骤，且在图3A至图3D中，和图2A相同的构件则使用相同的标号并省略其说明。

请参照图3A，在栅绝缘层204及金属氧化物半导体通道层206上依序形成第一导体层350及第二导体层352。构成第一导体层350的材料与第二导体层352的材料例如是具有不同的蚀刻选择性。此外，第二导体层352可以是单层结构或是多层的复合结构。在本实施例中，第一导体层350可以为钼金属层，而第二导体层352可以为铝金属层、钛金属层或铝/钛叠层(从基板200算起为由下而上的排列关系)。举例而言，第一导体层350的厚度约介于100至500

在一实施例中，由于厚度越薄更能提升制程差异的容忍度(process window)，因而第一导体层350的较佳厚度约介于100

至250

请参照图3B，在第二导体层352上形成图案化光阻层356。以图案化光阻层356为掩膜并以第一导体层350为终止层进行第一干式蚀刻，以图案化第二导体层352，而形成第二图案化导体层352’。在本实施例中，第一千式蚀刻是藉由BCl₃/Cl₂作为电浆蚀刻气体来图案化第二导体层352，且在通入蚀刻气体时还可以加入如氮气(N₂)、氦气(He)或氩气(Ar)等惰性气体作为稀释气体及载气热传之用。由于BCl₃/Cl₂电浆不会蚀刻钼金属层，因此利用第一导体层350作为蚀刻终止层可有助于防止BCl₃/Cl₂电浆蚀刻第一导体层350下方的金属氧化物半导体通道层206，而使制程能够获得良好的控制。此外，当第二导体层352为铝/钛叠层时，由于钛金属层与铝金属层具有不同的蚀刻率，因此第二图案化导体层352’例如是具有倾斜侧壁354。

请参照图3C，以图案化光阻层356为掩膜进行第二干式蚀刻，以图案化第一导体层350，而形成第一图案化导体层350’。在本实施例中，第二干式蚀刻是以含氟的气体来图案化第一导体层350，其例如是藉由SF₆/O₂，即SF₆与O₂的混合气体或CF₄/O₂，即CF₄与O₂的混合气体作为电浆蚀刻气体来图案化第一导体层350。在通入蚀刻气体时，还可以在反应气体中加入如氮气(N₂)、氦气(He)或氩气(Ar)等惰性气体作为稀释气体及载气热传之用。利用第二干式蚀刻移除部分第一导体层350之后，金属氧化物半导体通道层206的部分区域会被第一图案化导体层350’暴露，以在栅绝缘层204及金属氧化物半导体通道层206上形成源极310s及漏极310d。此外，第一图案化导体层350’与第二图案化导体层352’例如会在下电极262上方形成上电极364，并在扫描线230上方形成数据线340。接触垫270上方的第一导体层350及第二导体层352则会完全被移除，而暴露出栅绝缘层204。

特别说明的是，在第一导体层350被图案化之后，持续通入含氟的气体电浆(亦即CF₄与O₂混合电浆或SF₆与O₂混合电浆)，上述含氟及氧的气体会继续对未被源极310s及漏极310d覆盖的金属氧化物半导体通道层206进行表面处理，而完成薄膜晶体管316的制作。以含氟的气体电浆对金属氧化物半导体通道层206进行表面处理可改善金属氧化物半导体通道层206的信赖性。

请参照图3D，在移除图案化光阻层356之后，在基板200上形成保护层314、像素电极318以及导电层374。保护层314具有接触窗开口314a、314b、314c。而像素电极318可通过接触窗开口314a与薄膜晶体管316的漏极310d电性连接，并可通过接触窗开口314c与上电极364电性连接。导电层374通过接触窗开口314b与接触垫270电性连接。至于保护层314、像素电极318以及导电层374的形成方法及材质与第二实施例类似，故在此不再赘述。

由上述实施例可知，在利用含氟的气体进行第二干式蚀刻以图案化第一导体层350之后，继续使用此含氟及氧的气体对未被源极310s及漏极310d覆盖的金属氧化物半导体通道层206进行表面处理，可有助于增进金属氧化物半导体通道层206的信赖性，以改善元件特性。

另外，本发明实施例的主动元件阵列基板结构的制造方法也可以利用减光掩膜(Photomask)制程来完成。图4A至图4E是依照本发明的第四实施例的一种主动元件阵列基板的制造流程示意图。

请参照图4A，并在基板400上形成栅极402、扫描线430、下电极462以及接触垫470。栅极402、扫描线430、下电极462以及接触垫470的材质例如是金属。接着，在基板400上形成栅绝缘层404，以共同覆盖栅极402、扫描线430、下电极462以及接触垫470。栅绝缘层404可为单层结构或多层结构，且其材质例如是氮化硅、氧化硅或氮氧化硅等介电材料。

之后，在基板400上依序形成金属氧化物半导体材料层406、第一导体层450及第二导体层452。也就是说，金属氧化物半导体材料层406、第一导体层450及第二导体层452是利用如溅镀(sputter)等方式在栅绝缘层404上连续沉积所需膜层，以获得良好的接口。金属氧化物半导体材料层406的材质可以为多种金属氧化物混合烧结的材料，其例如是铟镓锌氧化物(Indium-Gallium-Zinc Oxide，IGZO)、铟锌氧化物(Indium-Zinc Oxide，IZO)、镓锌氧化物(Gallium-Zinc Oxide，GZO)、氧化铝锌(Aluminum-Zinc Oxide，AZO)、锌锡氧化物(Zinc-Tin Oxide，ZTO)或铟锡氧化物(Indium-Tin Oxide，ITO)等。此外，构成第一导体层450的材料与第二导体层452的材料例如是具有不同的蚀刻选择性，且第二导体层452可以是单层结构或是多层的复合结构。在此实施例中，第一导体层450可以为钛金属层，而第二导体层452可以为铝金属层、钼金属层或铝/钼叠层(从基板400算起为由下而上的排列关系)。举例而言，第一导体层450的厚度约介于100

至500

厚度越薄，更能提升制程差异的容忍度(process window)，而较佳厚度约介于100

至250

然后，在第二导体层452上形成图案化光阻层456。特别说明的是，图案化光阻层456包括第一光阻图案456a以及第二光阻图案456b，其中第一光阻图案456a的厚度小于第二光阻图案456b的厚度，如图4A所示。图案化光阻层456的第一光阻图案456a例如是配置于后续预形成薄膜晶体管的区域。形成图案化光阻层456的方法例如是使用半调式(half tone)光掩膜制程。举例而言，可先在第二导体层452上全面形成一层光阻材料(未绘示)，接着使用半调式光掩膜来图案化光阻材料以形成上述的图案化光阻层456。虽然本实施例是以半调式光掩膜为例来说明，但本发明不限于此。

请参照图4B，以图案化光阻层456为掩膜并以第一导体层450为终止层进行湿式蚀刻，以图案化第二导体层452，而形成第二图案化导体层452’。在本实施例中，湿式蚀刻可藉由铝酸作为蚀刻液来图案化第二导体层452。上述的铝酸例如是加热的磷酸、硝酸、醋酸及水的混合溶液，其中加热的温度约介于35℃至60℃之间。

接着，以图案化光阻层456为掩膜进行干式蚀刻，以图案化第一导体层450及其下方的金属氧化物半导体材料层406，而形成第一图案化导体层450’及图案化金属氧化物半导体层406’。在本实施例中，干式蚀刻是藉由含氯气体作为电浆蚀刻气体来图案化第一导体层450及金属氧化物半导体材料层406，且在通入蚀刻气体时还可以在反应气体中加入如氮气(N₂)、氦气(He)或氩气(Ar)的惰性气体作为稀释气体及载气热传之用。上述含氯气体例如是BCl₃或Cl₂。

此外，位于栅极402上方的图案化金属氧化物半导体层406’例如是作为薄膜晶体管的金属氧化物半导体通道层。而图案化金属氧化物半导体层406’、第一图案化导体层450’与第二图案化导体层452’例如会在下电极462上方形成上电极464，并在扫描线430上方形成数据线440。接触垫470上方的金属氧化物半导体材料层406、第一导体层450及第二导体层452则会完全被移除，而暴露出栅绝缘层404。

请参照图4C，移除部分图案化光阻层456，以形成图案化光阻层456’。详言之，图案化光阻层456’的形成方式例如是采用氧电浆灰化(例如：O₂plasma ashing)等干式去光阻方式，以减少图案化光阻层456的厚度，直到第一光阻图案456a被完全移除，而形成如图4C所示的结构。在完全移除位于半导体通道区的较薄第一光阻图案456a之后，后续预形成薄膜晶体管的区域上方的第二图案化导体层452’会被暴露出来，而能够利用图案化光阻层456’来形成薄膜晶体管的源极及漏极。

请参照图4D，以图案化光阻层456’为掩膜进行干式蚀刻，以移除暴露出的第二图案化导体层452’及第一图案化导体层450’，而形成第二图案化导体层452”及第一图案化导体层450”。图案化金属氧化物半导体层406’的部分区域会被第一图案化导体层450”所暴露，因而会在图案化金属氧化物半导体层406’上的两侧分别形成源极410s及漏极410d。在本实施例中，可根据各层导体层而使用不同特性的蚀刻气体来进行不同的干式蚀刻步骤，而逐层蚀刻以完成第二图案化导体层452”及第一图案化导体层450”的制作。以第一图案化导体层450’为钛金属层、第二图案化导体层452’为铝/钼叠层(从基板400算起为由下而上的排列关系)为例，先藉由SF₆/O₂或CF₄/O₂作为电浆蚀刻气体来移除暴露出的第二图案化导体层452’中的钼金属层，再藉由BCl₃或Cl₂作为电浆蚀刻气体来移除后续暴露出的第二图案化导体层452’中的铝金属层与第一图案化导体层450’，并停止于图案化金属氧化物半导体层406’。在此说明的是，由于图案化光阻层456’仅暴露出小区域的第二图案化导体层452’，因而直接利用干式蚀刻进行蚀刻面积仅位于通道区的小区域蚀刻来移除部分第二图案化导体层452’及第一图案化导体层450’，可有助于使制程容易控制。此外，本实施例利用不同的蚀刻气体仅进行一次干式蚀刻制程，因此蚀刻完成的第二图案化导体层452”及第一图案化导体层450”的侧壁例如是具有连续的界面，如图4D所示。

此外，以图案化光阻层456’为掩膜来图案化第二图案化导体层452’及第一图案化导体层450’也可以采用其它方式来进行。换言之，在另一实施例中，可以藉由类似于前述方法，先利用一次湿式蚀刻来图案化第二图案化导体层452’，接着再利用一次干式蚀刻来图案化第一图案化导体层450’，而在图案化金属氧化物半导体层406’上的两侧分别形成源极410s及漏极410d。同样地，以第一图案化导体层450’为钛金属层、第二图案化导体层452’为铝/钼叠层(从基板400算起为由下而上的排列关系)为例来详细说明，利用一次湿式蚀刻加一次干式蚀刻以完成第二图案化导体层452”及第一图案化导体层450”的制作。先利用铝酸作为蚀刻液并以第一图案化导体层450’作为蚀刻终止层进行湿式蚀刻，来移除部分的第二图案化导体层452’，而形成第二图案化导体层452”并暴露出第一图案化导体层450’。然后，利用BCl₃或Cl₂作为电浆蚀刻气体对暴露出的第一图案化导体层450’进行干式蚀刻，而形成第一图案化导体层450”。

在此说明的是，图4D所示的第二图案化导体层452”及第一图案化导体层450”的连续的侧壁外轮廓是采用一次干式蚀刻来形成，但若使用一次湿式蚀刻及一次干式蚀刻来形成第二图案化导体层452”及第一图案化导体层450”则会具有不同的侧壁外轮廓。详言之，由于使用湿式蚀刻来形成第二图案化导体层452”会发生底切现象，因而造成位于通道区的图案化光阻层456’的外轮廓会超出第二图案化导体层452”的外轮廓；之后使用干式蚀刻来形成第一图案化导体层450”，则第一图案化导体层450”的外轮廓是会约略对齐于图案化光阻层456’的外轮廓(如图2D所示)。也就是说，利用一次湿式蚀刻及一次干式蚀刻来形成第二图案化导体层452”及第一图案化导体层450”，会使得下层的第一图案化导体层450”自第二图案化导体层452”的侧壁外轮廓突出延伸约0.2μm至1μm，而最佳是突出约0.3μm至0.6μm。

之后，以含氟及氧的气体(例如：CF₄与O₂混合气体或SF₆与O₂混合气体)对未被源极410s及漏极410d覆盖的图案化金属氧化物半导体层406’进行表面处理T，而完成薄膜晶体管416的制作。表面处理T例如是电浆表面处理或是其它能够增进金属氧化物半导体通道层的信赖性的表面处理。在本实施例中，藉由氟氧电浆来改善金属氧化物半导体通道层的信赖性的表面处理T细节及其作用已详述于前述实施例中，故在此不再赘述。

请参照图4E，移除图案化光阻层456’，接着在基板400上形成保护层414，以覆盖栅绝缘层404、图案化金属氧化物半导体层406’、第一图案化导体层450”以及第二图案化导体层452”。保护层414具有接触窗开口414a、414b、414c，其中接触窗开口414a暴露出部分作为漏极410d的第二图案化导体层452”，接触窗开口414b暴露出部分的接触垫470表面，而接触窗开口414c暴露出部分的上电极464表面。保护层414可为单层结构或多层结构，且其材质例如是无机材料、有机材料上述材料的组合。

接着，在保护层414上形成像素电极418及导电层474。像素电极418通过接触窗开口414a与薄膜晶体管416的漏极410d电性连接，并可通过接触窗开口414c与上电极464电性连接。导电层474通过接触窗开口414b与接触垫470电性连接。像素电极418及导电层474可为单层结构或多层结构，且其材料例如是透明材料(例如：铟镓锌氧化物(Indium-Gallium-Zinc Oxide，IGZO)、铟锌氧化物(Indium-Zinc Oxide，IZO)、镓锌氧化物(Gallium-Zinc Oxide，GZO)、氧化铝锌(Aluminum-Zinc Oxide，AZO)、锌锡氧化物(Zinc-Tin Oxide，ZTO)或铟锡氧化物(Indium-Tin Oxide，ITO))、非透明材料(例如：金、银、铜、铝、钼、钛、钽、其它合适的材料、上述材料的合金、上述材料的氮化物、上述材料的氧化物、上述材料的氮氧化物、或上述材料的组合)、或上述的组合。本实施例如是以铟锡氧化物(ITO)及/或铟锌氧化物(IZO)的透明材质为例运用于像素电极418及导电层474来进行说明，但不限于此。因而，本实施例的导电层474则可称为透明导电层，但不限于此。之后，还可进一步在基板400上进行有机发光二极管(OLED)的制程，此技术领域具有通常知识者当可知其应用，故在此不再赘述。

在本实施例中，上述形成第二图案化导体层452”、第一图案化导体层450”及图案化金属氧化物半导体层406’的制作步骤藉由使用半调式光掩膜制程，使形成薄膜晶体管的通道层、源极及漏极的步骤仅须使用一道光掩膜图案即可完成制作，因而可有助于降低制作成本与时间。再者，利用氟氧电浆对金属氧化物半导体通道层进行表面处理T，可有助于增进通道层的信赖性，并改善元件特性。

综上所述，本发明实施例至少具有下列优点：

1.藉由分次依序图案化第二导体层及第一导体层的叠层来形成薄膜晶体管的源极及漏极，可以使金属氧化物半导体通道层获得良好的控制，以避免金属氧化物半导体通道层产生结构缺陷。

2.在图案化第一导体层之后，利用含氟及氧的气体对金属氧化物半导体通道层进行表面处理，可有助于改善金属氧化物半导体通道层的信赖性，因此元件可具有较佳的电性效能。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims

1.一种薄膜晶体管的制造方法，其特征在于，所述方法包括：

在一基板上形成一栅极；

在所述基板上形成一栅绝缘层，以覆盖所述栅极；

所述栅绝缘层上形成一金属氧化物半导体通道层；

在所述栅绝缘层及所述金属氧化物半导体通道层上形成一源极及一漏极，而所述源极及所述漏极的形成方法包括：

依序形成一第一导体层及一第二导体层；

在所述第二导体层上形成一图案化光阻层；

以所述图案化光阻层为掩膜并以所述第一导体层为终止层进行一湿式蚀刻，以图案化所述第二导体层；

以所述图案化光阻层为掩膜进行一干式蚀刻，以图案化所述第一导体层，其中所述金属氧化物半导体通道层的部分区域被所述源极及所述漏极暴露；以及

以含氟的气体对未被所述源极及所述漏极覆盖的所述金属氧化半导体通道层进行一表面处理。

2.如权利要求1所述的薄膜晶体管的制造方法，其特征在于，所述第一导体层为钛金属层，所述第二导体层为铝金属层、钼金属层或铝/钼叠层，而所述湿式蚀刻是藉由铝酸来图案化所述第二导体层。

3.如权利要求2所述的薄膜晶体管的制造方法，其特征在于，所述干式蚀刻是藉由BCl₃或Cl₂作为电浆蚀刻气体来图案化所述第一导体层。

4.如权利要求1所述的薄膜晶体管的制造方法，其特征在于，所述表面处理是藉由CF₄与O₂混合或SF₆与O₂混合来改善所述金属氧化半导体通道层的信赖性。

5.一种薄膜晶体管的制造方法，其特征在于，所述方法包括：

在一基板上形成一栅极；

在所述基板上形成一栅绝缘层，以覆盖所述栅极；

在所述栅绝缘层上形成一金属氧化物半导体通道层；

依序形成一第一导体层及一第二导体层；

在所述第二导体层上形成一图案化光阻层；

以所述图案化光阻层为掩膜并以所述第一导体层为终止层进行一第一干式蚀刻，以图案化所述第二导体层；以及

以所述图案化光阻层为掩膜进行一第二干式蚀刻，以图案化所述第一导体层，其中所述金属氧化物半导体通道层的部分区域被所述源极及所述漏极暴露，所述第二干式蚀刻是以含氟的气体来图案化所述第一导体层，而在所述第一导体层被图案化之后，所述含氟的气体对未被所述源极及所述漏极覆盖的所述金属氧化物半导体通道层进行一表面处理。

6.如权利要求5所述的薄膜晶体管的制造方法，其特征在于，所述第一导体层为钼金属层，所述第二导体层为铝金属层、钛金属层或铝/钛叠层，而所述第一干式蚀刻是藉由BCl₃/Cl₂作为电浆蚀刻气体来图案化所述第二导体层。

7.如权利要求6所述的薄膜晶体管的制造方法，其特征在于，所述第二干式蚀刻是藉由SF₆/O₂或CF₄/O₂作为电浆蚀刻气体来图案化所述第一导体层。