TW201627738A - 畫素結構的製作方法 - Google Patents

Abstract

一種畫素結構的製作方法，包含下列步驟。形成閘極於基板上。依序形成絕緣層、金屬氧化物半導體層以及金屬電極層於基板以及閘極上。應用多灰階光罩微影製程，進行下列步驟。將金屬氧化物半導體層圖案化為通道區與畫素電極區。將金屬氧化物半導體層的畫素電極區導體化為畫素電極。將金屬電極層圖案化為至少一源極，源極位於通道區上，且通道區至少部分位於源極與畫素電極之間。

Description

畫素結構的製作方法

本發明是有關於一種畫素結構的製作方法。

於液晶顯示裝置中，使用薄膜電晶體的液晶顯示器已經是目前市場主流之一，其中液晶顯示器的每一個畫素是由對應的薄膜電晶體控制。一般而言，薄膜電晶體的形成方式是透過多道製程，例如顯影製程以及蝕刻製程。

對於薄膜電晶體中各層主動元件的結構，例如半導體主動層以及金屬電極層，其各自需要有對應的光罩製程，以形成於所對應的位置。然而，當主動元件之間結構越複雜時，光罩製程所包含的曝光、顯影以及蝕刻製程也需要進行相對多次，也因此提升了製程成本。因此，如何能有效降低製程的成本，實屬當前重要研發課題之一，亦成為當前相關領域研究之方向。

本揭示內容之一態樣提供一種畫素結構的製作方法，包含下列步驟。形成閘極於基板上。依序形成絕緣層、 金屬氧化物半導體層以及金屬電極層於基板以及閘極上。應用多灰階光罩微影製程，進行下列步驟。將金屬氧化物半導體層圖案化為通道區與畫素電極區，通道區位於閘極上方，畫素電極區與通道區相連接。將金屬氧化物半導體層的畫素電極區導體化為畫素電極，並保留金屬氧化物半導體層的另一部分為通道區。將金屬電極層圖案化為至少一源極，源極位於通道區上，且通道區至少部分位於源極與畫素電極之間。

於部分實施方式中，將金屬氧化物半導體層圖案化之步驟包含下列步驟。形成光阻層於金屬電極層上。透過多灰階光罩對光阻層進行圖案化，以形成圖案化光阻層，其中圖案化光阻層具有厚度不同的區域並覆蓋預計形成通道區與畫素電極區的位置。以圖案化光阻層為罩幕，圖案化金屬電極層與金屬氧化物半導體層，使得金屬氧化物半導體層成為通道區與畫素電極區。

於部分實施方式中，將金屬氧化物半導體層的畫素電極區導體化為畫素電極之步驟包含下列步驟。減薄圖案化光阻層的厚度，使得畫素電極區上的金屬電極層曝露出來。以減薄後之圖案化光阻層為罩幕，去除曝露出來的金屬電極層，以曝露出金屬氧化物半導體層的畫素電極區。導體化曝露出來的該畫素電極區，以形成畫素電極。

於部分實施方式中，將金屬氧化物半導體層的畫素電極區導體化為畫素電極之步驟包含電漿處理製程。

於部分實施方式中，將金屬氧化物半導體層的 畫素電極區導體化為該畫素電極之步驟包含含氫電漿處理製程。

於部分實施方式中，將金屬電極層圖案化為源極之步驟包含下列步驟。再次減薄圖案化光阻層的厚度，使得至少部份位於通道區上之金屬電極層曝露出來。以再次減薄後之圖案化光阻層為罩幕，去除曝露出來的金屬電極層，以至少形成源極。

於部分實施方式中，進行再次減薄圖案化光阻層的厚度之步驟係早於導體化曝露出來的畫素電極區之步驟。

於部分實施方式中，將金屬電極層圖案化為源極之步驟更將金屬電極層圖案化為汲極，汲極位於通道區上，且通道區至少部分位於源極與汲極之間。

於部分實施方式中，多灰階光罩為四灰階光罩，使得圖案化光阻層所具有之厚度不同的區域數量為三個。

於部分實施方式中，金屬氧化物半導體層的材料包括銦鎵鋅氧化物(Indium-Gallium-Zinc Oxide；IGZO)、銦錫氧化物(Indium-Tin Oxide；ITO)、銦鋅氧化物(Indium-Zinc Oxide；IZO)、鋅錫氧化物(Zinc-Tin Oxide；ZTO)、鎵鋅氧化物(Gallium-Zinc Oxide；GZO)或其組合。

綜上所述，本發明之畫素結構的製作方法搭配使用多灰階光罩，使得當光阻層進行圖案化後，圖案化光阻 層具有厚度不同的區域。當進行多次的減薄圖案化光阻層以及圖案化製程後，即可完成具有畫素電極以及通道區的畫素結構，其中畫素電極為部分金屬氧化物半導體層進行導體化而形成。

100‧‧‧畫素結構

102‧‧‧基板

104‧‧‧絕緣層

110‧‧‧閘極

112‧‧‧源極

114‧‧‧汲極

120‧‧‧金屬氧化物半導體層

122‧‧‧通道區

124‧‧‧畫素電極區

126‧‧‧畫素電極

130‧‧‧金屬電極層

140‧‧‧光阻層

142‧‧‧圖案化光阻層

150‧‧‧多灰階光罩

A₀~A₃、B₁~B₃‧‧‧區域

T₁~T₃‧‧‧厚度

I-I’‧‧‧線段

第1A圖為根據本發明一實施方式之畫素結構的俯視圖。

第1B圖為第1A圖之畫素結構的剖面圖，其剖面位置如第1A圖之線段I-I'所示。

第2A圖為第1A圖之畫素結構於其形成閘極後的俯視圖。

第2B~2D圖為第1A圖之畫素結構於其進行多灰階光罩微影製程前的製造流程剖面圖，其剖面位置與第1B圖相同。

第3A圖為根據本發明一實施方式之多灰階光罩的上視示意圖。

第3B圖為第2D圖之畫素結構進行多灰階光罩微影製程後的俯視圖。

第3C圖為第3B圖之畫素結構的剖面圖，其剖面位置與第2B~2D圖相同。

第4A圖為第3B圖之畫素結構進行圖案化後的俯視圖。

第4B圖為第4A圖之畫素結構的剖面圖，其剖面位置與第3C圖相同。

第5A圖為第4A圖之畫素結構進行圖案化光阻層減薄後的俯視圖。

第5B圖為第5A圖之畫素結構的剖面圖，其剖面位置與第4B圖相同。

第6A圖為第5A圖之畫素結構進行移除部份金屬電極層後的俯視圖。

第6B圖為第6A圖之畫素結構的剖面圖，其剖面位置與第5B圖相同。

第7A圖為第6A圖之畫素結構進行圖案化光阻層再次減薄後的俯視圖。

第7B圖為第7A圖之畫素結構的剖面圖，其剖面位置與第6B圖相同。

第8A圖為第7A圖之畫素結構進行畫素電極區導體化後的俯視圖。

第8B圖為第8A圖之畫素結構的剖面圖，其剖面位置與第7B圖相同。

第9A圖為第8A圖之畫素結構進行圖案化後的俯視圖。

第9B圖為第9A圖之畫素結構的剖面圖，其剖面位置與第8B圖相同。

第1A圖為根據照本發明一實施方式之畫素結 構100的俯視圖。第1B圖為第1A圖之畫素結構100的剖面圖，其剖面位置如第1A圖之線段I-I’所示。參照第1A圖以及第1B圖。畫素結構100包含基板102、絕緣層104、閘極110、源極112、汲極114以及金屬氧化物半導體層120，其中金屬氧化物半導體層120包含通道區122以及畫素電極區124，且金屬氧化物半導體層120更包含設置於畫素電極區124的畫素電極126。以下敘述將對畫素結構100的製造流程作進一步說明。

第2A圖為第1A圖之畫素結構100於其形成閘極110後的俯視圖，第2B~2D圖為第1A圖之畫素結構100於其進行多灰階光罩微影製程前的製造流程剖面圖，其剖面位置與第1B圖相同。

請先參照第2A圖以及第2B圖。如圖所示，製造者在此時可先形成閘極110於基板102上。具體而言，閘極110的形成方式為先沉積金屬層，接著再透過一次的微影蝕刻製程進行金屬層的圖案化，其中沉積金屬層的方式包含濺鍍(sputtering)。完成圖案化之閘極110於基板102所佔之區域如第2A圖所示。本實施方式中，閘極110的材料包含鈦、鉬、鋁或其組合。

接著請參照第2C圖，如圖所示，製造者在此時可依序形成絕緣層104、金屬氧化物半導體層120以及金屬電極層130於基板102以及閘極110上。上述絕緣層104的材料包含氮化矽(silicon nitride；SiNx)、二氧化矽(silicon dioxide；SiO₂)或其組合。絕緣層104的形成方 式包含電漿輔助化學氣相沉積(plasma enhanced chemical vapour deposition；PECVD)。上述金屬氧化物半導體層120的材料包括銦鎵鋅氧化物(Indium-Gallium-Zinc Oxide；IGZO)、銦錫氧化物(Indium-Tin Oxide；ITO)、銦鋅氧化物(Indium-Zinc Oxide；IZO)、鋅錫氧化物(Zinc-Tin Oxide；ZTO)、鎵鋅氧化物(Gallium-Zinc Oxide；GZO)或其組合，其中形成金屬氧化物半導體層120的方式包含濺鍍。上述金屬電極層130的材料包含鈦、鉬、鋁或其組合，其中形成金屬電極層130的方式包含濺鍍。

接著請參照第2D圖。如圖所示，製造者於絕緣層104、金屬氧化物半導體層120以及金屬電極層130形成後，可形成光阻層140於金屬電極層130上，以利進行後續的多灰階光罩微影製程。

請參照第3A圖。第3A圖為根據本發明一實施方式之多灰階光罩150的上視示意圖。如圖所示，多灰階光罩150具有多個透光率不同之區域。本實施方式中，多灰階光罩150為四灰階光罩。四灰階光罩具有四個透光率不同之區域A₀~A₃。為了方面說明，第3A圖中，區域A₀~A₃分別以不同型式之網底繪示。多灰階光罩150之區域A₀~A₃的透光率大小依序為區域A₀>區域A₁>區域A₂>區域A₃。於部分實施方式中，區域A₀之透光率大致接近100%。製造者可透過多灰階光罩150對光阻層140(請見第2D圖)進行圖案化，使其於圖案化後具有厚度不同的區域。

請同時參照第3B圖以及第3C圖。第3B圖為第2D圖之畫素結構100進行多灰階光罩微影製程後的俯視圖。第3C圖為第3B圖之畫素結構100的剖面圖，其剖面位置與第2B~2D圖相同。為了方便說明，第3B圖以及第3C圖標示有與第1A圖以及第1B圖位置相同的通道區122以及畫素電極區124。如圖所示，透過多灰階光罩150(請見第3A圖)對光阻層140(請見第2D圖)進行圖案化形成圖案化光阻層142，使得圖案化光阻層142具有三種不同厚度T₁~T₃的區域並覆蓋預計形成通道區122與畫素電極區124的位置。為了方便說明，第3B圖的圖案化光阻層142所具有之厚度不同的區域將標示為區域B₁~B₃，其中區域B₁~B₃之範圍分別對應至第3A圖的多灰階光罩150的區域A₁~A₃。圖案化光阻層142對應區域B₁~B₃分別具有厚度T₁~T₃，且厚度T₃>厚度T₂>厚度T₁。此外，圖案化光阻層142是以區域B₁以及區域B₂分別覆蓋預計形成畫素電極區124以及通道區122的位置。此外，由於多灰階光罩150的區域A₀(請見第3A圖)所對應之透光率大致接近100%，因此光阻層140(請見第2D圖)對應至多灰階光罩150之區域A₀的部分將於圖案化後被移除，並曝露出金屬電極層130。

請同時參照第4A圖以及第4B圖。第4A圖為第3B圖之畫素結構100進行圖案化後的俯視圖。第4B圖為第4A圖之畫素結構100的剖面圖，其剖面位置與第3C圖相同。為了方便說明，第4A圖以及第4B圖標示有與第1A圖以及第1B圖位置相同的通道區122與畫素電極區124。如圖所示，製 造者在此時可以圖案化光阻層142為罩幕，圖案化金屬電極層130以及金屬氧化物半導體層120，金屬氧化物半導體層120被圖案化為通道區122與畫素電極區124，其中通道區122位於閘極110上方，畫素電極區124與通道區122相連接。

請同時參照第5A圖以及第5B圖。第5A圖為第4A圖之畫素結構100進行圖案化光阻層142減薄後的俯視圖。第5B圖為第5A圖之畫素結構100的剖面圖，其剖面位置與第4B圖相同。為了方便說明，第5A圖以及第5B圖標示有與第1A圖以及第1B圖位置相同的通道區122與畫素電極區124。如圖所示，製造者在此時可以透過減薄圖案化光阻層142的厚度，以曝露畫素電極區124上的金屬電極層130並保留金屬氧化物半導體層120的另一部分為通道區122，以利後續的圖案化製程。減薄圖案化光阻層142的厚度之方法包含透過灰化(ashing)製程。

本實施方式中，畫素電極區124的位置為對應至圖案化光阻層142的區域B₁(請見第3B圖)。當減薄圖案化光阻層142的厚度時，區域B₁~B₃的厚度為一起被減薄。由於圖案化光阻層142的區域B₁之厚度T₁(請見第3C圖)小於區域B₂之厚度T₂(請見第3C圖)以及區域B₃之厚度T₃(請見第3C圖)，因此圖案化光阻層142的區域B₁會最先被移除，並同時曝露原本其覆蓋的金屬電極層130。此外，圖案化光阻層142之區域B₂~B₃仍為覆蓋於金屬電極層130上，其中區域B₃之厚度為厚度T₃減厚度T₁(T₃-T₁)，區域B₂之厚度為厚度T₂減厚度T₁(T₂-T₁)，且區域B₃之厚度大於區域B₂之厚 度。

請同時參照第6A圖以及第6B圖。第6A圖為第5A圖之畫素結構100進行移除部份金屬電極層130後的俯視圖。第6B圖為第6A圖之畫素結構100的剖面圖，其剖面位置與第5B圖相同。為了方便說明，第6A圖以及第6B圖標示有與第1A圖以及第1B圖位置相同的畫素電極區124。如圖所示，製造者在此時可以減薄後之圖案化光阻層142為罩幕，去除曝露出來的金屬電極層130，以曝露出畫素電極區124。此外，去除曝露出來的金屬電極層130之方法為選擇性之蝕刻製程。舉例而言，當金屬氧化物半導體層120之材料為銦鎵鋅氧化物時，為了要在保留銦鎵鋅氧化物的情況下將曝露出來的金屬電極層130移除，此選擇性之蝕刻製程可以採用以過氧化氫(hydrogen peroxide；H₂O₂)作為基底之蝕刻液進行溼蝕刻，或是採用氟系或氯系之氣體進行乾蝕刻。

請同時參照第7A圖以及第7B圖。第7A圖為第6A圖之畫素結構100進行圖案化光阻層142再次減薄後的俯視圖。第7B圖為第7A圖之畫素結構100的剖面圖，其剖面位置與第6B圖相同。為了方便說明，第7A圖以及第7B圖標示有與第1A圖以及第1B圖位置相同的通道區122。如圖所示，製造者在此時可以再次減薄圖案化光阻層142的厚度，使得至少部份位於通道區122上之金屬電極層130曝露出來。同樣地，本實施方式中，再次減薄圖案化光阻層142的厚度之方法包含透過灰化製程。本實施方式中，圖案化光阻層142對應區域B₂(請見第3B圖)之部分將會被移除，而圖案化光阻層 142對應區域B₃之部分仍覆蓋於金屬電極層130上，其中圖案化光阻層142之厚度為(T₃-T₂)。

請同時參照第8A圖以及第8B圖。第8A圖為第7A圖之畫素結構100進行畫素電極區124導體化後的俯視圖。第8B圖為第8A圖之畫素結構100的剖面圖，其剖面位置與第7B圖相同。為了方便說明，第8A圖以及第8B圖標示有與第1A圖以及第1B圖位置相同的通道區122、畫素電極區124與畫素電極126。如圖所示，製造者在此時可以對曝露出來的畫素電極區124進行導體化，以形成畫素電極126。本實施方式中，導體化之步驟包含電漿處理製程(如第8B圖之箭頭)。電漿處理製程用以將畫素電極126改質，使得其導電度提升。例如當畫素電極126之材料為銦鎵鋅氧化物時，電漿處理製程將使得銦鎵鋅氧化物中的氧空缺比例增加，藉此提升其導電度。於部分實施方式中，導體化之步驟包含氫電漿處理製程。

此外，由於通道區122上方覆蓋有金屬電極層130，因此當進化導體化步驟時，通道區122並不會得到與畫素電極126相同的改質效果，因此通道區122的氧空缺比例仍保持相同比例。也就是說，金屬氧化物半導體層120是以對應區域B₁(請見第3B圖)的部分被導體化為畫素電極126，而對應區域B₂(請見第3B圖)的部分仍保留為通道區122。除此之外，應瞭解到，雖然第7A~8B圖繪示先再次減薄圖案化光阻層142再導體化金屬氧化物半導體層120的畫素電極區124，但此並不限制本發明。在本發明部份實施 方式中，也可以先導體化金屬氧化物半導體層120的畫素電極區124，再再次減薄圖案化光阻層142，本發明所屬技術領域中具有通常知識者，應視實際需要，彈性選擇其實施方式。

請同時參照第9A圖以及第9B圖。第9A圖為第8A圖之畫素結構100進行圖案化後的俯視圖。第9B圖為第9A圖之畫素結構100的剖面圖，其剖面位置與第8B圖相同。為了方便說明，第9A圖以及第9B圖標示有與第1A圖以及第1B圖位置相同的畫素電極126以及通道區122。如圖所示，製造者在此時可以將金屬電極層130圖案化為至少一源極112，源極112位於通道區122上，且通道區122至少部分位於源極112與畫素電極126之間。本實施方式中，是以再次減薄後之圖案化光阻層142(即對應區域B₃之圖案化光阻層142)為罩幕，去除曝露出來的金屬電極層130，以至少形成源極112，其中曝露出來的金屬電極層130是對應於圖案化光阻層142的區域B₂(請見第3B圖)，亦即源極112是由位於通道區122與畫素電極126同側的金屬電極層130所形成。

另一方面，當曝露出來的金屬電極層130被去除的同時，金屬電極層130也圖案化為汲極114，汲極114位於通道區122上，且通道區122至少部分位於源極112與汲極114之間，亦即所形成之汲極114是由通道區122與畫素電極126之間的金屬電極層130所形成。接著，製造者可將圖案化光阻層142剝離，以完成如第1A圖以及第1B圖之 畫素結構100。

綜上所述，於畫素結構的製程中，所使用之光罩數量為兩個，其中一個為用以形成閘極的光罩，另一個則為用以形成畫素電極區、通道區、源極以及汲極的多灰階光罩。由於大部分的主動元件為透過同一個多灰階光罩製程形成，因此減少了畫素結構製程中所使用的光罩數量，進而有效降低製程成本。此外，透過逐次將圖案畫光阻層減薄以及逐次去除金屬電極層，畫素結構中的金屬氧化物半導體層可以透過金屬電極層作為罩幕，使得金屬氧化物半導體層的畫素電極區導體化為畫素電極並保留部分金屬氧化物半導體層為通道區。

雖然本發明已以多種實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧畫素結構

122‧‧‧通道區

124‧‧‧畫素電極區

130‧‧‧金屬電極層

142‧‧‧圖案化光阻層

T₁~T₃‧‧‧厚度

Claims (10)

1. 一種畫素結構的製作方法，包含下列步驟：形成一閘極於一基板上；依序形成一絕緣層、一金屬氧化物半導體層以及一金屬電極層於該基板以及該閘極上；以及應用一多灰階光罩微影製程，進行下列步驟：將該金屬氧化物半導體層圖案化為一通道區與一畫素電極區，該通道區位於該閘極上方，該畫素電極區與該通道區相連接；將該金屬氧化物半導體層的畫素電極區導體化為一畫素電極，並保留該金屬氧化物半導體層的另一部分為通道區；以及將該金屬電極層圖案化為至少一源極，該源極位於該通道區上，且該通道區至少部分位於該源極與該畫素電極之間。
2. 如請求項1所述之畫素結構的製作方法，其中將該金屬氧化物半導體層圖案化之步驟包含：形成一光阻層於該金屬電極層上；透過一多灰階光罩對該光阻層進行圖案化，以形成一圖案化光阻層，其中該圖案化光阻層具有複數個厚度不同的區域並覆蓋預計形成該通道區與該畫素電極區的位置；以及以該圖案化光阻層為罩幕，圖案化該金屬電極層與該金屬氧化物半導體層，使得該金屬氧化物半導體層成為該 通道區與該畫素電極區。
3. 如請求項2所述之畫素結構的製作方法，其中將該金屬氧化物半導體層的畫素電極區導體化為該畫素電極之步驟包含：減薄該圖案化光阻層的厚度，使得該畫素電極區上的金屬電極層曝露出來；以減薄後之該圖案化光阻層為罩幕，去除曝露出來的該金屬電極層，以曝露出該金屬氧化物半導體層的該畫素電極區；以及導體化曝露出來的該畫素電極區，以形成該畫素電極。
4. 如請求項3所述之畫素結構的製作方法，其中將該金屬氧化物半導體層的畫素電極區導體化為該畫素電極之步驟包含一電漿處理製程。
5. 如請求項3所述之畫素結構的製作方法，其中將該金屬氧化物半導體層的該畫素電極區導體化為該畫素電極之步驟包含一含氫電漿處理製程。
6. 如請求項3所述之畫素結構的製作方法，其中將該金屬電極層圖案化為該源極之步驟包含：再次減薄該圖案化光阻層的厚度，使得至少部份位於該通道區上之該金屬電極層曝露出來；以及以再次減薄後之該圖案化光阻層為罩幕，去除曝露出 來的該金屬電極層，以至少形成該源極。
7. 如請求項6所述之畫素結構的製作方法，其中進行再次減薄該圖案化光阻層的厚度之步驟係早於導體化曝露出來的該畫素電極區之步驟。
8. 如請求項3所述之畫素結構的製作方法，其中將該金屬電極層圖案化為該源極之步驟更將該金屬電極層圖案化為至少一汲極，該汲極位於該通道區上，且該通道區至少部分位於該源極與該汲極之間。
9. 如請求項2所述之畫素結構的製作方法，其中該多灰階光罩為一四灰階光罩，使得該圖案化光阻層所具有之厚度不同的該些區域數量為三個。
10. 如請求項1所述之畫素結構的製作方法，其中該金屬氧化物半導體層的材料包括銦鎵鋅氧化物(Indium-Gallium-Zinc Oxide；IGZO)、銦錫氧化物(Indium-Tin Oxide；ITO)、銦鋅氧化物(Indium-Zinc Oxide；IZO)、鋅錫氧化物(Zinc-Tin Oxide；ZTO)、鎵鋅氧化物(Gallium-Zinc Oxide；GZO)或其組合。