CN109390413A - 一种薄膜晶体管及其制作方法、阵列基板、显示装置 - Google Patents

一种薄膜晶体管及其制作方法、阵列基板、显示装置 Download PDF

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Abstract

本发明实施例提供一种薄膜晶体管及其制作方法、阵列基板、显示装置，涉及电子器件领域，能够降低源极和/或漏极中的第二金属层中的金属原子扩散至沟道区域的几率；该薄膜晶体管包括设置于基板上的有源层以及与有源层接触的源极和漏极；其中，源极和漏极包括层叠设置的第一金属层、第二金属层，且第一金属层相对于第二金属层靠近有源层；源极中的第二金属层与有源层在基板上的正投影的交叠区域的面积，小于源极中的第一金属层与有源层在基板上的正投影的交叠区域的面积；和/或，漏极中的第二金属层与有源层在基板上的正投影的交叠区域的面积，小于漏极中的第一金属层与有源层在基板上的正投影的交叠区域的面积。

Description

一种薄膜晶体管及其制作方法、阵列基板、显示装置
技术领域
本发明涉及电子器件领域，尤其涉及一种薄膜晶体管及其制作方法、阵列基板、显示装置。
背景技术
薄膜晶体管(Thin Film Transistor，TFT)作为一种常用电子器件，在电子领域具有广泛的应用。薄膜晶体管一般包括栅极、有源层、源极和漏极等，在一些薄膜晶体管中源极和漏极采用双层金属结构，然而，上层金属扩散至有源层中的沟道位置处，从而对薄膜晶体管的特性造成不良影响，使得薄膜晶体管的稳定性降低；例如降低了薄膜晶体管的开态电流等。
发明内容
本发明的实施例提供一种薄膜晶体管及其制作方法、阵列基板、显示装置，能够降低源极和/或漏极中的第二金属层中的金属原子扩散至沟道区域的几率。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明实施例提供一种薄膜晶体管，包括设置于基板上的有源层以及与所述有源层接触的源极和漏极；其中，所述源极和所述漏极包括层叠设置的第一金属层、第二金属层，且所述第一金属层相对于所述第二金属层靠近所述有源层；所述源极中的第二金属层与所述有源层在所述基板上的正投影的交叠区域的面积，小于所述源极中的第一金属层与所述有源层在所述基板上的正投影的交叠区域的面积；和/或，所述漏极中的第二金属层与所述有源层在所述基板上的正投影的交叠区域的面积，小于所述漏极中的第一金属层与所述有源层在所述基板上的正投影的交叠区域的面积。
在一些实施例中，所述源极中的第二金属层在靠近所述沟道区域一侧的边缘，与所述漏极中的第二金属层在靠近所述沟道区域一侧的边缘之间的距离，至少在部分区域大于所述沟道区域的长度。
在一些实施例中，所述源极中的第二金属层在靠近所述沟道区域一侧的边缘在任意位置处，到所述沟道区域的距离均大于零。
在一些实施例中，所述漏极中的第二金属层在靠近所述沟道区域一侧的边缘在任意位置处，到所述沟道区域的距离均大于零。
在一些实施例中，所述源极中的第二金属层在靠近所述沟道区域一侧的边缘在任意位置处到所述沟道区域的距离均为第一距离。
在一些实施例中，所述漏极中的第二金属层在靠近所述沟道区域一侧的边缘在任意位置处，到所述沟道区域的距离均为第二距离。
在一些实施例中，所述第一距离与所述第二距离相等。
在一些实施例中，所述源极中的第二金属层在靠近所述沟道区域一侧的边缘在任意位置处，到所述沟道区域的距离为2μm～7μm。
在一些实施例中，所述漏极中的第二金属层在靠近所述沟道区域一侧的边缘在任意位置处，到所述沟道区域的距离为2μm～7μm。
在一些实施例中，所述薄膜晶体管包括依次设置于所述基板上的栅极、栅极绝缘层、所述有源层、源漏图案层；所述源漏图案层包括所述源极和所述漏极。
在一些实施例中，所述第二金属层的材质包括铜。
本发明实施例还提供一种阵列基板，包括前述的薄膜晶体管。
本发明实施例还提供一种显示装置，包括前述的阵列基板。
本发明实施例还提供一种薄膜晶体管的制作方法，所述制作方法包括：在基板上形成有源层；在基板上形成包括层叠设置的第一金属层和第二金属层、且与所述有源层接触的源极和漏极；其中，所述第一金属层相对于所述第二金属层靠近所述有源层；所述源极中的第二金属层与所述有源层在所述基板上的正投影的交叠区域的面积，小于所述源极中的第一金属层与所述有源层在所述基板上的正投影的交叠区域的面积；和/或，所述漏极中的第二金属层与所述有源层在所述基板上的正投影的交叠区域的面积，小于所述漏极中的第一金属层与所述有源层在所述基板上的正投影的交叠区域的面积。
在一些实施例中，所述在基板上形成有源层之前，所述制作方法还包括：在基板上依次形成栅极、栅极绝缘层；所述在基板上形成包括层叠设置的第一金属层和第二金属层、且与所述有源层接触的源极和漏极包括：在形成有所述有源层的基板上形成依次形成第一金属薄膜和第二金属薄膜，并通过一次构图工艺形成初始源极和初始漏极；在形成有所述初始源极和所述初始漏极的基板上形成阻蚀层，通过研磨工艺对所述阻蚀层进行研磨，以暴露出位于所述初始源极、所述初始漏极与所述有源层接触的区域中的第二金属薄膜，并采用刻蚀工艺对该暴露区域的第二金属薄膜进行刻蚀，以形成包括层叠设置的第一金属层、第二金属层的所述源极和所述漏极。
在一些实施例中，所述研磨工艺包括化学研磨工艺、机械研磨工艺中的至少一种。
在一些实施例中，所述采用刻蚀工艺对该暴露区域的第二金属薄膜进行刻蚀，以形成包括层叠设置的第一金属层、第二金属层的所述源极和所述漏极包括：通过控制刻蚀程度，使得形成的所述源极和所述漏极中的第二金属层在靠近沟道区域一侧的边缘到沟道区域的距离为2μm～7μm。
在一些实施例中，所述在基板上形成包括层叠设置的第一金属层和第二金属层、且与所述有源层接触的源极和漏极包括：在基板上形成第一金属薄膜，并通过构图工艺形成所述源极和所述漏极中的第一金属层；在基板上形成第二金属薄膜，并通过构图工艺形成所述源极和所述漏极中的第二金属层。
本发明实施例提供一种薄膜晶体管及其制作方法、阵列基板、显示装置，该薄膜晶体管包括设置于基板上的有源层以及与有源层接触的源极和漏极；其中，源极和漏极包括层叠设置的第一金属层、第二金属层，且第一金属层相对于第二金属层靠近有源层；源极中的第二金属层与有源层在基板上的正投影的交叠区域的面积，小于源极中的第一金属层与有源层在基板上的正投影的交叠区域的面积；和/或，漏极中的第二金属层与有源层在基板上的正投影的交叠区域的面积，小于漏极中的第一金属层与有源层在基板上的正投影的交叠区域的面积。
综上所述，本发明中，通过减小源极在与有源层交叠的区域中，第二金属层与第一金属层的接触面积，和/或，通过减小漏极在与有源层交叠的区域中，第二金属层与第一金属层的接触面积，来实现源极和/或漏极中的第二金属层中的金属原子扩散至沟道区域的几率，进而降低了对薄膜晶体管的特性造成的不良影响。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中提供的一种薄膜晶体管的结构示意图；
图2a为本发明实施例提供的一种薄膜晶体管的结构示意图；
图2b为本发明实施例提供的一种薄膜晶体管的结构示意图；
图3a为图2a中的薄膜晶体管的平面结构示意图；
图3b为图3a中的薄膜晶体管的漏极的层间结构示意图；
图4为图2b中的薄膜晶体管的漏极的层间结构示意图；
图5为本发明实施例提供的另一种薄膜晶体管的结构示意图；
图6为本发明实施例提供的另一种薄膜晶体管的结构示意图；
图7为本发明实施例提供的另一种薄膜晶体管的结构示意图；
图8为本发明实施例提供的一种薄膜晶体管的制作方法流程图；
图9为本发明实施例提供的一种薄膜晶体管的制作过程的相关结构示意图；
图10为本发明实施例提供的一种阵列基板的结构示意图。
附图标记：
01-基板；10-第一金属层；20-第二金属层；10’-第一金属薄膜；20’-第二金属薄膜；30-阻蚀层；100-沟道区域；GT-栅极；ACT-有源层；GI-；S-源极；D-漏极；S’-初始源极；D’-初始漏极；PLN-平坦层；PE-像素电极；TFT-薄膜晶体管；C-去除区域。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本发明实施例中使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
首先，本发明实施例提供一种相关的薄膜晶体管，如图1所示，以在阵列基板中与像素电极PE连接的薄膜晶体管TFT为例，该薄膜晶体管TFT包括依次设置于衬底基板上的栅极GT、栅极绝缘层GI、有源层ACT、源漏图案层(包括源极S和漏极D)；其中，源极S和漏极D均由双层金属结构构成。
对于源极S和漏极D而言，上层金属结构一般采用导电率较低的金属材料，下层金属结构一般采用粘结效果较好的金属材料，且下层金属结构的厚度要远远小于上层金属结构的厚度，从而导致上层金属结构中的金属原子容易透过下层金属结构纵向扩散到有源层ACT中，进而横向扩散至有源层ACT中的沟道区域100，对薄膜晶体管TFT的特性造成不良影响。
其中，需要说明的是，上述“沟道区域100”是指，薄膜晶体管TFT在工作状态时，有源层ACT中形成沟道的区域；也即，如图1所示，有源层ACT中对应源极S和漏极D之间的区域。
基于此，本发明实施例提供一种薄膜晶体管，在一些实施例中该薄膜晶体管可以应用于阵列基板中，但本发明并不限制于此。
如图2a所示，该薄膜晶体管TFT包括设置于基板01上的有源层ACT以及与有源层ACT接触的源极S和漏极D；此处，对于本领域的技术人员而言，应当理解到，为了保证源极S和漏极D能够有效的从沟道引出电流，源极S和漏极D与有源层ACT之间均会设计交叠区域△L(也可以称为重叠区域，也即源极S和漏极D与有源层ACT接触区域)。
在此基础上，如图2a所示，该薄膜晶体管TFT中的源极S和漏极D包括层叠设置的第一金属层10、第二金属层20，且第一金属层10相对于第二金属层20靠近有源层ACT；当然，可以理解的是，源极S中的第一金属层10与漏极D中的第一金属层10一般位于同一金属层中，源极S中的第二金属层20与漏极D中的第二金属层20一般位于同一金属层中。
上述第一金属层10可以铜、铝、银等金属材料，其厚度一般可以达到及以上；第二金属层20可以采用钼、钛等金属材料，其厚度一般仅为左右；有源层ACT可以采用金属氧化物，例如IGZO(铟镓锌氧化物)等；本发明对此均不做具体限定，实际中可以根据需要进行选择即可。
另外，此处应当理解到，上述“源极S和漏极D包括层叠设置的第一金属层10、第二金属层20”是指，源极S和漏极D至少包括层叠设置的第一金属层10、第二金属层20，在一些实施例中，如图2a所示，源极S和漏极D仅由第一金属层10、第二金属层20构成；在一些实施例中，源极S和漏极D可以包括三个金属层，本发明对比不做具体限定；当然，对于源极S和漏极D包括两个金属层以上的情况下，上述层叠设置的第一金属层10、第二金属层20可以是相邻设置的两个金属层，也可以是不相邻设置的两个金属层，也即第一金属层10、第二金属层20之间也可以设置有其他金属层；本发明对此均不做限定。
另外，还需要说明的是，在一些实施例中，如图2a所示，源极S和漏极D可以位于有源层ACT背离基板01的一侧；在另一实施例中，如图2b所示，源极S和漏极D也可以位于有源层ACT靠近基板01的一侧。在此情况下，对于上述“第一金属层10相对于第二金属层20靠近有源层ACT”而言，可能是，如图2a所示的，第一金属层10在下，第二金属层20在上(也即第一金属层10相对于第二金属层20靠近基板01)；也可能是，如图2b所示的，第一金属层10在上，第二金属层20在下(也即第二金属层20相对于第一金属层10靠近基板01)，本发明对此均不作限定，实际中根据需要选择设置即可。
在此基础上，为了降低源极S、漏极D中第二金属层20中的金属原子扩散至薄膜晶体管的沟道区域100，在一些实施例中，参考图2a或图2b所示的薄膜晶体管，可以设置漏极D中的第二金属层20与有源层ACT在基板01上的正投影的交叠区域的面积，小于漏极D中的第一金属层10与有源层ACT在基板01上的正投影的交叠区域的面积；也就是说，在漏极D与有源层ACT交叠的区域中，第二金属层20的面积要小于第一金属层10的面积。
具体的，针对图2a中示出的，第二金属层20位于第一金属层10背离基板01一侧的薄膜晶体管TFT而言，此时，如图3a(图2a中的TFT的平面示意图)以及图3b(图3a中漏极D的相对层间结构示意图)所示，在漏极D与有源层ACT交叠的区域中，第二金属层20至少具有部分去除区域C(也即第二金属层20在该区域中金属材料被去除)，以在该去除区域C裸露出部分第一金属层10；或者说，在漏极D与有源层ACT交叠的区域中，第二金属层20未完全覆盖第一金属层10。
针对图2b中示出的，第二金属层20位于第一金属层10靠近基板01一侧的薄膜晶体管TFT而言，此时，如图3b(图2b中的TFT的平面示意图)以及图4(图3b中漏极D的相对层间示意图)所示，在漏极D与有源层ACT交叠的区域中，第二金属层20至少具有部分去除区域C(也即第二金属层20在该区域中金属材料被去除)，以使得第一金属层10填充于该去除区域C内。
需要说明的是，本发明中，对于上述在漏极D与有源层ACT交叠的区域中，位于第二金属层20中的去除区域C的大小，形状均不做具体限定，图3a、图4中仅是示意的以4个圆形以去除区域C为例，进行示意说明；该去除区域C也可以为矩形、椭圆形等，可以是1个，也可以多个。
综上所述，对于漏极D而言，由于在漏极D与有源层ACT交叠的区域中，第二金属层20的面积要小于第一金属层10的面积，从而也就降低了第二金属层20与第一金属层10的接触面积，进而降低了第二金属层20中的金属原子扩散至薄膜晶体管的沟道区域的几率。
在一些实施例中，对于源极S而言，也可以设置源极S的第二金属层20与有源层ACT在基板01上的正投影的交叠区域的面积，小于源极S中的第一金属层10与有源层ACT在基板01上的正投影的交叠区域的面积；具体可以参考，前述对漏极D中的相关描述，对于源极S的结构，示意的可以参考，图2a、2b、3a、3b关于漏极D结构，此处不再附图赘述。
综上所述，应该理解到，在一些实施例中，如图2a或图2b所示的薄膜晶体管中，在漏极D与有源层ACT交叠的区域中，第二金属层20的面积要小于第一金属层10的面积；而在源极S与有源层ACT交叠的区域中，第二金属层20的面积与第一金属层10的面积相同。
在一些实施例中，在漏极D与有源层ACT交叠的区域中，第二金属层20的面积与第一金属层10的面积相同；而在源极S与有源层ACT交叠的区域中，第二金属层20的面积要小于第一金属层10的面积。
在一些实施例中，如图5所示，在漏极D与有源层ACT交叠的区域中，第二金属层20的面积要小于第一金属层10的面积；同时，在源极S与有源层ACT交叠的区域中，第二金属层20的面积要小于第一金属层10的面积；当然，实际中，该设置方式能够更大程度的降低漏极D和源极S中第二金属层20的金属原子向沟道区域100，扩散的几率，可以作为一种可选的实施方式。
另外，需要说明的是，本发明中，对于薄膜晶体管类型不做具体限定，可以是，如图2a所示的底栅型薄膜晶体管，包括依次设置于基板上的栅极GT、栅极绝缘层GI、有源层ACT、源漏图案层(包括源极S和漏极D)；也可以是如图2b所示的顶栅型薄膜晶体管，包括依次设置于基板上的源漏图案层(包括源极S和漏极D)、有源层ACT、栅极绝缘层GI、栅极GT；当然也可以是其他类型的顶栅或底栅型薄膜晶体管。另外，可以是如图2a或图2b中示出的，源极和漏极对称的薄膜晶体管，也可以是U型的非对称薄膜薄膜晶体管；本发明对此均不做限定；以下实施例均是以图2a中示出的，源极和漏极对称的底栅型薄膜晶体管为例，对本发明作进一步的说明。
在此基础上，由于距离越近，两者的之间的扩散越容易发生，因此，为了进一步的降低源极和/或漏极中的第二金属层20的金属原子扩散至沟道区域的几率，本发明可选的，如图6所示，在漏极D与有源层ACT交叠的区域中，第二金属层20中的去除区域C位于漏极D在靠近沟道区域100一侧的边缘；和/或，在源极S与有源层ACT交叠的区域中，第二金属层20中的去除区域C位于漏极D在靠近沟道区域100一侧的边缘；也即通过在源极S和/或漏极D的第二金属层20在靠近沟道区域100一侧的边缘形成去除区域C，能够增加第二金属层20在靠近沟道区域100一侧的边缘到沟道区域100的距离，从而进一步的降低了第二金属层20中的金属原子扩散至沟道区域的几率。
也即，在该设置情况下，如图6所示，源极S中的第二金属层20在靠近沟道区域100一侧的边缘，与漏极D中的第二金属层20在靠近沟道区域100一侧的边缘之间的距离L’，至少在部分区域大于沟道区域100的长度L。
需要说明的是，本发明的“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
当然，为了进一步的降低第二金属层20中的金属原子扩散至沟道区域的几率，本发明可选的，如图7所示，可以设置薄膜晶体管TFT中，源极S中的第二金属层20在靠近沟道区域100一侧的边缘在任意位置处，到沟道区域100的距离均大于零；漏极D中的第二金属层20在靠近沟道区域100一侧的边缘在任意位置处，到沟道区域100的距离均大于零。
也即，在此情况下，参考图7，在源极S与有源层ACT交叠的区域中，第二金属层20在靠近沟道区域100一侧的整个边缘均设置有去除区域C，并且在漏极D与有源层ACT交叠的区域中，第二金属层20在靠近沟道区域100一侧的整个边缘均设置有去除区域C；从而保证了源极S、漏极D中的第二金属层20在靠近沟道区域100一侧的整个边缘均距离沟道区域100具有一定的距离，进一步的降低了第二金属层20中的金属原子扩散至沟道区域的几率。
可以理解的是，本发明中源极S的边缘到沟道区域100的距离是指源极S的边缘到沟道区域100靠近该源极S一侧边缘的距离；同理，如漏极D的边缘到沟道区域100的距离；另外，本发明中涉及两者之间的距离的情况下，必然是指两者在正对位置的垂直距离。
在此基础上，本发明可选的，在一些实施例中，参考图7所示，源极S中的第二金属层20在靠近沟道区域100一侧的边缘在任意位置处，到沟道区域100的距离均相等，为第一距离P1。在此情况下，源极S中的第二金属层20在靠近沟道区域100一侧的边缘，与沟道区域100在该侧的边缘平行。
在一些实施例中，参考图7所示，漏极D中的第二金属层20在靠近沟道区域100一侧的边缘在任意位置处，到沟道区域100的距离均相等，为第二距离P2；在此情况下，漏极D中的第二金属层20在靠近沟道区域100一侧的边缘，与沟道区域100在该侧的边缘平行。
上述第一距离P1和第二距离P2可以相等，也可以不相等；当然，实际中，可选的，可以设置上述第一距离P1和第二距离P2相等。
在此基础上，申请人通过多次的实践证明，当第二金属层20在靠近沟道区域100一侧的边缘，到沟道区域100的距离，大于或等于2μm时，能够有效的降低第二金属层中的金属原子扩散至沟道区域中，因此，实际中可选的，可以设置源极S中的第二金属层20在靠近沟道区域100一侧的边缘在任意位置处，到沟道区域100的距离，均大于或等于2μm；漏极D中的第二金属层20在靠近沟道区域100一侧的边缘在任意位置处，到沟道区域100的距离，均大于或等于2μm。
例如，在一些实施例，可以设置源极S中的第二金属层20在靠近沟道区域100一侧的边缘在任意位置处，到沟道区域100的距离为3μm。漏极D中的第二金属层20在靠近沟道区域100一侧的边缘在任意位置处，到沟道区域100的距离为3μm。
另外，考虑到，如果源极S、漏极D中的第二金属层20在靠近沟道区域100一侧的边缘在任意位置处，到沟道区域100的距离过大，也源极S、漏极D中第二金属层20中的去除区域C过大，可能对薄膜晶体管造成导致其他的不良影响，例如源极S、漏极D的整体电阻上升，导致薄膜晶体管的电学性能下降，因此实际中，可选的，源极S、漏极D中的第二金属层20在靠近沟道区域100一侧的边缘在任意位置处，到沟道区域100的距离小于或等于7μm。
例如，在一些实施例中，源极S、漏极D中的第二金属层20在靠近沟道区域100一侧的边缘在任意位置处，到沟道区域100的距离可以为6μm。
综上所述，实际中，一般可选的，源极S、漏极D中的第二金属层20在靠近沟道区域100一侧的边缘在任意位置处，到沟道区域100的距离在2μm～7μm；例如，可以是3μm～6μm；具体的，可以是4μm、5μm。
本发明实施例提供一种阵列基板，包括前述的任意一种薄膜晶体管，具有与前述实施例提供的薄膜晶体管相同的结构和有益效果。由于前述实施例已经对薄膜晶体管的结构和有益效果进行了详细的描述，此处不再赘述。
本发明实施例提供一种显示装置，其包括前述的阵列基板，同样包括前述的任意一种薄膜晶体管，具有与前述实施例提供的薄膜晶体管相同的结构和有益效果。由于前述实施例已经对薄膜晶体管的结构和有益效果进行了详细的描述，此处不再赘述。
需要说明的是，在本发明实施例中，显示装置具体至少可以包括液晶显示面板和有机发光二极管显示面板，例如该显示面板可以应用至液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件中。
本发明实施例还提供一种薄膜晶体管的制作方法，该制作方法包括：
当然，以下步骤(S101、S102)的序号并不必然代表任何先后关系，根据实际的薄膜晶体管的类型，可能是先进行步骤S101，再进行步骤S102；也可能是先进行步骤S102，再进行步骤S101。
步骤S101、在基板01上形成有源层ACT。
示意的，可以采用IGZO材料，通过构图工艺在基板01上形成有源层ACT。
需要说明的是，第一，在本发明中，构图工艺，可指包括光刻工艺，或，包括光刻工艺以及刻蚀步骤，同时还可以包括打印、喷墨等其他用于形成预定图形的工艺；光刻工艺，是指包括成膜、曝光、显影等工艺过程的利用光刻胶、掩膜版、曝光机等形成图形的工艺。可根据本发明中所形成的结构选择相应的构图工艺。
第二，上述的基板01并不必然是单纯的玻璃基板或者PI(聚酰亚胺)基板，其上可能还制作有其他的膜层，或者器件，本发明对此不做具体限定。
步骤S102、参考图2a或图2b，在基板01上形成包括层叠设置的第一金属层10和第二金属层20、且与有源层ACT接触的源极S和漏极D。
其中，第二金属层20相对第一金属层10靠近所述有源层ACT；源极S中的第二金属层20与有源层ACT在基板01上的正投影的交叠区域的面积，小于源极S中的第一金属层10与有源层ACT在基板01上的正投影的交叠区域的面积；和/或，漏极D中的第二金属层20与有源层ACT在基板01上的正投影的交叠区域的面积，小于漏极D中的第一金属层10与有源层ACT在基板01上的正投影的交叠区域的面积。
具体的，针对图2a中示出的薄膜晶体管，一般需要在基板01上形成有源层ACT的步骤S101之前，如图8所示，该薄膜晶体管的制作方法还包括：
步骤S100、在基板01上依次形成栅极GT、栅极绝缘层GI。当然，在此情况下，上述在基板01上形成有源层ACT的步骤S101为：在形成有栅极绝缘层GI的基板01上形成有源层ACT。
在此基础上，上述步骤S102中，在基板01上形成包括层叠设置的第一金属层10和第二金属层20、且与有源层ACT接触的源极S和漏极D可以包括：(参考图8所示)
步骤S1021、参考图9中(a)所示，在形成有有源层ACT的基板01上形成依次形成第一金属薄膜10’和第二金属薄膜20’，并通过一次构图工艺形成初始源极S’和初始漏极D’。
步骤S1022、参考图9中(b)所示，在形成有初始源极S’和初始漏极D’的基板01上形成阻蚀层30(一般可以采用SiO2、光刻胶等材质)；参考图9中(c)所示，通过研磨工艺对阻蚀层30进行研磨，以暴露出位于初始源极S’、初始漏极D’与有源层ACT接触的区域中的第二金属薄膜20’，并采用刻蚀工艺对该暴露区域的第二金属薄膜进行刻蚀，以形成包括层叠设置的第一金属层10、第二金属层20的源极S和漏极D(参考图9中(d)所示)；而其余区域的第二金属薄膜20’由于段差交底，其上表面仍被阻蚀层30保护，不会被刻蚀。
当然，在形成如图9中(d)所示的包括层叠设置的第一金属层10、第二金属层20的源极S和漏极D后，一般还需要采用剥离工艺，如图9中(e)所示，将剩余的阻蚀层30进行剥离，以便进行后续的制作工艺；示意的，以形成包括上述薄膜晶体管TFT的阵列基板为例，如图10所示，可以在制作完成的薄膜晶体管TFT，可以依次形成平坦层PLN、与漏极D通过平坦层PLN上的过孔连接的像素电极PE等等。
另外，需要说明的是，上述步骤S1022中，参考图9中(c)所示，通过研磨工艺对阻蚀层30进行研磨，以暴露出位于初始源极S’、初始漏极D’与有源层ACT接触的区域中的第二金属薄膜20’，可以是采用化学研磨工艺，也可以是采用机械研磨工艺，还可以化学研磨工艺与机械研磨工艺相结合(也即，化学/机械研磨工艺)的方式。
具体的，化学研磨工艺可以为：采用刻蚀气体，例如CF4、SF6、O2等气体，对阻蚀层30进行刻蚀，以暴露出位于初始源极S’、初始漏极D’与有源层ACT接触的区域中的第二金属薄膜20’。
化学/机械研磨工艺可以为：采用研磨液，包括研磨颗粒和水和添加剂的混合物，对阻蚀层30进行研磨，以暴露出位于初始源极S’、初始漏极D’与有源层ACT接触的区域中的第二金属薄膜20’。其中，上述研磨液中的研磨颗粒可以包括二氧化硅颗粒、三氧化二铝颗粒等，添加剂用于调节研磨液的粘度。
此外，上述步骤S1022中，参考图9中(d)所示，采用刻蚀工艺对该暴露区域的第二金属薄膜进行刻蚀，以形成包括层叠设置的第一金属层10、第二金属层20的源极S和漏极D，一般多采用湿法刻蚀对该暴露区域的第二金属薄膜进行刻蚀，以形成包括层叠设置的第一金属层、第二金属层的源极和漏极。
当然，此处应当理解到，上述湿法刻蚀工艺中，采用的刻蚀液需要保证仅与第二金属薄膜的金属反应，而不会对第一金属薄膜造成损坏；以第一金属薄膜为钛材料制成，第二金属薄膜为铜材料制成，刻蚀液可以采用主要H2O2的刻蚀液。
此处需要说明的是，一般的刻蚀工艺中，通过在H2O2溶液中添加一定的氟化物，以增强H2O2对金属薄膜的刻蚀性能；而在本发明中，为了避免刻蚀液在对第二金属薄膜进行刻蚀时，对第一金属薄膜造成损坏，可选的，在主要采用H2O2的刻蚀液中，不添加氟化物。
另外，在实际的制作中，可以通过控制刻蚀程度，使得形成的源极和漏极中的第二金属层在靠近沟道区域一侧的边缘到沟道区域的距离为2μm～7μm。
需要说明的是，上述包括采用研磨工艺以暴露出位于初始源极S’、初始漏极D’与有源层ACT接触的区域中的第二金属薄膜20’，并通过刻蚀工艺对该位置的第二金属薄膜20’进行刻蚀的制作方法而言，其主要是由于该结构中，栅极GT、有源层ACT位于的源极S和漏极D下方，从而使得源极S和漏极D中在与有源层ACT接触的区域的上表面，要突出于其他位置的上表面，这样一来，在研磨阻蚀层30时，会最先暴露出源极S和漏极D与有源层ACT接触的区域的上表面，从而能够进行后续的刻蚀工艺，以完成本发明中薄膜晶体管的源极S和漏极D的制作。
当然，对于其他类型的薄膜晶体管的源极S和漏极D而言，在满足上述要求的情况下，同样可以采用上述制作方法进行制作；另外，本发明中，还提供一种制作方法，能够满足任意类型的薄膜晶体管的源极S和漏极D的制作，具体如下：
上述步骤S102中，在基板01上形成包括层叠设置的第一金属层10和第二金属层20、且与有源层ACT接触的源极S和漏极D可以包括：
在基板上形成第一金属薄膜，并通过构图工艺形成源极和漏极中的第一金属层；在基板上形成第二金属薄膜，并通过构图工艺形成源极和漏极中的第二金属层。
也就是说，将源极S和漏极D中的第一金属层10和第二金属层20采用两次不同的构图工艺形成，由于构图工艺中，可以根据实际的需要，选择不同的掩膜版，来形成需要的图案膜层，从而也就能够适用于任意结构的源极S和漏极D。
当然，对于该制作方法中其他的相关内容，可以对应的参考前述薄膜晶体管实施例中的相应部分的文字描述，此处不再赘述；对于前述薄膜晶体管实施例中的其他设置结构，可以参考上述制作方法、或者调整相应的制作步骤进行制备，此处不再一一赘述。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种薄膜晶体管，其特征在于，包括设置于基板上的有源层以及与所述有源层接触的源极和漏极；其中，所述源极和所述漏极包括层叠设置的第一金属层、第二金属层，且所述第一金属层相对于所述第二金属层靠近所述有源层；
所述源极中的第二金属层与所述有源层在所述基板上的正投影的交叠区域的面积，小于所述源极中的第一金属层与所述有源层在所述基板上的正投影的交叠区域的面积；
和/或，所述漏极中的第二金属层与所述有源层在所述基板上的正投影的交叠区域的面积，小于所述漏极中的第一金属层与所述有源层在所述基板上的正投影的交叠区域的面积。
2.根据权利要求1所述的薄膜晶体管，其特征在于，
所述源极中的第二金属层在靠近所述沟道区域一侧的边缘，与所述漏极中的第二金属层在靠近所述沟道区域一侧的边缘之间的距离，至少在部分区域大于所述沟道区域的长度。
3.根据权利要求2所述的薄膜晶体管，其特征在于，所述源极中的第二金属层在靠近所述沟道区域一侧的边缘在任意位置处，到所述沟道区域的距离均大于零；
所述漏极中的第二金属层在靠近所述沟道区域一侧的边缘在任意位置处，到所述沟道区域的距离均大于零。
4.根据权利要求3所述的薄膜晶体管，其特征在于，
所述源极中的第二金属层在靠近所述沟道区域一侧的边缘在任意位置处到所述沟道区域的距离均为第一距离；
所述漏极中的第二金属层在靠近所述沟道区域一侧的边缘在任意位置处，到所述沟道区域的距离均为第二距离。
5.根据权利要求4所述的薄膜晶体管，其特征在于，
所述第一距离与所述第二距离相等。
6.根据权利要求3-5任一项所述的薄膜晶体管，其特征在于，
所述源极中的第二金属层在靠近所述沟道区域一侧的边缘在任意位置处，到所述沟道区域的距离为2μm～7μm；
所述漏极中的第二金属层在靠近所述沟道区域一侧的边缘在任意位置处，到所述沟道区域的距离为2μm～7μm。
7.根据权利要求1所述的薄膜晶体管，其特征在于，
所述薄膜晶体管包括依次设置于所述基板上的栅极、栅极绝缘层、所述有源层、源漏图案层；所述源漏图案层包括所述源极和所述漏极。
8.根据权利要求1所述的薄膜晶体管，其特征在于，所述第二金属层的材质包括铜。
9.一种阵列基板，其特征在于，包括权利要求1-8任一项所述的薄膜晶体管。
10.一种显示装置，其特征在于，包括权利要求9所述的阵列基板。
11.一种薄膜晶体管的制作方法，其特征在于，所述制作方法包括：
在基板上形成有源层；
在基板上形成包括层叠设置的第一金属层和第二金属层、且与所述有源层接触的源极和漏极；其中，所述第一金属层相对于所述第二金属层靠近所述有源层；所述源极中的第二金属层与所述有源层在所述基板上的正投影的交叠区域的面积，小于所述源极中的第一金属层与所述有源层在所述基板上的正投影的交叠区域的面积；和/或，所述漏极中的第二金属层与所述有源层在所述基板上的正投影的交叠区域的面积，小于所述漏极中的第一金属层与所述有源层在所述基板上的正投影的交叠区域的面积。
12.根据权利要求11所述的薄膜晶体管的制作方法，其特征在于，所述在基板上形成有源层之前，所述制作方法还包括：在基板上依次形成栅极、栅极绝缘层；
所述在基板上形成包括层叠设置的第一金属层和第二金属层、且与所述有源层接触的源极和漏极包括：
在形成有所述有源层的基板上形成依次形成第一金属薄膜和第二金属薄膜，并通过一次构图工艺形成初始源极和初始漏极；
在形成有所述初始源极和所述初始漏极的基板上形成阻蚀层，通过研磨工艺对所述阻蚀层进行研磨，以暴露出位于所述初始源极、所述初始漏极与所述有源层接触的区域中的第二金属薄膜，并采用刻蚀工艺对该暴露区域的第二金属薄膜进行刻蚀，以形成包括层叠设置的第一金属层、第二金属层的所述源极和所述漏极。
13.根据权利要求12所述的薄膜晶体管的制作方法，其特征在于，
所述研磨工艺包括化学研磨工艺、机械研磨工艺中的至少一种。
14.根据权利要求12所述的薄膜晶体管的制作方法，其特征在于，
所述采用刻蚀工艺对该暴露区域的第二金属薄膜进行刻蚀，以形成包括层叠设置的第一金属层、第二金属层的所述源极和所述漏极包括：
通过控制刻蚀程度，使得形成的所述源极和所述漏极中的第二金属层在靠近沟道区域一侧的边缘到沟道区域的距离为2μm～7μm。
15.根据权利要求11所述的薄膜晶体管的制作方法，其特征在于，
所述在基板上形成包括层叠设置的第一金属层和第二金属层、且与所述有源层接触的源极和漏极包括：
在基板上形成第一金属薄膜，并通过构图工艺形成所述源极和所述漏极中的第一金属层；
在基板上形成第二金属薄膜，并通过构图工艺形成所述源极和所述漏极中的第二金属层。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115377204B (zh) * 2022-10-25 2023-04-18 Tcl华星光电技术有限公司 显示面板及其制作方法、显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090294781A1 (en) * 2008-06-02 2009-12-03 Seok-Won Kim Array substrate for liquid crystal display device and method of fabricating the same
CN101894760A (zh) * 2010-06-10 2010-11-24 友达光电股份有限公司 薄膜晶体管及其制造方法
CN102763203A (zh) * 2010-02-26 2012-10-31 株式会社半导体能源研究所 制造半导体装置的方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100456373B1 (ko) 2001-12-31 2004-11-09 엘지.필립스 엘시디 주식회사 구리 또는 구리/티타늄 식각액
CN101090123A (zh) 2006-06-16 2007-12-19 台湾薄膜电晶体液晶显示器产业协会 具铜导线结构的薄膜晶体管及其制造方法
WO2009020168A1 (en) * 2007-08-07 2009-02-12 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device having the display device, and method for manufacturing thereof
CN101764065B (zh) * 2010-01-20 2011-12-14 中国科学院宁波材料技术与工程研究所 一种p型氧化亚锡沟道薄膜晶体管的制备方法
US8786018B2 (en) * 2012-09-11 2014-07-22 International Business Machines Corporation Self-aligned carbon nanostructure field effect transistors using selective dielectric deposition
CN203312302U (zh) * 2013-07-01 2013-11-27 北京京东方光电科技有限公司 薄膜晶体管、阵列基板及显示器
CN104779272B (zh) * 2015-04-10 2016-04-06 京东方科技集团股份有限公司 薄膜晶体管和阵列基板及其制作方法、显示装置
TWI609496B (zh) * 2016-09-07 2017-12-21 友達光電股份有限公司 薄膜電晶體及其製作方法
CN109390413B (zh) * 2018-10-29 2021-04-30 合肥鑫晟光电科技有限公司 一种薄膜晶体管及其制作方法、阵列基板、显示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090294781A1 (en) * 2008-06-02 2009-12-03 Seok-Won Kim Array substrate for liquid crystal display device and method of fabricating the same
CN102763203A (zh) * 2010-02-26 2012-10-31 株式会社半导体能源研究所 制造半导体装置的方法
CN101894760A (zh) * 2010-06-10 2010-11-24 友达光电股份有限公司 薄膜晶体管及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020088368A1 (zh) * 2018-10-29 2020-05-07 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板、显示装置
US11244965B2 (en) 2018-10-29 2022-02-08 Hefei Xinsheng Optoelectronics Technology Co., Ltd. Thin film transistor and manufacturing method therefor, array substrate and display device
CN113193048A (zh) * 2021-04-26 2021-07-30 深圳市华星光电半导体显示技术有限公司 薄膜晶体管及其制备方法

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