CN113383427A - 半导体元件、半导体装置以及二者的制造方法 - Google Patents

半导体元件、半导体装置以及二者的制造方法 Download PDF

Info

Publication number
CN113383427A
CN113383427A CN202080011584.6A CN202080011584A CN113383427A CN 113383427 A CN113383427 A CN 113383427A CN 202080011584 A CN202080011584 A CN 202080011584A CN 113383427 A CN113383427 A CN 113383427A
Authority
CN
China
Prior art keywords
main electrode
region
electrode region
insulating film
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080011584.6A
Other languages
English (en)
Inventor
君塚直彦
片冈豊隆
工藤義治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of CN113383427A publication Critical patent/CN113383427A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14614—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor having a special gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14616—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor characterised by the channel of the transistor, e.g. channel having a doping gradient
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14698—Post-treatment for the devices, e.g. annealing, impurity-gettering, shor-circuit elimination, recrystallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

提供能进一步提高具有包围板状沟道区域的三个表面的栅极电极的半导体元件性能的半导体装置。本发明包括：半导体层；沟道区域，设在半导体层上；第一主电极区域和第二主电极区域，设为面对在沟道区域的沟道长度方向上的两个端侧；栅极绝缘膜，设在第一沟槽和第二沟槽的内壁上及在沟道区域的上表面上，第一沟槽和第二沟槽设在沟道区域的相对的两侧；栅极电极，包括隔着栅极绝缘膜嵌入在第一沟槽中的第一突出部、隔着栅极绝缘膜嵌入在第二沟槽中的第二突出部和水平部，水平部连接至第一突出部和第二突出部的上端部且隔着栅极绝缘膜设在沟道区域的上表面上；其中，第一主电极区域和第二主电极区域的深度等于或大于第一突出部和第二突出部的深度。

Description

半导体元件、半导体装置以及二者的制造方法
技术领域
根据本公开的技术(本技术)涉及半导体元件、半导体装置、半导体元件的制造方法和半导体装置的制造方法。
背景技术
过去提出了MOSFET(鳍式场效应晶体管)，其配置为通过使用包括嵌入在半导体层的上部中的突出部的栅极电极包围板状沟道区域的三个主表面来改善诸如抗噪性等(例如，参考专利文献1和专利文献2)。
引用文献列表
专利文献
专利文献1：公开号为2006-121093的日本专利申请
专利文献2：公开号为2006-121093的日本专利申请
发明内容
技术问题
专利文献1和专利文献2中记载的鳍式场效应晶体管需要进一步的性能改善，例如跨导gm的改善。专利文献1和专利文献2中没有记载MOSFET的栅极电极所包括的突出部的深度与源极及漏极区域的深度之间的任何关系。
本技术的目的在于提供这样的半导体元件、半导体装置、半导体元件的制造方法以及半导体装置的制造方法：使得能够进一步提高具有包围板状沟道区域的三个表面的栅极电极的绝缘栅型半导体元件的性能。
技术问题的解决方案
根据本技术的一个方面，提供了一种半导体元件，其包括半导体层、沟道区域、第一主电极区域和第二主电极区域、栅极绝缘膜以及栅极电极。所述沟道区域布置在所述半导体层的上部中。所述第一主电极区域和所述第二主电极区域彼此相对，并且布置在所述沟道区域的沟道长度方向上的相对端部上。所述栅极绝缘膜布置在第一沟槽和第二沟槽的内壁上以及所述沟道区域的上表面上。所述第一沟槽和所述第二沟槽布置在所述沟道区域的沟道宽度方向上彼此相对的两个侧面上。所述栅极电极包括第一突出部、第二突出部和水平部。所述第一突出部隔着所述栅极绝缘膜嵌入在所述第一沟槽中。所述第二突出部隔着所述栅极绝缘膜嵌入在所述第二沟槽中。所述水平部连接至所述第一突出部和所述第二突出部的上端，并且隔着所述栅极绝缘膜布置在所述沟道区域的上表面上。所述第一主电极区域和所述第二主电极区域具有与包括所述栅极绝缘膜在内的所述第一突出部和所述第二突出部相同的深度。
根据本技术的另一方面，提供了一种包括第一半导体元件和第二半导体元件的半导体装置。所述第一半导体元件包括半导体层、沟道区域、第一主电极区域和第二主电极区域、栅极绝缘膜以及栅极电极。所述沟道区域布置在所述半导体层的上部中。所述第一主电极区域和所述第二主电极区域彼此相对，并且布置在所述沟道区域的沟道长度方向上的相对端部上。所述栅极绝缘膜布置在第一沟槽和第二沟槽的内壁上以及所述沟道区域的上表面上。所述第一沟槽和所述第二沟槽布置在所述沟道区域的沟道宽度方向上彼此相对的两个侧面上。所述栅极电极包括第一突出部、第二突出部和水平部。所述第一突出部隔着所述栅极绝缘膜嵌入在所述第一沟槽中。所述第二突出部隔着所述栅极绝缘膜嵌入在所述第二沟槽中。所述水平部连接至所述第一突出部和所述第二突出部的上端，并且隔着所述栅极绝缘膜布置在所述沟道区域的上表面上。所述第二半导体元件包括第三主电极区域、第四主电极区域以及第二栅极电极。所述第三主电极区域和所述第四主电极区域彼此相对并且布置在所述半导体层的上部中。所述第二栅极电极隔着第二栅极绝缘膜布置于夹在所述第三主电极区域和所述第四主电极区域之间的所述半导体层上。所述第一主电极区域和所述第二主电极区域具有与包括所述栅极绝缘膜在内的所述第一突出部和所述第二突出部相同的深度。
根据本技术的又一方面，提供了一种半导体元件的制造方法，其包括以下步骤：在半导体层的上部中挖出凹陷部，以形成由所述凹陷部划定的沟道区域；在所述凹陷部中嵌入元件隔离绝缘膜；在所述半导体层的上部中形成沟道区域；在所述半导体层的上部中嵌入元件隔离绝缘膜；选择性地去除所述元件隔离绝缘膜并且挖出第一沟槽和第二沟槽，以露出在所述沟道区域的沟道宽度方向上彼此相对的侧面；在所述第一沟槽和所述第二沟槽的内壁上以及在所述沟道区域的上表面上形成栅极绝缘膜；隔着所述栅极绝缘膜在所述第一沟槽和所述第二沟槽中嵌入导电材料层，并且形成包括第一突出部、第二突出部和水平部的栅极电极，所述第一突出部嵌入在所述第一沟槽中，所述第二突出部嵌入在所述第二沟槽中，所述水平部连接至所述第一突出部和所述第二突出部的上端，并且所述水平部隔着所述栅极绝缘膜布置在所述沟道区域的上表面上；以及形成与包括所述栅极绝缘膜在内的所述第一突出部和所述第二突出部具有相同的深度并且夹持在所述沟道区域的沟道长度方向上的两端且彼此相对的第一主电极区域和第二主电极区域。
根据本技术的再一方面，提供了一种半导体装置的制造方法，其包括以下步骤：在半导体层的上部中挖出凹陷部，以形成由所述凹陷部划定的沟道区域；在所述凹陷部中嵌入元件隔离绝缘膜；选择性地去除所述元件隔离绝缘膜并且挖出第一沟槽和第二沟槽，以露出在所述沟道区域的沟道宽度方向上彼此相对的侧面；在所述第一沟槽和所述第二沟槽的内壁上以及在所述沟道区域的上表面上形成栅极绝缘膜；隔着所述栅极绝缘膜在所述第一沟槽和所述第二沟槽中嵌入导电材料层，并且形成包括第一突出部、第二突出部和水平部的栅极电极，所述第一突出部嵌入在所述第一沟槽中，所述第二突出部嵌入在所述第二沟槽中，所述水平部连接至所述第一突出部和所述第二突出部的上端，并且所述水平部隔着所述栅极绝缘膜布置在所述沟道区域的上表面上；形成与包括所述栅极绝缘膜在内的所述第一突出部和所述第二突出部具有相同的深度并且夹持在所述沟道区域的沟道长度方向上的两端且彼此相对的第一主电极区域和第二主电极区域；隔着所述栅极绝缘膜在所述半导体层上形成第二栅极电极；以及形成夹持在所述第二栅极电极下方的所述半导体层且彼此相对并且深度不同于所述第一主电极区域和所述第二主电极区域的深度的第三主电极区域和第四主电极区域。
附图说明
图1是示出了根据第一实施方案的半导体装置(固态成像装置)的配置的示意图。
图2示出了根据第一实施方案的半导体装置的像素区域的等效电路。
图3是根据第一实施方案的半导体装置的主要部分的横截面图。
图4是根据第一实施方案的半导体装置的主要部分的平面图。
图5是图4的平面B-B’的横截面图。
图6是图4的平面C-C’的横截面图。
图7A是示出了根据第一实施方案的半导体装置的制造方法的过程的横截面图。
图7B是示出了根据第一实施方案的半导体装置的制造方法的过程的横截面图。
图8A是示出了根据第一实施方案的半导体装置的制造方法的在图7A所示的过程后执行的过程的横截面图。
图8B是示出了根据第一实施方案的半导体装置的制造方法的在图7B所示的过程后执行的过程的横截面图。
图9A是示出了根据第一实施方案的半导体装置的制造方法的在图8A所示的过程后执行的过程的横截面图。
图9B是示出了根据第一实施方案的半导体装置的制造方法的在图8B所示的过程后执行的过程的横截面图。
图10A是示出了根据第一实施方案的半导体装置的制造方法的在图9A所示的过程后执行的过程的横截面图。
图10B是示出了根据第一实施方案的半导体装置的制造方法的在图9B所示的过程后执行的过程的横截面图。
图11是示出了根据第一实施方案的半导体装置的制造方法的在图10A和图10B所示的过程后执行的过程的横截面图。
图12是示出了根据第一实施方案的半导体装置的制造方法的在图11所示的过程后执行的过程的横截面图。
图13是示出了根据第一实施方案的半导体装置的制造方法的在图12所示的过程后执行的过程的横截面图。
图14是根据第一实施方案的变形例的半导体装置的主要部分的横截面图。
图15是根据第二实施方案的半导体装置的主要部分的横截面图。
图16是根据第二实施方案的对比示例的半导体装置的主要部分的横截面图。
图17是示出了根据第二实施方案的半导体装置的制造方法的过程的横截面图。
图18是示出了根据第二实施方案的半导体装置的制造方法的在图17所示的过程后执行的过程的横截面图。
图19是示出了根据第二实施方案的半导体装置的制造方法的在图18所示的过程后执行的过程的横截面图。
图20是示出了根据第二实施方案的半导体装置的制造方法的在图19所示的过程后执行的过程的横截面图。
图21是示出了根据第二实施方案的半导体装置的制造方法的在图20所示的过程后执行的过程的横截面图。
图22是示出了根据第二实施方案的半导体装置的制造方法的在图21所示的过程后执行的过程的横截面图。
图23是示出了根据第二实施方案的变形例的半导体装置的制造方法的过程的横截面图。
图24是示出了根据第二实施方案的变形例的半导体装置的制造方法的在图23所示的过程后执行的过程的横截面图。
图25是示出了根据第二实施方案的变形例的半导体装置的制造方法的在图24所示的过程后执行的过程的横截面图。
图26是示出了应用了根据替代实施方案的半导体装置的电子设备的示意图。
具体实施方案
现在参照附图说明本技术的第一实施方案和第二实施方案。在以下说明所参照的附图中，彼此相同或相似的组件由相同或相似的附图标记表示。然而，要记住附图是示意性的，并且例如，厚度和平面尺寸之间的关系以及各个层厚度之间的比例与实际的不同。因此，应当基于后续的说明来确定具体的厚度和尺寸。此外，显而易见的是，各个附图在尺寸关系或比例上可以彼此不同。应当注意的是，本说明书中所述的优点仅仅是说明性的而不是限制性的，并且本技术可以提供额外的优点。
在本说明书中，诸如固态成像装置等半导体装置中所包括的半导体元件的“第一主电极区域”表示用作例如绝缘栅场效应晶体管(MISFET)、绝缘栅型静电感应晶体管(MISSIT)或高电子迁移率晶体管(HEMT)的源极或漏极区域的半导体区域。“第二主电极区域”表示用作除了例如MISFET的第一主电极区域之外的源极或漏极区域的半导体区域。如上所述，当“第一主电极区域”是源极区域时，“第二主电极区域”表示漏极区域。此外，诸如固态成像装置等半导体装置中所包括的半导体元件的“第三主电极区域”和“第四主电极区域”具有与“第一主电极区域”和“第二主电极区域”之间的关系相同的关系。
此外，下面的说明是第一导电类型为n型并且第二导电类型为p型的情况的说明。然而，可选择地，可以将上述导电性关系颠倒，将第一导电类型作为p型并且将第二导电类型作为n型。此外，与不附加“+”或“-”符号的半导体区域相比，附加至“n”和“p”的“+”和“-”符号分别表示具有相对较高杂质浓度的半导体区域和具有相对较低杂质浓度的半导体区域。然而，即使将相同的“n”附加到两个以上的半导体区域，也不表示这些半导体区域具有完全相同的杂质浓度。
此外，在后续说明中提到的向上、向下和其他方向的限定仅是为了便于解释而制定的，并非旨在限制本技术的技术思想。例如，显而易见的是，当将目标旋转90度进行观察时，上下方向被作为左右方向，并且当将目标旋转180度进行观察时，上下方向被作为反向的上下方向。
(第一实施方案)
<半导体装置>
这里，作为根据第一实施方案的半导体装置(半导体集成电路)的示例，说明了诸如CMOS图像传感器等固态成像装置。如图1所示，根据第一实施方案的半导体装置包括像素区域1和外围电路(3、4、5、6和7)。像素区域1包括以二维矩阵布置的多个像素2。尽管图1中未示出，但是多个像素2分别包括光电转换部和多个像素晶体管。光电转换部对入射光进行光电转换。多个像素晶体管控制光电转换的信号电荷。可以采用诸如传输晶体管、复位晶体管、选择晶体管和放大晶体管等四个晶体管作为多个像素晶体管。
外围电路(3、4、5、6和7)包括垂直驱动电路3、列信号处理电路4、水平驱动电路5、输出电路6和控制电路7。垂直驱动电路3例如包括移位寄存器。垂直驱动电路3顺序地选择像素驱动配线8a，将用于驱动像素2的脉冲供给至所选择的像素驱动配线8a，并且以每一行为单位来驱动各个像素2。更具体地，垂直驱动电路3在垂直方向上以每一行为单位选择性地顺序扫描像素区域1中的各个像素2，并且通过垂直信号线8b将来自各像素2的输出信号(像素信号)(基于由各像素2的光电转换部产生的信号电荷)提供给列信号处理电路4。
列信号处理电路4例如分别针对像素2的各列布置，并且配置为按各像素列对一行的像素2输出的信号执行诸如噪声去除处理等信号处理。例如，列信号处理电路4均执行诸如模数转换(AD)和相关双采样(CDS)等信号处理，以去除像素特有的固定模式噪声。
水平驱动电路5例如包括移位寄存器。水平驱动电路5将水平扫描脉冲依次地输出至列信号处理电路4，依次选择列信号处理电路4，并且使所选的列信号处理电路4将经过信号处理的像素信号输出至水平信号线9。输出电路6对通过水平信号线9从各个列信号处理电路4依次提供的像素信号进行信号处理，并且输出经过信号处理的像素信号。
基于垂直同步信号、水平同步信号和主时钟信号，控制电路7产生用作例如垂直驱动电路3、列信号处理电路4和水平驱动电路5的操作标准的时钟信号和控制信号。然后，控制电路7将产生的时钟信号和控制信号输出至例如垂直驱动电路3、列信号处理电路4和水平驱动电路5。
根据第一实施方案的半导体装置可以包括其上安装有图1所示的组件的单个基板，或者可以具有其中多个基板彼此附接的分层结构。例如，根据第一实施方案的半导体装置可以包括第一基板和第二基板，将光电转换部和像素晶体管布置在第一基板上，并且例如将外围电路(3、4、5、6和7)布置在第二基板上。可以以如下方式采用可选配置：将光电转换部和一些像素晶体管布置在第一基板上，而将其余的像素晶体管和外围电路(3、4、5、6和7)布置在第二基板上。
图2示出了在根据第一实施方案的半导体装置中的像素2的等效电路的示例。如图2所示，用作像素2的光电转换部的光电二极管PD的阳极接地，并且光电二极管PD的阴极连接至用作有源元件的传输晶体管T1的源极。传输晶体管T1的漏极以浮动状态连接至电荷存储区域(浮动扩散区域)FD。电荷存储区域FD连接至用作有源元件的复位晶体管T2的源极，并且连接至用作有源元件的放大晶体管T3的栅极。放大晶体管T3的源极连接至用作有源元件的选择晶体管T4的漏极，并且放大晶体管T3的漏极连接至电源Vdd。选择晶体管T4的源极连接至垂直信号线VSL。复位晶体管T2的漏极连接至电源Vdd。
当根据第一实施方案的半导体装置工作时，由像素2的光电二极管Pd产生的信号电荷通过像素2的传输晶体管T1被存储在像素2的电荷存储区域FD中。然后，存储在像素2的电荷存储区域FD中的信号电荷被读出并且施加至像素2的放大晶体管T3的栅极。从垂直移位寄存器向像素2的选择晶体管T4的栅极提供水平线选择控制信号。当选择控制信号变高(H)时，选择晶体管T4导通，使得与由像素2的放大晶体管T3放大的像素2的电荷存储区域FD的电位相对应的电流流向垂直信号线VSL。此外，当施加至复位晶体管T2的栅极的复位控制信号变高(H)时，像素2的复位晶体管T2导通以复位存储在像素2的电荷存储区域FD中的信号电荷。
如图3所示，根据第一实施方案的半导体装置包括第一半导体元件101和第二半导体元件102。第一半导体元件101和第二半导体元件102布置在相同的半导体层(半导体基板)10上。第一半导体元件101例如是对应于图2所示的放大晶体管T3的有源元件，并且限定为半导体层10的有源区域(第一有源区域)中的元件。第二半导体元件102例如是与图1所示的外围电路(3、4、5、6和7)中所包括的低压模拟晶体管相对应的有源元件，并且限定为半导体层10的有源区域(第二有源区域)中的元件。
图4是图3的左侧所示的第一半导体元件101的平面图，图3的左侧相当于图4的平面A-A′的横截面图。图5是图4的平面B-B′的横截面图。图6是图4的平面C-C′的横截面图。应当注意的是，为了方便起见，图3至图6未示出诸如层间绝缘膜、栅极表面配线、源极电极、漏极电极和保护膜等用于第一半导体元件101和第二半导体元件102的覆盖物。
如图3至图6所示，第一半导体元件101包括第一导电类型(n+型)的第一主电极区域(源极区域)11和第一导电类型(n+型)的第二主电极区域(漏极区域)12。第一主电极区域11和第二主电极区域12位于在沟道区域10a的沟道长度L的方向上相对的端部并且布置在半导体层10的上部中以彼此相对。
半导体层10可以包括第一导电类型(n—型)并且以耗尽状态使用的高电阻率硅(Si)基板。此外，半导体层10可以是Si基板的上部中的阱区或Si基板上的外延生长层。可选择地，半导体层10可以包括SOI基板中所包括的绝缘层上的半导体层。还可选择地，半导体层10可以由第二导电类型(p—型)的Si基板形成。
第一主电极区域11和第二主电极区域12具有比半导体层10高的杂质浓度。图3中限定的第一主电极区域11和第二主电极区域12的深度D1例如是大约200nm至500nm，并且例如可以是大约300nm。第一主电极区域11和第二主电极区域12由设置在半导体层10的上部的元件隔离绝缘膜16划界和进行元件分离。元件隔离绝缘膜16可以由诸如氧化硅膜(SiO2膜)等绝缘膜形成。
如图3、图4和图6所示，沟道区域(第一沟道区域)10a由夹在第一主电极区域11和第二主电极区域12之间的半导体层10的一部分形成。第一沟道区域10a配置为鳍状(板状)，并且在第一主电极区域11和第二主电极区域12彼此相对的方向(沟道长度L1的方向)上延伸。图4使用虚线示意性示出了隐藏在栅极电极(第一栅极电极)14的下方的第一沟道区域10a。
如图3至图6所示，第一半导体元件101包括第一栅极电极14。第一栅极电极14布置为隔着栅极绝缘膜(第一栅极绝缘膜)13围绕第一沟道区域10a的上表面和相对的侧表面。
第一栅极绝缘膜13的材料可以是氧化硅膜(SiO2膜)、氮氧化硅膜(SiON膜)、氧化锶膜(SrO膜)、氮化硅(Si3N4膜)、氧化铝膜(Al2O3膜)、氧化镁膜(MgO膜)、氧化钇膜(Y2O3膜)、氧化铪膜(HfO2膜)、氧化锆膜(ZrO2膜)、氧化钽膜(Ta2O5膜)或氧化铋膜(Bi2O3膜)中的任何一种的单层膜，或者可以是通过堆叠上述膜而获得的复合膜。在将SiO2膜用作第一栅极绝缘膜13的情况下，其厚度例如可以设置为大约5nm至20nm，只要为了避免由福勒-诺德海姆(Fowler-Nordheim，FN)隧道电流引起的问题而使用低工作电压即可。在SiO2膜的厚度是5nm以下的情况下，需要考虑由直接隧道电流引起的泄露。然而，当所选材料提供具有高相对介电常数的第一栅极绝缘膜13时，SiO2膜的等效膜厚度可以是1nm以下。
用于第一栅极电极14的材料例如可以是引入有高浓度n型杂质的多晶硅(掺杂的多晶硅)。应当注意的是，用于第一栅极电极14的材料不仅可以是掺杂的多晶硅(DOPOS)，而且可以是诸如钨(W)、钼(Mo)、钛(Ti)或其他高熔点金属、包括高熔点金属和多晶硅的硅化物、或金属硅化物(为包括多晶硅和高熔点金属的硅化物的复合膜)等导电材料。
如图3至图6所示，第一栅极电极14包括第一突出部142、第二突出部143和水平部141。第一突出部142和第二突出部143隔着第一栅极绝缘膜13嵌入在半导体层10的上部中，并且布置为彼此平行。水平部141隔着第一栅极绝缘膜13布置在半导体层10上，并且配置为连接第一突出部142和第二突出部143的上表面。在第一突出部142和第二突出部143中以及在水平部141中，第一栅极电极14基本上成形为像C形状的轨道(下文中称为“C形轨道状的”)。即，第一半导体元件101形成具有板状(鳍状)的第一沟道区域10a的MOSFET(鳍状场效应晶体管)，第一沟道区域10a的上表面和侧面被C形轨道状的第一栅极电极14包围。此外，C形轨道状的第一栅极电极14形成围绕板状第一沟道区域10a的三个表面的结构(形状类似薄长方体)。
如图6所示，C形轨道状的第一栅极电极14的横截面形状可以解释为像希腊字母π一样的形状。在与第一主电极区域11和第二主电极区域12彼此相对的方向垂直的方向上(在沟道宽度W1的方向上)，第一沟道区域10a的两个侧面隔着第一栅极绝缘膜13夹在第一突出部142和第二突出部143之间。在第一主电极区域11和第二主电极区域12之间，第一突出部142和第二突出部143平行于第一沟道区域10a的沟道长度L1的方向延伸。如图3和图5所示，在作为第一栅极电极14的水平部141的沟道端部的侧壁上布置有包括例如氮化硅膜(Si3N4膜)的侧壁绝缘膜15。
图3至图6示出了第一栅极电极14是具有两个突出部(即第一突出部142和第二突出部143)的C形轨道状。然而，第一栅极电极14的突出部的数量不限于任何特定数目，并且第一栅极电极14不限于C形轨道状。例如，第一栅极电极14可以具有三个以上的突出部，并且可以根据需要包括两个以上的沟道区域以匹配突出部的数量。
第一栅极电极14通过隔着第一栅极绝缘膜13静电控制第一沟道区域10a的与第一突出部142、第二突出部143以及水平部141相对的表面电位，在第一沟道区域10a的上表面和两个侧面上形成沟道。
在图5和图6中限定的并且从沟道区域10a的上表面起测量的包括第一栅极绝缘膜13的厚度在内的第一突出部142和第二突出部143的深度D0，例如大约是200nm至400nm，并且例如可以大约是300nm。在图3和图5中限定的并且从沟道区域10a的上表面起测量的包括第一栅极绝缘膜13的厚度在内的水平部141的高度H1，例如是大约200nm至400nm，并且例如可以是大约300nm。第一突出部142和第二突出部143的深度D0和水平部141的高度H1可以彼此基本相等或彼此不同。
在根据第一实施方案的半导体装置中，图3中限定的第一主电极区域11和第二主电极区域12的深度D1设置为等于或大于图5和图6中限定的包括第一栅极绝缘膜13的厚度在内的第一突出部142和第二突出部143的深度D0。当D1≥D0成立时，可以增加根据第一实施方案的半导体装置的跨导gm。第一主电极区域11和第二主电极区域12的深度D1例如可以比包括第一栅极绝缘膜13的厚度在内的第一突出部142和第二突出部143的深度D0大大约0nm至200nm，或者更具体地，大大约0nm至100nm。
然而，增加第一主电极区域11和第二主电极区域12的深度D1会增加短沟道效应，并因此使得难以通过栅极电压来控制漏极电流。因此，在将MOSFET或MISFET用作第一半导体元件101的情况下，为了抑制短沟道效应发生，期望将第一主电极区域11和第二主电极区域12的深度D1设置为基本上等于包括第一栅极绝缘膜13的厚度在内的第一突出部142和第二突出部143的深度D0。或者，可以将图3中限定的第一主电极区域11和第二主电极区域12的深度D1设置为基本上等于根据排除第一栅极绝缘膜13的厚度的尺寸限定的仅第一突出部142和第二突出部143的深度。此外，在第一主电极区域11和第二主电极区域12的深度D1等于包括第一栅极绝缘膜13的厚度在内的第一突出部142和第二突出部143的深度D0的情况下，深度D1和D0不必总是完全相等。在这种情况下，深度D1和D0仅需要基本相等或彼此接近，只要根据第一实施方案的半导体装置的特性保持完整即可。此外，在制造误差范围内的深度值的差异也是允许的。
应当注意的是，由于SIT是积极利用短沟道效应的半导体元件，因此在使用MISSIT或MOSSIT作为第一半导体元件101的情况下，第一主电极区域11和第二主电极区域12的深度D1可以大于包括第一栅极绝缘膜13的厚度在内的第一突出部142和第二突出部143的深度D0，以便增加跨导gm。
此外，在根据第一实施方案的半导体装置中，第一栅极电极14的水平部141的高度H1设置为等于或大于第一主电极区域11和第二主电极区域12的深度D1。例如，第一栅极电极14的水平部141的高度H1基本上等于第一主电极区域11和第二主电极区域12的深度D1(这两个值例如分别为300nm)。当在根据第一实施方案的半导体装置的制造过程中形成第一主电极区域11和第二主电极区域12时，水平部141用作离子注入掩模，以便以自对准方式离子注入杂质。在这种情况下，将水平部141的高度H1设置为等于或大于第一主电极区域11和第二主电极区域12的深度D1，使得能够防止注入的杂质离子穿透水平部141并到达第一沟道区域10a。
同时，图3的右侧所示的第二半导体元件102包括普通的平面n沟道MOSFET。第二半导体元件102布置于在半导体层10的上部中布置的第二导电类型(p型)的阱区域10b中。需要注意的是，在半导体层10包括第二导电类型(p—型)的Si基板的情况下，第二半导体元件102可以布置在半导体层10中。第二半导体元件102包括第一导电类型(n+型)的第三主电极区域(源极区域)21和第一导电类型(n+型)的第四主电极区域(漏极区域)22。第三主电极区域21和第四主电极区域22布置在阱区域10b的上部中以彼此相对。第三主电极区域21和第四主电极区域22具有比半导体层10高的杂质浓度。
第二半导体元件102还包括第二栅极电极24。第二栅极电极24隔着第二栅极绝缘膜23布置在沟道区域(第二沟道区域)上。第二沟道区域在阱区域10b的上表面侧，夹在第三主电极区域21和第四主电极区域22之间。第二栅极电极24通过隔着栅极绝缘膜23静电控制第二沟道区域的表面电位在第二沟道区域中形成反转沟道。在作为第二栅极电极24的沟道端部的侧壁上布置有包括例如氮化硅膜(Si3N4膜)的侧壁绝缘膜25。
在与形成第一半导体元件101的第一主电极区域11和第二主电极区域12的过程不同的独立过程中单独形成第二半导体元件102的第三主电极区域21和第四主电极区域22。将第二半导体元件102的第三主电极区域21和第四主电极区域22的深度D2设置为不同于第一半导体元件101的第一主电极区域11和第二主电极区域12的深度D1。例如，将第二半导体元件102的第三主电极区域21和第四主电极区域22的深度D2设置为小于第一主电极区域11和第二主电极区域12的深度D1。第二半导体元件102的第三主电极区域21和第四主电极区域22的深度D2例如是大约100nm至200nm，并且例如可以是大约150nm。
例如，在将外围电路中的晶体管用作第二半导体元件102的情况下，通过与用于第一半导体元件101的第一主电极区域11和第二主电极区域12的过程独立的过程在第二半导体元件102中形成第三主电极区域21和第四主电极区域22，使得即使在第一半导体元件101的第一主电极区域11和第二主电极区域12形成得较深的情况下，也能够防止第一半导体元件101影响例如外围电路的元件分离宽度和栅极长度的小型化。
第二半导体元件102的第二栅极电极24在与形成第一半导体元件101的第一栅极电极14的过程不同的独立过程中单独形成。第二栅极电极24的高度H2设置为不同于第一栅极电极14的水平部141的高度H1。例如，第二栅极电极24的高度H2可以设置为小于第一栅极电极14的水平部141的高度H1。第二栅极电极24不必与第一栅极电极14一样厚。第二栅极电极24的高度H2例如是大约100nm至200nm，或更具体地，大约150nm。
例如，在外围电路的晶体管用作第二半导体元件102的情况下，当在独立于第一半导体元件101的第一栅极电极14的过程的过程中单独形成第二半导体元件102的第二栅极电极24时，即使增加第一栅极电极14的水平部141的高度H1，第二半导体元件102的第二栅极电极24的栅极长度也能够不受第一半导体元件101影响而最小化。
<半导体装置的制造方法>
参照图7A至图13，现在将重点针对半导体装置所包括的半导体元件的结构来说明根据第一实施方案的半导体装置的制造方法的示例。在下面的说明中，重点放在图3的左侧所示的第一半导体元件101上。图7A、图8A、图9A以及图10至图13是图3的平面A-A′的过程横截面图。图7B、图8B和图9B是图3的平面C-C′的过程横截面图。
首先，在半导体层10上沉积诸如氧化膜等蚀刻保护膜(第一蚀刻保护膜)41。然后，通过使用光刻技术并且执行反应离子蚀刻(RIE)或其他干蚀刻，图案化第一蚀刻保护膜41以限定第一有源区域和第二有源区域。如图7A和图7B所示，通过使用图案化的第一蚀刻保护膜41作为蚀刻掩模来进行RIE或其他干蚀刻，以在半导体层10的上部挖出凹陷部(元件分离凹陷部)30，使得第一有源区域和第二有源区域保留在半导体层10的上部中。由凹陷部30划定且作为第一有源区域露出的半导体层10的上部成为第一沟道区域10a。接着，去除第一蚀刻保护膜41。
接下来，根据浅沟槽隔离(STI)法，在半导体层10的凹陷部30的内部嵌入诸如氧化膜等元件隔离绝缘膜16以形成元件分离绝缘膜16，使得划定如图8A和图8B所示的第一有源区域。
接下来，根据CVD法或其他类似方法，在第一沟道区域10a和元件隔离绝缘膜16上沉积诸如氧化膜等新的蚀刻保护膜(第二蚀刻保护膜)42。然后，通过使用光刻技术并且执行干蚀刻，图案化第二蚀刻保护膜42。如图9A和图9B所示，通过使用图案化的第二蚀刻保护膜42作为蚀刻掩模来进行RIE或其他干法蚀刻，以挖出彼此平行的一对沟槽，即第一沟槽31和第二沟槽32，使得选择性地去除元件隔离绝缘膜16的一部分并且露出第一沟道区域10a的两个侧面。第一沟道区域10a通过由一对沟槽(即第一沟槽31和第二沟槽32)的垂直侧壁包围而划定。一对沟槽(即第一沟槽31和第二沟槽32)穿透元件隔离绝缘膜16并且在元件隔离绝缘膜16的底部露出半导体层10的上表面。接着，去除第二蚀刻保护膜42。
接下来，根据热氧化法(干式氧化法)或其他类似方法，在一对沟槽(即第一沟槽31和第二沟槽32)的内壁上以及在第一沟道区域10a的上表面上形成作为第一栅极绝缘膜13的氧化膜。与形成第一半导体元件101的第一栅极绝缘膜13的过程同时地，以相同的膜厚度在第二有源区域中形成图3所示的第二半导体元件102的第二栅极绝缘膜23。此外，在第一有源区域中，根据CVD法或其他类似方法，在第一沟道区域10a和元件隔离绝缘膜16上隔着第一栅极绝缘膜13沉积DOPOS层或其他导电材料层，以填充一对沟槽(即第一沟槽31和第二沟槽32)。然后，使用光刻技术并且执行干蚀刻选择性地去除第一栅极绝缘膜13和导电材料层的一些部分。因此，如图10A和10B所示，由第一突出部142和第二突出部143以及水平部141在第一有源区域中形成C形轨道状的第一栅极电极14。第一突出部142和第二突出部143包括隔着第一栅极绝缘膜13嵌入在第一沟槽31和第二沟槽32中的导电材料层。水平部141包括隔着第一栅极绝缘膜13布置在半导体层10上的导电材料层。
此外，独立于形成第一半导体元件101的第一栅极电极14的过程，在第二有源区域上执行形成图3所示的第二半导体元件102的第二栅极电极24的过程。更具体地，根据CVD法或其他类似方法，在用作要形成第二半导体元件102的区域的半导体层10上沉积导电材料层。然后，通过使用光刻技术并且执行干蚀刻，选择性地去除导电材料层的一部分，以便在图3所示的第二有源区域中形成第二半导体元件102的第二栅极电极24。应当注意的是，可以在与用于第一半导体元件101的第一栅极绝缘膜13的过程分开的过程中形成第二半导体元件102的第二栅极绝缘膜23。
接下来，根据CVD法或其他类似方法，如图10A所示，在半导体层10和水平部141上沉积延伸的绝缘膜。然后，通过使用光刻技术并且执行干蚀刻，选择性地去除延伸的绝缘膜的一部分，使得延伸的绝缘膜保留在水平部141的栅极长度方向上的相对端部上。如图11所示，选择性地蚀刻延伸的绝缘膜以便在水平部141的栅极长度方向上的侧壁上形成半个半圆形的侧壁绝缘膜15。
接下来，涂覆光致抗蚀剂膜43，然后通过使用光刻技术将其图案化。接着，如图12所示，将诸如砷离子(75As+)或磷离子(31P+)等第一导电类型(n型)的杂质离子注入到图案化的光致抗蚀剂膜43中的开口中，以便在半导体层10的上部中形成离子注入区域11x和12x。如图12所示，通过使用从图案化的光致抗蚀剂膜43的开口内部露出的水平部141和侧壁绝缘膜15作为离子注入掩模，以自对准方式注入n型杂质离子。在这种情况下，水平部141的高度H1设置为等于或大于图3限定的深度D1。因此，能够防止注入的杂质离子穿透水平部141并且到达第一沟道区域10a。接着，去除光致抗蚀剂膜43。
此外，如图3所示，为了形成第二半导体元件102的第三主电极区域21和第四主电极区域22，在第二有源区域中，涂覆新的光致抗蚀剂膜，然后通过使用光刻技术对其图案化。通过使用图案化的光致抗蚀剂膜作为离子注入掩模来执行离子注入。在这种情况下，调节加速电压，使得离子注入的投影射程小于用于形成第一主电极区域11和第二主电极区域12的离子注入的投影射程D3。
应当注意的是，水平部141的高度H1可以设置为等于或大于图12限定的投影射程D3，而代替设置为等于或大于杂质热扩散后获得的第一主电极区域11和第二主电极区域12的深度D1。投影射程D3小于第一主电极区域11和第二主电极区域12的深度D1。
接着，如图13所示，执行热处理以激活在离子注入区域11x和12x中的杂质离子，然后热扩散激活的杂质元素，以形成第一主电极区域11和第二主电极区域12。第一主电极区域11和第二主电极区域12的深度D1等于或大于包括第一栅极绝缘膜13的厚度在内的第一突出部142和第二突出部143的深度D0。此外，通过在第二半导体元件102的离子注入区域中同时激活杂质离子并且通过在上述热处理期间同时热扩散激活的杂质元素，来形成第三主电极区域21和第四主电极区域22。接着，执行公知的金属化过程以形成例如栅极配线、源极和漏极。这样就完成了包括图3所示的第一半导体元件101和第二半导体元件102作为一些电路元件的半导体装置。
按照根据第一实施方案的半导体装置的制造方法，通过将第一半导体元件101中的第一主电极区域11和第二主电极区域12的深度D1设置为等于或大于包括第一栅极绝缘膜13的厚度在内的第一突出部142和第二突出部143的深度D0，可以实现能够增加跨导gm的第一半导体元件101。
此外，分开执行形成第一半导体元件101的第一栅极电极14的过程和形成第二半导体元件102的第二栅极电极24的过程。因此，即使在增加第一半导体元件101的第一主电极区域11和第二主电极区域12的深度D1的情况下，也能够避免对第二半导体元件102的小型化的影响。
此外，分开执行形成第一半导体元件101的第一主电极区域11和第二主电极区域12的离子注入过程和形成第二半导体元件102的第三主电极区域21和第四主电极区域22的离子注入过程。因此，即使在增加第一半导体元件101的第一主电极区域11和第二主电极区域12的深度D1的情况下，也能够避免对第二半导体元件102的小型化的影响。
<第一实施方案的变形例>
如图14所示，根据第一实施方案的变形例的半导体装置中所包括的第一半导体元件101与图3所示的根据第一实施方案的半导体装置中的第一半导体元件101的不同之处在于：前者具有低浓度掺杂漏极(LDD)结构。如图14所示，第一延伸区域11a布置在第一主电极区域11的上部。第一延伸区域11a用作低浓度延伸区域(LDD区域)。第一延伸区域11a具有比第一主电极区域11浅的深度，并且具有比第一主电极区域11低的杂质浓度。第二延伸区域12a布置在第二主电极区域12的上部。第二延伸区域12a用作低浓度延伸区域。第二延伸区域12a具有比第二主电极区域12浅的深度，并且具有比第二主电极区域12低的杂质浓度。
如图14所示，第一延伸区域11a和第二延伸区域12a彼此相对，朝向沟道突出，并且与水平部141的端部下方的区域重叠。根据第一实施方案的变形例的半导体装置中所包括的半导体元件101包括第一延伸区域11a和第二延伸区域12a，并且具有栅重叠结构。这种结构适合于抑制短沟道效应。根据第一实施方案的变形例的半导体装置中所包括的半导体元件101的其他部件与根据图3至图6所示的第一实施方案的半导体装置中的第一半导体元件101的那些部件相似，因此将不再赘述。
(第二实施方案)
<半导体装置>
如图15所示，根据第二实施方案的半导体装置中所包括的半导体元件101包括第一主电极区域51和第二主电极区域52。第一主电极区域51和第二主电极区域52布置在半导体层10的上部中，以隔着第一沟道区域10a彼此相对。图15等效于示出了根据第一实施方案的半导体装置的第一半导体元件101的图4的平面A-A′的横截面图。
如图15所示，与根据第一实施方案的第一半导体元件101的情况一样，第一主电极区域51和第二主电极区域52的深度D1设置为等于或大于包括第一栅极绝缘膜13(参照图5和图6)的厚度在内的第一突出部142和第二突出部143的深度D0。然而，根据第二实施方案的半导体元件101与根据第一实施方案的第一半导体元件101的不同之处在于：第一主电极区域51和第二主电极区域52包括通过选择性CVD法或其他气相沉积法形成的DOPOS。应当注意的是，可以在相对高的温度下气相沉积第一主电极区域51和第二主电极区域52以实现外延生长。或者，可以对DOPOS进行热处理，以实现类似于外延生长层的结晶度的结晶度转化。还可选择地，通过在超高真空中使用光激发分子层外延生长法来使第一主电极区域51和第二主电极区域52包括高度结晶的外延生长层。通过在低压CVD期间使用紫外线的光表面催化效应还可以使第一主电极区域51和第二主电极区域52基本上是单晶体。
与根据第一实施方案的第一半导体元件101的情况一样，第一栅极电极14包括第一突出部142和第二突出部143以及水平部141，第一突出部142和第二突出部143隔着第一栅极绝缘膜13嵌入在半导体层10的上部中并且彼此平行，水平部141隔着第一栅极绝缘膜13布置在半导体层10上，并且构造为连接到第一突出部142和第二突出部143的上表面(例如，参照图5和图6)。层间绝缘膜17布置在第一栅极电极14的水平部141上。
水平部141的高度H1可以等于或大于第一主电极区域51和第二主电极区域52的深度D1，或者可以与第一主电极区域51和第二主电极区域52的深度D1相同。第一栅极电极14的水平部141的高度H1可以小于第一主电极区域51和第二主电极区域52的深度D1。
根据第二实施方案的第一半导体元件101的其他配置与根据图3至图6所示的第一实施方案的第一半导体元件101的那些配置相似，因此将不再赘述。此外，根据第二实施方案的半导体装置中所包括的第二半导体元件的配置与根据图3所示的第一实施方案的半导体装置中所包括的第二半导体元件102的配置类似，因此将不再赘述。
与根据第一实施方案的半导体装置的情况一样，根据第二实施方案的半导体装置被构造为使得第一半导体元件101的第一主电极区域51和第二主电极区域52的深度D1设置为等于或大于包括第一栅极绝缘膜13的厚度在内的第一突出部142和第二突出部143的深度D0。这使得能够增加第一半导体元件101的跨导gm。
此外，通过选择性CVD法或其他气相沉积法形成第一主电极区域51和第二主电极区域52。因此，即使当第一栅极电极14的水平部141的高度H1既不等于也不大于第一主电极区域51和第二主电极区域52的深度D1时，也能够防止根据第二实施方案的半导体装置的制造过程中的注入以形成第一主电极区域51和第二主电极区域52的杂质离子穿透水平部141并到达第一沟道区域10a。更具体地，由于使用掺杂气体来添加用于气相沉积的所需导电类型的杂质，因此不需要执行用于形成第一主电极区域51和第二主电极区域52的离子注入过程。当第一主电极区域51和第二主电极区域52为n型时，可以将磷化氢(PH3)或砷化氢(AsH3)用作掺杂气体。
<对比示例>
现在将说明根据对比示例的半导体装置。如图16所示，根据比较示例的半导体装置中所包括的半导体元件与根据图15所示的第二实施方案的半导体装置中所包括的第一半导体元件101的不同之处在于：前者包括通过离子注入和离子注入后的热处理而形成的第一主电极区域51x和第二主电极区域52x。在根据对比示例的半导体装置中，用于形成第一主电极区域51x和第二主电极区域52x的离子注入引入晶体损伤，然后进行热处理，使得在位于第一主电极区域51x和第二主电极区域52x下方的半导体层10中杂质偏析。这引起了位错环或其他射程末端(end-of-range，EOR)缺陷。这种EOR缺陷可能导致杂质的不良激活，部分地形成高电阻层并且增加了接触电阻。
与根据比较示例的半导体装置相比，如图15所示，根据第二实施方案的半导体装置中所包括的第一半导体元件101构造为使得第一主电极区域51和第二主电极区域52通过气相沉积形成。因此，在第一主电极区域51和第二主电极区域52下方没有EOR缺陷。通过使用气相沉积法，能够抑制由于EOR缺陷引起的电阻增加，并且能够减小半导体层10中的电阻以及接触电阻。通过使用透射电子显微镜(TEM)可以检查是否存在EOR缺陷。
此外，根据第二实施方案的半导体装置构造为使得第一主电极区域51和第二主电极区域52通过气相沉积形成。由于使用气相沉积法，所以即使第一栅极电极14的水平部141的高度H1未设置为等于或大于第一主电极区域51和第二主电极区域52的深度D1，也能够防止注入到第一主电极区域51和第二主电极区域52中的杂质离子穿透水平部141并到达第一沟道区域10a。
<半导体装置的制造方法>
参照图17至图21，现在重点针对图15所示的半导体装置中所包括的第一半导体元件101的结构来说明根据第二实施方案的半导体装置的制造方法的示例。
根据第二实施方案的半导体装置的制造方法类似于根据第一实施方案的半导体装置的在图10A和图10B所示的过程中的制造方法。接着，如图17所示，例如，使用CVD法和干蚀刻法，在水平部141的上表面上形成层间绝缘膜17，并且在水平部141的栅极长度方向的两个端面上形成侧壁绝缘膜15。
接下来，根据CVD法或其他类似方法，如图18所示，沉积例如包括氧化膜的硬掩模绝缘膜44。接着，将光致抗蚀剂膜45涂覆至硬掩模绝缘膜44上，并且通过使用光刻技术对其进行图案化。如图19所示，通过使用图案化的光致抗蚀剂膜45作为蚀刻掩模对硬掩模绝缘膜44进行图案化，然后形成包括图案化的硬掩模绝缘膜44的硬掩模。接着，去除光致抗蚀剂膜45。
接下来，将硬掩模44、层间绝缘膜17和侧壁绝缘膜15用作蚀刻掩模，以通过执行RIE或其他干法蚀刻以自对准的方式去除半导体层10的一部分。因此，如图20所示，在半导体层10的上部中形成了第三沟槽(第一阱形凹槽)61和第四沟槽(第二阱形凹槽)62。第三沟槽61和第四沟槽62的形状为矩形，并且布置为彼此相对。
接下来，如图21所示，通过在第三沟槽61和第四沟槽62的各者中选择性地气相生长(气相沉积)硅层来形成第一主电极区域51和第二主电极区域52。接着，去除硬掩模44。取决于气相沉积期间的生长条件，硅层成为外延生长层(单晶层)、多晶硅层(多晶层)或非晶质层(非晶层)。当由于在气相生长期间的自动掺杂而发生扩散时，掺杂区域横向扩散至侧壁绝缘膜15的底部。接着，执行公知的金属化过程以形成例如栅极配线、源极电极和漏极电极。这样就完成了包括图15所示的第一半导体元件101作为一些电路元件的根据第二实施方案的半导体装置。
根据第二实施方案的半导体装置的制造方法通过分别在第三沟槽61和第四沟槽62中气相生长(气相沉积)第一主电极区域51和第二主电极区域52来形成第一主电极区域51和第二主电极区域52。换言之，根据第二实施方案的半导体装置的制造方法使得能够解决以下问题：在通过离子注入形成第一主电极区域和第二主电极区域的情况下，注入的杂质离子穿透水平部141并到达第一沟道区域10a。
<第二实施方案的变形例>
下面说明根据第二实施方案的变形例的半导体装置的制造方法。当掺杂气体仅用于气相生长(掺杂生长)第一主电极区域51和第二主电极区域52时，在第一主电极区域51和第二主电极区域52的杂质浓度不足的情况下，该方法用于增加第一主电极区域51和第二主电极区域52的杂质浓度。
根据第二实施方案的变形例的半导体装置的制造方法类似于根据第二实施方案的半导体装置的在图20所示的过程中的制造方法。接着，例如，使用等离子体掺杂法或固相扩散法将诸如砷(As)或磷(P)等第一导电类型(n型)杂质掺杂到第三沟槽61和第四沟槽62的底部和侧面。如图22所示，这就形成用作第一主电极区域51和第二主电极区域52的一部分的第一导电类型(n+型)的第一掺杂区域51a和52a。
接下来，如图23所示，通过选择性地气相生长第一主电极区域51和第二主电极区域52来形成作为第一主电极区域51和第二主电极区域52的一部分的第一导电类型(n+型)的第二掺杂区域51b和52b，使得将硅层嵌入在第三沟槽61和第四沟槽62中。
接下来，如图24所示，将硬掩模44、层间绝缘膜17和侧壁绝缘膜15用作离子注入掩模，以将诸如砷离子(75As+)或磷离子(31P+)等第一导电类型(n型)的杂质离子注入到投影射程较小的第二掺杂区域51b和52b的上表面。接着，执行热处理以激活并热扩散杂质离子。如图25所示，这就形成了用作第一主电极区域51和第二主电极区域52的一部分的第一导电类型(n+型)的第三掺杂区域51c和52c。因此，形成了包括第一掺杂区域51a、第二掺杂区域51b和第三掺杂区域51c的第一主电极区域(51a、51b和51c)，并且形成了包括第一掺杂区域52a、第二掺杂区域52b和第三掺杂区域52c的第二主电极区域(52a、52b和52c)。接着，去除硬掩模44。
根据第二实施方案的变形例的半导体装置的制造方法，在气相生长用作第一主电极区域51和第二主电极区域52的一部分的第二掺杂区域51b和52b之前，通过使用等离子体掺杂法或其他类似方法形成用作第一主电极区域51和第二主电极区域52的一部分的第一掺杂区域51a和52a。因此，与仅气相生长第一主电极区域51和第二主电极区域52的情况相比，能够增加第一主电极区域(51a、51b和51c)和第二主电极区域(52a、52b和52c)的杂质浓度，特别是第一掺杂区域51a和52a的杂质浓度。
此外，通过气相生长用作第一主电极区域51和第二主电极区域52的一部分的第二掺杂区域51b和52b，然后执行浅离子注入到第二掺杂区域51b和52b的上表面中，并且进行注入后热处理，来形成用作第一主电极区域51和第二主电极区域52的一部分的第三掺杂区域51c和52c。因此，与仅气相生长第一主电极区域51和第二主电极区域52的情况相比，能够增加第一主电极区域(51a、51b和51c)和第二主电极区域(52a、52b和52c)的杂质浓度，特别是第三掺杂区域51c和52c的杂质浓度。
应当注意的是，已经参照执行了形成图22所示的第一掺杂区域51a和52a的过程以及形成图24和图25所示的第三掺杂区域51c和52c的过程的情况说明了根据第二实施方案的变形例的半导体装置的制造方法。然而，可选择的是，执行形成图22所示的第一掺杂区域51a和52a的过程或者形成图24和图25所示的第三掺杂区域51c和52c的过程，跳过这两个过程中的一个过程。
(其他实施方案)
尽管已经参考第一实施方案、第二实施方案及其变形例说明了本技术，但是应当理解的是，本技术不受本公开所包括的说明和附图的限制。从本公开中显而易见的是，本领域技术人员可以想到各种替代实施方案、示例和操作技术。
例如，根据第一实施方案或第二实施方案的半导体装置适用于具有成像功能的各种类型的电子设备，诸如用于数码照相机和摄像机等相机系统以及具有成像功能的移动电话。例如，根据第一实施方案或第二实施方案的半导体装置可以应用于图26所示的电子设备(相机)。图26所示的电子设备例如是能够拍摄静止图像或视频图像的摄像机，并且包括半导体装置200、光学系统(光学透镜)201、快门装置202、信号处理部203和用于驱动半导体装置200和快门装置202的驱动部204。
根据第一实施方案或第二实施方案的半导体装置可用作半导体装置200。光学系统201从被摄体接收图像光(入射光)，并将接收到的图像光引导至半导体装置200的像素区域1中。光学系统201可以包括多个光学透镜。快门装置202控制相对于半导体装置200的光照时段和遮光时段。驱动部204控制半导体装置200的传输操作和快门装置202的快门操作。信号处理部203对从半导体装置200输出的信号执行各种信号处理。经信号处理后的视频信号或者存储在诸如存储器等存储介质中，或者例如输出到监视器。
此外，已经参考第一半导体元件101是放大晶体管的情况示出了根据第一实施方案或第二实施方案的半导体装置。然而，代替放大晶体管，可选择地，第一半导体元件101可以是诸如传输晶体管等像素晶体管。此外，第一半导体元件101不仅适用于用作像素晶体管，而且还适用于用作外围电路的模拟晶体管。在第一半导体元件101是外围电路的模拟晶体管的情况下，可以通过将第一主电极区域51和第二主电极区域52的深度D1设置为等于或大于包括第一栅极绝缘膜13的厚度在内的第一突出部142和第二突出部143的深度D0来减小s因子(s值)。
此外，已经参考半导体层10是Si基板的情况示出了根据第一实施方案或第二实施方案的半导体装置。然而，Si基板可以由诸如碳化硅(SiC)、氮化镓(GaN)或砷化镓(GaAs)等具有比Si更宽的带隙的半导体(宽带隙半导体)基板代替。
当如上所述地理解了由前述实施方案公开的技术内容时，对于本领域技术人员显而易见的是，在本技术中可以包括各种替代实施方案、示例和操作技术。此外，显而易见的是，本技术还包括例如视情况通过使用结合前述实施方案、变形例以及除本文所述之外的各种实施方案说明的各个组件而形成的配置。因此，本技术的技术范围仅由指定适当基于上述示意性说明的要求保护的发明的事项来限定。
应当注意的是，本技术可以采用以下配置。
(1)
一种半导体元件，其包括：
半导体层；
沟道区域，其布置在所述半导体层的上部中；
第一主电极区域和第二主电极区域，所述第一主电极区域和所述第二主电极区域彼此相对并且布置在所述沟道区域的沟道长度方向上的相对的端部上；
栅极绝缘膜，其布置在第一沟槽和第二沟槽的内壁上以及所述沟道区域的上表面上，所述第一沟槽和所述第二沟槽布置在所述沟道区域的沟道宽度方向上彼此相对的侧面上；以及
栅极电极，其包括第一突出部、第二突出部和水平部，所述第一突出部隔着所述栅极绝缘膜嵌入在所述第一沟槽中，所述第二突出部隔着所述栅极绝缘膜嵌入在所述第二沟槽中，所述水平部连接至所述第一突出部和所述第二突出部的上端，并且所述水平部隔着所述栅极绝缘膜布置在所述沟道区域的上表面上，
其中，所述第一主电极区域和所述第二主电极区域的深度等于包括所述栅极绝缘膜在内的所述第一突出部和所述第二突出部的深度。
(2)
根据(1)所述的半导体元件，其中，所述水平部的高度等于或大于所述第一主电极区域和所述第二主电极区域的深度。
(3)
根据(1)或(2)所述的半导体元件，其中，位于所述第一主电极区域和所述第二主电极区域的正下方的所述半导体层没有射程末端缺陷。
(4)
一种半导体装置，其包括：
第一半导体元件，其包括半导体层、沟道区域、第一主电极区域和第二主电极区域、栅极绝缘膜以及栅极电极，所述沟道区域布置在所述半导体层的上部中，所述第一主电极区域和所述第二主电极区域彼此相对并且布置在所述沟道区域的沟道长度方向上的相对端部上，所述栅极绝缘膜布置在第一沟槽和第二沟槽的内壁上以及所述沟道区域的上表面上，所述第一沟槽和所述第二沟槽布置在所述沟道区域的沟道宽度方向上彼此相对的侧面上，所述栅极电极包括第一突出部、第二突出部和水平部，所述第一突出部隔着所述栅极绝缘膜嵌入在所述第一沟槽中，所述第二突出部隔着所述栅极绝缘膜嵌入在所述第二沟槽，所述水平部连接至所述第一突出部和所述第二突出部的上端，并且所述水平部隔着所述栅极绝缘膜布置在所述沟道区域的上表面上；以及
第二半导体元件，其包括第三主电极区域、第四主电极区域以及第二栅极电极，所述第三主电极区域和所述第四主电极区域彼此相对并且布置在所述半导体层的上部中，所述第二栅极电极隔着第二栅极绝缘膜布置于夹在所述第三主电极区域和所述第四主电极区域之间的所述半导体层上，
其中，所述第一主电极区域和所述第二主电极区域的深度等于包括所述栅极绝缘膜在内的所述第一突出部和所述第二突出部的深度。
(5)
根据(4)所述的半导体装置，其中，所述第三主电极区域和所述第四主电极区域的深度小于所述第一主电极区域和所述第二主电极区域的深度。
(6)
根据(4)或(5)所述的半导体装置，其中，所述第二栅极电极的高度小于所述水平部的高度。
(7)
根据(4)至(6)中任一项所述的半导体装置，其中，
所述第一半导体元件包括固态成像装置的像素中所包括的放大晶体管，并且
所述第二半导体元件包括所述固态成像装置的外围电路中所包括的晶体管。
(8)
一种半导体元件的制造方法，其包括以下步骤：
在半导体层的上部中挖出凹陷部，以形成由所述凹陷部划定的沟道区域；
在所述凹陷部中嵌入元件隔离绝缘膜；
选择性地去除所述元件隔离绝缘膜并且挖出第一沟槽和第二沟槽，以露出在所述沟道区域的沟道宽度方向上彼此相对的侧面；
在所述第一沟槽和所述第二沟槽的内壁上以及在所述沟道区域的上表面上形成栅极绝缘膜；
隔着所述栅极绝缘膜在所述第一沟槽和所述第二沟槽中嵌入导电材料层，并且形成包括第一突出部、第二突出部和水平部的栅极电极，所述第一突出部嵌入在所述第一沟槽中，所述第二突出部嵌入在所述第二沟槽中，所述水平部连接至所述第一突出部和所述第二突出部的上端，并且所述水平部隔着所述栅极绝缘膜布置在所述沟道区域的上表面上；以及
以与包括所述栅极绝缘膜在内的所述第一突出部和所述第二突出部相同的深度，形成夹持在所述沟道区域的沟道长度方向上的两端并彼此相对的第一主电极区域和第二主电极区域。
(9)
根据(8)所述的半导体元件的制造方法，其中，形成所述第一主电极区域和所述第二主电极区域的步骤包括：
将杂质离子注入到所述半导体层的上表面中的过程，以及
通过执行热处理激活所述杂质离子的过程，并且
所述水平部的厚度大于所述杂质离子的投影射程。
(10)
根据(8)所述的半导体元件的制造方法，其中，形成所述第一主电极区域和所述第二主电极区域的步骤包括：
在所述沟道区域的沟道长度方向上的相对端部上挖出彼此相对的第三沟槽和第四沟槽的过程，以及
根据气相沉积法通过在所述第三沟槽和所述第四沟槽中嵌入导电材料层来形成所述第一主电极区域和所述第二主电极区域的过程。
(11)
根据(10)所述的半导体元件的制造方法，还包括：
在所述根据气相沉积法的嵌入过程之前，通过热扩散将与所述第一主电极区域和所述第二主电极区域具有相同导电类型的杂质添加到所述第三沟槽和所述第四沟槽的底面和侧面的过程。
(12)
根据(10)或(11)所述的半导体元件的制造方法，还包括：
在所述根据气相沉积法的嵌入过程之后，
将与所述第一主电极区域和所述第二主电极区域具有相同导电类型的杂质离子注入到所述第一主电极区域和所述第二主电极区域的上表面中的过程；和
通过执行热处理激活所述杂质离子的过程。
(13)
一种半导体装置的制造方法，其包括以下步骤：
在半导体层的上部中挖出凹陷部，以形成由所述凹陷部划定的沟道区域；
在所述凹陷部中嵌入元件隔离绝缘膜；
选择性地去除所述元件隔离绝缘膜并且挖出第一沟槽和第二沟槽，以露出在所述沟道区域的沟道宽度方向上彼此相对的侧面；
在所述第一沟槽和所述第二沟槽的内壁上以及在所述沟道区域的上表面上形成栅极绝缘膜；
隔着所述栅极绝缘膜在所述第一沟槽和所述第二沟槽中嵌入导电材料层，并且形成包括第一突出部、第二突出部和水平部的栅极电极，所述第一突出部嵌入在所述第一沟槽中，所述第二突出部嵌入在所述第二沟槽中，所述水平部连接至所述第一突出部和所述第二突出部的上端，并且所述水平部隔着所述栅极绝缘膜布置在所述沟道区域的上表面上；
以与包括所述栅极绝缘膜在内的所述第一突出部和所述第二突出部相同的深度，形成夹持在所述沟道区域的沟道长度方向上的两端且彼此相对的第一主电极区域和第二主电极区域；
隔着所述栅极绝缘膜在所述半导体层上形成第二栅极电极；以及
以不同于所述第一主电极区域和所述第二主电极区域的深度，形成夹持在所述第二栅极电极下方的所述半导体层且彼此相对的第三主电极区域和第四主电极区域。
附图标记列表
1：像素区域
2：像素
3：垂直驱动电路
4：列信号处理电路
5：水平驱动电路
6：输出电路
7：控制电路
8a：像素驱动配线
8b：垂直信号线
9：水平信号线
10：半导体层
10a：沟道区域
10b：阱区域
11、12：主电极区域
11a、12a：延伸区域
11x、12x：离子注入区域
13：栅极绝缘膜
14：栅极电极
15：侧壁绝缘膜
16：元件隔离绝缘膜
17：层间绝缘膜
21、22：主电极区域
23：栅极绝缘膜
24：栅极电极
30：凹陷部
31、32：沟槽
41、42：蚀刻保护膜
43、45：光致抗蚀剂膜
44：硬掩模
51、51x、52、52x：主电极区域
51a、51b、51c、52a、52b、52c：掺杂区域
61、62：沟槽
101、102：半导体元件
141：水平部
142、143：突出部
200：半导体装置
201：光学系统
202：快门装置
203：信号处理部
204：驱动部

Claims (13)

1.一种半导体元件，其包括：
半导体层；
沟道区域，其布置在所述半导体层的上部中；
第一主电极区域和第二主电极区域，所述第一主电极区域和所述第二主电极区域彼此相对并且布置在所述沟道区域的沟道长度方向上的相对的端部上；
栅极绝缘膜，其布置在第一沟槽和第二沟槽的内壁上以及所述沟道区域的上表面上，所述第一沟槽和所述第二沟槽布置在所述沟道区域的沟道宽度方向上彼此相对的侧面上；以及
栅极电极，其包括第一突出部、第二突出部和水平部，所述第一突出部隔着所述栅极绝缘膜嵌入在所述第一沟槽中，所述第二突出部隔着所述栅极绝缘膜嵌入在所述第二沟槽中，所述水平部连接至所述第一突出部和所述第二突出部的上端，并且所述水平部隔着所述栅极绝缘膜布置在所述沟道区域的上表面上，
其中，所述第一主电极区域和所述第二主电极区域的深度等于包括所述栅极绝缘膜在内的所述第一突出部和所述第二突出部的深度。
2.根据权利要求1所述的半导体元件，其中，所述水平部的高度等于或大于所述第一主电极区域和所述第二主电极区域的深度。
3.根据权利要求1所述的半导体元件，其中，位于所述第一主电极区域和所述第二主电极区域的正下方的所述半导体层没有射程末端缺陷。
4.一种半导体装置，其包括：
第一半导体元件，其包括半导体层、沟道区域、第一主电极区域和第二主电极区域、栅极绝缘膜以及栅极电极，所述沟道区域布置在所述半导体层的上部中，所述第一主电极区域和所述第二主电极区域彼此相对并且布置在所述沟道区域的沟道长度方向上的相对端部上，所述栅极绝缘膜布置在第一沟槽和第二沟槽的内壁上以及所述沟道区域的上表面上，所述第一沟槽和所述第二沟槽布置在所述沟道区域的沟道宽度方向上彼此相对的侧面上，所述栅极电极包括第一突出部、第二突出部和水平部，所述第一突出部隔着所述栅极绝缘膜嵌入在所述第一沟槽中，所述第二突出部隔着所述栅极绝缘膜嵌入在所述第二沟槽，所述水平部连接至所述第一突出部和所述第二突出部的上端，并且所述水平部隔着所述栅极绝缘膜布置在所述沟道区域的上表面上；以及
第二半导体元件，其包括第三主电极区域、第四主电极区域以及第二栅极电极，所述第三主电极区域和所述第四主电极区域彼此相对并且布置在所述半导体层的上部中，所述第二栅极电极隔着第二栅极绝缘膜布置于夹在所述第三主电极区域和所述第四主电极区域之间的所述半导体层上，
其中，所述第一主电极区域和所述第二主电极区域的深度等于包括所述栅极绝缘膜在内的所述第一突出部和所述第二突出部的深度。
5.根据权利要求4所述的半导体装置，其中，所述第三主电极区域和所述第四主电极区域的深度小于所述第一主电极区域和所述第二主电极区域的深度。
6.根据权利要求4所述的半导体装置，其中，所述第二栅极电极的高度小于所述水平部的高度。
7.根据权利要求4所述的半导体装置，其中，
所述第一半导体元件是固态成像装置的像素中所包括的放大晶体管，并且
所述第二半导体元件是所述固态成像装置的外围电路中所包括的晶体管。
8.一种半导体元件的制造方法，其包括以下步骤：
在半导体层的上部中挖出凹陷部，以形成由所述凹陷部划定的沟道区域；
在所述凹陷部中嵌入元件隔离绝缘膜；
选择性地去除所述元件隔离绝缘膜并且挖出第一沟槽和第二沟槽，以露出在所述沟道区域的沟道宽度方向上彼此相对的侧面；
在所述第一沟槽和所述第二沟槽的内壁上以及在所述沟道区域的上表面上形成栅极绝缘膜；
隔着所述栅极绝缘膜在所述第一沟槽和所述第二沟槽中嵌入导电材料层，并且形成包括第一突出部、第二突出部和水平部的栅极电极，所述第一突出部嵌入在所述第一沟槽中，所述第二突出部嵌入在所述第二沟槽中，所述水平部连接至所述第一突出部和所述第二突出部的上端，并且所述水平部隔着所述栅极绝缘膜布置在所述沟道区域的上表面上；以及
以与包括所述栅极绝缘膜在内的所述第一突出部和所述第二突出部相同的深度，形成夹持在所述沟道区域的沟道长度方向上的两端并彼此相对的第一主电极区域和第二主电极区域。
9.根据权利要求8所述的半导体元件的制造方法，其中，形成所述第一主电极区域和所述第二主电极区域的步骤包括：
将杂质离子注入到所述半导体层的上表面中的过程，以及
通过执行热处理激活所述杂质离子的过程，并且
所述水平部的厚度大于所述杂质离子的投影射程。
10.根据权利要求8所述的半导体元件的制造方法，其中，形成所述第一主电极区域和所述第二主电极区域的步骤包括：
在所述沟道区域的沟道长度方向上的相对端部上挖出彼此相对的第三沟槽和第四沟槽的过程，以及
根据气相沉积法通过在所述第三沟槽和所述第四沟槽中嵌入导电材料层来形成所述第一主电极区域和所述第二主电极区域的过程。
11.根据权利要求10所述的半导体元件的制造方法，还包括：
在所述根据气相沉积法的嵌入过程之前，通过热扩散将与所述第一主电极区域和所述第二主电极区域具有相同导电类型的杂质添加到所述第三沟槽和所述第四沟槽的底面和侧面的过程。
12.根据权利要求10所述的半导体元件的制造方法，还包括：
在所述根据气相沉积法的嵌入过程之后，
将与所述第一主电极区域和所述第二主电极区域具有相同导电类型的杂质离子注入到所述第一主电极区域和所述第二主电极区域的上表面中的过程；和
通过执行热处理激活所述杂质离子的过程。
13.一种半导体装置的制造方法，其包括以下步骤：
在半导体层的上部中挖出凹陷部，以形成由所述凹陷部划定的沟道区域；
在所述凹陷部中嵌入元件隔离绝缘膜；
选择性地去除所述元件隔离绝缘膜并且挖出第一沟槽和第二沟槽，以露出在所述沟道区域的沟道宽度方向上彼此相对的侧面；
在所述第一沟槽和所述第二沟槽的内壁上以及在所述沟道区域的上表面上形成栅极绝缘膜；
隔着所述栅极绝缘膜在所述第一沟槽和所述第二沟槽中嵌入导电材料层，并且形成包括第一突出部、第二突出部和水平部的栅极电极，所述第一突出部嵌入在所述第一沟槽中，所述第二突出部嵌入在所述第二沟槽中，所述水平部连接至所述第一突出部和所述第二突出部的上端，并且所述水平部隔着所述栅极绝缘膜布置在所述沟道区域的上表面上；
以与包括所述栅极绝缘膜在内的所述第一突出部和所述第二突出部相同的深度，形成夹持在所述沟道区域的沟道长度方向上的两端且彼此相对的第一主电极区域和第二主电极区域；
隔着所述栅极绝缘膜在所述半导体层上形成第二栅极电极；和
以不同于所述第一主电极区域和所述第二主电极区域的深度，形成夹持在所述第二栅极电极下方的所述半导体层且彼此相对的第三主电极区域和第四主电极区域。
CN202080011584.6A 2019-03-14 2020-01-24 半导体元件、半导体装置以及二者的制造方法 Pending CN113383427A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019047655 2019-03-14
JP2019-047655 2019-03-14
PCT/JP2020/002508 WO2020183937A1 (ja) 2019-03-14 2020-01-24 半導体素子、半導体装置、半導体素子の製造方法及び半導体装置の製造方法

Publications (1)

Publication Number Publication Date
CN113383427A true CN113383427A (zh) 2021-09-10

Family

ID=72426705

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080011584.6A Pending CN113383427A (zh) 2019-03-14 2020-01-24 半导体元件、半导体装置以及二者的制造方法

Country Status (7)

Country Link
US (1) US20220149093A1 (zh)
EP (1) EP3940791A4 (zh)
JP (1) JPWO2020183937A1 (zh)
KR (1) KR20210141931A (zh)
CN (1) CN113383427A (zh)
TW (1) TWI849059B (zh)
WO (1) WO2020183937A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116435324A (zh) * 2023-06-09 2023-07-14 湖北江城芯片中试服务有限公司 半导体结构及其制备方法、半导体器件

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108470711B (zh) * 2018-02-12 2020-10-02 上海集成电路研发中心有限公司 图像传感器的深沟槽和硅通孔的制程方法
JP2024003807A (ja) * 2020-12-04 2024-01-16 ソニーグループ株式会社 固体撮像素子
WO2024166562A1 (ja) * 2023-02-10 2024-08-15 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び電子機器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1168069A (ja) * 1997-04-04 1999-03-09 Nippon Steel Corp 半導体装置及びその製造方法
US20020003256A1 (en) * 2000-02-14 2002-01-10 Mitsubishi Denki Kabushiki Kaisha MOS semiconductor device and method of manufacturing the same
US20070134884A1 (en) * 2005-12-14 2007-06-14 Samsung Electronics Co., Ltd. Isolation method of defining active fins, method of fabricating semiconductor device using the same and semiconductor device fabricated thereby
CN101262012A (zh) * 2007-02-07 2008-09-10 精工电子有限公司 半导体装置以及半导体装置的制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020011612A1 (en) * 2000-07-31 2002-01-31 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP5361110B2 (ja) 2004-10-20 2013-12-04 三星電子株式会社 非平面トランジスタを有する固体イメージセンサ素子及びその製造方法
TWI401799B (zh) * 2007-12-21 2013-07-11 Alpha & Omega Semiconductor 具有不同溝渠深度之ｍｏｓ裝置
US8053318B2 (en) * 2009-06-25 2011-11-08 International Business Machines Corporation FET with replacement gate structure and method of fabricating the same
US8211759B2 (en) * 2010-10-21 2012-07-03 International Business Machines Corporation Semiconductor structure and methods of manufacture
US20150171206A1 (en) * 2013-12-18 2015-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxially Growing III-V Contact Plugs for MOSFETs
US9679990B2 (en) * 2014-08-08 2017-06-13 Globalfoundries Inc. Semiconductor structure(s) with extended source/drain channel interfaces and methods of fabrication

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1168069A (ja) * 1997-04-04 1999-03-09 Nippon Steel Corp 半導体装置及びその製造方法
US20020003256A1 (en) * 2000-02-14 2002-01-10 Mitsubishi Denki Kabushiki Kaisha MOS semiconductor device and method of manufacturing the same
US20070134884A1 (en) * 2005-12-14 2007-06-14 Samsung Electronics Co., Ltd. Isolation method of defining active fins, method of fabricating semiconductor device using the same and semiconductor device fabricated thereby
CN101262012A (zh) * 2007-02-07 2008-09-10 精工电子有限公司 半导体装置以及半导体装置的制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116435324A (zh) * 2023-06-09 2023-07-14 湖北江城芯片中试服务有限公司 半导体结构及其制备方法、半导体器件
CN116435324B (zh) * 2023-06-09 2023-09-26 湖北江城芯片中试服务有限公司 半导体结构及其制备方法、半导体器件

Also Published As

Publication number Publication date
JPWO2020183937A1 (zh) 2020-09-17
US20220149093A1 (en) 2022-05-12
TWI849059B (zh) 2024-07-21
TW202036914A (zh) 2020-10-01
WO2020183937A1 (ja) 2020-09-17
EP3940791A1 (en) 2022-01-19
EP3940791A4 (en) 2022-09-07
KR20210141931A (ko) 2021-11-23

Similar Documents

Publication Publication Date Title
EP3940791A1 (en) Semiconductor element, semiconductor device, method of manufacturing semiconductor element, and method of manufacturing semiconductor device
US7285482B2 (en) Method for producing solid-state imaging device
US7524695B2 (en) Image sensor and pixel having an optimized floating diffusion
US9240345B2 (en) Shallow trench isolation structure having air gap, CMOS image sensor using the same and method of manufacturing CMOS image sensor
JP3899236B2 (ja) イメージセンサの製造方法
US7514309B2 (en) Methods to selectively protect NMOS regions, PMOS regions, and gate layers during EPI process
KR20070031046A (ko) 씨모스 이미지 센서 및 그 제조방법
JP2012156310A (ja) 固体撮像素子、固体撮像素子の製造方法、および電子機器
TW201212218A (en) Semiconductor device, solid-state imaging device, method for manufacturing semiconductor device, method for manufacturing solid-state imaging device, and electronic apparatus
US6844247B2 (en) Semiconductor device and method of manufacturing the same
KR20080084849A (ko) Ｐ 및 ｎ 도핑된 게이트를 갖는 집적 회로를 제공하는 방법및 장치
US11705475B2 (en) Method of forming shallow trench isolation (STI) structure for suppressing dark current
US10916624B2 (en) Semiconductor integrated circuit and method of manufacturing the same
JP2005072236A (ja) 半導体装置および半導体装置の製造方法
US20230246043A1 (en) Semiconductor device and imaging apparatus
JP2008535204A (ja) 固体撮像装置の製造方法
US20030117865A1 (en) Layer arrangement, memory cell, memory cell arrangement and method for producing a layer arrangement
TW202310439A (zh) 具有垂直轉移閘極的影像感測器
JP2008016723A (ja) 固体撮像装置の製造方法および固体撮像装置
US20130234214A1 (en) Solid-state imaging device and method of manufacturing the same
KR100734259B1 (ko) 반도체 소자의 제조 방법
KR20060000322A (ko) Ｃｍｏｓ 이미지 센서 및 그 제조방법
KR20070050511A (ko) 소자 분리 영역 형성 방법 및 이를 이용한 이미지 소자형성 방법
JP3848782B2 (ja) 半導体装置の製造方法
KR100663610B1 (ko) 이미지 센서 및 그 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination