KR20070031046A - 씨모스 이미지 센서 및 그 제조방법 - Google Patents

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Abstract

본 발명은 누화현상을 방지하면서 암전류를 억제할 수 있는 씨모스 이미지 센서 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 트렌치가 형성된 제1 도전형의 기판과, 상기 트렌치의 내부면을 따라 상기 제1 도전형의 에피택셜층으로 형성된 채널스톱층과, 상기 트렌치가 매립되도록 상기 채널스톱층 상에 형성된 소자분리막과, 상기 채널스톱층 일측의 상기 기판에 형성된 제2 도전형의 포토다이오드와, 상기 포토다이오드로부터 생성된 광전하를 전송하기 위해 상기 포토다이오드와 인접한 상기 기판 상에 형성된 트랜스퍼 게이트를 포함하는 씨모스 이미지 센서를 제공한다.
씨모스 이미지 센서, 에피택셜층, 채널스톱층, 암전류, 누화현상.

Description

씨모스 이미지 센서 및 그 제조방법{COMPLEMENTARY METAL OXIDE SEMICONDUCTOR IMAGE SENSOR AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래기술에 따른 CMOS 이미지 센서의 단위화소 일부를 도시한 단면도.
도 2는 본 발명의 제1 실시예에 따른 CMOS 이미지 센서의 단위화소 일부를 도시한 단면도.
도 3a 내지 도 3c는 도 2에 도시된 CMOS 이미지 센서의 제조방법을 도시한 공정단면도.
도 4는 본 발명의 제2 실시예에 따른 CMOS 이미지 센서의 단위화소 일부를 도시한 단면도.
도 5a 및 도 5b는 도 4에 도시된 CMOS 이미지 센서의 제조방법을 도시한 공정단면도.
- 도면의 주요부분에 대한 부호의 설명 -
110, 210 : 기판 111, 211 : 패드 산화막
112, 212 : 패드 질화막 113 : 딥 트렌치
115, 215 : 채널스톱층 117, 217 : 게이트 절연막
119, 219 : 게이트 전도막 120, 220 : 게이트 전극
122, 222 : 스페이서 123, 223 : 트랜스퍼 게이트
124, 224 : 포토다이오드 126, 226 : 플로팅 확산영역
130 : 소자분리막
본 발명은 이미지 센서에 관한 것으로 특히, 씨모스(Complementary Metal Oxide Semiconductor) 이미지 센서 및 그 제조방법에 관한 것이다.
씨모스(Complementary Metal Oxide Semiconductor; 이하, CMOS라 함) 이미지 센서는 현재 모바일 폰(Mobile phone), PC(Personal Computer)용 카메라(Camera) 및 전자기기 등에서 광범위하게 사용되고 있는 디바이스(Device)이다. CMOS 이미지 센서는 기존에 이미지 센서로 사용되던 CCD(Charge Coupled Device)에 비해 구동방식이 간편하며, 신호 처리 회로(Signal Processing Circuit)를 한 칩에 집적할 수 있어서 SOC(System On Chip)이 가능하므로 모듈의 소형화를 가능하게 한다.
또한, 기존에 셋-업(Set-up)된 CMOS 기술을 호환성 있게 사용할 수 있으므로 제조 단가를 낮출 수 있는 등 많은 장점을 가지고 있다.
도 1은 종래기술에 따른 CMOS 이미지 센서의 단위화소(unit pixel) 일부를 도시한 단면도이다.
도 1을 참조하면, 고농도의 P형(P++) 기판(10)과 저농도의 P형 에피층(미도시, P- epi)이 적층된 하부 구조(이하, 반도체층이라 함)에 국부적으로 소자분리막(12)이 형성되어 있고, 반도체층 상에 트랜스퍼 게이트(20)를 이루는 게이트 전극(18)이 게이트 절연막(14)/게이트 전도막(16)의 적층 및 그 측벽의 스페이서(19)를 포함하는 구조로 형성되어 있다.
또한, 게이트 전극(18)의 일측에 얼라인된(aligned) 반도체층 내부에 채널스톱층으로 기능하는 P형(P+) 불순물영역(25)과 저농도의 N형(N-) 포토다이오드(21)가 이온주입 및 열확산 공정을 통해 형성되어 있다. 반면에, 게이트 전극(18)의 타측에 얼라인된 반도체층 내부에는 고농도의 N형(N+) 플로팅 확산영역(22)이 형성되어 있다.
이때, 소자분리막(12)은 인접한 화소 간의 전자 이동을 방지, 즉 누화현상(crosstalk)을 방지하기 위한 것으로서, 최근에는 이러한 누화현상을 확실히 방지하기 위하여 트렌치의 깊이를 깊게(deep) 하여 형성하고 있다. 그러나, 이처럼 트렌치의 깊이를 수 마이크로미터 깊이로 형성을 하게되면 반도체층의 깊은 곳에서 발생하는 전자가 인접한 화소로 이동하는 것을 방지할 수는 있으나, 이온주입을 통해 깊은 트렌치(이하, 딥 트렌치라 함)의 측벽을 모두 도핑할 수 없다는 문제가 있다. 따라서, 포토다이오드의 공핍층이 딥 트렌치의 측벽으로 확장되어 암전류(dark current)가 증가하는 문제점이 발생한다.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 누화현상을 방지하면서 암전류를 억제할 수 있는 씨모스 이미지 센서 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 제1 측면에 따른 본 발명은, 트렌치가 형성된 제1 도전형의 기판과, 상기 트렌치의 내부면을 따라 상기 제1 도전형의 에피택셜층으로 형성된 채널스톱층과, 상기 트렌치가 매립되도록 상기 채널스톱층 상에 형성된 소자분리막과, 상기 채널스톱층 일측의 상기 기판에 형성된 제2 도전형의 포토다이오드와, 상기 포토다이오드로부터 생성된 광전하를 전송하기 위해 상기 포토다이오드와 인접한 상기 기판 상에 형성된 트랜스퍼 게이트를 포함하는 씨모스 이미지 센서를 제공한다.
또한, 상기 목적을 달성하기 위한 제2 측면에 따른 본 발명은, 트렌치가 형성된 제1 도전형의 기판과, 상기 트렌치가 매립되도록 상기 제1 도전형의 에피택셜층으로 형성된 채널스톱층과, 상기 채널스톱층 일측의 상기 기판에 형성된 제2 도전형의 포토다이오드와, 상기 포토다이오드로부터 생성된 광전하를 전송하기 위해 상기 포토다이오드와 인전합 상기 기판 상에 형성된 트랜스퍼 게이트를 포함하는 씨모스 이미지 센서를 제공한다.
또한, 상기 목적을 달성하기 위한 제3 측면에 따른 본 발명은, 트렌치가 형성된 제1 도전형의 기판을 제공하는 단계와, 에피택시 공정을 실시하여 상기 트렌치의 내부면을 따라 상기 제1 도전형의 채널스톱층을 형성하는 단계와, 상기 트렌치가 매립되도록 상기 채널스톱층 상에 소자분리막을 형성하는 단계와, 상기 채널스톱층의 일측 상기 기판 상에 양측으로 스페이서를 구비한 트랜스퍼 게이트용 게이트 전극을 형성하는 단계와, 불순물 이온주입 공정을 실시하여 상기 트렌치와 상기 게이트 전극 사이의 상기 기판에 제2 도전형의 포토다이오드를 형성하는 단계를 포함하는 씨모스 이미지 센서 제조방법을 제공한다.
또한, 상기 목적을 달성하기 위한 제4 측면에 따른 본 발명은, 트렌치가 형성된 제1 도전형의 기판을 제공하는 단계와, 에피택시 공정을 실시하여 상기 트렌치가 매립되도록 상기 제1 도전형의 채널스톱층을 형성하는 단계와, 상기 채널스톱층의 일측 상기 기판 상에 양측으로 스페이서를 구비한 트랜스퍼 게이트용 게이트 전극을 형성하는 단계와, 불순물 이온주입 공정을 실시하여 상기 트렌치와 상기 게이트 전극 사이의 상기 기판에 제2 도전형의 포토다이오드를 형성하는 단계를 포함하는 씨모스 이미지 센서 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예 1
도 2는 본 발명의 제1 실시예에 따른 CMOS 이미지 센서의 단위 화소 일부를 도시한 단면도이다.
도 2을 참조하면, 본 발명의 제1 실시예에 따른 CMOS 이미지 센서의 단위 화소는 딥 트렌치(미도시)가 형성된 고농도의 P형(P++) 기판(110)과, 딥 트렌치의 내부면을 따라 P형(P+) 에피택셜층으로 형성된 채널스톱층(115)과, 딥 트렌치가 매립되도록 채널스톱층(115) 상에 형성된 소자분리막(130)과, 채널스톱층(115) 일측의 기판(110)에 형성된 저농도의 N형(N-) 포토다이오드(124)와, 포토다이오드(124)로부터 생성된 광전하를 전송하기 위해 포토다이오드(124)와 인접한 기판(110) 상에 형성된 트랜스퍼 게이트(123)를 포함한다. 또한, 포토다이오드(124)와 대향되며 트랜스퍼 게이트(123)와 인접한 기판(110)에 형성된 플로팅 확산영역(126)을 더 포함할 수 있다.
이때, 트랜스퍼 게이트(123)는 게이트 절연막(117)과 게이트 전도막(119)으로 이루어진 게이트 전극(120) 및 게이트 전극(120)의 양측벽에 형성된 스페이서 (122)로 이루어진다. 특히, 게이트 전도막(119)은 폴리실리콘 또는 텅스텐 실리사이드 등이 단독 또는 적층된 구조이며, 스페이서(122)는 질화막, 산화막 또는 산화질화막 등으로 이루어진다.
여기서, 도시되진 않았지만, 고농도의 P형(P+) 기판(110) 상에는 저농도의 P형 에피층(P- epi)이 적층되어 있다. 이때, 기판(110)은 단결정 실리콘막이다.
즉, 본 발명의 바람직한 제1 실시예에 따르면, 딥 트렌치의 내부면을 따라 포토다이오드(124)와 반대의 도전형으로 도핑되어 에피택셜 성장된 채널스톱층(115)을 형성함으로써, 트렌치의 선폭이 좁고 깊이가 깊더라도 균일한 채널스톱층(115)이 형성되도록 할 수 있다. 따라서, CMOS 이미지 센서의 누화현상을 방지할 뿐만 아니라 암전류가 흐르는 것을 억제할 수 있다.
도 3a 내지 도 3c는 도 2에 도시된 본 발명의 바람직한 제1 실시예에 따른 CMOS 이미지 센서 제조방법을 도시한 공정단면도이다.
먼저, 도 3a에 도시된 바와 같이, 고농도의 P형(P++) 기판(110) 상에 패드 산화막(111) 및 패드 질화막(112)을 증착한다. 이때, 기판(110) 상부에는 P형의 에피층(P- epi, 미도시)이 형성되어 있다.
이어서, DTI(Deep Trench Isolation) 식각공정을 실시하여 기판(110)에 깊은 트렌치, 즉 딥 트렌치(113)를 형성한다. 예컨대, 마스크 공정 및 식각공정을 실시하여 패드 질화막(112) 상에 소정의 마스크 패턴(미도시)을 형성한다. 그런 다음, 마스크 패턴을 이용한 식각공정을 실시하여 패드 질화막(112), 패드 산화막(111) 및 기판(110)의 일부를 식각한다. 이로써, 기판(110)에 딥 트렌치(113)가 형성된다. 그런 다음, 스트립(strip) 공정을 통해 마스크 패턴을 제거한다.
이때, 화소 부위를 제외한 부분에서는 일반적인 STI(Shallow Trench Isolation) 공정을 통해 소자분리를 진행한다.
이어서, 도 3b에 도시된 바와 같이, 인시튜(in-situ)로 에피택시(Epitaxy) 공정을 실시하여 딥 트렌치(113, 도 3a 참조)의 내부면을 따라 고농도의 P형으로 도핑된 채널스톱층(115)을 성장시킨다. 이때, 채널스톱층(115)은 포토다이오드가 형성될 영역(이하, 포토다이오드 영역이라 함)의 기판(110) 상에도 형성될 수 있다. 예컨대, 포토다이오드 영역의 패드 질화막(112) 및 패드 산화막(111)을 식각한 후 에피택시 공정을 실시하여 포토다이오드 영역의 기판(110) 상에도 채널스톱층(115)을 형성한다.
이어서, 도 3c에 도시된 바와 같이, 습식식각공정을 통해 패드 질화막(112, 도 3b 참조) 및 패드 산화막(111, 도 3b 참조)을 제거한다.
이어서, 딥 트렌치(113, 도 3a 참조)가 매립되도록 채널스톱층(115) 상에 HDP(High Density Plasma) 산화막을 증착한 후, 이를 평탄화함으로써 소자분리막(130)이 형성된다. 이때, 소자분리막(130)은 후속 공정을 통해 증착될 게이트 전도막(119)이 트렌치(113) 내에 매립되어 잔류되는 것을 억제하도록 트렌치(113)의 저부로부터 일정 높이까지 형성한다.
이어서, 소자분리막(130)을 포함한 기판(110) 전면에 게이트 절연막(117)을 형성한 후, 게이트 절연막(117) 상에 게이트 전도막(119)을 증착한다. 바람직하게는, 산화공정을 통해 게이트 산화막을 형성한 후, 폴리실리콘과 같은 도전성 물질을 CVD(Chemical Vapor Deposition) 방식으로 증착한다.
이어서, 게이트 전도막(119) 및 게이트 절연막(117)의 일부를 식각하여 기판(110) 상에 트랜스퍼 게이트(123)용 게이트 전극(120)을 형성한다. 그런 다음, 게이트 전극(120)의 양측벽에 절연막으로 이루어진 스페이서(122)를 형성한다.
이어서, 소정의 마스크 패턴을 이용한 불순물 이온주입 공정을 실시하여 채널스톱층(115)과 게이트 전극(120) 간의 기판(110)에 포토다이오드(124)를 형성한다. 예컨대, N형 불순물 이온, 즉 인 또는 비소를 주입하여 저농도의 N- 포토다이오드(124)를 형성한다.
이어서, 불순물 이온주입 공정을 실시하여 포토다이오드(124)에 대향되며 게이트 전극(120)과 인접한 기판(110)에 플로팅 확산영역(126)을 형성한다. 바람직하게는, 고농도의 N형 불순물 이온을 주입하여 N+ 플로팅 확산영역(126)을 형성한다.
실시예 2
도 4는 본 발명의 바람직한 제2 실시예에 따른 CMOS 이미지 센서의 단위 화소 일부를 도시한 단면도이다.
도 4를 참조하면, 본 발명의 바람직한 제2 실시예에 따른 CMOS 이미지 센서의 단위 화소는 트렌치(미도시)가 형성된 고농도의 P형(P++) 기판(210)과, 트렌치가 매립되도록 P형(P+) 에피택셜층으로 형성된 채널스톱층(215)과, 채널스톱층(215) 일측의 기판(210)에 형성된 저농도의 N형(N-) 포토다이오드(224)와, 포토다이오드(224)로부터 생성된 광전하를 전송하기 위해 포토다이오드(224)와 인접한 기판(210) 상에 형성된 트랜스퍼 게이트(223)를 포함한다. 또한, 포토다이오드(224)와 대향되며 트랜스퍼 게이트(223)와 인접한 기판(210)에 형성된 플로팅 확산영역(226)을 더 포함할 수 있다.
즉, 본 발명의 바람직한 제2 실시예에 따르면, 본 발명의 바람직한 제1 실시예에서와 같이 채널스톱층(215)이 트렌치의 내부면을 따라 형성되지 않고 트렌치 전체를 매립하여 형성된다. 따라서, 별도의 소자분리막 형성공정을 진행하지 않게 되므로 제1 실시예에 비하여 CMOS 이미지 센서 제조공정을 단순화할 수 있다.
도 5a 및 도 5b는 도 4에 도시된 본 발명의 바람직한 제2 실시예에 따른 CMOS 이미지 센서 제조방법을 도시한 공정단면도이다.
먼저, 도 5a에 도시된 바와 같이, 본 발명의 바람직한 제1 실시예에서와 동일한 방법으로 딥 트렌치(미도시)가 형성된 고농도의 P형 기판(210)을 제공한다. 예컨대, 기판(210) 상에 형성된 패드 산화막(211) 및 패드 질화막(212)의 일부를 식각하여 기판(210)의 일부에 딥 트렌치를 형성한다.
이어서, 도 5b에 도시된 바와 같이, 인시튜로 에피택시 공정을 실시하여 고농도의 P형으로 도핑된 채널스톱층(215)을 딥 트렌치(미도시) 전체가 매립될 때까지 성장시킨다.
이어서, 습식식각공정을 실시하여 패드 질화막(212) 및 패드 산화막(211)을 제거한다.
이어서, 본 발명의 바람직한 제1 실시예에서와 동일한 방법으로 트랜스퍼 게이트(223)를 형성한 후, 불순물 이온주입 공정을 실시하여 트랜스퍼 게이트(223)와 채널스톱층(215) 간의 기판(210)에 포토다이오드(224)를 형성한다. 바람직하게는, 저농도의 N형 불순물 이온을 주입하여 N- 포토다이오드(224)를 형성한다. 여기서, 트랜스퍼 게이트(223)는 게이트 절연막(217)/게이트 전도막(219)이 적층된 구조의 게이트 전극(220)과 게이트 전극(220)의 양측벽에 형성된 스페이서(222)를 포함한다.
이어서, 불순물 이온주입 공정을 실시하여 포토다이오드(224)와 대향되며 트랜스퍼 게이트(223)에 인접한 기판(210)에 플로팅 확산영역(226)을 형성한다. 바람직하게는, 고농도의 N형 불순물 이온을 주입하여 N+ 플로팅 확산영역(226)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은, 기판에 딥 트렌치를 형성한 후 그 내부면을 따라 에피택셜 성장된 채널스톱층을 형성함으로써, 딥 트렌치의 측벽에 균일한 채널스톱층이 형성될 수 있다. 따라서, 누화현상을 방지할 뿐만 아니라 암전류의 흐름을 억제할 수 있다. 이를 통해, CMOS 이미지 센서의 성능을 크게 향상시키는 효과가 있다.

Claims (14)

  1. 트렌치가 형성된 제1 도전형의 기판;
    상기 트렌치의 내부면을 따라 상기 제1 도전형의 에피택셜층으로 형성된 채널스톱층;
    상기 트렌치가 매립되도록 상기 채널스톱층 상에 형성된 소자분리막;
    상기 채널스톱층 일측의 상기 기판에 형성된 제2 도전형의 포토다이오드; 및
    상기 포토다이오드로부터 생성된 광전하를 전송하기 위해 상기 포토다이오드와 인접한 상기 기판 상에 형성된 트랜스퍼 게이트
    를 포함하는 씨모스 이미지 센서.
  2. 제 1 항에 있어서,
    상기 채널스톱층은 상기 트렌치와 대응되는 영역 뿐만 아니라 상기 포토다이오드와 대응되는 영역의 상기 기판 상에도 형성된 씨모스 이미지 센서.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 소자분리막은 상기 트랜스퍼 게이트의 도전물질이 상기 트렌치 내에 잔류되지 않도록 상기 트렌치 저부로부터 일정 높이까지 형성된 씨모스 이미지 센서.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 트랜스퍼 게이트로부터 상기 광전하를 전송받도록 상기 포토다이오드와 대향되며 상기 트랜스퍼 게이트에 인접한 상기 기판에 형성된 플로팅 확산영역을 더 포함하는 씨모스 이미지 센서.
  5. 트렌치가 형성된 제1 도전형의 기판;
    상기 트렌치가 매립되도록 상기 제1 도전형의 에피택셜층으로 형성된 채널스톱층;
    상기 채널스톱층 일측의 상기 기판에 형성된 제2 도전형의 포토다이오드; 및
    상기 포토다이오드로부터 생성된 광전하를 전송하기 위해 상기 포토다이오드와 인전합 상기 기판 상에 형성된 트랜스퍼 게이트
    를 포함하는 씨모스 이미지 센서.
  6. 제 5 항에 있어서,
    상기 채널스톱층은 상기 트렌치와 대응되는 영역 뿐만 아니라 상기 포토다이오드와 대응되는 영역의 상기 기판 상에도 형성된 씨모스 이미지 센서.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 트랜스퍼 게이트로부터 상기 광전하를 전송받도록 상기 포토다이오드와 대향되며 상기 트랜스퍼 게이트에 인접한 상기 기판에 형성된 플로팅 확산영역을 더 포함하는 씨모스 이미지 센서.
  8. 트렌치가 형성된 제1 도전형의 기판을 제공하는 단계;
    에피택시 공정을 실시하여 상기 트렌치의 내부면을 따라 상기 제1 도전형의 채널스톱층을 형성하는 단계;
    상기 트렌치가 매립되도록 상기 채널스톱층 상에 소자분리막을 형성하는 단계;
    상기 채널스톱층의 일측 상기 기판 상에 양측으로 스페이서를 구비한 트랜스퍼 게이트용 게이트 전극을 형성하는 단계; 및
    불순물 이온주입 공정을 실시하여 상기 트렌치와 상기 게이트 전극 사이의 상기 기판에 제2 도전형의 포토다이오드를 형성하는 단계
    를 포함하는 씨모스 이미지 센서 제조방법.
  9. 제 8 항에 있어서,
    상기 채널스톱층을 형성하는 단계는 상기 트렌치와 대응되는 영역 뿐만 아니라 상기 포토다이오드와 대응되는 영역의 상기 기판 상에도 상기 채널스톱층을 형성하는 씨모스 이미지 센서 제조방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 소자분리막을 형성하는 단계는 상기 트렌치 내에 상기 게이트 전극 물질이 잔류되지 않도록 상기 트렌치의 저부로부터 일정 높이까지 상기 소자분리막을 형성하는 씨모스 이미지 센서 제조방법.
  11. 제 8 항 또는 제 9 항에 있어서, 상기 포토다이오드를 형성하는 단계 후,
    불순물 이온주입공정을 실시하여 상기 트랜스퍼 게이트로부터 상기 광전하를 전송받도록 상기 포토다이오드와 대향되며 상기 트랜스퍼 게이트에 인접한 상기 기판 에 플로팅 확산영역을 형성하는 단계
    를 더 포함하는 씨모스 이미지 센서 제조방법.
  12. 트렌치가 형성된 제1 도전형의 기판을 제공하는 단계;
    에피택시 공정을 실시하여 상기 트렌치가 매립되도록 상기 제1 도전형의 채 널스톱층을 형성하는 단계;
    상기 채널스톱층의 일측 상기 기판 상에 양측으로 스페이서를 구비한 트랜스퍼 게이트용 게이트 전극을 형성하는 단계; 및
    불순물 이온주입 공정을 실시하여 상기 트렌치와 상기 게이트 전극 사이의 상기 기판에 제2 도전형의 포토다이오드를 형성하는 단계
    를 포함하는 씨모스 이미지 센서 제조방법.
  13. 제 12 항에 있어서,
    상기 채널스톱층을 형성하는 단계는 상기 트렌치와 대응되는 영역 뿐만 아니라 상기 포토다이오드와 대응되는 영역의 상기 기판 상에도 상기 채널스톱층을 형성하는 씨모스 이미지 센서 제조방법.
  14. 제 12 항 또는 제 13 항에 있어서, 상기 포토다이오드를 형성하는 단계 후,
    불순물 이온주입공정을 실시하여 상기 트랜스퍼 게이트로부터 상기 광전하를 전송받도록 상기 포토다이오드와 대향되며 상기 트랜스퍼 게이트에 인접한 상기 기판 에 플로팅 확산영역을 형성하는 단계
    를 더 포함하는 씨모스 이미지 센서 제조방법.
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