JPH11233610A

JPH11233610A - 半導体装置およびその製造方法

Info

Publication number: JPH11233610A
Application number: JP3450398A
Authority: JP
Inventors: Kohei Sugihara; 浩平杉原; Yoshiki Okumura; 喜紀奥村; Toshiyuki Oishi; 敏之大石
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-02-17
Filing date: 1998-02-17
Publication date: 1999-08-27

Abstract

(57)【要約】【課題】素子分離領域の素子形成領域への食い込みを
抑制し、電界効果型トランジスタの実効的なチャネル幅
の減少を防止することが可能な素子分離構造を備えた半
導体装置およびその製造方法を提供する。【解決手段】半導体基板１の主表面には溝４が形成さ
れている。半導体基板１の主表面における素子形成領域
を分離し、外側壁を有する分離体５、６、７が、溝４を
充填するように形成されている。分離体５、６、７は、
外側壁を構成する側壁半導体膜５と、側壁半導体膜５に
よって囲まれ、溝４を充填する内部絶縁膜６、７とを含
む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に素子分離構造を備える半導
体装置およびその製造方法に関するものである。

【０００２】

【従来の技術】近年、半導体集積回路装置の集積度が著
しく高まるにつれて、素子の微細化が急速に進んでい
る。特に、半導体記憶装置としてダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）においては、記憶容
量が６４メガビット（Ｍｂ）から２５６メガビット（Ｍ
ｂ）、さらには１ギガビット（Ｇｂ）と増加するに伴っ
て、メモリの集積度が高められつつある。このように高
度に集積化されたメモリを構成する能動素子としての電
界効果型トランジスタやキャパシタは、それぞれ微細化
された構造を備えていなければならない。そして、微細
化された能動素子の間を電気的に分離するためには、微
細な素子分離構造が必要となる。

【０００３】図２４〜２７は、従来の微細な素子分離構
造の製造工程を示す断面図である。図２４〜２７を参照
して、従来の素子分離構造の製造工程を説明する。

【０００４】まず、半導体基板１０１（図２４参照）の
主表面上に熱酸化膜（図示せず）とシリコン窒化膜（図
示せず）とを形成する。シリコン窒化膜上には写真製版
加工によって露光・現像処理されたレジストパターン
（図示せず）を形成する。そのレジストパターンには、
設計分離幅Ｗ０（図２４参照）を有する開口部（図示せ
ず）が形成されている。このレジストパターンを用いて
ドライエッチングなどにより熱酸化膜とシリコン窒化膜
とを選択的に除去する。その後、レジストパターンを除
去する。このようにして、熱酸化膜１０２（図２４参
照）とシリコン窒化膜１０３（図２４参照）とには設計
分離幅Ｗ０（図２４参照）を有する開口部が形成され
る。この開口部が形成された部分が電界効果型トランジ
スタなどの能動素子の間を電気的に分離する素子分離領
域となる。そして、熱酸化膜１０２とシリコン窒化膜１
０３とによって覆われた半導体基板１０１の主表面の領
域が電界効果型トランジスタなどの能動素子を形成する
素子形成領域となる。

【０００５】そして、熱酸化膜１０２とシリコン窒化膜
１０３とをマスクとして用いて、半導体基板１０１をド
ライエッチングなどにより選択的に除去する。これによ
り、溝１０４（図２４参照）を形成する。

【０００６】その後、熱酸化処理を施すことにより、図
２４に示すように、溝１０４の内壁の表面に熱酸化膜１
０６が形成される。このとき、熱酸化膜１０６は溝１０
４の内壁から半導体基板１０１の内部に熱酸化が進行す
ることにより形成される。すなわち、熱酸化膜１０６
は、溝１０４の内壁の表面の半導体（シリコン）が熱酸
化により酸化膜になることによって形成される。したが
って、熱酸化膜１０６は、熱酸化膜１０２やシリコン窒
化膜１０３の下に位置する領域に形成されることにな
る。その結果、素子分離用の絶縁膜として、熱酸化膜１
０６は電界効果型トランジスタなどの能動素子が形成さ
れる素子形成領域に幅Ｗ８だけ侵入することになる。

【０００７】次に、図２５に示すように、ＴＥＯＳ（te
tra ethyl ortho silicate）を原材料として用いたＣＶ
Ｄ法によって、溝１０４を充填するようにシリコン酸化
膜１０７を形成する。このとき、シリコン酸化膜１０７
はシリコン窒化膜１０３の上にも延在するように形成さ
れている。

【０００８】その後、図２６に示すように、シリコン窒
化膜１０３の表面をストッパとして、シリコン酸化膜１
０７をドライエッチングや化学機械研磨（ＣＭＰ）など
によって除去する。これにより、シリコン酸化膜１０７
は、シリコン窒化膜１０３の表面とほぼ同じ高さであっ
て、平坦化された表面を有するようになる。

【０００９】次に、図２７に示すように、シリコン窒化
膜１０３と熱酸化膜１０２とを除去する。このようにし
て、従来のトレンチ型の素子分離構造は形成される。

【００１０】

【発明が解決しようとする課題】図２８は、上記のよう
に形成された素子分離領域と能動素子としての電界効果
型トランジスタが形成されている素子形成領域の位置関
係を示す平面図である。図２８を参照して、従来のトレ
ンチ型の素子分離構造の問題点を以下に述べる。

【００１１】図２８を参照して、電界効果型トランジス
タＴ１、Ｔ２はゲート電極１０８とソース領域１０９と
ドレイン領域１１０とを備える。電界効果型トランジス
タＴ１、Ｔ２は設計チャネル幅Ｗ４を有する。設計チャ
ネル幅Ｗ４はシリコン窒化膜１０３（図２４参照）によ
って規定される。この２つの電界効果型トランジスタＴ
１、Ｔ２は設計分離幅Ｗ０を有する素子分離領域によっ
て電気的に分離されている。この設計分離幅Ｗ０は電界
効果型トランジスタＴ１、Ｔ２の設計を行なう際に決定
される。

【００１２】しかし、図２４に示した熱酸化工程によ
り、素子形成領域における半導体基板１０１（図２４参
照）が熱酸化されて熱酸化膜１０６（図２４参照）とな
るので、素子形成領域の周辺部において、熱酸化膜１０
６が幅Ｗ８だけ素子形成領域に侵入した状態となる。こ
のため、実際の電界効果型トランジスタのチャネル幅は
Ｗ９となる。

【００１３】このように、電界効果型トランジスタのチ
ャネル幅が縮小することにより、電界効果型トランジス
タの電気的特性が劣化する。特に、電界効果型トランジ
スタに流される電流量が減少する。この電流量の減少
は、たとえば、ＤＲＡＭにおいてはキャパシタに電荷を
蓄積するための時間を増加させるように作用するため、
動作速度が劣化する原因となる。また、ロジック回路を
有する半導体装置においては、電界効果型トランジスタ
に流される電流量の減少は、信号の遅延時間の増加を招
き、ＤＲＡＭと同様に動作速度が劣化する原因となる。

【００１４】さらに、半導体集積回路装置の集積度が高
まるにつれて、設計分離幅Ｗ０および設計チャネル幅Ｗ
４が小さくなる。このため、十分なチャネル幅Ｗ９を確
保し、半導体装置の電気的特性の劣化を防止するために
は、素子形成領域に侵入する熱酸化膜１０６の幅Ｗ８を
さらに縮小する必要がある。

【００１５】特に、ＤＲＡＭにおいては、記憶容量が１
ギガビット（Ｇｂ）になると、電界効果型トランジスタ
の設計チャネル幅Ｗ４は０．２μｍ以下となる。この設
計チャネル幅Ｗ４の縮小とともに、設計分離幅Ｗ０も
０．１〜０．２μｍ程度に縮小される。このように、設
計チャネル幅Ｗ４や設計分離幅Ｗ０が縮小されるとき、
上述のようにトレンチ型の素子分離構造が形成される
と、素子形成領域への熱酸化膜１０６の侵入幅Ｗ８は
０．０２μｍ程度となる。その結果、実際のチャネル幅
Ｗ９は設計のチャネル幅Ｗ４の約８０％以下と極端に狭
くなる。１ギガビット（Ｇｂ）を超えるような高度に集
積化された記憶容量を有するＤＲＡＭにおいては、素子
分離領域が素子形成領域に食い込むことによる電界効果
型トランジスタの実際のチャネル幅の減少は、電界効果
型トランジスタの駆動電流の減少をもたらし、最終的
に、キャパシタに電荷を蓄える時間の増加、ひいては動
作速度の劣化の大きな原因となる。

【００１６】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の１つの目的は、
半導体集積回路装置、特に１ギガビット程度以上の記憶
容量を有するＤＲＡＭにおいて、能動素子の電気的特性
を劣化させることがないトレンチ型の素子分離構造を提
供することである。

【００１７】また、この発明のもう１つの目的は、素子
分離領域の素子形成領域への食い込みを抑制することが
可能な素子分離構造を備えた半導体装置を提供すること
である。

【００１８】さらに、この発明のもう１つの目的は、電
界効果型トランジスタの実効的なチャネル幅を減少させ
ることがない素子分離構造を備えた半導体装置を提供す
ることである。

【００１９】

【課題を解決するための手段】本発明の請求項１による
半導体装置は、溝が主表面に形成された半導体基板と、
この溝を充填するように形成され、半導体基板の主表面
における素子形成領域を分離し、外側壁を有する分離体
とを備える。分離体は、外側壁を構成する側壁半導体膜
と、この側壁半導体膜によって囲まれた、溝を充填する
内部絶縁膜とを含む。

【００２０】このため、請求項１に記載の発明では、分
離体の側壁半導体膜を素子形成領域の一部として利用す
ることにより、上記溝の内部に従来のようなトレンチ型
の分離絶縁体を形成する場合より、素子形成領域の幅を
広くすることが可能となる。これにより、素子形成領域
に電界効果型トランジスタのような能動素子を形成する
場合にも、その電界効果型トランジスタの実効的なチャ
ネル幅を設計のチャネル幅よりも小さくなることを防止
でき、上記実効的なチャネル幅を大きくすることが可能
となる。この結果、電界効果型トランジスタなどの能動
素子の電気的特性が、そのチャネル幅が小さくなること
に起因して劣化することを防止できる。

【００２１】また、溝の深さを従来よりも深くなるよう
に調節することで、側壁半導体膜が存在することにより
分離絶縁体として作用する内部絶縁膜の膜厚が従来のト
レンチ型の分離絶縁体の幅よりも薄くなる場合でも、十
分な分離特性を得ることができる。

【００２２】また、側壁半導体膜の膜厚を調節すること
により、分離絶縁体の幅を、溝の幅とは独立して調節す
ることができる。このため、溝の幅を変更することな
く、素子形成領域に形成される異なる能動素子の特性に
適合するように、分離絶縁体の幅を調節することができ
る。

【００２３】請求項２による半導体装置は、請求項１に
記載の構成において、半導体基板の主表面近傍で、側壁
半導体膜と内部絶縁膜との間の境界面が傾斜面を有す
る。

【００２４】このため、請求項２に記載の発明では、半
導体基板と側壁半導体膜とからなる半導体領域と、内部
絶縁膜からなる絶縁体領域との境界部における角部の角
度を鈍角にすることができる。これにより、従来のよう
に半導体領域と絶縁体領域との境界部にほぼ９０°の角
度を有する角部が存在する場合よりも、素子形成領域に
形成される電界効果型トランジスタが動作する際に、電
界がこの角部に集中することを防止できる。この結果、
この角部におけるリーク電流を低減でき、半導体装置の
電気的特性の劣化を防止できる。

【００２５】請求項３による半導体装置は、請求項１ま
たは２に記載の構成において、側壁半導体膜と内部絶縁
膜との間の境界面に形成された熱酸化膜をさらに備え
る。

【００２６】このため、請求項３に記載の発明では、こ
の熱酸化膜の膜厚を調節することにより、内部絶縁膜と
熱酸化膜とからなる絶縁体の幅と、側壁半導体膜の幅と
のバランスを、溝の幅とは独立して調節することができ
る。このため、溝の幅を変更することなく、素子形成領
域に形成される異なる能動素子の特性に適合するよう
に、分離絶縁体として作用する上記絶縁体の幅を調節す
ることができる。

【００２７】また、熱酸化膜の電気的な分離特性は、他
のＣＶＤ法などにより形成される酸化膜の分離特性より
も優れているため、熱酸化膜の膜厚を厚くすることによ
り、分離特性を劣化させることなく内部絶縁膜の膜厚を
薄くできる。これにより、分離特性を劣化させることな
く、分離絶縁体の幅を小さくすることができる。この結
果、側壁半導体膜の膜厚をより厚くすることができる。

【００２８】また、分離絶縁体の幅を一定とする場合に
は、分離特性の良い熱酸化膜を形成することで、従来の
ＣＶＤ法などによる酸化膜のみで分離絶縁体を形成する
場合よりも、良好な分離特性を有する分離絶縁体を得る
ことができる。

【００２９】請求項４による半導体装置は、請求項１〜
３のいずれか１項に記載の構成において、分離体に隣接
して、半導体基板の主表面上に側面を有するように形成
されている半導体膜をさらに備える。

【００３０】このため、請求項４に記載の発明では、こ
の半導体膜が存在する領域に電界効果型トランジスタを
形成した場合、この半導体膜を電界効果型トランジスタ
のチャネル領域の一部として作用させることができる。
そして、このチャネル領域に流れる電流の方向にほぼ垂
直な面における断面において、電界効果型トランジスタ
のゲート絶縁膜と、チャネル領域との接触面の長さを、
半導体膜の側面の高さだけ長くすることができる。この
チャネル領域に流れる電流量は、上記断面における上記
接触面の長さにも比例するので、このように半導体膜を
形成することで、上記チャネル領域に流れる電流量を増
加させることができる。この結果、チャネル幅を広くし
たのと同様の効果を得ることができる。これにより、半
導体装置の電気的特性を向上させることが可能となる。

【００３１】請求項５による半導体装置は、請求項４に
記載の構成において、半導体膜の側面が傾斜面を含む。

【００３２】このため、請求項５に記載の発明では、半
導体膜の側面が半導体基板の主表面に対してほぼ垂直で
ある場合よりも、側面の面積を大きくすることができ
る。これにより、上記チャネル領域における、電流の流
れる方向にほぼ垂直な方向における上記断面での、ゲー
ト絶縁膜とチャネル領域との接触面の長さをより長くす
ることができる。この結果、チャネル領域に流れる電流
量をさらに増加させることができ、半導体装置の電気的
特性をより向上させることができる。

【００３３】請求項６による半導体装置は、請求項１〜
５のいずれか１項に記載の構成において、側壁半導体膜
の上部が、素子形成領域の導電型と逆の導電型の不純物
を含む。

【００３４】このため、請求項６に記載の発明では、上
記不純物の存在によって、素子形成領域と分離絶縁体で
ある内部絶縁膜との境界領域における電界の集中を抑制
することができる。これにより、素子形成領域から分離
絶縁体へのリーク電流を低減することができる。この結
果、半導体装置の電気的特性の劣化を防止することがで
きる。

【００３５】また、側壁半導体膜の上部に不純物を導入
するので、半導体基板の主表面の素子形成領域に不純物
を導入する場合のように、この不純物が存在することに
起因してチャネル幅が小さくなることを防止できる。

【００３６】請求項７による半導体装置は、請求項１〜
６のいずれか１項に記載の構成において、側壁半導体膜
がシリコン膜を含む。

【００３７】請求項８の半導体装置の製造方法は、まず
半導体基板の主表面上に被覆膜を形成する。次に、被覆
膜を選択的に除去することにより、素子形成領域を分離
する素子分離領域で半導体基板の主表面を露出させる開
口部を有するマスク被覆膜を形成する。次に、マスク被
覆膜を用いて、半導体基板の一部を除去することによ
り、溝を形成する。次に、溝の側面上に、エピタキシャ
ル成長法を用いて、分離体の一部となる側壁半導体膜を
形成する。次に、側壁半導体膜上と溝の内部とマスク被
覆膜上とに、分離体の一部である内部絶縁膜となる絶縁
膜を形成する。次に、マスク被覆膜上に位置する絶縁膜
を除去する。次に、マスク被覆膜を除去する。

【００３８】このため、請求項８の記載の発明では、側
壁半導体膜を有する分離体を含む、本発明に従った素子
分離構造を容易に実現することができる。

【００３９】また、側壁半導体膜を素子形成領域の一部
として利用することにより、溝の内部に従来のような分
離絶縁体を形成する場合より、素子形成領域の幅を広く
することができる。これにより、素子形成領域に電界効
果型トランジスタのような能動素子を形成する場合に
も、実効的なチャネル幅が小さくなることを防止でき、
従来よりもその実効的なチャネル幅を大きくすることが
可能となる。この結果、電界効果型トランジスタの電気
的特性が、そのチャネル幅が小さくなることに起因して
劣化することを防止でき、半導体装置の電気的特性の劣
化を防止できる。

【００４０】また、分離絶縁体として作用する内部絶縁
膜の幅が、溝の幅よりも狭くなり、従来のトレンチ型の
分離絶縁体の幅よりも狭くなっている場合でも、溝の深
さを調節することで、十分な分離特性を得ることが可能
となる。

【００４１】また、側壁半導体膜の膜厚を調節すること
により、分離絶縁体の幅を、溝の幅とは独立して調節す
ることができる。このため、溝の幅を変更することな
く、素子形成領域に形成される異なる能動素子の特性に
適合するように、分離絶縁体の幅を調節することができ
る。

【００４２】請求項９の半導体装置の製造方法は、請求
項８に記載の構成において、側壁半導体膜を形成する工
程が、エピタキシャル成長法を用いて、半導体基板の結
晶の面方位と異なる面方位を有するように側壁半導体膜
を形成することにより、半導体基板の主表面の近傍で、
側壁半導体膜の内側面に傾斜面を形成する工程を含む。

【００４３】このため、請求項９に記載の発明では、半
導体基板と側壁半導体膜とからなる半導体領域と、内部
絶縁膜からなる絶縁体領域との境界部に、鈍角を有する
角部を形成することができる。これにより、従来のよう
に半導体領域と絶縁体領域との境界部にほぼ９０°の角
度を有する角部が存在する場合よりも、素子形成領域に
形成される電界効果型トランジスタの動作時において、
電界がこの角部に集中することを防止できる。この結
果、この角部におけるリーク電流を低減でき、半導体装
置の電気的特性の劣化を防止できる。

【００４４】請求項１０の半導体装置の製造方法は、請
求項８または９に記載の構成において、側壁半導体膜の
内側面を熱酸化することにより、側壁半導体膜の内側面
上に熱酸化膜を形成する工程をさらに備える。

【００４５】このため、請求項１０に記載の発明では、
この熱酸化工程における温度、雰囲気、加熱時間などの
条件を調節することにより、この熱酸化膜の膜厚を制御
することができる。これにより、内部絶縁膜と熱酸化膜
とからなる絶縁体の幅と、側壁半導体膜の幅とのバラン
スを、溝の幅とは独立して調節することができる。この
ため、同じ幅を有する溝を用いて、素子形成領域に形成
される異なる能動素子の特性に適合するように、分離絶
縁体として作用する上記絶縁体の幅を調節することがで
きる。

【００４６】また、熱酸化膜の電気的な分離特性は、他
のＣＶＤ法などにより形成される酸化膜の分離特性より
も良いため、熱酸化膜の膜厚を厚くすることにより、分
離特性を劣化させることなく、内部絶縁膜の幅を小さく
することができる。これにより、分離絶縁体の幅を小さ
くできる。このため、分離特性を劣化させることなく、
側壁半導体膜の膜厚をより大きくすることができる。

【００４７】また、分離絶縁体の幅を一定とする場合に
は、分離特性の良い熱酸化膜を形成することで、従来の
ＣＶＤ法などによる酸化膜のみで分離絶縁体を形成する
場合よりも、良好な分離特性を有する分離絶縁体を得る
ことができる。

【００４８】請求項１１の半導体装置の製造方法は、請
求項８〜１０のいずれか１項に記載の構成において、マ
スク被覆膜を形成する工程が、半導体基板の主表面に接
触するように、第１の被覆膜を形成する工程と、第１の
被覆膜上に第２の被覆膜を形成する工程とを含む。ま
た、第１の被覆膜の開口部において露出している部分を
除去することにより、素子形成領域における半導体基板
の主表面の一部を露出させる。次に、露出させた半導体
基板の主表面の一部上に、側面を有する半導体膜を形成
する。

【００４９】このため、請求項１１に記載の発明では、
この半導体膜が存在する領域に電界効果型トランジスタ
を形成した場合、チャネル領域の一部としてこの半導体
膜を利用できる。そして、このチャネル領域に流れる電
流の方向にほぼ垂直な面における断面において、電界効
果型トランジスタのゲート絶縁膜と、チャネル領域との
接触面の長さを、半導体膜の側面の高さだけ長くでき
る。ここで、チャネル領域に流れる電流量は、上記断面
における上記接触面の長さにも比例するので、上記チャ
ネル領域に流れる電流量を増加させることができる。こ
の結果、チャネル幅を広くしたのと同じ効果を得ること
ができる。これにより、半導体装置の電気的特性を向上
させることができる。

【００５０】請求項１２の半導体装置の製造方法は、請
求項１１に記載の構成において、半導体膜を形成する工
程が、エピタキシャル成長法を用いて、半導体基板の結
晶の面方位と異なる面方位を有するように半導体膜を形
成することにより、半導体膜の側面に傾斜面を形成する
工程を含む。

【００５１】このため、請求項１２に記載の発明では、
半導体膜の側面が半導体基板の主表面に対してほぼ垂直
である場合よりも、側面の面積を大きくすることができ
る。これにより、上記電流の流れる方向にほぼ垂直な方
向における上記断面での、ゲート絶縁膜とチャネル領域
との接触面の長さをより長くすることができる。この結
果、チャネル領域に流れる電流量をさらに増加させるこ
とができ、半導体装置の電気的特性をより向上させるこ
とができる。

【００５２】請求項１３の半導体装置の製造方法は、請
求項８〜１２のいずれか１項に記載の構成において、側
壁半導体膜の上部に、素子形成領域の導電型と逆の導電
型の不純物を導入する工程をさらに備える。

【００５３】このため、請求項１３に記載の発明では、
この不純物を存在によって素子形成領域と分離絶縁体で
ある内部絶縁膜との境界領域における電界の集中を抑制
することができる。この結果、素子形成領域から分離絶
縁体へのリーク電流を低減することができる。これによ
り、半導体装置の電気的特性の劣化を防止することがで
きる。

【００５４】また、側壁半導体膜の上部に不純物を導入
するので、半導体基板の主表面の素子形成領域に不純物
を導入する場合のように、この不純物が存在することに
起因してチャネル幅が小さくなることを防止できる。

【００５５】

【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態を説明する。

【００５６】（実施の形態１）図１は、本発明の実施の
形態１による素子分離構造の断面図であり、図２は、本
発明の実施の形態１による素子分離構造と能動素子とし
ての電界効果型トランジスタが形成されている素子形成
領域との位置関係を示す平面図である。図１および図２
を参照して、本発明の実施の形態１による素子分離構造
を説明する。

【００５７】図１を参照して、本発明の実施の形態１に
よる素子分離構造では、半導体基板１の主表面に幅Ｗ０
を有する溝４が形成されている。溝４の内側面にはエピ
タキシャル成長法によって形成されたシリコン膜５が形
成されている。シリコン膜５上には熱酸化膜６が形成さ
れている。熱酸化膜６上には、溝４の内部を充填するよ
うにＣＶＤ法により形成されたシリコン酸化膜７が形成
されている。シリコン酸化膜７と熱酸化膜６とシリコン
膜５とにより、素子分離体が形成されている。そして、
シリコン酸化膜７と熱酸化膜６とは、素子分離絶縁体と
して作用する。溝４の幅Ｗ０は、設計分離幅であり、ギ
ガビットクラスのＤＲＡＭの場合には、０．１〜０．２
μｍとなる。また、ロジック回路などの半導体集積回路
装置においては、それぞれの能動素子の特性に応じて設
定される。また、分離絶縁体の幅Ｗ３は、設計分離幅Ｗ
０よりもシリコン膜５が存在するために小さくなってい
る。

【００５８】図２を参照して、素子形成領域には電界効
果型トランジスタＴ１、Ｔ２が形成されている。電界効
果型トランジスタＴ１、Ｔ２はゲート電極８とソース領
域９とドレイン領域１０とを備える。電界効果型トラン
ジスタＴ２は設計チャネル幅Ｗ５を有する。この設計チ
ャネル幅Ｗ５は、ギガビットクラスのＤＲＡＭにおいて
は、０．１４μｍ以下に設定される。

【００５９】このように、本発明の実施の形態１による
素子分離体では、側壁半導体膜として作用するシリコン
膜５が形成されていることにより、このシリコン膜５を
素子形成領域の一部として利用することができる。この
ため、溝４の内部に従来のような素子分離絶縁体を形成
する場合よりも、素子形成領域の幅を広くすることが可
能となる。このため、素子形成領域に電界効果型トラン
ジスタＴ１、Ｔ２のような能動素子を形成する場合に
も、実効的なチャネル幅Ｗ５を減少させることなく、従
来よりも大きくすることが可能となる。このため、電界
効果型トランジスタＴ１、Ｔ２の電気的特性が劣化する
ことを防止できる。

【００６０】また、溝４の深さを従来よりも深くするな
ど調節することで、シリコン膜５が存在することにより
内部絶縁膜の厚みＷ３が溝４の幅Ｗ０よりも小さくなる
場合にも、十分な分離特性を確保することができる。

【００６１】また、シリコン膜５および熱酸化膜６の膜
厚を調節することにより、内部絶縁膜７と熱酸化膜６と
からなる分離絶縁体の幅を溝４の幅Ｗ０とは独立して調
節することができる。このため、ほぼ同一の幅Ｗ０を有
する溝４を用いて分離体を形成する場合にも、素子形成
領域に形成される電界効果型トランジスタＴ１、Ｔ２な
どの能動素子の特性に適合するように、分離絶縁体の幅
Ｗ３を調節することができる。

【００６２】また、熱酸化膜６の電気的な分離特性は、
他のＣＶＤ法などにより形成される酸化膜の分離特性よ
りも優れているため、熱酸化膜６の膜厚を厚くすること
により、分離特性を劣化させることなく内部絶縁膜７の
幅を狭くすることができる。このため、分離特性を劣化
させることなく、分離絶縁体の幅Ｗ３を小さくすること
ができ、側壁半導体膜として作用するシリコン膜５の膜
厚をより大きくすることができる。

【００６３】また、分離絶縁体の幅Ｗ３を一定とする場
合には、分離特性の良い熱酸化膜６を形成することによ
り、従来のＣＶＤ法などによる酸化膜のみで分離絶縁体
を形成する場合よりも、良好な分離特性を有する分離絶
縁体を得ることができる。

【００６４】したがって、本発明の実施の形態１による
素子分離構造をＤＲＡＭに適用すれば、キャパシタに電
荷を蓄えるための時間が増大することを防止でき、動作
速度の劣化を防止できる。また、ロジック回路を有する
半導体装置にこの本発明の実施の形態１による素子分離
構造を適用すれば、能動素子の実効的なチャネル幅が減
少することが防止できるため、電界効果型トランジスタ
の駆動電流が設計値よりも小さくなることが防止でき、
信号の遅延時間が増大することを防止できる。そのた
め、ロジック回路を有する半導体装置においても、動作
速度の劣化を防止できる。

【００６５】図３〜８は、図１に示した本発明の実施の
形態１による素子分離構造の製造工程を説明するための
断面図である。以下に、図３〜８を参照して、本発明の
実施の形態１による素子分離構造の製造工程を説明す
る。

【００６６】まず、半導体基板１（図３参照）の主表面
上に熱酸化膜（図示せず）を形成する。この熱酸化膜の
膜厚は０．１μｍ以下に設定する。熱酸化膜上にシリコ
ン窒化膜（図示せず）を形成する。シリコン窒化膜の膜
厚は０．０８〜０．３μｍ程度に設定する。シリコン窒
化膜上にレジストパターン（図示せず）を形成する。こ
のレジストパターンには素子分離構造の設計分離幅Ｗ０
（図３参照）に対応する開口部が形成されている。設計
分離幅Ｗ０は０．１〜０．２μｍ程度である。このよう
な微細な開口部を有するレジストパターンは、位相シフ
トマスク、たとえばレベンソン型マスクを用いて、露光
・現像を行なうことにより形成される。フォトリソグラ
フィプロセスにおいて用いられる光線としては、ＫｒＦ
線やＡｒＦ線などのエキシマレーザ光が用いられる。さ
らに、このような微細な開口部を有するレジストパター
ンは、Ｘ線を用いた露光・現像工程によっても形成する
ことができる。

【００６７】次に、このレジストパターンをマスクとし
て用いて、シリコン窒化膜と熱酸化膜との一部をドライ
エッチングなどにより選択的に除去する。このようにし
て、半導体基板１の主表面における素子分離領域を露出
させる開口部を有するシリコン窒化膜３（図３参照）と
熱酸化膜２（図３参照）とを形成する。その後、レジス
トパターンを除去する。このようにして、図３に示すよ
うな構造を得る。

【００６８】ここで、熱酸化膜２とシリコン窒化膜３と
の厚みは、後の工程（溝４（図４参照）の形成工程な
ど）において除去されない程度であればよい。たとえ
ば、熱酸化膜２とシリコン窒化膜３との膜厚の合計が、
０．１μｍ以上であればよい。

【００６９】また、熱酸化膜２およびシリコン窒化膜３
に形成された開口部の幅Ｗ０は、設計分離幅であり、上
述のようにギガビットクラスのＤＲＡＭの場合には、
０．１〜０．２μｍ程度であるが、ロジック回路などの
半導体集積回路装置の種類に応じて適宜設定され得る。
そして、本発明は、設計分離幅Ｗ０の最小値が０．１４
μｍ以下となるような半導体集積回路装置に特に適して
いる。

【００７０】また、本発明は、同一の半導体装置の内部
にさまざまな大きさの設計分離幅Ｗ０を有する素子分離
構造が形成される場合にも適用可能である。

【００７１】次に、シリコン窒化膜３と熱酸化膜２とを
マスクとして用いて、ドライエッチングによりシリコン
基板１を選択的に除去することにより、溝４を形成す
る。このエッチングにおいて用いるガスとしては、塩素
と酸素の混合ガスを用いる。また、形成される溝４の深
さは０．２〜０．４μｍ程度である。ここで、溝４の深
さは最小の設計分離幅によって変化するが、その最小の
設計分離幅が０．１４μｍ以下である場合では、溝４の
深さはほぼ０．３μｍ以下となる。

【００７２】次に、図５に示すように、溝４の内部の半
導体基板１の表面上に選択エピタキシャル成長法により
シリコン膜５を形成する。この選択エピタキシャル成長
法では、雰囲気ガスとしてＳｉ₂Ｈ₆（ジシラン）もし
くはＳｉ₂Ｈ₆とＧｅＨ₄（ゲルマン）との混合気体を
用いる。また、雰囲気圧力としては１０^-3〜１０^-4Ｔｏ
ｒｒ、半導体基板１の温度としては６００〜７００℃と
いう条件で、ＣＶＤ法によりシリコン膜５を形成する。

【００７３】なお、ここで形成されたシリコン膜５は、
シリコンのみから形成してもよく、シリコンとゲルマニ
ウムなどから構成されていてもよい。また、シリコンも
しくはシリコンとゲルマニウムにボロン、アルミニウ
ム、ガリウム、インジウム、窒素、リン、ヒ素、アンチ
モンなどの不純物が添加されていてもよい。

【００７４】また、溝４の内部に形成されたシリコン膜
５の膜厚Ｗ１は、図６において示す熱酸化処理を行なえ
る膜厚が確保されていればよい。たとえば、ギガビット
クラスのＤＲＡＭの場合には、設計分離幅Ｗ０は０．１
〜０．２μｍであるため、シリコン膜５の膜厚Ｗ１は２
〜７０ｎｍ程度であればよい。これは、熱酸化膜６（図
６参照）の膜厚が、熱酸化によって酸化されるシリコン
膜５の膜厚のおよそ２倍になることを考慮した結果であ
る。

【００７５】次に、図６に示すように、溝４の内部のシ
リコン膜５の表面を熱酸化することにより、熱酸化膜６
を形成する。熱酸化膜６の膜厚Ｗ２は、シリコン膜５が
すべて熱酸化され、熱酸化膜６が半導体基板１にまで侵
入しないように設定される。このため、シリコン膜５の
熱酸化がすべて終了した後にも溝４の内壁を構成する半
導体基板１において熱酸化が進行しないような条件、言
い換えれば、熱酸化がシリコン膜５においてのみ進行す
るような条件により熱酸化処理を行なう。この熱酸化処
理の条件は、熱酸化時間を制御すること、酸化性雰囲気
中に窒素ガスを混入することによって希釈状態で熱酸化
を行なうこと、熱酸化温度を比較的低温に設定すること
などによって調節される。

【００７６】このように、熱酸化される領域をシリコン
膜５のみとすることにより、最終的に形成される素子分
離領域に熱酸化膜６が侵入することを防止できる。これ
により、素子分離絶縁体の幅Ｗ３（図１参照）が、最初
に設定された設計分離幅Ｗ０（図１参照）よりも大きく
なることを防止できる。

【００７７】次に、図７に示すように、熱酸化膜６上と
シリコン窒化膜３上とに、溝４を埋込むようにシリコン
酸化膜７を形成する。このシリコン酸化膜７は、たとえ
ばＴＥＯＳなどを原材料として用いたＣＶＤ法や、シラ
ンなどを原材料として用いるバイアスＣＶＤ法によって
形成する。

【００７８】次に、図８に示すように、シリコン窒化膜
３上に位置するシリコン酸化膜７をドライエッチングや
ＣＭＰ法を用いて除去する。このとき、シリコン窒化膜
３の上部表面を停止層として利用する。この結果、シリ
コン酸化膜７は、平坦化された表面を有し、そのシリコ
ン酸化膜７の上部表面はシリコン窒化膜３の上部表面の
高さとほぼ同じ高さを有する。

【００７９】その後、シリコン窒化膜３を熱リン酸など
を用いたウェットエッチングにより除去する。そして、
熱酸化膜２をフッ酸水溶液などを用いたウェットエッチ
ングにより除去する。このようにして、図１に示すよう
な構造を得る。

【００８０】（実施の形態２）図９は、本発明の実施の
形態２による素子分離構造を説明するための断面図であ
る。図９を参照して、本発明の実施の形態２による素子
分離構造は、基本的には図１に示した本発明の実施の形
態１による素子分離構造と同様の構造を備える。ただ
し、本発明の実施の形態２による素子分離構造では、シ
リコン膜５の上部に傾斜面が形成されている。

【００８１】図１０は、図９における領域１００の拡大
図である。図１０を参照して、シリコン膜５の上部に傾
斜面が形成されているため、分離絶縁体として作用する
シリコン酸化膜７および熱酸化膜６と素子形成領域にお
けるチャネル領域として作用する半導体基板１およびシ
リコン膜５との境界面における角部１１は、鈍角を有す
るように形成されている。

【００８２】このため、本発明の実施の形態２による素
子分離構造では、実施の形態１に示した効果に加えて、
従来のようにチャネル領域として作用する半導体領域と
分離絶縁体との境界部にほぼ９０°の角度を有する角部
が存在する場合よりも、素子形成領域に形成された電界
効果型トランジスタの動作に起因して電界がこの角部１
１に集中することを防止できる。このため、素子形成領
域からのリーク電流を低減することができ、半導体装置
の電気的特性の劣化を防止できる。

【００８３】図１１および１２は、図９に示した本発明
の実施の形態２による素子分離構造の製造工程を説明す
るための断面図である。以下、図１１および１２を参照
して、本発明の実施の形態２による素子分離構造の製造
工程を説明する。

【００８４】まず、図３および４に示した本発明の実施
の形態１による素子分離構造の製造工程を実施した後、
図１１、１２に示すように、溝４の内部における半導体
基板１の表面に選択エピタキシャル成長法を用いてシリ
コン膜５を形成する。

【００８５】このとき、シリコン膜５の表面が半導体基
板１の面方位と異なる面方位を有するように、選択エピ
タキシャル成長法の条件を調節する。具体的には、図５
に示した本発明の実施の形態１による素子分離構造の製
造工程における選択エピタキシャル成長法において用い
たジシランなどの気体の流量比を変更して、雰囲気の圧
力を１０^-3〜１０^-4Ｔｏｒｒ、半導体基板１の温度を７
００〜８００℃とし、ＣＶＤ法によりシリコン膜５を形
成する。このように、ジシランやゲルマンなどのガスの
流量を制御すること、および半導体基板１の温度を制御
することにより、半導体基板１の面方位と異なる面方位
を有するシリコン膜５を形成することができる。この結
果、シリコン膜５の上部において、傾斜面を形成するこ
とができる。

【００８６】たとえば、半導体基板１の溝４の内部にお
ける表面が（０，０，１）の面方位を有するとき、その
半導体基板１の表面上に形成したシリコン膜５が、その
端部近傍において（３，１，１）の面方位のファセット
を有するようにすることが可能となる。

【００８７】ここで、シリコン膜５は、本発明の実施の
形態１と同様にシリコンのみから形成してもよく、シリ
コンとゲルマニウムなどから構成してもよい。また、ボ
ロン、アルミニウム、ガリウム、インジウム、窒素、リ
ン、ヒ素、アンチモンなどの不純物を添加してもよい。

【００８８】次に、図１２に示すように、シリコン膜５
の表面を熱酸化することにより、熱酸化膜６を形成す
る。

【００８９】その後、図７および８に示した本発明の実
施の形態１による素子分離構造の製造工程と同様の工程
を実施することにより、図９に示したような構造を得
る。

【００９０】（実施の形態３）図１３は、本発明の実施
の形態３による素子分離構造を説明するための断面図で
ある。図１３を参照して、本発明の実施の形態３による
素子分離構造は、基本的には図１に示した本発明の実施
の形態１による素子分離構造と同様の構造を備える。た
だし、本発明の実施の形態３による素子分離構造では、
シリコン膜５の一部が素子形成領域となる半導体基板１
の主表面上にまで延在するように形成されている。この
シリコン膜５の半導体基板１の主表面上に位置する延在
部１３ａ、１３ｂは、幅Ｗ５だけ素子形成領域に侵入し
ており、その膜厚Ｗ６は２〜７０ｎｍ程度である。

【００９１】このような素子分離構造を用いることによ
り、図１４および１５に示すように、素子形成領域にチ
ャネル幅Ｗ４を有する電界効果型トランジスタＴ１、Ｔ
２を形成した場合、本発明の実施の形態１に示した効果
に加えて、さらに電界効果型トランジスタＴ１、Ｔ２の
チャネル幅を広くしたときと同じ効果を得ることができ
る。ここで、図１４は、図１３に示した本発明の実施の
形態３による素子分離構造を用いて形成した素子分離領
域と素子形成領域との関係を示す平面図であり、図１５
は図１４における線分２００における断面を示してい
る。

【００９２】具体的には、図１５を参照して、電界効果
型トランジスタＴ２のゲート絶縁膜１４ｂと半導体基板
１と延在部１３ｂ、１３ｃからなるチャネル領域との図
１５に示した断面における長さを、従来よりも延在部１
３ｂ、１３ｃの側面の高さ（膜厚）Ｗ６だけ長くするこ
とができる。そして、この電界効果型トランジスタＴ２
のチャネル領域に流れる電流量は、上記した接触面の図
１５に示した断面における長さにも比例するので、この
結果、チャネル領域に流れる電流量を増加させることが
できる。これにより、電界効果型トランジスタの電気的
特性を向上させることが可能となる。

【００９３】図１６〜２０は、図１３に示した本発明の
実施の形態３による素子分離構造の製造工程を説明する
ための断面図である。以下、図１６〜２０を参照して、
本発明の実施の形態３による素子分離構造の製造工程を
説明する。

【００９４】まず、図３および４に示した本発明の実施
の形態１による素子分離構造の製造工程を実施した後、
図１６に示すように、溝４の内部に面している熱酸化膜
２をフッ酸水溶液などを用いたウェットエッチングによ
り除去することにより、キャビティ部１２ａ、１２ｂを
形成する。このとき、ウェットエッチングのエッチング
時間を制御することにより、キャビティ部の幅Ｗ５を調
節することができる。また、熱酸化膜２の膜厚は２〜７
０ｎｍ程度であり、この熱酸化膜２の膜厚によりキャビ
ティ部１２ａ、１２ｂの高さが決定される。このように
して、半導体基板１の溝４に隣接する主表面の一部をキ
ャビティ部１２ａ、１２ｂにおいて露出させることがで
きる。

【００９５】次に、図１７に示すように、溝４の内部と
キャビティ部１２ａ、１２ｂ（図１６参照）における半
導体基板１の表面上に図５に示した本発明の実施の形態
１による素子分離構造の製造工程と同様に選択エピタキ
シャル成長法を用いてシリコン膜５を形成する。このよ
うにして、半導体基板１の主表面に延在部１３ａ、１３
ｂを有するシリコン膜５を形成する。このとき、シリコ
ン膜５の膜厚Ｗ１を、熱酸化膜２の膜厚よりも厚くする
ことにより、キャビティ部１２ａ、１２ｂを完全に充填
するように延在部１３ａ、１３ｂを形成することができ
る。また、シリコン膜５は、本発明の実施の形態１およ
び２と同様に、シリコンとゲルマニウムなどから構成し
てもよく、また、ボロン、アルミニウム、ガリウム、イ
ンジウム、窒素、リン、ヒ素、アンチモンなどの不純物
を添加してもよい。

【００９６】次に、図１８に示すように、シリコン膜５
の表面を熱酸化することにより、膜厚Ｗ２の熱酸化膜６
を形成する。このとき、キャビティ部１２ａ、１２ｂ
（図１６参照）を充填するように延在部１３ａ、１３ｂ
が形成されているので、熱酸化工程における雰囲気ガス
がキャビティ部１２ａ、１２ｂに侵入しない。このた
め、延在部１３ａ、１３ｂにおいては熱酸化が進行しな
い。そのため、この延在部１３ａ、１３ｂは、図１５に
示すように、電界効果型トランジスタの活性領域である
チャネル領域の一部として作用する。

【００９７】次に、図１９に示すように、熱酸化膜６上
とシリコン窒化膜３上とに、溝４を充填するようにシリ
コン酸化膜７を形成する。シリコン酸化膜７の形成方法
としては、本発明の実施の形態１および２と同様の工程
を用いる。

【００９８】次に、図２０に示すように、シリコン窒化
膜３上に位置するシリコン酸化膜７をドライエッチング
もしくはＣＭＰ法を用いて除去する。

【００９９】その後、半導体基板１の主表面上に位置す
るシリコン窒化膜３と熱酸化膜２とをウェットエッチン
グにより除去することにより、図１３に示すような構造
を得る。

【０１００】（実施の形態４）図２１は、本発明の実施
の形態４による素子分離構造を説明するための断面図で
ある。図２１を参照して、本発明の実施の形態４による
素子分離構造は、基本的には図１３に示した本発明の実
施の形態３による素子分離構造と同様の構造を備える。
ただし、本発明の実施の形態４による素子分離構造で
は、シリコン膜５および延在部１３ａ、１３ｂを、図９
に示した本発明の実施の形態２と同様に半導体基板１と
異なる面方位を有するように形成している。

【０１０１】このため、この本発明の実施の形態４によ
る素子分離構造では、本発明の実施の形態２および３に
示した効果に加えて、さらに、延在部１３ａ、１３ｂの
側面を傾斜面とすることができる。このため、図２１に
示した断面において、延在部１３ａ、１３ｂの側面の長
さＷ７を、図１３および１５に示した本発明の実施の形
態３による素子分離構造における延在部１３ａ、１３ｂ
の側面の長さＷ６よりも長くすることができる。これに
より、素子形成領域に電界効果型トランジスタを形成し
た場合、この電界効果型トランジスタのゲート絶縁膜と
チャネル領域との接触面の図１５に示した断面における
長さをより長くすることができ、この結果、チャネル領
域に流れる電流量をより大きくすることができる。その
ため、半導体装置の電気的特性をより向上させることが
できる。

【０１０２】また、この実施の形態４による素子分離構
造は、本発明の実施の形態３において示した製造工程に
おいて、シリコン膜５および延在部１３ａ、１３ｂを、
図１１に示した実施の形態２における製造工程を用いて
形成することにより、得ることができる。

【０１０３】（実施の形態５）図２２は、本発明の実施
の形態５による素子分離構造の製造工程を説明するため
の断面図である。以下、図２２を参照して、本発明の実
施の形態５による素子分離構造の製造工程を説明する。

【０１０４】まず、図３〜５に示した本発明の実施の形
態１による素子分離構造の製造工程を実施した後、図２
２に示すように、素子形成領域の導電型と逆の導電型の
不純物をイオン注入する。これにより、シリコン膜５の
底部１９とシリコン膜５の上部１５ａ、１５ｂに不純物
が注入される。

【０１０５】たとえば、素子形成領域にｎ型の電界効果
型トランジスタが形成される場合、ボロン元素をボロン
やフッ化ボロン（ＢＦ₂）をイオン注入することにより
導入する。そして、たとえば１ギガビットＤＲＡＭの場
合、このボロン元素の注入条件としては、５〜３０ｋｅ
Ｖの加速電圧でドーズ量３×１０¹³〜１×１０¹⁴／ｃｍ
²という条件を用いる。そして、このイオン注入の加速
電圧とシリコン窒化膜３および熱酸化膜２の膜厚とを調
節することにより、ボロンなどの不純物を素子形成領域
には注入せず、シリコン膜５の上部１５ａ、１５ｂおよ
び底部１９にのみ注入することができる。

【０１０６】また、ボロンの注入量は、ｎ型の電界効果
型トランジスタのチャネル領域に注入されるボロンの注
入量に対して３倍以上に設定する。たとえば、１ギガビ
ットＤＲＡＭにおいて、電界効果型トランジスタのチャ
ネル領域へ注入されるボロン元素の注入条件としては、
加速電圧２０ｋｅＶ、ドーズ量１×１０¹³／ｃｍ²とい
う条件が用いられる。

【０１０７】次に、図６〜８に示した本発明の実施の形
態１による素子分離構造の製造工程を実施することによ
り、本発明の実施の形態５による素子分離構造を得るこ
とができる。

【０１０８】図２３は、本発明の実施の形態５による素
子分離構造を用いた素子分離領域と電界効果型トランジ
スタを形成した素子形成領域との関係を示した断面図で
あり、その断面の位置は、図１４における線分２００で
ある。また、半導体基板１の主表面の素子形成領域上に
は電界効果型トランジスタのゲート絶縁膜１４ａ、１４
ｂが形成されており、ゲート絶縁膜１４ａ、１４ｂ上に
はゲート電極８が形成されている。

【０１０９】このような素子分離構造を用いることで、
図２３を参照して、シリコン膜５の上部１５ａ〜１５ｃ
にボロンなどの不純物が導入されていることにより、素
子形成領域において形成された電界効果型トランジスタ
のチャネル領域１８と分離絶縁体の一部である熱酸化膜
６との境界領域における電界の集中を抑制することがで
きる。このため、素子形成領域から分離絶縁体へのリー
ク電流を低減することができる。その結果、半導体装置
の電気的特性の劣化を防止することができる。

【０１１０】また、シリコン膜５の上部１５ａ〜１５ｃ
に不純物を導入するので、半導体基板１の主表面の素子
形成領域に不純物を導入する場合のように、チャネル領
域１８の幅が狭くなることを防止できる。

【０１１１】また、このシリコン膜５の上部１５ａ〜１
５ｃに導入される不純物は素子形成領域において形成さ
れる電界効果型トランジスタのソース／ドレイン領域か
らの空乏層の拡大を抑制し、かつ、分離絶縁体の分離特
性を向上させるという作用も有する。

【０１１２】なお、ここで用いた不純物はボロンであっ
たが、素子形成領域の導電型によってはヒ素やアンチモ
ンなどを用いてもよい。

【０１１３】また、この実施の形態５で示した工程は、
本発明の実施の形態２〜４に適用しても、同様の効果を
得ることができる。

【０１１４】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。

【０１１５】

【発明の効果】以上のように、請求項１〜１３に記載の
発明によれば、半導体装置のトレンチ型の素子分離構造
において、外側壁を構成する側壁半導体膜を形成するの
で、素子分離領域が素子形成領域へ食い込むことを抑制
することができる。この結果、素子形成領域において形
成される能動素子の特性が劣化することを防止すること
が可能な半導体装置およびその製造方法を提供すること
ができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１による半導体装置を説
明するための断面図である。

【図２】本発明の実施の形態１による半導体装置の素
子分離領域と素子形成領域との関係を説明するための平
面図である。

【図３】図１に示した本発明の実施の形態１による半
導体装置の製造工程の第１工程を説明するための断面図
である。

【図４】図１に示した本発明の実施の形態１による半
導体装置の製造工程の第２工程を説明するための断面図
である。

【図５】図１に示した本発明の実施の形態１による半
導体装置の製造工程の第３工程を説明するための断面図
である。

【図６】図１に示した本発明の実施の形態１による半
導体装置の製造工程の第４工程を説明するための断面図
である。

【図７】図１に示した本発明の実施の形態１による半
導体装置の製造工程の第５工程を説明するための断面図
である。

【図８】図１に示した本発明の実施の形態１による半
導体装置の製造工程の第６工程を説明するための断面図
である。

【図９】本発明の実施の形態２による半導体装置を説
明するための断面図である。

【図１０】図９に示した本発明の実施の形態２による
半導体装置の領域１００の拡大図である。

【図１１】図９に示した本発明の実施の形態２による
半導体装置の製造工程の第１工程を説明するための断面
図である。

【図１２】図９に示した本発明の実施の形態２による
半導体装置の製造工程の第２工程を説明するための断面
図である。

【図１３】本発明の実施の形態３による半導体装置を
説明するための断面図である。

【図１４】本発明の実施の形態３による半導体装置の
素子形成領域と素子分離領域との関係を説明するための
平面図である。

【図１５】図１４の線分２００における断面図であ
る。

【図１６】図１３に示した本発明の実施の形態３によ
る半導体装置の製造工程の第１工程を説明するための断
面図である。

【図１７】図１３に示した本発明の実施の形態３によ
る半導体装置の製造工程の第２工程を説明するための断
面図である。

【図１８】図１３に示した本発明の実施の形態３によ
る半導体装置の製造工程の第３工程を説明するための断
面図である。

【図１９】図１３に示した本発明の実施の形態３によ
る半導体装置の製造工程の第４工程を説明するための断
面図である。

【図２０】図１３に示した本発明の実施の形態３によ
る半導体装置の製造工程の第５工程を説明するための断
面図である。

【図２１】本発明の実施の形態４による半導体装置を
説明するための断面図である。

【図２２】本発明の実施の形態５による半導体装置の
製造工程を説明するための断面図である。

【図２３】本発明の実施の形態５による半導体装置の
図１４における線分２００での断面に対応する断面図で
ある。

【図２４】従来の半導体装置の製造工程の第１工程を
説明するための断面図である。

【図２５】従来の半導体装置の製造工程の第２工程を
説明するための断面図である。

【図２６】従来の半導体装置の製造工程の第３工程を
説明するための断面図である。

【図２７】従来の半導体装置の製造工程の第４工程を
説明するための断面図である。

【図２８】従来の半導体装置の素子形成領域と素子分
離領域との関係を示す平面図である。

【符号の説明】

１半導体基板、２熱酸化膜、３シリコン窒化膜、
４溝、５，１５シリコン膜、６，１６熱酸化膜、
７，１７シリコン酸化膜、８ゲート電極、９ソー
ス領域、１０ドレイン領域、１１角部、１２キャ
ビティ部、１３延在部、１４ａ，１４ｂゲート酸化
膜、１５ａ，１５ｂシリコン膜上部、１９シリコン
膜底部、１８チャネル領域。

Claims

【特許請求の範囲】

【請求項１】溝が主表面に形成された半導体基板と、前記溝を充填するように形成され、前記半導体基板の主
表面における素子形成領域を分離し、外側壁を有する分
離体とを備え、前記分離体は、前記外側壁を構成する側壁半導体膜と、前記側壁半導体膜によって囲まれた、前記溝を充填する
内部絶縁膜とを含む、半導体装置。
【請求項２】前記半導体基板の主表面近傍で、前記側
壁半導体膜と前記内部絶縁膜との間の境界面は傾斜面を
有する、請求項１に記載の半導体装置。
【請求項３】前記側壁半導体膜と前記内部絶縁膜との
間の境界面に形成された熱酸化膜をさらに備える、請求
項１または２に記載の半導体装置。
【請求項４】前記分離体に隣接して、前記半導体基板
の主表面上に、側面を有するように形成されている半導
体膜をさらに備える、請求項１〜３のいずれか１項に記
載の半導体装置。
【請求項５】前記半導体膜の側面は、傾斜面を含む、
請求項４に記載の半導体装置。
【請求項６】前記側壁半導体膜の上部は、前記素子形
成領域の導電型と逆の導電型の不純物を含む、請求項１
〜５のいずれか１項に記載の半導体装置。
【請求項７】前記側壁半導体膜は、シリコン膜を含
む、請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】半導体基板の主表面上に被覆膜を形成す
る工程と、前記被覆膜を選択的に除去することにより、素子形成領
域を分離する素子分離領域で前記半導体基板の主表面を
露出させる開口部を有するマスク被覆膜を形成する工程
と、前記マスク被覆膜を用いて、前記半導体基板の一部を除
去することにより、溝を形成する工程と、前記溝の側面上に、エピタキシャル成長法を用いて、分
離体の一部となる側壁半導体膜を形成する工程と、前記側壁半導体膜上と前記溝の内部と前記マスク被覆膜
上とに、前記分離体の一部である内部絶縁膜となる絶縁
膜を形成する工程と、前記マスク被覆膜上に位置する前記絶縁膜を除去する工
程と、前記マスク被覆膜を除去する工程とを備える、半導体装
置の製造方法。
【請求項９】前記側壁半導体膜を形成する工程は、エ
ピタキシャル成長法を用いて、前記半導体基板の結晶の
面方位と異なる面方位を有するように前記側壁半導体膜
を形成することにより、前記半導体基板の主表面の近傍
で、前記側壁半導体膜の内側面に傾斜面を形成する工程
を含む、請求項８に記載の半導体装置の製造方法。
【請求項１０】前記側壁半導体膜の内側面を熱酸化す
ることにより、前記側壁半導体膜の内側面上に熱酸化膜
を形成する工程をさらに備える、請求項８または９に記
載の半導体装置の製造方法。
【請求項１１】前記マスク被覆膜を形成する工程は、前記半導体基板の主表面に接触するように、第１の被覆
膜を形成する工程と、前記第１の被覆膜上に、第２の被覆膜を形成する工程と
を含み、前記第１の被覆膜の、前記開口部において露出している
部分を除去することにより、前記素子形成領域における
前記半導体基板の主表面の一部を露出させる工程と、前記露出させた半導体基板の主表面の一部上に、側面を
有する半導体膜を形成する工程とをさらに備える、請求
項８〜１０のいずれか１項に記載の半導体装置の製造方
法。
【請求項１２】前記半導体膜を形成する工程は、エピ
タキシャル成長法を用いて、前記半導体基板の結晶の面
方位と異なる面方位を有するように前記半導体膜を形成
することにより、前記半導体膜の側面に傾斜面を形成す
る工程を含む、請求項１１に記載の半導体装置の製造方
法。
【請求項１３】前記側壁半導体膜の上部に、前記素子
形成領域の導電型と逆の導電型の不純物を導入する工程
をさらに備える、請求項８〜１２のいずれか１項に記載
の半導体装置の製造方法。