KR20190049598A - Spad 이미지 센서 및 관련 제조 방법 - Google Patents

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KR20190049598A
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지-자이 스
유이치로 야마시타
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

단일 광자 애벌런치 다이오드(SPAD) 이미지 센서가 개시된다. SPAD 이미지 센서는, 전면과 후면을 갖는 제1 도전형의 기판과; 기판의 전면으로부터 후면을 향해 연장되고, 기판의 전면과 수평을 이루는 제1 표면 및 그 제1 표면의 반대편인 제2 표면을 갖는 깊은 트렌치 절연부(DTI)와; DTI의 측벽들과 제2 표면을 둘러싸는 제1 도전형과 반대인 제2 도전형의 에피택셜 층과; 기판의 전면으로부터 후면으로 연장되는 제1 도전형의 주입 영역을 포함한다. 단일 광자 애벌런치 다이오드(SPAD) 이미지 센서의 관련된 제조 방법이 또한 개시되어 있다.

Description

SPAD 이미지 센서 및 관련 제조 방법{SPAD IMAGE SENSOR AND ASSOCIATED FABRICATING METHOD}
본 출원은 2017년 10월 31일자로 출원된 미국 가특허 출원 번호 제62/579,535호의 이익을 주장하는 출원으로서, 그 전체 내용이 본 명세서에 참고로 인용된다.
디지털 카메라들 및 광학 이미징 디바이스들은 이미지 센서들을 사용한다. 이미지 센서들은 광학 이미지들을 디지털 이미지들로서 나타낼 수 있는 디지털 데이터로 변환한다. 이미지 센서는 전형적으로 광학 이미지를 전기 신호들로 변환하기 위한 단위 디바이스들(unit devices)인 픽셀 센서들의 어레이를 포함한다. 픽셀 센서들은 종종 전하 결합 디바이스들(charge-coupled devices, CCDs)이거나 또는 상보형 금속 산화물 반도체(complementary metal oxide semiconductor, CMOS) 디바이스들로 나타낸다.
애벌런치 포토다이오드들(avalanche photodiodes, APD)은 기존의 CMOS 디바이스들과 호환되는 고체 디바이스들(solid devices)이다. 애벌런치 프로세스는 역 바이어스된 p-n 접합부가 입사 방사선에 의해 생성된 반송파들(carriers)과 같은 추가의 반송파들을 수신할 때 트리거될 수 있다. 예를 들어, 낮은 세기의 방사선들을 검출하기 위해, p-n 접합부는 그 항복 전압 이상으로 바이어싱되어, 단일 광자 생성된 반송파가 검출될 수 있는 애벌런치 전류를 트리거할 수 있게 한다. 이 모드에서 동작되는 이미지 센서는 단일 광자 애벌런치 다이오드(single photon avalanche diode, SPAD) 이미지 센서이거나, 또는 가이거 모드(Geiger-mode) 애벌런치 포토다이오드들(APD) 또는 G-APD로 알려져 있다.
단일 광자 애벌런치 다이오드(SPAD) 이미지 센서가 개시된다. SPAD 이미지 센서는, 전면과 후면을 갖는 제1 도전형의 기판과; 기판의 전면으로부터 후면을 향해 연장되고, 기판의 전면과 수평을 이루는 제1 표면 및 그 제1 표면의 반대편인 제2 표면을 갖는 깊은 트렌치 절연부(DTI)와; DTI의 측벽들과 제2 표면을 둘러싸는 제1 도전형과 반대인 제2 도전형의 에피택셜 층과; 기판의 전면으로부터 후면으로 연장되는 제1 도전형의 주입 영역을 포함한다. 단일 광자 애벌런치 다이오드(SPAD) 이미지 센서의 관련된 제조 방법이 또한 개시되어 있다.
본 개시의 양태들은 첨부된 도면들과 함께 판독할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따라, 다양한 피처들은 일정한 축척에 따라 그려진 것이 아니라는 점을 알 수 있다. 실제로, 다양한 피처들의 치수들은 논리의 명확성을 위해 임의로 늘리거나 또는 줄일 수 있다.
도 1은 본 발명의 제1 실시예에 따라 함께 결합된 CMOS(상보형 금속 산화물 반도체) 칩과 이미징 칩(imaging chip)을 포함하는 SPAD 이미지 센서의 단면도를 나타낸 도면이다.
도 2는 도 1의 1-1 라인들을 따라 절취된 SPAD 이미지 센서의 단면도를 나타낸 도면이다.
도 3은 본 발명의 제2 실시예에 따라 함께 결합된 CMOS 칩과 이미징 칩을 포함하는 SPAD 이미지 센서의 단면도를 나타낸 도면이다.
도 4는 본 발명의 제3 실시예에 따라 함께 결합된 CMOS 칩과 이미징 칩을 포함하는 SPAD 이미지 센서의 단면도를 나타낸 도면이다.
도 5는 본 발명의 제4 실시예에 따라 CMOS 칩을 포함하는 SPAD 이미지 센서의 단면도를 나타낸 도면이다.
도 6은 본 발명의 제5 실시예에 따라 함께 결합된 CMOS 칩과 이미징 칩을 포함하는 SPAD 이미지 센서의 단면도를 나타낸 도면이다.
도 7은 도 6의 6-6 라인들을 따라 절취된 SPAD 이미지 센서의 단면도를 나타낸 도면이다.
도 8 내지 도 15는 본 발명의 바람직한 실시예에 따른 다양한 제조 단계들에서 도 1의 SPAD 이미지 센서의 부분 단면도를 나타낸 도면이다.
도 16 내지 도 20은 본 발명의 바람직한 실시예에 따른 다양한 제조 단계들에서 도 6의 SPAD 이미지 센서의 부분 단면도를 나타낸 도면이다.
다음의 개시는 이 개시의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들, 또는 예시들을 제공한다. 본 개시를 간단히 하기 위해 구성 요소들 및 배치들(arrangements)의 특정 예시들이 아래에 설명된다. 이들은 물론 단지 예시들이며 이들 기재 내용으로 제한하고자 의도되는 것은 아니다. 예를 들어, 다음의 설명에서 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간단하고 명료함을 목적으로 하며, 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 그 자체로 지시하지는 않는다.
또한, "아래(beneath)", "아래(below)", "하부의(lower)", "위(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어들(spatially relative terms)은 도면들에 도시된 바와 같이 하나의 소자 또는 피처들의 다른 소자(들) 또는 피처(들)의 관계를 기술하기 위한 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향에 부가하여 사용 또는 동작 중에 디바이스(device)의 상이한 방향들을 포함하도록 의도된다. 장치(apparatus)는 다르게 지향될 수도 있고(90도 회전되거나 또는 다른 방향으로 회전될 수도 있음), 또한 그에 따라서 본 명세서에서 사용되는 공간적으로 상대적인 기술어도 이와 마찬가지로 해석될 수 있다.
본 개시의 넓은 범위를 설명하는 수치 범위들 및 파라미터들이 근사치임에도 불구하고, 특정 예시들에 설명된 수치 값들은 가능한 한 정확하게 보고된다. 그러나, 임의의 수치 값은 본질적으로 각각의 시험 측정에서 발견된 표준 편차로 인해 필연적으로 발생하는 특정 오류들을 포함한다. 또한, 본 명세서에서 사용되는 "약(about)"이라는 용어는 일반적으로 주어진 값 또는 범위의 10 %, 5 %, 1 %, 또는 0.5 % 이내를 의미한다. 대안적으로, "약"이라는 용어는 당업자가 고려할 때 평균의 허용 가능한 표준 오차 이내를 의미한다. 동작/작업 예시들 이외에, 또는 달리 명시적으로 지정되지 않는 한, 본 명세서에 개시된 재료의 양들, 시간의 지속 기간들, 온도들, 동작 조건들, 양의 비율들, 및 그들의 좋아하는 것과 같은 모든 수치 범위들, 양들, 값들 및 백분율들은 모든 경우들에서 "약"이라는 용어로 변경된 것으로서 이해되어야 한다. 따라서, 반대로 표시되지 않는 한, 본 개시 및 첨부된 청구 범위에 기재된 수치 파라미터들은 원하는 대로 변경될 수 있는 근사치이다. 최소한 각각의 수치 파라미터는 적어도 보고된 유효 자릿수의 수와 일반적인 반올림 기술들을 적용하여 해석되어야 한다. 범위들은 본 명세서에서 하나의 종점에서 다른 종점으로 또는 2 개의 종점들 사이에서 표현될 수 있다. 본 명세서에 개시된 모든 범위들은 다르게 특정되지 않는 한 종점들을 포함한다.
단일 광자 애벌런치 다이오드(single photon avalanche diode, SPAD) 이미지 센서는 매우 낮은 세기의 입사 방사선(예를 들어, 단일 광자)을 검출할 수 있다. SPAD 이미지 센서는 어레이로 배열된 복수의 SPAD 셀들을 포함한다. SPAD 셀들은 각각 p-n 접합부, 소거 회로(quench circuit) 및 판독 회로를 포함한다. p-n 접합부는 그 항복 전압보다 훨씬 높은 역 바이어스에서 동작한다. 동작 중에, 광 생성 반송파들은 p-n 접합부의 공핍 영역(즉, 증배 영역)으로 이동하고, 신호 전류가 검출될 수 있도록 애벌런치 효과를 트리거한다. 소거 회로는 애벌런치 효과를 차단하고 SPAD 셀을 리셋하는데 사용된다. 판독 회로는 신호 전류를 수신하고 전송한다.
기존의 평탄한 SPAD 이미지 센서는 보호 링(guard ring)을 포함하도록 구성된다. 보호 링은 큰 영역을 소비하므로 전체 픽셀 영역에 대한 포토다이오드 영역의 비율을 특성화하는 파라미터인 충전율(fill factor)을 제한한다. 또한, 전체 픽셀 영역의 전체 면적을 감소시키는 것은 달성하기 어렵다. 또한, 입사광은 입사광의 파장에 따라 상이한 깊이에 의해 평탄한 SPAD 이미지 센서 내에 흡수될 수 있으며, 생성된 전자는 평면 SPAD의 공핍 영역으로 확산되는데 추가의 시간이 필요하다. 여분의 시간은 예측할 수 없으며 타이밍 지터(timing jitter)를 유발한다. 이러한 본 발명은 기존의 SPAD 이미지 센서의 스펙트럼 응답, 검출 효율 및 타이밍 지터를 개선하는 것에 관한 것이다.
본 발명은 수직 p-n 접합부 구조물을 갖는 SPAD 이미지 센서에 관한 것이다. 수평 p-n 접합부 구조물을 갖는 기존의 평탄한 SPAD 이미지 센서와 비교해서, SPAD 이미지 센서의 상이한 깊이에서 균일한 전계를 얻을 수 있다. 현재의 SPAD 이미지 센서는 또한 변경된 보호 링 구조물을 제공한다. 변경된 보호 링 구조물은 작은 피치 응용 분야들에서 필수적인 피처인 더 높은 충전율을 획득하는 데에 유리하다.
도 1은 본 발명의 제1 실시예에 따라 함께 결합된 CMOS(상보형 금속 산화물 반도체) 칩(103)과 이미징 칩(101)을 포함하는 SPAD 이미지 센서(100)의 단면도를 나타낸 도면이다. SPAD 이미지 센서(100)는 픽셀들(101a 내지 101c)의 어레이를 포함한다. SPAD 이미지 센서(100)는 함께 접착된 CMOS 칩(103)과 이미징 칩(101)을 포함한다. CMOS 칩(103)은 복수의 능동 디바이스들(105)을 포함하고, 이미징 칩(101)은 복수의 SPAD 셀들(107)을 갖는다. 일부 실시예들에서, CMOS 칩(103)은 기판(206) 위에 배치된 상호 접속 구조물(212)을 포함한다. 일부 실시예들에서, 상호 접속 구조물(212)은 층간 유전체(ILD) 층(203) 내에 배치된 복수의 금속층들(201)을 포함한다. 능동 디바이스들(105)은 기판(206) 내에 배치된다. 이미징 칩(101)은 CMOS 칩(103)의 상호 접속 구조물(212)과 이미징 칩(101)의 기판(109) 사이에 배치된 상호 접속 구조물(124)을 포함한다. 상호 접속 구조물(124)은 ILD 층(128) 내에 배치된 복수의 금속층들(111)을 포함한다.
SPAD 셀들(107)은 기판(109) 내에 배치된다. 기판(109)은 상호 접속 구조물(124)을 향하는 전면(100a) 및 상호 접속 구조물(124)에 대향하는 후면(100b)을 포함한다. 일부 실시예들에서, 기판(109)은 제1 층(102) 및 이 제1 층(102) 상에 제2 층(104)을 포함한다. 제1 층(102)은 제1 도전형의 도펀트로 도핑될 수 있고, 약 1e17/cm3 의 레벨에서 도펀트 농도를 갖는다. 제1 층(102)은 입사광(115)을 흡수하기 위한 것이다. 제2 층(104)은 제1 도전형의 도펀트로 도핑될 수 있고, 제1 층(102)보다 가벼운 약 1e15/cm3 의 레벨에서 도펀트 농도를 갖는다. 제2 층(104)은 SPAD 셀(107)의 조기 에지 항복 현상(breakdown)을 방지하기 위해 전계 완화용 등가 보호 링으로서 사용될 수 있고, 제2 층(104)의 두께는 약 0.05 ㎛ 일 수 있다. 일부 실시예들에서, 제1 층(102) 및 제2 층(104)은 p-형 에피택셜 층들이다. SPAD 셀들(107)은 기판(109) 내에 배치되고, 기판(109)의 전면(100a)(전방 측면이라고도 함)과 접한다. SPAD 셀들(107)은 후면(100b)(후방 측면이라고도 함)을 향해 연장될 수 있고, 제1 층(102)과 제2 층(104) 사이의 계면(interface)을 통과할 수 있다. 많은 경우에, SPAD 셀들(107)은 기판(109)의 후면(100b)과 접촉하지 않고 제2 층(104)에서 정지한다.
SPAD 셀들(107)은 깊은 트렌치 절연부(deep trench isolation, DTI)(110), 에피택셜 층(108) 및 고농도로 도핑된 영역(118)을 각각 포함한다. DTI(110)는 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어 , 실리콘 질화물 또는 실리콘 산 질화물), 저유전율 유전체, 및/또는 다른 적절한 유전체 재료와 같은 유전체 재료로 형성될 수 있다. DTI(110)는 기판(109)의 전면(100a)에 접하는 제1 부분(110a) 및 이 제1 부분(110a)에 접하는 제2 부분(110b)을 포함한다. 많은 경우들에서, DTI(110)의 제1 부분(110a)은 제2 부분(110b)보다 넓은 폭을 갖는다. 다시 말해서, 제1 부분(110a)의 측벽들은 제2 부분(110b)의 측벽들로부터 측 방향으로 돌출할 수 있다. 제1 부분(110a)은 전면(100a)과의 표면 레벨을 갖는 기판(109)의 제1 층(102) 내에 완전히 배치될 수 있다. 제2 부분(110b)은 제1 층(102)과 제2 층(104) 사이의 계면을 가로 질러 배치되고 후면(100b)에는 도달하지는 않는다. DTI(110)는 고체 기둥이고, DTI(110)의 제2 부분(110b)의 측벽 및 바닥은 에피택셜 층(108)에 의해 둘러싸여 있다. 에피택셜 층(108)은 제1 도전형과 반대인 제2 도전형의 도펀트로 도핑된다. 일부 실시예들에서, 에피택셜 층(108)은 500 cm2 /(V-s) 미만의 이동도를 갖는 반송파들을 수신하기 위한 것이다. 일부 실시예들에서, 에피택셜 층(108)은 홀들을 수용하기 위해 n-형 도펀트로 도핑된 n-형 에피택셜 층이다.
에피택셜 층(108)은 주요부(108_1) 및 바닥부(108_2)를 포함한다. 주요부(108_1)는 실질적으로 제1 층(102) 내에 위치하며, 약 1e18/cm3 의 레벨에서 균일한 도펀트 농도를 갖는다. 에피택셜 층(108)의 주요부(108_1)는 제1 층(102)에서 생성된 전자를 검출하기 위한 감지 노드로 구성된다. 에피택셜 층(108)의 주요부(108_1)의 균일성은 제1 층(102)의 깊이에 걸쳐 균일한 전기장을 갖는 환경을 생성하는데 특히 중요하다. 이러한 방식으로, 반송파 드리프트에 대한 시간, 특히 홀의 드리프트 시간을 감소시킴으로써 제1 층(102)의 임의의 깊이에 흡수된 입사광이 즉시 감지될 수 있다. 에피택셜 층(108)의 바닥부(108_2)의 기능은 전기장 완화용일 수 있다. 많은 경우들에서, 제2 층(104) 내의 에피택셜 층(108)의 바닥부(108_2)의 도펀트 농도는 주요부(108_1)로부터 후면(100b)을 향하여 점차적으로 감소할 수 있다. 예를 들어, 에피택셜 층(108)의 바닥부(108_2)는 약 1e16/cm3 내지 약 1e18/cm3 범위의 도펀트 농도를 가질 수 있다. 에피택셜 층(108)의 깊이(D) 및 폭(W)은 제한되지 않는다. 서로 상이한 파장의 입사광이 상이한 깊이에서 흡수될 수 있기 때문에, 더 긴 깊이가 유리할 수 있다. 많은 경우들에서, 에피택셜 층(108)의 깊이(D)는 약 1 ㎛ 내지 약 30 ㎛의 범위일 수 있다. 에피택셜 층(108)의 폭(W)은 약 3 ㎛ 이하일 수 있다.
고농도로 도핑된 영역(118)은 제1 도전형과 반대인 제2 도전형의 도펀트로 도핑되고, 고농도로 도핑된 영역(118)의 도펀트 농도는 에피택셜 층(108)의 도펀트 농도보다 높다. 예를 들어, 고농도로 도핑된 영역(118)의 도펀트 농도는 약 1e19/cm3 내지 약 1e20/cm3 의 범위일 수 있다. 고농도로 도핑된 영역(118)은 SPAD 셀들(107)의 전극으로서 기능한다. 픽셀들(101a 내지 101c)은 주입 영역(112)에 의해 절연되어 있다. 주입 영역(112)은 기판(109)의 전면(100a)으로부터 기판(109)의 후면(100b)까지 연장될 수 있다. 주입 영역(112)은 제1 도전형의 도펀트로 도핑되고, 제1 층(102)과 동일하거나 보다 큰 도펀트 농도를 갖는다. 일부 실시예들에서, 제1 도전형의 얕은 웰 영역(114)은 주입 영역(112)과 기판(109)의 전면(100a) 사이에 선택적으로 배치될 수 있다. 제1 도전형의 고농도로 도핑된 영역(116)은 기판(109)의 전면(100a)과 접하는 얕은 웰 영역(114) 내에 배치될 수 있고, 고농도로 도핑된 영역(116)의 도펀트 농도는 주입 영역(112)의 도펀트 농도보다 높다. 고농도로 도핑된 영역(116)은 인접한 픽셀들에 의해 공유되는 SPAD 셀들(107)의 다른 전극으로서 기능한다.
고농도로 도핑된 영역(116 및 118)은 복수의 금속층들(111)에 결합될 수 있고, 복수의 금속층들(201)을 통해 CMOS 칩(103)의 능동 디바이스들(105)에 추가로 결합될 수 있다. 일부 실시예들에서, 능동 디바이스들(105)은 SPAD 셀들(107)의 애벌런치 효과 및 리셋 바이어스를 정지시키는 능동 소거 회로를 포함할 수 있다. 능동 디바이스들(105)은 또한 판독 회로 및 다른 제어 또는 논리 회로들을 포함할 수 있다. 예를 들어, 능동 디바이스들(105)은 게이트 구조물(202) 및 소스/드레인 영역(204)을 갖는 트랜지스터 디바이스를 포함할 수 있다. 고농도로 도핑된 영역들(116 및 118)은 접촉 플러그(208)를 통해 트랜지스터의 소스/드레인 영역(204)에 결합될 수 있다.
일부 실시예들에서, 이미징 칩(101)과 CMOS 칩(103)은 금속 대 금속 결합 및 유전체 대 유전체 결합을 포함하는 하이브리드 결합에 의해 함께 결합된다. 금속 대 금속 결합(예를 들어, 확산 결합)은 복수의 금속층들(111)의 상부 금속층(126)과 복수의 금속층들(201)의 상부 금속층(210) 사이에 있을 수 있다. 유전체 대 유전체 결합은 ILD 층(128)과 ILD 층(203)이 서로 직접 접촉하도록 ILD 층(128)과 ILD 층(203) 사이에 있을 수 있다. 상부 금속층들(126, 210)은 한 쌍의 결합 패드로서 기능하며, 재분배 층들(RDLs)을 포함할 수 있다. 일부 실시예들에서, 유전체 대 유전체 결합은 산화물 대 산화물 결합이다.
일부 실시예들에서, 이미징 칩(101)은 픽셀들(101a 내지 101c)의 어레이 주위에서 기판(109)의 주변 영역들에 복수의 능동 디바이스들을 가질 수 있다. 예를 들어, 전술한 능동 소거 회로, 판독 회로 및 다른 제어 또는 논리 회로들의 일부 또는 전부는 CMOS 칩(103) 대신에 이미징 칩(101)의 기판(109) 내에 배치될 수 있다.
일부 실시예들에서, SPAD 이미지 센서(100)는 후면(100b)으로부터 SPAD 셀들(107)로의 입사 광자(115)의 전송을 용이하게 하도록 구성된 기판(109)의 후면(100b) 위에 배치된 고유전율 유전체 층(214) 및/또는 반사 방지 코팅(ARC) 층(216)을 더 포함한다. SPAD 이미지 센서(100)는 ARC 층(216) 위에 컬러 필터층(217)을 더 포함할 수 있다. 많은 경우들에서, 컬러 필터층(217)은 입사하는 방사선이 그 위에 그리고 그곳을 통과하도록 배치된 복수의 컬러 필터들을 포함한다. 컬러 필터들은 컬러 스펙트럼(예를 들어, 적색, 녹색, 및 청색)에 대응하는 입사 방사선의 특정 파장 대역을 필터링하기 위한 염료계(또는 안료계) 폴리머 또는 수지를 포함한다. 컬러 필터층(217) 상에는 복수의 마이크로 렌즈들을 포함하는 마이크로 렌즈층(218)이 형성되어 있다. 마이크로 렌즈들(218)은 입사하는 방사선(115)을 SPAD 셀들(107)을 향하게 하고 초점을 맞춘다. 마이크로 렌즈들(218)은 다양한 배치로 배치될 수 있으며, 마이크로 렌즈들(218)에 사용되는 재료의 굴절률 및 센서 표면으로부터의 거리에 따라 다양한 형상을 가질 수 있다. 많은 경우들에서, 마이크로 렌즈들(218)의 각각의 중심은 평면도로부터 대응하는 SPAD 셀들(107)의 각각의 중심과 중첩된다.
도 2는 도 1의 1-1 라인들을 따라 절취된 SPAD 이미지 센서(100)의 단면도를 나타낸 도면이다. 감지 영역은 주입 영역(112), 에피택셜 층(108)의 주요부(108_1) 및 DTI(110)의 제2 부분(110b)을 제외한 영역들을 포함한다. 충전율은 약 80 % 이상이다. DTI(110)의 제2 부분(110b)은 도 2에 도시된 바와 같이 정방형 형상이다. 그러나, 이는 본 개시의 제한 사항이 아니다. 많은 경우들에서, DTI(110)는 도 1의 1-1 라인들을 따라 절취된 직사각형, 원형 또는 팔각형 형상의 단면도를 가질 수 있다.
도 3은 본 발명의 제2 실시예에 따라 함께 결합된 CMOS 칩(103)과 이미징 칩(301)을 포함하는 SPAD 이미지 센서(300)의 단면도를 나타낸 도면이다. 이미징 칩(301)의 기판(309)이 제3 층(302)을 더 포함하는 점을 제외하고는, 이미징 칩(301)은 이미징 칩(101)과 동일하다. 제3 층(302)은 제1 도전형의 도펀트로 도핑되고, 제2 층(104)과 실질적으로 동일한 도펀트 농도, 즉 약 1e15/㎤ 의 레벨을 갖는다. 제2 층(104)과 유사하게, 제3 층(302)은 SPAD 셀들(107)의 조기 에지 항복 현상을 방지하기 위해 전계 완화용 등가 보호 링으로서 사용될 수 있다. 제3 층(302)의 두께는 약 0.05 ㎛일 수 있다. 일부 실시예들에서, 제3 층(302)은 p-형 에피택셜 층이다. 일부 실시예들에서, 고농도로 도핑된 영역(118)은 제3 층(302) 내에 있다.
도 4는 본 발명의 제3 실시예에 따라 함께 결합된 CMOS 칩(103)과 이미징 칩(401)을 포함하는 SPAD 이미지 센서(400)의 단면도를 나타낸 도면이다. 이미징 칩(401)이 인접한 SPAD 셀들(107) 사이의 누화(cross-talk)를 억제하기 위해 주입 영역(112)에 후면 깊은 트렌치 절연부(BDTI)(402)를 더 포함하는 것을 제외하고는, 이미징 칩(401)은 이미징 칩(101)과 동일하다. BDTI(402)는 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 질화물 또는 실리콘 산 질화물), 저유전율의 유전체, 및/또는 다른 적절한 유전체 재료와 같은 유전체 재료로 형성된다. BDTI(402)는 기판(109)의 후면(100b)으로부터 얕은 웰 영역(114)까지 연장하고, BDTI(402)의 측벽은 주입 영역(112)에 의해 둘러싸여져 있다.
도 5는 본 발명의 제4 실시예에 따라 이미징 칩(501)을 포함하는 SPAD 이미지 센서(500)의 단면도를 나타낸 도면이다. 이미징 칩(501)이 버퍼층(502)을 통해 반송파 기판(504)에 접착되는 점을 제외하고는, 이미징 칩(501)은 이미징 칩(101)과 동일하다. 버퍼층(502)은 실리콘 산화물과 같은 유전체 재료를 포함할 수 있다. 대안적으로, 버퍼층(502)은 선택적으로 실리콘 질화물을 포함할 수 있다. 반송파 기판(504)은 실리콘 재료를 포함할 수 있다. 대안적으로, 반송파 기판(504)은 유리 기판 또는 다른 적절한 재료들을 포함할 수 있다. 반송파 기판(504)은 분자력(molecular forces), 즉 직접 결합 또는 광 융합 결합으로 공지된 기술, 또는 금속 확산 또는 양극 결합과 같은 당업계에 공지된 다른 결합 기술들에 의해 버퍼층(502)에 결합될 수 있다. 버퍼층(502)은 기판(109)의 전면(100a) 상에 형성된 다양한 피처들에 대한 전기 절연 및 보호를 제공한다. 반송파 기판(504)은 또한 기계적 강도 및 SPAD 이미지 센서(500)를 처리하기 위한 지지를 제공한다.
일부 실시예들에서, 이미징 칩(501)에 복수의 능동 디바이스들(도시되지 않음)이 집적될 수 있다. 능동 디바이스들은 픽셀들(101a 내지 101c)의 어레이 주위의 기판(109) 내에 형성될 수 있다. 예를 들어, 능동 디바이스들은 능동 소거 회로, 판독 회로 및 다른 제어 회로 또는 논리 회로들을 포함할 수 있다.
도 6은 본 발명의 제5 실시예에 따라 이미징 칩(601)을 포함하는 SPAD 이미지 센서(600)의 단면도를 나타낸 도면이다. 이미징 칩(601)의 SPAD 셀들(601)이 SPAD 셀들(107)과 상이한 구조물을 갖는 점을 제외하고는, 이미징 칩(601)은 이미징 칩(101)과 동일하다. 도 6과 관련하여 도 7을 참조한다. 도 7은 도 6의 6-6 라인들을 따라 절취된 SPAD 이미지 센서(600)의 단면도를 나타낸 도면이다. SPAD 셀들(601)은 DTI(602), 에피택셜 층(604) 및 고농도로 도핑된 영역(606)을 각각 포함한다. 에피택셜 층(108)으로 둘러싸인 외부 측벽들을 갖는 고체 기둥인 DTI(110)와는 달리, DTI(602)는 도 7에 도시된 바와 같이 평면도로부터 내부 및 외부 측벽들과 에피택셜 층(604)에 의해 둘러싸인 바닥을 갖는 정사각형 링으로서 구성된다. SPAD 셀들(601)의 구조물은 고농도 접합부 대역 대 대역 터널링 누설을 추가로 억제할 수 있다. DTI(602)는 기판(109)의 전면(100a)과 접하는 제1 부분(602a) 및 이 제1 부분(602a)과 접하는 제2 부분(602b)을 포함한다. 많은 경우들에서, DTI(602)의 제1 부분(602a)은 제2 부분(602b)보다 넓은 폭을 갖는다. 다시 말해서, 제1 부분(602a)의 내부 및 외부 측벽들은 제2 부분(602b)의 내부 및 외부 측벽들로부터 각각 측 방향으로 돌출할 수 있다. 제1 부분(602a)은 기판(109)의 제1 층(102) 내에 완전히 배치될 수 있다. 제2 부분(602b)은 제1 층(102)과 제2 층(104) 사이의 계면을 가로 질러 배치될 수 있다.
DTI(602)의 제2 부분(602b)의 측벽들 및 바닥은 에피택셜 층(604)에 의해 둘러싸여 있다. 에피택셜 층(604)은 제1 도전형과 반대인 제2 도전형의 도펀트로 도핑된다. 에피택셜 층(604)은 주요부(604_1) 및 바닥부(604_2)를 포함한다. 주요부(604_1)는 실질적으로 제1 층(102)에 위치하며, 약 1e18/cm3 의 레벨에서 균일한 도펀트 농도를 갖는다. 에피택셜 층(604)의 주요부(604_1)는 제1 층(102)에서 생성된 전자를 검출하기 위한 감지 노드로서 구성된다. 에피택셜 층(604)의 바닥부(604_2)의 기능은 전계 완화용일 수 있다. 많은 경우들에서, 제2 층(104) 내의 에피택셜 층(604)의 바닥부(604_2)의 도펀트 농도는 주요부(604_1)로부터 후면(100b)을 향하여 점차적으로 감소할 수 있다. 예를 들어, 에피택셜 층(604)의 바닥부(604_1)는 약 1e16/cm3 내지 약 1e18/cm3 범위의 도펀트 농도를 가질 수 있다.
고농도로 도핑된 영역(606)은 실질적으로 제1 부분(602a)의 내부 측벽들 사이에 형성된다. 다르게 언급하면, 고농도로 도핑된 영역(606)은 DTI(602)의 제1 부분(602a)에 의해 둘러싸인 공간을 채운다. 그런 방식으로, 고농도로 도핑된 영역(606)은 제1 층(102)과 횡 방향으로 접촉하는 것이 방지되고, 제1 부분(602a)은 보호 링으로서 기능한다. 일부 실시예들에서, 고농도로 도핑된 영역(606)은 제2 부분(602b)의 내부 측벽들 사이의 영역을 향해 연장할 수 있다. 고농도로 도핑된 영역(606)은 제1 도전형과 반대인 제2 도전형의 도펀트로 도핑되고, 고농도로 도핑된 영역(606)의 도펀트 농도는 에피택셜 층(604)의 도펀트 농도보다 높다. 고농도로 도핑된 영역(606)은 SPAD 셀들(601)의 전극으로서 기능한다.
도 8 내지 도 15는 본 발명의 바람직한 실시예에 따른 다양한 제조 단계들에서 SPAD 이미지 센서(100)의 부분 단면도를 나타낸 도면이다. 도 8 내지 도 15는 본 개시의 발명의 개념을 더 잘 이해하기 위해 간략화되었으며, 실제 크기로 그려지지 않을 수 있다. 도 8을 참조하면, 기판(109)이 제공된다. 기판(109)은 제1 층(102)과 그 제1 층(102) 상의 제2 층(104)을 포함한다. 제1 층(102)은 제1 도전형의 도펀트로 도핑될 수 있고, 약 1e17/cm3 레벨의 도펀트 농도를 갖는다. 제2 층(104)은 제1 도전형의 도펀트로 도핑될 수 있고, 제1 층(102)보다 가벼운 약 1e15/cm3 의 레벨에서 도펀트 농도를 갖는다. 일부 실시예들에서, 제1 층(102) 및 제2 층(104)은 붕소와 같은 p-형 도펀트로 도핑된 p-형 에피택셜 층들이다. 기판(109)은 전면(100a) 및 후면(100b)을 갖는다. 본 실시예의 SPAD 이미지 센서에서, 방사선은 후면(100b)으로부터 투영되고 제2 층(104)을 통해 제1 층(102)으로 입사된다.
도 9를 참조하면, 전면(100a)에서 리세스 구조물들(106)을 얻기 위해 에칭 프로세스가 수행될 수 있다. 리세스 구조물들(106)은 기판(109)의 전면(100a)에 접하는 제1 부분(106a) 및 그 제1 부분(106a)에 접하는 제2 부분(106b)을 각각 포함한다. 많은 경우들에서, 리세스 구조물들(106)의 제1 부분(106a)은 제2 부분(106b) 보다 넓은 폭을 갖는다. 다시 말해서, 제1 부분(106a)의 측벽들은 제2 부분(106b)의 측벽들로부터 측 방향으로 돌출할 수 있다. 제1 부분(106a)은 기판(109)의 제1 층(102) 내에 완전히 배치될 수 있다. 제2 부분(106b)은 제1 층(102) 내에 배치될 수 있고, 제2 층(104)에 추가로 배치될 수 있으며, 이것에 의해 각각의 개별 픽셀의 SPAD 셀들을 절연시킨다. 이 실시예에서, 에칭 프로세스는 건식 에칭 프로세스를 포함한다. 리세스 구조물들(106)의 크기 및 위치를 정의하기 위해 에칭 프로세스가 수행되기 전에 에칭 마스크(예를 들어, 하드 마스크, 본 명세서에서는 도시되지 않음)가 형성될 수 있다. 실례를 제공하기 위해서 이러한 리세스 구조물들(106) 중 3 개가 도 9에 도시되어 있다. 리세스 구조물들(106)의 제1 부분(106a) 및 제2 부분(106b)은 직사각형 형상, 다소 사다리꼴 형상, 또는 다른 적절한 형상을 각각 갖도록 형성될 수 있다.
지금부터 도 10을 참조하면, 리세스 구조물들(106)의 측벽 및 하부를 포함하는 노출된 표면 상의 에피택시 성장은 도펀트를 도입하기에 적절한 압력 하에서 적합한 가스를 이용함으로써 구현될 수 있다. 에피택셜 층(108)은 본 발명의 일 실시예에 따라 리세스 구조물들(106) 주위에 등각 방식으로 형성될 수 있다. 에피택셜 층(108)은 제1 도전형과 반대인 제2 도전형의 도펀트로 도핑된다. 일부 실시예들에서, 에피택셜 층(108)은 n-형 도펀트로 도핑된 n-형 에피택셜 층이다. 에피택셜 층(108)과 기판(109) 사이의 경계 또는 계면은 p-n 접합부이다. 에피택셜 층(108)의 등각 형상은 에피택셜 층(108)의 프로파일이 대응하는 리세스 구조물들(106)의 프로파일을 따르거나 취한다는 것을 의미할 수 있다. 선택적인 인 시츄(in-situ) 에피택시 성장, 고체상(solid phase) 도핑 방법 또는 기체상(gas phase) 도핑 방법에 의해 에피택셜 층(108)에 도펀트가 도입될 수 있다.
에피택셜 층(108)은 주요부(108_1) 및 바닥부(108_2)를 포함한다. 주요부(108_1)는 실질적으로 제1 층(102) 내에 위치하며, 약 1e18/cm3 의 레벨에서 균일한 도펀트 농도를 갖는다. 제2 층(104)의 에피택셜 층(108)의 바닥부(108_2)의 도펀트 농도는 주요부(108_1)로부터 후면(100b)을 향하여 점차적으로 감소할 수 있다. 예를 들어, 에피택셜 층(108)의 바닥부(108_2)는 약 1e16/cm3 내지 약 1e18/cm3 범위의 도펀트 농도를 가질 수 있다.
지금부터 도 11을 참조하면, 에피택셜 층(108)이 형성된 후에, 리세스 구조물들(106)을 채우기 위해 유전체 재료가 증착되어 DTI(110)가 형성된다. 전술한 유전체 재료는 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 질화물 또는 실리콘 산 질화물), 저유전율의 유전체, 및/또는 다른 적절한 유전체 재료를 포함한다. DTI(110)는 기판(109)의 전면(100a)에 접하는 제1 부분(110a)과 이 제1 부분(110a)에 접하는 제2 부분(110b)을 포함한다. 많은 경우들에서, DTI(110)의 제1 부분(110a)은 제2 부분(110b)보다 넓은 폭을 갖는다. 다시 말해서, 제1 부분(110a)의 측벽들은 제2 부분(110b)의 측벽들로부터 측 방향으로 돌출할 수 있다. 제1 부분(110a)은 기판(109)의 제1 층(102) 내에 완전히 배치될 수 있다. 제2 부분(110b)은 제1 층(102)과 제2 층(104) 사이의 계면을 가로 질러 배치될 수 있다.
도 12를 참조하면, 제1 도전형의 도펀트, 예를 들어 p-형 도펀트를 이온 주입함으로써 주입 영역(112)이 형성된다. 주입 영역(112)은 제1 층(102)과 동일하거나 그보다 큰 도펀트 농도를 가질 수 있다. 그 다음, 제1 도전형의 얕은 웰 영역(114), 예를 들어, p-형이 주입 영역(112)과 기판(109)의 전면(100a) 사이에 선택적으로 배치될 수 있다. 에피택셜 층(108)의 도펀트를 그 인접한 영역들로 확산시키도록 구동하기 위해 급속 열 어닐링(RTA) 프로세스가 수행될 수 있다. 이러한 방식으로, p-형 도핑으로부터 n-형 도핑으로의 단계적 전이가 기판(109)과 에피택셜 층(108) 사이에 형성된다. 도 13을 참조하면, 고농도로 도핑된 영역(116 및 118)은 저 저항 접촉을 위해 얕은 웰 영역(114) 및 에피택셜 층(108)의 상부 표면 상에 각각 형성될 수 있다.
도 14에 도시된 바와 같이, 고농도로 도핑된 영역들(116, 118)을 위해 접촉 플러그들(122)이 형성된다. 일부 실시예들에서, 접촉 플러그(122)는 기판(109)의 전면(100a) 위에 유전체층(129)을 형성함으로써 형성될 수 있다. 유전층(129)은 이후에 비아 홀들 및/또는 금속 트렌치들을 형성하도록 에칭된다. 그 다음, 비아 홀들 및/또는 금속 트렌치들은 접촉 플러그(122)를 형성하기 위해 도전성 재료로 충전된다. 일부 실시예들에서, 접촉 플러그들(122)은 예를 들어, 텅스텐, 구리, 또는 알루미늄 구리로 구성될 수 있다. 상호 접속 구조물(124)은 기판(109) 위에 형성되어 이미징 칩(101)을 형성한다. 일부 실시예들에서, ILD 재료의 하나 이상의 층들을 포함하는 ILD 층(128)을 유전체층(129) 위에 형성함으로써 상호 접속 구조물(124)이 형성될 수 있다. 이어서, ILD 층(128)이 에칭되어 비아 홀들 및/또는 금속 트렌치들을 형성한다. 그 다음, 비아 홀들 및/또는 금속 트렌치들은 복수의 금속층들(111)을 형성하기 위해 도전성 재료로 충전된다. 일부 실시예들에서, ILD 층(128)은 물리적 기상 증착 기술(예를 들어, PVD, CVD 등)에 의해 증착될 수있다. 복수의 금속층들(111)은 증착 프로세스 및/또는 도금 프로세스(예를 들어, 전기 도금, 무전해 도금 등)를 이용하여 형성될 수 있다. 다양한 실시예들에서, 복수의 금속층들(111)은 예를 들어 텅스텐, 구리, 또는 알루미늄 구리로 구성될 수 있다. 일부 실시예들에서, 복수의 금속층들(111)의 상부 금속층(126)은 ILD 층(128)의 상부 표면과 정렬된 상부 표면을 갖는다.
도 15에 도시된 바와 같이, 이미징 칩(401)은 CMOS 칩(103)에 결합된다. CMOS 칩(103)은 기판(206)을 포함한다. 능동 디바이스들(105)은 기판(206) 내에 형성된다. 다양한 실시예들에서, 기판(206)은 반도체 웨이퍼 또는 웨이퍼 상의 하나 이상의 다이 뿐만 아니라 그 위에 형성되고 및/또는 그렇지 않으면 그와 결합된 임의의 다른 유형의 반도체 및/또는 에피택셜 층들과 같은 임의의 유형의 반도체 본체(예를 들어, 실리콘/CMOS 벌크, SiGe, SOI 등)를 포함할 수 있다. 일부 실시예들에서, 능동 디바이스들(105)은 기판(206) 위에 게이트 구조물(202)을 증착하고 주입 또는 에피택셜 성장에 의해 소스/드레인 영역(204)을 형성함으로써 형성된 트랜지스터들을 포함할 수 있다. 상호 접속 구조물(212)은 CMOS 칩(103)을 형성하기 위해 기판(206) 위에 형성된다. 일부 실시예들에서, ILD 재료의 하나 이상의 층들을 포함하는 ILD 층(203)을 기판(206) 위에 형성함으로써 상호 접속 구조물(212)이 형성될 수 있다. 이어서, ILD 층(203)이 에칭되어 비아 홀들 및/또는 금속 트렌치들을 형성한다. 그 다음, 비아 홀들 및/또는 금속 트렌치들은 도전성 재료로 충전되어 복수의 금속층들(201)을 형성한다. 일부 실시예들에서, ILD 층(203)은 물리적 기상 증착 기술(예를 들어, PVD, CVD 등)에 의해 증착될 수 있다. 금속층들(201)은 증착 프로세스 및/또는 도금 프로세스(예를 들어, 전기 도금, 무전해 도금 등)를 사용하여 형성될 수 있다. 다양한 실시예들에서, 복수의 금속층들(201)은 예를 들어 텅스텐, 구리, 또는 알루미늄 구리로 구성될 수 있다. 일부 실시예들에서, 복수의 금속층들(201)의 상부 금속층(210)은 ILD 층(203)의 상부 표면과 정렬된 상부 표면을 갖는다.
일부 실시예들에서, 결합 프로세스는 금속 대 금속 결합 및 유전체 대 유전체 결합을 포함하는 하이브리드 결합을 형성할 수 있다. 상부 금속층(210)과 상부 금속층(126)은 직접 함께 결합될 수 있다. ILD 층(128) 및 ILD 층(203)은 서로 접하여 하이브리드 결합의 유전체 대 유전체 결합을 정의할 수 있다. 일부 실시예들에서, 유전체 대 유전체 결합은 산화물 대 산화물 결합이다. 일부 다른 실시예들에서, 결합 프로세스는 ILD 층(128)과 ILD 층(203) 사이에 배치된 중간 결합 산화물 층(도시되지 않음)을 사용할 수 있다.
도 1을 다시 참조하면, 결합된 이미징 칩(101)의 두께가 감소될 수 있다. 기판(109)을 얇게함으로써 입사 방사선이 SPAD 셀들(107)에 도달하기 위해 기판(109)의 후면(100b)을 통과하게 된다. 일부 실시예들에서, 기판(109)은 기판(109)의 후면(100b)을 에칭함으로써 박막화될 수 있다. 다른 실시예들에서, 기판(109)은 기판(109)의 후면(100b)을 기계적으로 연마함으로써 박막화될 수 있다. 일부 실시예들에서, 기판(109)은 박막화될 수 있지만, 에피택셜 층(108)을 노출시키지 않을 수 있다. 고유전율의 유전체층(214)은 기판(109)의 후면(100b) 위에 형성된다. ARC 층(216)은 고유전율의 유전체층(214) 위에 형성될 수 있다. 일부 실시예들에서, 고유전율의 유전체층(214) 및 ARC 층(216)은 물리적 기상 증착 기술을 사용하여 증착될 수 있다.
컬러 필터들(217)은 기판(109)의 후면(100b) 위에 형성될 수 있다. 일부 실시예들에서, 컬러 필터들(217)은 컬러 필터층을 형성하고 컬러 필터층을 패터닝함으로써 형성될 수 있다. 컬러 필터층은 특정 범위의 파장을 갖는 방사선(예를 들어, 광)의 투과를 허용하면서, 특정 범위를 벗어난 파장의 광을 차단하는 재료로 형성된다. 또한, 일부 실시예들에서, 컬러 필터층은 형성 후에 평탄화된다. 마이크로 렌즈들(218)은 또한 컬러 필터들(217) 위에 형성될 수 있다. 일부 실시예들에서, 마이크로 렌즈들(218)은 (예를 들어, 스핀-온 방법 또는 증착 프로세스에 의해) 복수의 컬러 필터들 위에 마이크로-렌즈 재료를 증착함으로써 형성될 수 있다. 만곡된 상부 표면을 갖는 마이크로 렌즈 템플릿(도시되지 않음)은 마이크로 렌즈 재료 위에 패터닝된다. 일부 실시예들에서, 마이크로 렌즈 템플릿은 분배 노출 광량을 사용하여 노광된 포토레지스트 재료를 포함할 수 있고(예를 들어, 네거티브 포토레지스트에 대해 곡률의 바닥에서는 더 많은 광이 노출되고 곡률의 상부에서는 더 적은 광이 노출된다), 반올림 형태를 형성하기 위해 현상 및 베이킹될 수 있다. 그 다음, 마이크로 렌즈들(218)은 마이크로 렌즈 템플릿에 따라 마이크로 렌즈 재료를 선택적으로 에칭함으로써 형성된다.
도 16 내지 도 20은 본 발명의 바람직한 실시예에 따른 다양한 제조 단계들에서 도 6의 SPAD 이미지 센서(600)의 부분 단면도를 나타낸 도면들이다. 도 16 내지 도 20은 본 개시의 발명의 개념을 더 잘 이해하기 위해 간략화되었으며, 실제 크기로 그려지지 않을 수 있음을 이해할 수 있다. 도 16을 참조하면, 도 8과 유사한 기판(109)이 제공된다. 전면(100a)에서 리세스 구조물들(113)을 얻기 위해 에칭 프로세스가 수행될 수 있다. 리세스 구조물들(113)은 정면에서 볼 때 사각 링으로 구성되며, 각각 기판(109)의 전면(100a)과 접하는 제1 부분(113a) 및 이 제1 부분(113a)과 접하는 제2 부분(113b)을 포함한다. 많은 경우들에서, 리세스 구조물들(113)의 제1 부분(113a)은 제2 부분(113b)보다 넓은 폭을 갖는다. 다시 말해서, 제1 부분(113a)의 측벽들은 제2 부분(113b)의 측벽들로부터 측 방향으로 돌출할 수 있다. 제1 부분(113a)은 기판(109)의 제1 층(102) 내에 완전히 배치될 수 있다. 제2 부분(113b)은 제1 층(102)에 배치될 수 있고, 제2 층(104)까지 더 하향으로 배치될 수 있으며, 그것에 의해 각각의 개별 픽셀의 SPAD 셀들을 절연시킨다. 에칭 프로세스는 도 9의 것과 유사할 수 있다.
지금부터 도 17을 참조하면, 리세스 구조물들(113)의 제2 부분(113b)의 측벽들 및 바닥들을 포함하는 노출된 표면들 상의 에피택셜 성장은 적절한 압력 하에서 적절한 가스를 이용하여 도펀트들을 도입함으로써 구현될 수 있다. 리세스 구조물들(113)의 제1 부분(113a)의 측벽들은 에피택시 성장에 의해 커버되지 않는다. 에피택셜 층(604)은 본 발명의 일 실시예에 따라 리세스 구조물들(113)의 제2 부분(113b) 주위에 등각 방식으로 형성될 수 있다. 에피택셜 층(604)은 주요부(604_1) 및 바닥부(604_2)를 포함한다. 에피택셜 층(604)의 다른 세부 사항은 도 10의 세부 사항들과 유사하다.
지금부터 도 18을 참조하면, 리세스 구조물들(113)을 채우기 위해 유전체 재료가 증착되어, DTI(602)가 형성된다. DTI(602)는 기판(109)의 전면(100a)과 접하는 제1 부분(602a) 및 이 제1 부분(602a)과 접하는 제2 부분(602b)을 포함한다. 에피택셜 층(604)의 다른 세부 사항은 도 11의 세부 사항들과 유사하다. 도 19의 동작은 도 12의 동작과 유사하다. 도 20에 도시된 바와 같이, 고농도로 도핑된 영역들(116, 606)은 저 저항 접촉을 위해 얕은 웰 영역(114)의 상부 표면 및 제1 층(102)의 전면(100a) 상에 각각 형성될 수 있다. 특히, 고농도로 도핑된 영역(606)은 DTI(602)의 제1 부분(602a)의 내부 측벽들 사이에 실질적으로 형성된다. SPAD 이미지 센서(600)를 형성하기 위한 나머지 프로세스는 SPAD 이미지 센서(100)의 프로세스와 유사하므로 여기서는 간단화를 위해 생략된다.
본 개시의 일부 실시예들은 단일 광자 애벌런치 다이오드(SPAD) 이미지 센서를 제공한다. SPAD 이미지 센서는, 전면과 후면을 갖는 제1 도전형의 기판과; 기판의 전면으로부터 후면을 향해 연장되고, 제1 표면 및 이 제1 표면의 반대편인 제2 표면을 가지며, 그 제1 표면이 기판의 전면과 수평을 이루는 깊은 트렌치 절연부(deep trench isolation, DTI)와; 측벽들과 DTI의 제2 표면을 둘러싸는 제1 도전형과 반대인 제2 도전형의 에피택셜 층과; 기판의 전면으로부터 후면으로 연장되는 제1 도전형의 주입 영역을 포함한다.
본 개시의 일부 실시예들은 단일 광자 애벌런치 다이오드(SPAD) 이미지 센서를 제공한다. SPAD 이미지 센서는, 전면과 후면을 갖는 제1 도전형의 제1 에피택셜 층과; 전면 및 후면을 갖는 제1 도전형의 제2 에피택셜 층으로서, 이 제2 에피택셜 층이 제1 에피택셜 층의 후면과 마주하는 제2 에피택셜 층의 전면과 함께 제1 에피택셜 층 위에 형성되고, 제1 에피택셜 층의 제1 도전형의 도펀트 농도가 제2 에피택셜 층의 제1 도전형의 도펀트 농도보다 높은 것인 제2 에피택셜 층과; 제1 에피택셜 층의 전면으로부터 제2 에피택셜 층의 후면을 향해 연장되고, 제1 표면 및 이 제1 표면의 반대편인 제2 표면을 가지며, 그 제1 표면이 제1 에피택셜 층의 전면과 수평을 이루는 깊은 트렌치 절연부(DTI)와; 측벽들과 DTI의 제2 표면을 둘러싸는 제1 도전형과 반대인 제2 도전형의 에피택셜 층을 포함한다.
본 개시의 일부 실시예는 단일 광자 전자 애벌런치 다이오드(SPAD) 이미지 센서를 제조하는 방법을 제공한다. 이 SPAD 이미지 센서의 제조 방법은, 전면과 후면을 갖는 제1 도전형의 기판을 제공하는 단계와; 기판의 전면에 리세스를 형성하는 단계와; 노출된 측벽들 및 리세스의 바닥에 제1 도전형과 반대인 제2 도전형의 에피택셜 층을 형성하는 단계와; 리세스를 유전체 재료로 충전하는 단계와; 제1 도전형의 주입 영역을 형성하도록 이온 주입을 수행하는 단계를 포함한다.
1) 본 개시의 실시형태에 따른, 단일 광자 애벌런치 다이오드(single photon avalanche diode; SPAD) 이미지 센서는, 전면과 후면을 갖는 제1 도전형의 기판; 상기 기판의 전면으로부터 후면을 향해 연장되고, 제1 표면 및 상기 제1 표면의 반대편인 제2 표면을 가지며, 상기 제1 표면이 상기 기판의 전면과 수평을 이루는, 깊은 트렌치 절연부(deep trench isolation, DTI); 상기 DTI의 측벽들과 제2 표면을 둘러싸는 상기 제1 도전형과 반대인 제2 도전형의 에피택셜 층; 및 상기 기판의 전면으로부터 후면으로 연장되는 제1 도전형의 주입 영역을 포함한다.
2) 본 개시의 실시형태에 따른, SPAD 이미지 센서에 있어서, 상기 기판은 상기 전면에서의 제1 층 및 상기 후면에서의 제2 층을 포함하고, 상기 제1 층의 제1 도전형의 도펀트 농도는 상기 제2 층의 제1 도전형의 도펀트 농도보다 높다.
3) 본 개시의 실시형태에 따른, SPAD 이미지 센서에 있어서, 상기 DTI는 상기 제1 층에서 상기 제2 층으로 연장되고, 상기 DTI는 상기 후면에 도달하기 전에 정지한다.
4) 본 개시의 실시형태에 따른, SPAD 이미지 센서에 있어서, 상기 에피택셜 층은 상기 제1 층 및 상기 제2 층에 제1 부분 및 제2 부분을 각각 포함하고, 상기 제1 부분의 제2 도전형의 도펀트 농도는 실질적으로 균일하며, 상기 제2 부분의 제2 도전형의 도펀트 농도는 상기 제1 부분과 상기 제2 부분 사이의 계면으로부터 상기 DTI의 제2 표면을 향하여 감소된다.
5) 본 개시의 실시형태에 따른, SPAD 이미지 센서는, 상기 에피택셜 층과 상기 기판의 전면에 접하는 상기 제2 도전형의 고농도로 도핑된 영역을 더 포함한다.
6) 본 개시의 실시형태에 따른, SPAD 이미지 센서는, 상기 기판의 전면과 접하는 상기 주입 영역 내에 상기 제1 도전형의 고농도로 도핑된 영역을 더 포함한다.
7) 본 개시의 실시형태에 따른, SPAD 이미지 센서에 있어서, 상기 기판은 상기 전면에 제1 층, 상기 후면에 제3 층, 및 상기 제1 층과 제3 층 사이에 제2 층을 포함하고, 상기 제2 층의 제1 도전형의 도펀트 농도는 상기 제1 층 및 상기 제3 층의 제1 도전형의 도펀트 농도보다 높다.
8) 본 개시의 실시형태에 따른, SPAD 이미지 센서에 있어서, 상기 고농도로 도핑된 영역은 상기 제3 층 내에 있다.
9) 본 개시의 실시형태에 따른, SPAD 이미지 센서는, 상기 주입 영역 내에 DTI를 더 포함한다.
10) 본 개시의 다른 실시형태에 따른, 단일 광자 애벌런치 다이오드(SPAD) 이미지 센서는, 전면과 후면을 갖는 제1 도전형의 제1 에피택셜 층; 전면 및 후면을 갖는 제1 도전형의 제2 에피택셜 층으로서, 상기 제2 에피택셜 층은 상기 제2 에피택셜 층의 전면이 상기 제1 에피택셜 층의 후면과 마주하는 상태로 상기 제1 에피택셜 층 위에 형성되고, 상기 제1 에피택셜 층의 상기 제1 도전형의 도펀트 농도가 상기 제2 에피택셜 층의 상기 제1 도전형의 도펀트 농도보다 높은 것인, 상기 제2 에피택셜 층; 상기 제1 에피택셜 층의 전면으로부터 상기 제2 에피택셜 층의 후면을 향해 연장되고, 제1 표면 및 이 제1 표면의 반대편인 제2 표면을 가지며, 상기 제1 표면이 상기 제1 에피택셜 층의 전면과 수평을 이루는 깊은 트렌치 절연부(DTI); 및 상기 DTI의 측벽들과 제2 표면을 둘러싸는 상기 제1 도전형과 반대인 제2 도전형의 에피택셜 층을 포함한다.
11) 본 개시의 다른 실시형태에 따른, SPAD 이미지 센서는, 상기 제1 에피택셜 층의 전면으로부터 상기 제2 에피택셜 층의 후면까지 연장되는 상기 제1 도전형의 주입 영역을 더 포함한다.
12) 본 개시의 다른 실시형태에 따른, SPAD 이미지 센서에 있어서, 상기 제1 도전형의 주입 영역의 도펀트 농도는 상기 제1 도전형의 제1 에피택셜 층의 도펀트 농도보다 크거나 같다.
13) 본 개시의 다른 실시형태에 따른, SPAD 이미지 센서에 있어서, 상기 DTI는 상기 제2 에피택셜 층의 후면에 도달하기 전에 정지한다.
14) 본 개시의 다른 실시형태에 따른, SPAD 이미지 센서에 있어서, 상기 에피택셜 층은 상기 제1 층 및 상기 제2 층에 제1 부분 및 제2 부분을 각각 포함하고, 상기 제1 부분의 상기 제2 도전형의 도펀트 농도는 실질적으로 균일하며, 상기 제2 부분의 상기 제2 도전형의 도펀트 농도는 상기 제1 부분과 상기 제2 부분 사이의 계면으로부터 상기 DTI의 제2 표면을 향하여 점차적으로 감소된다.
15) 본 개시의 다른 실시형태에 따른, SPAD 이미지 센서는, 상기 제1 에피택셜 층의 전면 상에 제1 층간 유전체(inter layer dielectric; ILD) 층을 더 포함하고, 상기 제1 ILD 층은 복수의 금속 층들을 포함한다.
16) 본 개시의 다른 실시형태에 따른, SPAD 이미지 센서는, 칩을 더 포함하고, 상기 칩은 복수의 능동 디바이스들 및 상기 제1 ILD 층에 결합된 제2 ILD 층을 포함한다.
17) 본 개시의 다른 실시형태에 따른, SPAD 이미지 센서는, 상기 제1 ILD 층에 결합된 반송파를 더 포함한다.
18) 본 개시의 다른 실시형태에 따른, SPAD 이미지 센서는, 상기 제2 에피택셜 층의 후면에 렌즈를 더 포함한다.
19) 본 개시의 다른 실시형태에 따른, SPAD 이미지 센서에 있어서, 상기 렌즈의 중심은 평면에서 상기 DTI의 중심과 겹쳐진다.
20) 본 개시의 또 다른 실시형태에 따른, 단일 광자 애벌런치 다이오드(SPAD) 이미지 센서를 제조하는 방법은, 전면과 후면을 갖는 제1 도전형의 기판을 제공하는 단계; 상기 기판의 전면에 리세스를 형성하는 단계; 상기 리세스의 바닥 및 노출된 측벽들에 상기 제1 도전형과 반대인 제2 도전형의 에피택셜 층을 형성하는 단계; 상기 리세스를 유전체 재료로 충전하는 단계; 및 상기 제1 도전형의 주입 영역을 형성하도록 이온 주입을 수행하는 단계를 포함한다.
전술한 내용은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 개략적으로 설명한다. 당업자는 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 및/또는 동일한 이점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 수 있을 것이다. 또한, 당업자는 이러한 균등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않고, 본 개시의 사상 및 범위를 벗어나지 않으면서 다양한 변경, 대체 및 변형을 가할 수 있음을 알아야 한다.

Claims (10)

  1. 단일 광자 애벌런치 다이오드(single photon avalanche diode; SPAD) 이미지 센서에 있어서,
    전면과 후면을 갖는 제1 도전형의 기판;
    상기 기판의 전면으로부터 후면을 향해 연장되고, 제1 표면 및 상기 제1 표면의 반대편인 제2 표면을 가지며, 상기 제1 표면이 상기 기판의 전면과 수평을 이루는, 깊은 트렌치 절연부(deep trench isolation, DTI);
    상기 DTI의 측벽들과 제2 표면을 둘러싸는 상기 제1 도전형과 반대인 제2 도전형의 에피택셜 층; 및
    상기 기판의 전면으로부터 후면으로 연장되는 제1 도전형의 주입 영역
    을 포함하는, 단일 광자 애벌런치 다이오드(SPAD) 이미지 센서.
  2. 제1항에 있어서,
    상기 기판은 상기 전면에서의 제1 층 및 상기 후면에서의 제2 층을 포함하고, 상기 제1 층의 제1 도전형의 도펀트 농도는 상기 제2 층의 제1 도전형의 도펀트 농도보다 높은 것인, SPAD 이미지 센서.
  3. 제2항에 있어서,
    상기 DTI는 상기 제1 층에서 상기 제2 층으로 연장되고, 상기 DTI는 상기 후면에 도달하기 전에 정지하는 것인, SPAD 이미지 센서.
  4. 제3항에 있어서,
    상기 에피택셜 층은 상기 제1 층 및 상기 제2 층에 제1 부분 및 제2 부분을 각각 포함하고, 상기 제1 부분의 제2 도전형의 도펀트 농도는 균일하며, 상기 제2 부분의 제2 도전형의 도펀트 농도는 상기 제1 부분과 상기 제2 부분 사이의 계면으로부터 상기 DTI의 제2 표면을 향하여 감소되는 것인, SPAD 이미지 센서.
  5. 제1항에 있어서,
    상기 에피택셜 층과 상기 기판의 전면에 접하는 상기 제2 도전형의 고농도로 도핑된 영역을 더 포함하는, SPAD 이미지 센서.
  6. 제1항에 있어서,
    상기 기판의 전면과 접하는 상기 주입 영역 내에 상기 제1 도전형의 고농도로 도핑된 영역을 더 포함하는, SPAD 이미지 센서.
  7. 제5항에 있어서,
    상기 기판은 상기 전면에 제1 층, 상기 후면에 제3 층, 및 상기 제1 층과 제3 층 사이에 제2 층을 포함하고, 상기 제2 층의 제1 도전형의 도펀트 농도는 상기 제1 층 및 상기 제3 층의 제1 도전형의 도펀트 농도보다 높은 것인, SPAD 이미지 센서.
  8. 제1항에 있어서,
    상기 주입 영역 내에 DTI를 더 포함하는, SPAD 이미지 센서.
  9. 단일 광자 애벌런치 다이오드(SPAD) 이미지 센서에 있어서,
    전면과 후면을 갖는 제1 도전형의 제1 에피택셜 층;
    전면 및 후면을 갖는 제1 도전형의 제2 에피택셜 층으로서, 상기 제2 에피택셜 층은 상기 제2 에피택셜 층의 전면이 상기 제1 에피택셜 층의 후면과 마주하는 상태로 상기 제1 에피택셜 층 위에 형성되고, 상기 제1 에피택셜 층의 상기 제1 도전형의 도펀트 농도가 상기 제2 에피택셜 층의 상기 제1 도전형의 도펀트 농도보다 높은 것인, 상기 제2 에피택셜 층;
    상기 제1 에피택셜 층의 전면으로부터 상기 제2 에피택셜 층의 후면을 향해 연장되고, 제1 표면 및 이 제1 표면의 반대편인 제2 표면을 가지며, 상기 제1 표면이 상기 제1 에피택셜 층의 전면과 수평을 이루는 깊은 트렌치 절연부(DTI); 및
    상기 DTI의 측벽들과 제2 표면을 둘러싸는 상기 제1 도전형과 반대인 제2 도전형의 에피택셜 층
    을 포함하는, 단일 광자 애벌런치 다이오드(SPAD) 이미지 센서.
  10. 단일 광자 애벌런치 다이오드(SPAD) 이미지 센서를 제조하는 방법에 있어서,
    전면과 후면을 갖는 제1 도전형의 기판을 제공하는 단계;
    상기 기판의 전면에 리세스를 형성하는 단계;
    상기 리세스의 바닥 및 노출된 측벽들에 상기 제1 도전형과 반대인 제2 도전형의 에피택셜 층을 형성하는 단계;
    상기 리세스를 유전체 재료로 충전하는 단계; 및
    상기 제1 도전형의 주입 영역을 형성하도록 이온 주입을 수행하는 단계
    를 포함하는, 단일 광자 애벌런치 다이오드(SPAD) 이미지 센서를 제조하는 방법.
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