KR20150136039A - 개선된 암전류 성능을 갖는 이미지 센서 - Google Patents
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Abstract
반도체 이미지 센서 디바이스가 제공된다. 이미지 센서 디바이스는 제1 면과 제1 면에 대향하는 제2 면을 갖는 반도체 기판을 포함한다. 반도체 기판은 제2 면으로부터 기판을 향해 조사되는 광조사를 감지하도록 구성된 광조사 감지 영역을 포함한다. 제1 층이 반도체 기판의 제2 면 위에 배치된다. 제1 층은 제1 에너지 밴드 갭을 갖는다. 제2 층이 제1 층 위에 배치된다. 제2 층은 제2 에너지 밴드 갭을 갖는다. 제3 층이 제2 층 위에 배치된다. 제3 층은 제3 에너지 밴드 갭을 갖는다. 제2 에너지 밴드 갭은 제1 에너지 밴드 갭과 제3 에너지 밴드 갭보다 더 작다.
Description
우선권 데이터
본 출원은 2013년 3월 11일 제출된 발명의 명칭이 "Image Sensor With Improved Dark Current Performance"인 미국 가특허 출원 번호 제61/775,957호의 특허 출원이며, 이의 개시는 그 전체가 참조에 의해 여기에 포함된다.
반도체 이미지 센서는 광과 같은 광조사(radiation)를 감지하는데 사용된다. CMOS(complementary metal-oxide-semiconductor) 이미지 센서(CIS; CMOS image sensor) 및 CCD(charge-coupled device) 센서는 디지털 스틸 카메라 또는 이동 전화 카메라 애플리케이션과 같은 다양한 애플리케이션에 널리 사용되고 있다. 이들 디바이스는 기판을 향해 조사되는 광조사를 흡수하여 감지된 광조사를 전기 신호로 변환할 수 있는 포토다이오드 및 트랜지스터를 포함하는, 기판에서의 픽셀 어레이를 이용한다.
후면 조사(BSI; back side illuminated) 이미지 센서 디바이스는 한 유형의 이미지 센서 디바이스이다. 이들 BSI 이미지 센서 디바이스는 후면으로부터 조사되는 광을 검출하도록 구성된다. 그러나, BSI 이미지 센서 디바이스를 제조하는 기존의 방법은 여전히 암전류(dark current), 화이트 픽셀(white pixel), 다크 이미지(dark image) 비균일도 등과 같은 문제를 겪을 수 있다. 이들 문제점은 플라즈마 에칭 프로세스와 같은 BSI 이미지 센서 디바이스의 제조 동안 생성될 수 있는 외부의 과도한 전하 캐리어(charge carrier)에 의해 야기될 수 있다.
상술한 문제점을 감소시키거나 완화시키는 효과적인 구조 또는 방법은 제안되지 않았다. 따라서, 기존의 반도체 이미지 센서는 그의 의도한 목적에는 전반적으로 충분하였지만, 모든 점에서 완전히 만족스럽지는 않다.
반도체 이미지 센서 디바이스가 제공된다. 이미지 센서 디바이스는 제1 면과 제1 면에 대향하는 제2 면을 갖는 반도체 기판을 포함한다. 반도체 기판은 제2 면으로부터 기판을 향해 조사되는 광조사를 감지하도록 구성된 광조사 감지 영역을 포함한다. 제1 층이 반도체 기판의 제2 면 위에 배치된다. 제1 층은 제1 에너지 밴드 갭을 갖는다. 제2 층이 제1 층 위에 배치된다. 제2 층은 제2 에너지 밴드 갭을 갖는다. 제3 층이 제2 층 위에 배치된다. 제3 층은 제3 에너지 밴드 갭을 갖는다. 제2 에너지 밴드 갭은 제1 에너지 밴드 갭과 제3 에너지 밴드 갭보다 더 작다.
개선된 암전류 성능을 갖는 이미지 센서를 제공한다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 이해된다. 산업계에서의 표준 실시예에 따라, 다양한 특징부가 축척대로 도시된 것은 아님을 강조한다. 사실상, 다양한 특징부의 치수는 설명을 명확하게 하기 위해 임의적으로 증가되거나 감소되어질 수 있다.
도 1은 본 개시의 다양한 양상에 따른 이미지 센서 디바이스를 제조하는 방법을 예시한 흐름도이다.
도 2 내지 도 5 및 도 7은 본 개시의 다양한 양상에 따른 다양한 제조 단계들에서의 이미지 센서 디바이스의 부분 단면도들이다.
도 6은 본 개시의 다양한 양상에 따른 단순화된 에너지 밴드 도면이다.
도 1은 본 개시의 다양한 양상에 따른 이미지 센서 디바이스를 제조하는 방법을 예시한 흐름도이다.
도 2 내지 도 5 및 도 7은 본 개시의 다양한 양상에 따른 다양한 제조 단계들에서의 이미지 센서 디바이스의 부분 단면도들이다.
도 6은 본 개시의 다양한 양상에 따른 단순화된 에너지 밴드 도면이다.
다음의 개시는 본 발명의 다양한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것임을 이해하여야 한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 또한, 이어지는 다음 설명에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 다양한 특징부들은 단순하고 명확하게 하기 위하여 다양한 스케일로 임의적으로 도시될 수 있다.
도 1에는 본 개시의 다양한 양상에 따른 반도체 이미지 센서 디바이스를 제조하는 방법(10)의 흐름도가 예시되어 있다. 도 1을 참조하면, 방법(10)은 광조사 감지 요소(radiation-sensing element)가 반도체 기판에 형성되는 블록 12에서 시작한다. 기판은 전면(front side)과 전면에 대향하는 후면(back side)을 갖는다. 광조사 감지 요소는 후면으로부터 기판으로 들어오는 광조사를 감지하도록 구성된다.
*방법(10)은 기판의 전면 위에 상호접속 구조물을 형성하는 단계 14를 포함한다.
방법(10)은 기판이 캐리어에 본딩되는 단계 16을 포함한다. 단계 16은 본딩 후에 상호접속 구조물이 기판과 캐리어 사이에 배치되는 방식으로 수행된다.
방법(10)은 본딩 후에 기판이 후면으로부터 박형화되는(thinned) 단계 18을 포함한다.
방법(10)은 박형화 후에 제1 층이 기판의 후면 위에 형성되는 단계 20을 포함한다. 제1 층은 제1 에너지 밴드 갭을 갖는다. 일부 실시예에서, 단계 20은 제1 층이 실리콘 산화물을 함유하며 약 10 옹스트롬 내지 약 200 옹스트롬 범위의 두께를 갖도록 수행된다.
방법(10)은 제2 층이 제1 층 위에 형성되는 단계 22를 포함한다. 제2 층은 제2 에너지 밴드 갭을 갖는다. 일부 실시예에서, 단계 22는 제2 층이 하프늄 산화물 또는 실리콘 카바이드를 함유하며 약 300 옹스트롬 내지 약 800 옹스트롬 범위의 두께를 갖도록 수행된다.
방법(10)은 제3 층이 제2 층 위에 형성되는 단계 24를 포함한다. 제3 층은 제3 에너지 밴드 갭을 갖는다. 제2 에너지 밴드 갭은 제1 에너지 밴드 갭 및 제2 에너지 밴드 갭보다 더 작다. 일부 실시예에서, 단계 24는 제3 층이 실리콘 산화물을 함유하며 약 30 옹스트롬 내지 약 60 옹스트롬 범위의 두께를 갖도록 수행된다.
도 1의 방법(10) 전에, 방법(10) 동안 그리고 방법(10) 후에 추가의 공정 단계들이 수행될 수 있음을 이해하여야 한다. 예를 들어, 질화물 함유 패시베이션 층이 제3 층 위에 형성될 수 있다. 다른 예로서, 렌즈가 패시베이션 층 위에 형성될 수 있다. 단순화를 위해, 추가의 공정 단계들은 여기에서 상세하게 설명되지 않는다.
도 2 내지 도 5와 도 7은 도 1의 방법(10)의 양상에 따른 다양한 제조 단계에서 후면 조사(BSI) 이미지 센서 디바이스(30)인 장치의 다양한 실시예의 부분 단면도들이다. 이미지 센서 디바이스(30)는 이미지 센서 디바이스(30)의 후면을 향해 지향되는 (광과 같은) 광조사의 강도를 감지 및 기록하기 위한 픽셀 어레이 또는 그리드를 포함한다. 이미지 센서 디바이스(30)는 CCD, CIS, APS(active-pixel sensor), 수동 픽셀 센서를 포함할 수 있다. 이미지 센서 디바이스(30)는 픽셀에 대한 동작 환경을 제공하고 픽셀과의 외부 통신을 지원하기 위해 픽셀 그리드에 인접하게 제공되는 추가의 회로 및 입력/출력을 더 포함한다. 도 2 내지 도 5는 본 개시의 발명의 개념의 보다 나은 이해를 위해 단순화되었고 축척대로 도시되지 않을 수도 있다는 것을 이해하여야 한다.
도 2를 참조하면, 이미지 센서 디바이스(30)는 이하 디바이스 기판으로 지칭되는 기판(40)을 포함한다. 디바이스 기판(40)은 붕소와 같은 p 타입 도펀트로 도핑된 실리콘 기판(예를 들어, p 타입 기판)이다. 대안으로서, 디바이스 기판(40)은 다른 적합한 반도체 물질일 수 있다. 예를 들어, 디바이스 기판(40)은 인 또는 비소와 같은 n 타입 도펀트로 도핑되는 실리콘 기판(n 타입 기판)일 수 있다. 디바이스 기판(40)은 게르마늄 및 다이아몬드와 같은 다른 원소 반도체를 포함할 수 있다. 디바이스 기판(40)은 선택적으로 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 또한, 디바이스 기판(40)은 에피텍셜 층(에피 층)을 포함할 수 있고, 성능 향상을 위해 변형될 수 있으며(strained), SOI(silicon-on-insulator) 구조를 포함할 수 있다.
도 2를 다시 참조하면, 디바이스 기판(40)은 전면(전면 표면으로도 지칭됨)(50) 및 후면(후면 표면으로도 지칭됨)(60)을 갖는다. 이미지 센서 디바이스(30)와 같은 BSI 이미지 센서 디바이스에 대하여, 광조사가 후면(60)으로부터 조사되며 후면을 통해 기판(40)에 들어온다. 디바이스 기판(40)은 또한 초기 두께(65)를 갖는다. 일부 실시예에서, 초기 두께(65)는 약 100 마이크론(㎛) 내지 약 3000 ㎛, 예를 들어 약 500 ㎛ 내지 약 1000 ㎛ 범위이다.
복수의 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 구조(70)가 기판(40)에 형성된다. 일부 실시예에서, STI 구조(70)는 다음의 공정 단계들, 즉 전면(50)으로부터 기판(40) 안으로 개구를 에칭하고, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우 k(low-k) 물질, 또는 다른 적합한 유전체 물질과 같은 유전체 물질로 개구를 채우고, 그 후에 개구를 채운 유전체 물질의 표면을 평탄화하도록 연마 프로세스, 예를 들어 화학 기계적 연마(CMP; chemical mechanical polishing) 프로세스를 수행하는 것에 의해 형성된다. 일부 실시예에서, 딥 트렌치 아이솔레이션(DTI; deep trench isolation) 구조가 형성될 수 있다. DTI 구조에 대한 형성 프로세스는 STI 구조(70)와 유사할 수 있지만, DTI 구조는 STI 구조(70)보다 더 깊은 깊이를 갖도록 형성된다. 특정 실시예에서, 도핑된 격리 구조가 또한 형성될 수 있다. 이들 도핑된 격리 구조는 하나 이상의 이온 주입 프로세스에 의해 형성될 수 있다. 도핑된 격리 구조는 STI 또는 DTI 구조를 대체하거나 보충하도록 형성될 수 있다.
복수의 픽셀이 기판(40)에 형성된다. 픽셀은 광조사 감지 도핑 영역(75)을 포함한다. 이들 광조사 감지 도핑 영역(75)은 하나 이상의 이온 주입 프로세스 또는 확산 프로세스에 의해 형성되고, 기판(40)의 도핑 극성과는 반대의 도핑 극성으로 도핑된다. 따라서, 예시된 실시예에서, 픽셀은 n 타입 도핑 영역을 포함한다. 이미지 센서 디바이스(30)와 같은 BSI 이미지 센서에 대하여, 픽셀은 후면(60)으로부터 디바이스 기판(40)을 향해 조사되는 입사 광(78)과 같은 광조사를 검출하도록 구성된다.
일부 실시예에서, 픽셀은 각각 포토다이오드를 포함한다. 일부 실시예에서 깊은 주입 영역이 각각의 포토다이오드 아래에 형성될 수 있다. 다른 실시예에서, 픽셀은 고정 층 포토다이오드, 포토게이트, 리셋 트랜지스터, 소스 팔로워 트랜지스터, 및 트랜스퍼 트랜지스터를 포함할 수 있다. 픽셀은 또한 광조사 검출 디바이스 또는 광 센서로도 지칭될 수 있다. 픽셀은 상이한 접합 깊이, 두께, 폭 등을 갖도록 서로 다양할 수 있다. 각각의 인접하거나 이웃하는 픽셀들의 쌍은 상기 설명한 격리 구조(70)들의 각자의 격리 구조에 의해 서로 분리될 수 있다.
이제 도 3을 참조하면, 상호접속 구조물(80)이 디바이스 기판(40)의 전면(50) 위에 형성된다. 상호접속 구조물(80)은 이미지 센서 디바이스(30)의 다양한 도핑된 특징부, 회로, 및/또는 입력/출력 사이의 상호접속(예를 들어, 배선)을 제공하는 복수의 패터닝된 유전체 층 및 전도성 층을 포함한다. 상호접속 구조물(80)은 층간 유전체(ILD; interlayer dielectric) 및 다층 상호접속(MLI; multilayer interconnect) 구조물을 포함한다. MLI 구조물은 컨택, 비아, 및 금속 라인을 포함한다. 예시를 위한 목적으로, 복수의 전도성 라인(90) 및 비아/컨택(95)이 도 3에 도시되어 있지만, 예시된 전도성 라인(90) 및/또는 비아/컨택(95)은 단지 예시적인 것이며 전도성 라인(90) 및 비아/컨택(95)의 실제 위치 및 구성은 설계 수요 및 제조 관심사에 따라 달라질 수 있다는 것을 이해하여야 한다.
MLI 구조물은 알루미늄, 알루미늄/실리콘/구리 합금, 티타늄, 티타늄 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있으며, 알루미늄 상호접속으로 지칭된다. 알루미늄 상호접속은 물리적 기상 증착(PVD)(또는 스퍼터링), 화학적 기상 증착(CVD), 원자층 증착(ALD), 또는 이들의 조합을 포함하는 프로세스에 의해 형성될 수 있다. 알루미늄 상호접속을 형성하기 위한 다른 제조 기술은 수직 접속(예를 들어, 비아/컨택(95)) 및 수평 접속(예를 들어, 전도성 라인(90))을 위해 전도성 물질을 패터닝하기 위한 포토리소그래피 공정 및 에칭을 포함할 수 있다. 대안으로서, 구리 다층 상호접속은 금속 패턴을 형성하는데 사용될 수 있다. 구리 상호접속 구조물은 구리, 구리 합금, 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 또는 이들의 조합을 포함할 수 있다. 구리 상호접속 구조물은 CVD, 스퍼터링, 도금, 또는 기타 적합한 프로세스를 포함한 기술에 의해 형성될 수 있다.
계속해서 도 3을 참조하면, 버퍼 층(100)이 상호접속 구조물(80) 상에 형성된다. 본 실시예에서, 버퍼 층(100)은 실리콘 산화물과 같은 유전체 물질을 포함한다. 대안으로서, 버퍼 층(100)은 실리콘 질화물을 선택적으로 포함할 수 있다. 버퍼 층(100)은 CVD, PVD, 또는 기타 적합한 기술에 의해 형성된다. 버퍼 층(100)은 CMP 프로세스에 의해 평평한 표면을 형성하도록 평탄화된다.
그 후에, 디바이스 기판(40)의 후면(60)의 처리가 수행될 수 있도록, 캐리어 기판(110)이 버퍼 층(100)을 통해 디바이스 기판(40)과 본딩된다. 캐리어 기판(100)은 본 실시예에서 기판(40)과 유사하며 실리콘 물질을 포함한다. 대안으로서, 캐리어 기판(110)은 유리 기판 또는 다른 적합한 물질을 포함할 수 있다. 캐리어 기판(110)은 분자력에 의해 - 직접 본딩 또는 광 융합 본딩으로 알려진 기술 - 또는 금속 확산 또는 양극 본딩과 같은 당해 기술 분야에 공지된 기타 본딩 기술에 의해 디바이스 기판(40)에 본딩될 수 있다.
다시 도 3을 참조하면, 버퍼 층(100)은 디바이스 기판(40)과 캐리어 기판(110) 사이의 전기적 절연을 제공한다. 캐리어 기판(110)은 그 안에 형성된 픽셀과 같은, 디바이스 기판(40)의 전면(50) 상에 형성된 다양한 특징부에 대한 보호를 제공한다. 캐리어 기판(110)은 또한 아래에 설명되는 바와 같이 디바이스 기판(40)의 후면(60)의 처리를 위한 기계적 강도 및 지지를 제공한다. 본딩 후에, 디바이스 기판(40) 및 캐리어 기판(110)은 본딩 강도를 강화시키도록 선택적으로 어닐링될 수 있다.
이제 도 4를 참조하면, 캐리어 기판(110)이 본딩된 후에, 디바이스 기판(40)을 후면(60)으로부터 박형화하도록 박형화 프로세스(120)가 수행된다. 박형화 프로세스(120)는 기계적 그라인딩 프로세스 및 화학적 박형화 프로세스를 포함할 수 있다. 기계적 그라인딩 프로세스 동안 상당한 양의 기판 물질이 디바이스 기판(40)으로부터 먼저 제거될 수 있다. 그 후에, 화학적 박형화 프로세스는 수 마이크론 정도인 두께(130)로 디바이스 기판(40)을 더 박형화하도록 디바이스 기판(40)의 후면(60)에 에칭 화학물질을 적용할 수 있다. 일부 실시예에서, 두께(130)는 약 1㎛보다는 더 크지만 약 3 ㎛보다는 더 작다. 본 개시에서 개시된 특정 두께는 단지 예일 뿐이며 이미지 센서 디바이스(30)의 응용 유형 및 설계 요건에 따라 다른 두께가 구현될 수 있다는 것을 또한 이해하여야 한다.
이제 도 5를 참조하면, 박형화된 기판(40)의 후면(60) 위에 층(150)이 형성된다. 층(150)은 높은 에너지 밴드 갭을 갖는 물질을 포함한다. 다르게 말하자면,층(150)의 물질에 대하여 전도대(Ec)의 하단 준위(bottom level)가 비교적 높다. 일부 실시예에서, 층(150)은 유전체 물질, 예를 들어 실리콘 산화물을 포함한다. 층(150)은 또한 두께(155)(수직 치수)를 갖는다. 특정 실시예에서, 두께(155)는 전하 또는 전하 캐리어가 기판(40)으로 아래로 이동하는 것을 막기에 충분하도록 구성된다. 층(150)에 대한 두께(155)의 구성은 아래에 보다 상세하게 설명될 것이다. 일부 실시예에서, 두께(155)는 약 5 옹스트롬보다 더 크며, 예를 들어 약 10 옹스트롬 내지 약 500 옹스트롬 범위이다.
층(150) 위에 층(160)이 형성된다. 층(160)은 낮은 에너지 밴드 갭을 갖는 물질을 포함한다. 다르게 말하자면, 층(160)의 물질에 대하여 전도대(Ec)의 하단 준위가 비교적 낮으며, 예를 들어 층(150)의 물질에 대한 전도대의 하단 준위보다 더 낮다. 층(160)은 또한 두께(165)를 갖는다. 특정 실시예에서, 층(160)의 물질 조성 뿐만 아니라 그의 두께(165)도 또한 전하 또는 전하 캐리어를 저장하도록 구성된다. 다르게 말하자면, 과도한 전하 캐리어를 층(160) 안에 가둠으로써 이들 전하 캐리어가 실리콘 기판(40)으로 이동하지 않도록, 층(160)의 물질 조성 및 그의 두께(165)가 선택된다. 일부 실시예에서, 층(160)은 유전체 물질, 예를 들어 실리콘 카바이드를 포함한다. 다른 실시예에서, 층(160)은 로우 k 유전체 물질, 예를 들어 하프늄 산화물을 포함한다. 일부 실시예에서, 층(160)의 두께(165)는 약 5 옹스트롬보다 더 크며, 예를 들어 약 20 옹스트롬 내지 약 800 옹스트롬 범위이다.
층(160) 위에 층(170)이 형성된다. 층(170)은 높은 에너지 밴드 갭을 갖는 물질을 포함한다. 다르게 말하자면, 층(170)의 물질에 대하여 전도대(Ec)의 하단 준위가 비교적 높으며, 예를 들어 층(160)의 물질에 대한 전도대의 하단 준위보다 더 높다. 층(170)은 또한 두께(175)를 갖는다. 특정 실시예에서, 층(170)의 물질 조성 뿐만 아니라 그의 두께(175)도 또한, 전하 캐리어가 실리콘 기판(40)으로 이동하는 것을 막도록 구성된다. 일부 실시예에서, 층(170)은 유전체 물질, 예를 들어 실리콘 산화물을 포함한다. 일부 실시예에서, 층(170)의 두께(175)는 약 10 옹스트롬보다 더 크며, 예를 들어 약 10 옹스트롬 내지 약 5000 옹스트롬 범위이다.
그 다음, 층(170) 위에 패시베이션 층(180)이 선택적으로 형성된다. 패시베이션 층(180)은 아래의 층들을 습도, 먼지, 응력 등으로부터 보호한다. 일부 실시예에서, 패시베이션 층(180)은 실리콘 질화물 물질을 포함한다.
도 2 내지 도 5에는 이미지 센서 디바이스(30)의 "픽셀 어레이" 영역만 예시된 것임을 이해하여야 한다. 상기 설명한 바와 같이, "픽셀 어레이" 영역은 후면(60)으로부터의 광을 검출하도록 구성되는 픽셀을 포함한다. 이미지 센서 디바이스(30)는 단순화 이유로 예시되지 않은 다른 영역들을 더 포함할 수 있다. 예를 들어, 이미지 센서 디바이스(30)는 블랙 레벨 보정 영역(black level correction region)을 포함할 수 있다. 블랙 레벨 보정 영역은 기준 참조(baseline reference)를 설정하도록 광학적으로 암(dark)으로 유지되어야 하는, 디바이스 기판(40)에 형성된 하나 이상의 참조 픽셀을 포함한다. 금속 차폐부와 같은 광 차단 요소가 블랙 레벨 보정 영역의 후면(60) 위에 형성될 수 있다. 이 광 차단 요소는 참조 픽셀(들)을 광학적으로 암 상태 이하로 유지하는 것을 돕는다. 이미지 센서 디바이스(30)는 이미지 센서 디바이스(30)와 외부 디바이스 사이의 전기적 접속이 확립될 수 있도록 본딩 패드의 형성을 위해 예비되는 본딩 패드 영역, 또는 ASIC 디바이스나 SOC 디바이스와 같은 디지털 디바이스 또는 스크라이브 라인 영역을 포함한 주변 영역과 같은 다른 영역을 더 포함할 수 있다. 또다시, 이들 영역들은 단순화 이유로 여기에 예시되는 것이 생략되어 있다.
층들의 스택(150, 160, 및 170)은 에너지 밴드 갭에 관련하여 집합적으로 "하이(high)-로우(low)-하이" 구조를 형성한다. 보다 상세하게는, 이제 도 6을 참조하면, 기판(40) 및 층들(150/160/170)에 의해 형성된 스택에 대하여 단순화된 에너지 밴드 도면이 예시되어 있다. 오른쪽으로부터 시작하여 왼쪽으로 이동하면, 에너지 밴드 도면은 각각 기판(40), 층(150), 층(160), 및 층(170)에 대하여 예시되어 있다. 이들 층 각각에 대하여, 전도대(Ec)와 가전자대(Ev)가 존재한다. 전도대(Ec)는 가전자대(Ev) 위에 위치되어 있다. 기판(40)과 층(150, 160 및 170) 각각에 대하여 전도대(Ec)의 하단과 가전자대(Ev)의 상단이 도시되어 있다.
도 6에 예시되어 있는 바와 같이, 층(160)의 물질은 낮은 에너지 밴드 갭 물질이므로, 층(160)의 전도대(Ec)의 하단 준위는 높은 에너지 밴드 갭 물질을 포함하는 층(150 및 170)보다 더 낮다. 다르게 말하자면, 층(150 및 170)에 대한 전도대(Ec)의 하단 준위는 둘 다 층(160)에 대한 전도대(Ec)의 하단 준위보다 더 높다. 이 하이-로우-하이 밴드 갭 구성은 층(160)이 전하 캐리어(200)와 같은 전하 캐리어를 층(160) 안에 가두는 것을 돕기 때문에 바람직하다. 보다 상세하게, 전하 캐리어(200)와 같은 과도한 전하가 기판(40) 안으로 이동하는 경우, 이들은 이미지 센서 디바이스에 대한 성능 저하를 야기할 것이다. 성능 저하는 화이트 픽셀, 암전류, 다크 이미지 비균일도 등을 포함할 수 있다. 따라서, 전하 캐리어(200)를 층(160) 안에 유지하고 기판(40)으로의 이들 이동을 막는 것이 바람직하다.
여기에서, 층(150)은 높은 에너지 밴드 갭을 갖도록, 즉 그의 하단 전도대(Ec)에 대하여 높은 준위를 갖도록 구성된다. 반면, 층(160)은 낮은 에너지 밴드 갭, 즉 그의 하단 전도대(Ec)에 대하여 낮은 준위를 갖도록 구성된다. 기판 안으로 이동하는 전하 캐리어(200)에 대하여, 이는 먼저 층(150)을 통과해야 한다. 그러나, 층(150 및 160) 사이에는 밴드 갭 차이(210)가 존재한다. 밴드 갭 차이(210)는 층(150)의 전도대(Ec)의 하단과 층(160)의 전도대(Ec)의 하단 사이의 차이이다. 이 밴드 갭 차이(210)는 전하 캐리어(200)가 넘어서기가 어렵다. 따라서, 기판(40)을 향한 전하 캐리어(200)의 이동이 실질적으로 감소된다. 밴드 갭 차이(210)가 더 급격할수록(클수록), 전하 캐리어(200)가 층(150)을 통과하여 기판(40) 안으로 이동하는 것이 더 어렵다. 그리하여, 전하 캐리어(200)가 층(160) 안에 효과적으로 가둬짐으로써, 상기 설명한 이미지 센서에 대한 성능 저하를 감소시키거나 완화한다.
마찬가지로, 층(170)은 또한 그의 하단 전도대(Ec)에 대하여 층(160)보다 더 큰 준위를 갖도록 구성되므로, 층(160 및 170) 사이에도 밴드 갭 차이(220)가 존재한다. 이 밴드 갭 차이(220)도 또한 전하 캐리어(200)의 이동을 제한한다. 실리콘 기판 안으로의 전하 캐리어 이동은 암전류를 야기하고 CMOS 이미지 센서의 성능에 영향을 미칠 수 있기 때문에, 전하 캐리어의 이동을 제한하는 것이 바람직하다.
상기 설명에 기초하여, 층(150 및 170)(높은 에너지 밴드 갭을 가짐) 사이의 층(160)(낮은 에너지 밴드 갭을 가짐)의 배치는 양자 우물(quantum well)을 효과적으로 생성하며, 이는 층(160) 내에 전하 캐리어를 구속하는 것을 돕는다는 것을 알 수 있다.
일부 실시예에서, 층(150, 160, 170) 중 하나 이상의 층이 밴드 갭 차이(210)를 더 강화하도록 도핑될 수 있다는 것도 이해하여야 한다.
상기 설명한 에너지 밴드 차이(210/220)에 더하여, 본 개시는 또한 전하 캐리어(200)가 기판(40) 안으로 이동하는 것을 더 막기 위해 층(160)의 두께(165)(도 5에 도시됨)를 구성한다. 일부 실시예에서, 두께(165)는 "양자 터널링 효과(quantum tunneling effect)"를 감소시킬 만큼 충분히 크도록 선택된다. 양자 터널링 효과는, 대상(object)이 고전 물리학 하에서는 극복할 수 없는 배리어 너머로 이동하여 어째서든 특정 시간 후에 배리어의 반대쪽에 대상이 다시 나타나게 되는 현상을 지칭한다. 본 맥락에 적용되면, 양자 터널링 효과는, 전하 입자가 층(150)인 배리어를 극복할 수 있는 것으로 추정되지 않지만, 전하 캐리어(200)가 층(150)(즉, "배리어")을 극복하여 층(150)의 반대쪽에 나타나는 것과 연관될 수 있다.
양자 터널링 효과의 발생(또는 발생 가능성)은 대상이 배리어를 지나 이동해야 하는 거리에 따라 좌우된다. 이 경우에, 이 변수는 층(150)의 두께(155)이다. 본 개시의 다양한 양상에 따라, 두께(155)는 다음의 수학식으로 표현될 수 있다:
d = h/[square root of (2*m*△E)
여기에서 d는 제1 층의 최소 두께를 나타내고, h는 플랑크 상수(6.626068 x 10-34 m2kg/s)를 나타내고, m은 전자 질량(9.10938188 x 10-31 kg)을 나타내고, △E는 배리어 층(즉, 층(150))과 대상이 존재하는 층(즉, 층(160))의 에너지 밴드 갭 간의 차이(즉, 에너지 밴드 차이(210))를 나타낸다. 풀어써서 설명하자면, 상기 공식은 기본적으로, 층의 두께(155)는, (플랑크 상수)를 [(2 * 전자 질량 * 층(150)의 하단 전도대 준위와 층(160)의 제2 하단 전도대 준위 간의 차이)의 제곱근]으로 나눈 값 이상이도록 설정된다는 것을 서술한 것이다. 따라서, 플랑크 상수와 전자 질량은 상수이므로, 층(150 및 160)에 대한 물질 조성이 선택되면 두께(155)의 최소 레벨이 계산될 수 있다. 물론, 두께(155)가 최소 값 d을 크게 초과하여 설정되는 경우, 양자 터널링 효과는 더 감소될 수 있다. 그러나, 더 두꺼운 층(150)은 전체 디바이스 크기나 제조 비용을 증가시킬 수 있으므로, 다른 점에서 바람직하지 못할 수 있다. 두께(155)에 대한 보다 최적의 값은 최소 두께 d보다는 더 커야 하지만 너무 커서는 안 된다.
이제 도 7을 참조하면, 이미지 센서 디바이스(40)의 제조를 완료하도록 추가적인 제조 프로세스가 수행될 수 있다. 예를 들어, 컬러 필터 층(300)이 층(180) 위에 후면(60)으로부터 형성될 수 있다. 컬러 필터 층(300)은 입사 광조사가 그를 향해 통과하도록 위치될 수 있는 복수의 컬러 필터를 포함할 수 있다. 컬러 필터는 컬러 스펙트럼(예를 들어, 적색, 녹색 및 청색)에 대응하는 입사 광조사의 특정 파장 대역을 필터링하기 위한 염료 기반(또는 안료 기반) 폴리머 또는 수지를 포함할 수 있다.
그 후에, 컬러 필터 층 위에 복수의 마이크로 렌즈(310)를 포함하는 마이크로 렌즈 층이 형성된다. 마이크로 렌즈는 입사 광조사를 디바이스 기판(40) 내의 특정 광조사 감지 영역을 향해 지향시키고 포커싱한다. 마이크로 렌즈는 센서 표면으로부터의 거리 및 마이크로 렌즈에 사용된 물질의 굴절률에 따라 다양한 배열로 위치되고 다양한 형상을 가질 수 있다. 디바이스 기판(40)은 또한 컬러 필터 층 또는 마이크로 렌즈 층의 형성 전에 선택적인 레이저 어닐링 프로세스를 거칠 수 있다.
상기 기재된 제조 프로세스의 순서는 한정하고자 하는 것이 아님을 이해하여야 한다. 다른 실시예에서 층 또는 디바이스의 일부는 여기에 나타낸 바와는 다른 공정 순서에 따라 형성될 수 있다. 또한, 일부 다른 층들이 형성될 수 있지만, 단순화를 위해 여기에서는 예시되지 않는다.
상기 설명한 실시예는 종래의 이미지 센서 디바이스 이상의 이점, 예를 들어 화이트 픽셀, 암전류, 또는 다크 이미지 비균일도에 관련한 이점을 제공한다. 그러나, 모든 이점들이 반드시 여기에 설명된 것은 아니며 다른 실시예는 다른 이점을 제공할 수 있고, 모든 실시예에 대하여 어떠한 특정 이점이 요구되는 것은 아님을 이해하여야 한다.
상기 설명한 바와 같이, 과도한 전하 캐리어가 기판 내의 광조사 감지 픽셀로 전파하는 것이 가능한 경우, 이는 화이트 픽셀, 암전류, 또는 다크 이미지 비균일도와 같은 결함을 야기할 수 있다. 예로서, 암전류는 일반적인 유형의 이미지 센서 결함이며, 어떠한 실제 조명도 존재하지 않을 때 픽셀 전류의 존재로서 정의될 수 있다. 다르게 말하자면, 픽셀은 있어서는 안될 때 광을 "검출한다". 암전류 또는 상기 설명한 다른 유형의 결함은 과도한 전하 캐리어에 의해 발생된 누설 전류에 기인한 것일 수 있다. 종래의 이미지 센서는 이들 과도한 전하 캐리어를 가두거나 아니면 기판으로의 전파를 막기 위한 적절한 메커니즘을 만들지 못하였다.
이에 비교하여, 상기 설명한 이미지 센서 디바이스(30)는 과도한 전하 캐리어를 그 안에 최적으로 가두기 위한 고유의 최적화된 막 적층 방식을 이용하였다. 예를 들어, 층(150, 160, 및 170)에 의해 형성된 하이-로우-하이 에너지 밴드 갭 방식은 층(160 및 150) 사이의 높은 밴드 갭 차이를 생성한다. 층(160) 내의 과도한 전하 캐리어는 밴드 갭 차이로 인한 배리어를 극복할 수 없고 그리하여 상당량이 층(160) 내에 가둬진다. 또한, 전하 캐리어가 층(150)을 "터널링 통과하여" 기판에 도달하게 되는 양자 터널링 효과를 최소화하도록 층(150)의 두께가 최적화된다. 여기에서, 최적화된 두께의 층(150)은 전하 캐리어가 층(150)을 터널링할 수 있는 가능성을 상당히 감소시키고, 또다시 전하 캐리어를 층(160) 내에 가두는 것을 돕는다. 매우 적은 수의 전하 캐리어가 기판 내의 광조사 감지 영역으로 전파할 수 있으므로, 화이트 픽셀, 암전류, 또는 다크 이미지 비균일도와 같은 성능 저하가 상당히 감소된다.
본 개시의 하나의 양상은 반도체 이미지 센서 디바이스를 포함한다. 반도체 디바이스는, 제1 면과 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판 - 상기 반도체 기판은 상기 제2 면으로부터 상기 기판을 향해 조사되는 광조사를 감지하도록 구성된 광조사 감지 영역을 포함함 - ; 상기 반도체 기판의 제2 면 위에 배치되며, 제1 에너지 밴드 갭을 갖는 제1 층; 상기 제1 층 위에 배치되며, 제2 에너지 밴드 갭을 갖는 제2 층; 및 상기 제2 층 위에 배치되며, 제3 에너지 밴드 갭을 갖는 제3 층을 포함하고, 상기 제2 에너지 밴드 갭은 상기 제1 에너지 밴드 갭과 상기 제3 에너지 밴드 갭보다 더 작다.
본 개시의 다른 양상은 반도체 이미지 센서 디바이스를 포함한다. 반도체 이미지 센서 디바이스는, 전면 표면과 후면 표면을 갖는 기판 - 상기 기판은 상기 후면 표면을 통해 상기 기판에 들어오는 광조사를 검출하도록 구성된 하나 이상의 광조사 감지형 픽셀을 포함함 - ; 상기 기판의 전면 표면 위에 위치된 상호접속 구조물; 상기 기판의 후면 표면 위에 위치되며, 제1 하단(bottom) 전도대 준위를 갖도록 선택된 제1 물질을 포함하는 제1 층; 상기 제1 층 위에 위치되며, 제2 하단 전도대 준위를 갖도록 선택된 제2 물질을 포함하는 제2 층; 및 상기 제2 층 위에 위치되며, 제3 하단 전도대 준위를 갖도록 선택된 제3 물질을 포함하는 제3 층을 포함하고, 상기 제2 하단 전도대 준위는 상기 제1 하단 전도대 준위와 상기 제3 하단 전도대 준위보다 더 적다.
본 발명의 또 다른 양상은 반도체 이미지 센서 디바이스를 제조하는 방법을 포함한다. 방법은, 기판에 광조사 감지 요소를 형성하는 단계 - 상기 기판은 전면 및 상기 전면에 대향하는 후면을 갖고, 상기 광조사 감지 요소는 상기 후면으로부터 상기 기판에 들어오는 광조사를 감지하도록 구성됨 - ; 상기 기판의 전면 위에 상호접속 구조물을 형성하는 단계; 상기 상호접속 구조물이 상기 기판과 캐리어 사이에 배치되는 방식으로 상기 기판을 상기 캐리어에 본딩시키는 단계; 상기 본딩 후에, 상기 기판을 상기 후면으로부터 박형화하는 단계; 상기 박형화 후에, 상기 기판의 후면 위에 제1 에너지 밴드 갭을 갖는 제1 층을 형성하는 단계; 상기 제1 층 위에 제2 에너지 밴드 갭을 갖는 제2 층을 형성하는 단계; 및 상기 제2 층 위에 제3 에너지 밴드 갭을 갖는 제3 층을 형성하는 단계를 포함하고, 상기 제2 에너지 밴드 갭은 상기 제1 에너지 밴드 갭과 상기 제3 에너지 밴드 갭보다 더 작다.
전술한 바는 당해 기술 분야에서의 숙련자가 상세한 설명을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 이들은 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 이용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가 구성이 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 벗어나지 않고서 이에 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
30: 후면 조사(BSI) 이미지 센서 디바이스
40: 디바이스 기판 70: STI 구조
75: 광조사 감지 도핑 영역 80: 상호접속 구조물
90: 전도성 라인 95: 비아/컨택
100: 버퍼 층 110: 캐리어 기판
40: 디바이스 기판 70: STI 구조
75: 광조사 감지 도핑 영역 80: 상호접속 구조물
90: 전도성 라인 95: 비아/컨택
100: 버퍼 층 110: 캐리어 기판
Claims (9)
- 반도체 이미지 센서 디바이스에 있어서,
제1 면과 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판 - 상기 반도체 기판은 상기 제2 면으로부터 상기 기판을 향해 조사되는 광조사(radiation)를 감지하도록 구성된 광조사 감지 영역을 포함함 - ;
상기 반도체 기판의 제2 면 위에 배치되고, 제1 에너지 밴드 갭을 가지며, 제1 도핑된 유전체 물질을 포함하는 제1 층;
상기 제1 층 위에 배치되며, 제2 에너지 밴드 갭을 갖는 제2 층;
상기 제2 층 위에 배치되고, 제3 에너지 밴드 갭을 가지며, 제2 도핑된 유전체 물질을 포함하는 제3 층; 및
상기 제3 층 위에 배치되는 패시베이션 층을 포함하고,
상기 제2 에너지 밴드 갭은 상기 제1 에너지 밴드 갭과 상기 제3 에너지 밴드 갭보다 더 작은 것인 반도체 이미지 센서 디바이스. - 청구항 1에 있어서,
상기 제1 층은 실리콘 산화물을 포함하고,
상기 제2 층은 하프늄 산화물 또는 실리콘 카바이드를 포함하고,
상기 제3 층은 실리콘 산화물을 포함하는 것인 반도체 이미지 센서 디바이스. - 청구항 1에 있어서, 상기 제1 층의 두께는 상기 제1 에너지 밴드 갭과 상기 제2 에너지 밴드 갭 간의 차이의 함수인 것인 반도체 이미지 센서 디바이스.
- 청구항 1에 있어서,
상기 제1 층은 10 옹스트롬 내지 500 옹스트롬 범위의 두께를 갖고,
상기 제2 층은 20 옹스트롬 내지 800 옹스트롬 범위의 두께를 갖고,
상기 제3 층은 10 옹스트롬 내지 5000 옹스트롬 범위의 두께를 갖는 것인 반도체 이미지 센서 디바이스. - 청구항 1에 있어서,
상기 제2 면 상에 상기 패시베이션 층 위에 배치된 렌즈; 및
상기 기판의 제1 면 위에 배치된 상호접속 구조물을 더 포함하는 반도체 이미지 센서 디바이스. - 반도체 이미지 센서 디바이스에 있어서,
전면 표면과 후면 표면을 갖는 기판 - 상기 기판은 상기 후면 표면을 통해 상기 기판에 들어오는 광조사를 검출하도록 구성된 하나 이상의 광조사 감지형 픽셀을 포함함 - ;
상기 기판의 전면 표면 위에 위치된 상호접속 구조물;
상기 기판의 후면 표면 위에 위치되며, 제1 하단(bottom) 전도대 준위를 갖도록 선택된 제1 물질을 포함하는 제1 층으로서, 상기 제1 물질은 제1 도핑된 유전체 물질을 포함하는 것인, 상기 제1 층;
상기 제1 층 위에 위치되며, 제2 하단 전도대 준위를 갖도록 선택된 제2 물질을 포함하는 제2 층;
상기 제2 층 위에 위치되며, 제3 하단 전도대 준위를 갖도록 선택된 제3 물질을 포함하는 제3 층으로서, 상기 제3 물질은 제2 도핑된 유전체 물질을 포함하는 것인, 상기 제3 층; 및
상기 제3 층 위에 배치된 패시베이션 층을 포함하고,
상기 제2 하단 전도대 준위는 상기 제1 하단 전도대 준위와 상기 제3 하단 전도대 준위보다 더 작은 것인 반도체 이미지 센서 디바이스. - 청구항 6에 있어서, 상기 패시베이션 층 위에 위치되어 배치된 컬러 필터 및 마이크로 렌즈를 더 포함하는 반도체 이미지 센서 디바이스.
- 반도체 이미지 센서 디바이스를 제조하는 방법에 있어서,
기판에 광조사 감지 요소를 형성하는 단계 - 상기 기판은 전면 및 상기 전면에 대향하는 후면을 갖고, 상기 광조사 감지 요소는 상기 후면으로부터 상기 기판에 들어오는 광조사를 감지하도록 구성됨 - ;
상기 기판의 전면 위에 상호접속 구조물을 형성하는 단계;
상기 상호접속 구조물이 상기 기판과 캐리어 사이에 배치되는 방식으로 상기 기판을 상기 캐리어에 본딩시키는 단계;
상기 본딩 후에, 상기 기판을 상기 후면으로부터 박형화(thinning)하는 단계;
상기 박형화 후에, 상기 기판의 후면 위에, 제1 에너지 밴드 갭을 가지고 제1 도핑된 유전체 물질을 포함하는 제1 층을 형성하는 단계:
상기 제1 층 위에 제2 에너지 밴드 갭을 갖는 제2 층을 형성하는 단계;
상기 제2 층 위에, 제3 에너지 밴드 갭을 가지고 제2 도핑된 유전체 물질을 포함하는 제3 층을 형성하는 단계; 및
상기 제3 층 위에 질화물 함유 패시베이션 층을 형성하는 단계를 포함하고,
상기 제2 에너지 밴드 갭은 상기 제1 에너지 밴드 갭과 상기 제3 에너지 밴드 갭보다 더 작은 것인 반도체 이미지 센서 디바이스의 제조 방법. - 청구항 8에 있어서,
상기 패시베이션 층 위에 렌즈를 형성하는 단계를 더 포함하는 반도체 이미지 센서 디바이스의 제조 방법.
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