WO2024072167A1 - 단광자 아발란치 다이오드, 전자 장치, 및 라이다 장치 - Google Patents

단광자 아발란치 다이오드, 전자 장치, 및 라이다 장치 Download PDF

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WO2024072167A1
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well
contact
avalanche diode
guard ring
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이명재
박은성
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주식회사 트루픽셀
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    • G01S17/931—Lidar systems specially adapted for specific applications for anti-collision purposes of land vehicles

Definitions

  • the present disclosure relates to single-photon avalanche diodes, electronic devices, and lidar devices.
  • An avalanche photodiode is a solid-state photodetector in which a high bias voltage is applied to the p-n junction to provide high gain due to avalanche multiplication.
  • an electron-hole pair EHP
  • a high electric field rapidly accelerates the photo-generated electrons toward the (+) side, and additional electron-hole pairs are created one after another through impact ionization by these accelerated electrons. All electrons are accelerated toward the anode. Similarly, holes are rapidly accelerated toward (-) and cause the same phenomenon. This process repeats itself leading to avalanche multiplication of photogenerated electrons or holes. Therefore, APDs are semiconductor-based devices that operate similarly to photomultiplier tubes.
  • a linear mode APD is an effective amplifier that sets the gain by controlling the bias voltage and can obtain tens to thousands of gains in linear mode.
  • a single-photon avalanche diode is an APD in which the p-n junction is biased above its breakdown voltage to operate in Geiger mode, where a single incident photon causes the avalanche phenomenon. It can trigger and generate a very large current, thereby obtaining a pulse that can be easily measured with a quenching resistance or circuit.
  • SPAD operates as a device that generates large pulses compared to linear mode APD.
  • a quenching resistor or circuit is used to reduce the bias voltage below the breakdown voltage to quench the avalanche process. Once quenched, the bias voltage is raised again above the breakdown voltage to reset the SPAD for detection of another photon.
  • SPAD can be configured with a quenching resistor or circuit, a recharge circuit, memory, gate circuit, counter, time-to-digital converter, etc. Because SPAD pixels are semiconductor-based, they can be easily configured into an array.
  • the technical challenge lies in providing single-photon avalanche diodes, electronic devices, and lidar devices with improved noise characteristics.
  • the technical challenge lies in providing single-photon avalanche diodes, electronic devices, and lidar devices with improved efficiency.
  • the technical challenge is to provide a single-photon avalanche diode with a low breakdown voltage, and electronic devices and lidar devices including the same.
  • the technical challenge is to provide a single-photon avalanche diode that operates without forming a guard ring, and electronic devices and lidar devices including the same.
  • the technical challenge lies in providing single-photon avalanche diodes, electronic devices, and lidar devices that operate more stably.
  • the technical challenge is to provide a single-photon avalanche diode with improved guarding and superior characteristics, and electronic devices and lidar devices including the same.
  • a highly doped region a highly doped region; a first low-concentration doping region covering the high-concentration doping region; a guard ring provided on a side of the first lightly doped region; a first well covering the first low-concentration doping region and the guard ring; and a contact electrically connected to the first well, wherein the highly doped region, the first lightly doped region, and the guard ring have a first conductivity type, and the first well and the contact have a second conductivity type.
  • a single-photon avalanche diode having a conductivity type may be provided.
  • It may further include a relaxation region provided between the first well and the contact, wherein the relaxation region may have the second conductivity type and have a lower doping concentration than the contact.
  • the relief area is spaced apart from the guard ring, and the first well may extend between the relief area and the guard ring.
  • a second low-concentration doping region provided on the first low-concentration doping region; and a second well provided between the second lightly doped region and the first well, wherein the second lightly doped region and the second well may have the second conductivity type.
  • It may further include a polysilicon pattern provided on the guard ring.
  • the guard ring may protrude from the upper surface of the second well.
  • a highly doped region a first low-concentration doping region provided on the high-concentration doping region; a guard ring provided on a side of the first lightly doped region; a first well covering the first low-concentration doping region and the guard ring; and a contact electrically connected to the first well, wherein the heavily doped region and the guard ring have a first conductivity type, and the first lightly doped region, the first well, and the contact have a second conductivity type.
  • a single-photon avalanche diode having a conductivity type may be provided.
  • It may further include a second well provided on the first low concentration doped region, wherein the second well may have the second conductivity type.
  • the upper surface of the second well may be positioned higher than the upper surface of the guard ring.
  • It may further include a relaxation region provided between the first well and the contact, wherein the relaxation region may have the second conductivity type and have a lower doping concentration than the contact.
  • the upper surface of the relief area may be disposed higher than the upper surface of the guard ring.
  • It may further include a polysilicon pattern provided on the guard ring.
  • a high concentration doping region a high concentration doping region, a first low concentration doping region covering the high concentration doping region, a guard ring provided on a side of the first low concentration doping region, and a first covering the first low concentration doping region and the guard ring.
  • An electronic device comprising a single-photon avalanche diode having two conductivity types can be provided.
  • the single-photon avalanche diode comprising: a highly doped region, a first lightly doped region covering the highly doped region, and a first lightly doped region on a side of the first lightly doped region.
  • a guard ring provided, a first well covering the first low-concentration doping region and the guard ring, and a contact electrically connected to the first well, wherein the high-concentration doping region, the first low-concentration doping region, and the A lidar device may be provided including an electronic device in which the guard ring has a first conductivity type, and the first well and the contact have a second conductivity type.
  • the present disclosure can provide single-photon avalanche diodes, electronic devices, and lidar devices with improved noise characteristics.
  • the present disclosure can provide single-photon avalanche diodes, electronic devices, and lidar devices with improved efficiency.
  • the present disclosure can provide a single-photon avalanche diode with a low breakdown voltage, and an electronic device and lidar device including the same.
  • the present disclosure can provide a single-photon avalanche diode that operates without forming a guard ring, and an electronic device and lidar device including the same.
  • the present disclosure can provide single-photon avalanche diodes, electronic devices, and lidar devices that operate more stably.
  • the present disclosure can provide a single-photon avalanche diode with improved guarding and superior characteristics, and electronic devices and lidar devices including the same.
  • FIG. 1 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 2 is a cross-sectional view taken along line A-A' of the single-photon avalanche diode of FIG. 1.
  • Figure 3 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 4 is a cross-sectional view taken along line B-B' of the single-photon avalanche diode of FIG. 3.
  • Figure 5 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 6 is a cross-sectional view taken along line C-C' of the single-photon avalanche diode of FIG. 5.
  • Figure 7 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 8 is a cross-sectional view taken along line D-D' of the single-photon avalanche diode of FIG. 7.
  • Figure 9 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 10 is a cross-sectional view taken along line E-E' of the single-photon avalanche diode of FIG. 9.
  • Figure 11 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 12 is a cross-sectional view taken along line F-F' of the single-photon avalanche diode of FIG. 11.
  • Figure 13 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 14 is a cross-sectional view taken along line G-G' of the single-photon avalanche diode of FIG. 13.
  • Figure 15 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 16 is a cross-sectional view taken along line H-H' of the single-photon avalanche diode of FIG. 15.
  • Figure 17 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 18 is a cross-sectional view taken along line II' of the single-photon avalanche diode of FIG. 17.
  • Figure 19 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 20 is a cross-sectional view taken along line J-J' of the single-photon avalanche diode of FIG. 19.
  • FIG. 21 is a top view of the single-photon avalanche diode of FIG. 2 according to example embodiments.
  • FIG. 22 is a top view of the single-photon avalanche diode of FIG. 2 according to example embodiments.
  • FIG. 23 is a top view of the single-photon avalanche diode of FIG. 2 according to example embodiments.
  • FIG. 24 is a top view of the single-photon avalanche diode of FIG. 2 according to example embodiments.
  • FIG. 25 is a top view of the single-photon avalanche diode of FIG. 2 according to example embodiments.
  • FIG. 26 is a top view of the single-photon avalanche diode of FIG. 2 according to example embodiments.
  • FIG. 27 is a cross-sectional view corresponding to line H-H' of FIG. 15 of a single-photon avalanche diode according to example embodiments.
  • FIG. 28 is a cross-sectional view corresponding to line H-H' of FIG. 15 of a single-photon avalanche diode according to example embodiments.
  • Figure 29 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 30 is a cross-sectional view taken along line II′ of the single-photon avalanche diode of FIG. 29.
  • Figure 31 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 32 is a cross-sectional view taken along line J-J' of the single-photon avalanche diode of FIG. 31.
  • Figure 33 is a cross-sectional view of a single-photon detector according to an exemplary embodiment.
  • Figure 34 is a cross-sectional view of a single-photon detector according to an exemplary embodiment.
  • Figure 35 is a cross-sectional view of a single-photon detector according to an exemplary embodiment.
  • Figure 36 is a top view of the diffraction pattern of Figure 35.
  • Figure 37 is a cross-sectional view of a single-photon detector according to an exemplary embodiment.
  • Figure 38 is a top view of a single-photon detector array according to an exemplary embodiment.
  • Figure 39 is a cross-sectional view taken along line K-K' in Figure 38.
  • FIG. 40 is a top view of the output pattern, bias pattern, and shield pattern of FIG. 39.
  • Figure 41 is a cross-sectional view taken along line K-K' in Figure 38.
  • Figure 42 is a cross-sectional view taken along line K-K' in Figure 38.
  • Figure 43 is a cross-sectional view taken along line K-K' in Figure 38.
  • Figure 44 is a cross-sectional view taken along line K-K' in Figure 38.
  • Figure 45 is a cross-sectional view taken along line K-K' in Figure 38.
  • Figure 46 is a cross-sectional view taken along line K-K' in Figure 38.
  • Figure 47 is a cross-sectional view taken along line K-K' in Figure 38.
  • Figure 48 is a block diagram for explaining an electronic device according to an example embodiment.
  • Figures 49 and 50 are conceptual diagrams showing a case where a LiDAR device according to an exemplary embodiment is applied to a vehicle.
  • Figure 51 is a cross-sectional view of a single photon detector according to an exemplary embodiment.
  • Figure 52 is a cross-sectional view taken along line K-K' in Figure 38.
  • a highly doped region a highly doped region; a first low-concentration doping region covering the high-concentration doping region; a guard ring provided on a side of the first lightly doped region; a first well covering the first low-concentration doping region and the guard ring; and a contact electrically connected to the first well, wherein the highly doped region, the first lightly doped region, and the guard ring have a first conductivity type, and the first well and the contact have a second conductivity type.
  • a single-photon avalanche diode having a conductivity type may be provided.
  • a highly doped region a first low-concentration doping region provided on the high-concentration doping region; a guard ring provided on a side of the first lightly doped region; a first well covering the first low-concentration doping region and the guard ring; and a contact electrically connected to the first well, wherein the heavily doped region and the guard ring have a first conductivity type, and the first lightly doped region, the first well, and the contact have a second conductivity type.
  • a single-photon avalanche diode having a conductivity type may be provided.
  • a high concentration doping region a high concentration doping region, a first low concentration doping region covering the high concentration doping region, a guard ring provided on a side of the first low concentration doping region, and a first covering the first low concentration doping region and the guard ring.
  • An electronic device comprising a single-photon avalanche diode having two conductivity types can be provided.
  • the single-photon avalanche diode comprising: a highly doped region, a first lightly doped region covering the highly doped region, and a first lightly doped region on a side of the first lightly doped region.
  • a guard ring provided, a first well covering the first low-concentration doping region and the guard ring, and a contact electrically connected to the first well, wherein the high-concentration doping region, the first low-concentration doping region, and the A lidar device may be provided including an electronic device in which the guard ring has a first conductivity type, and the first well and the contact have a second conductivity type.
  • on may include not only what is directly above in contact but also what is above without contact.
  • top surface may mean a surface disposed above in the drawing.
  • unit used in the specification refers to a unit that processes at least one function or operation.
  • FIG. 1 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 2 is a cross-sectional view taken along line A-A' of the single-photon avalanche diode of FIG. 1.
  • a single-photon avalanche diode 1000 may be provided.
  • the single-photon avalanche diode 1000 may be referred to as a Geiger-mode avalanche diode (Geiger-mode APD, G-APD).
  • the single-photon avalanche diode 1000 includes a buried region 110, a first well 120, a first heavily doped region 140, a first low-concentration doped region 141, and a first buried region 110 formed on the semiconductor substrate 100. It may include a guard ring 142, a first contact 121, a first relaxation region 122, and a device isolation pattern 104.
  • the semiconductor substrate 100 may be an epi layer formed through an epitaxial growth process.
  • the semiconductor substrate 100 may be a silicon substrate.
  • the conductivity type of the semiconductor substrate 100 may be p-type.
  • the conductivity type of the semiconductor substrate 100 is not limited to p-type.
  • the conductivity type of the semiconductor substrate 100 may be n-type.
  • the semiconductor substrate 100 may include a front surface 100a and a rear surface 100b facing each other.
  • the buried region 110, the first well 120, the first heavily doped region 140, the first lightly doped region 141, the first guard ring 142, the first contact 121, And the first relaxation region 122 may be formed by implanting impurities into the semiconductor substrate 100 .
  • a buried region 110, a first well 120, a first heavily doped region 140, a first lightly doped region 141, a first guard ring 142, and a first contact 121 ), and the remaining area excluding the first relaxation area 122 may be referred to as the substrate area 102.
  • the buried area 110 may be provided to extend from the front side 100a to an area adjacent to the back side 100b. The top and side surfaces of the buried area 110 may be in contact with the substrate area 102 .
  • the conductivity type of the buried region 110 may be p-type.
  • the buried region 110 may include a Group 3 element (eg, boron (B), aluminum (Al), gallium (Ga), indium (In), etc.) or a Group 2 element as an impurity.
  • the region where the conductivity type is p-type may contain impurities containing a group 3 or 2 element.
  • the doping concentration of the buried region 110 may be 1x10 14 to 1x10 18 cm -3 .
  • buried region 110 may have a uniform doping concentration. In one example, the doping concentration of the buried region 110 may decrease as it approaches the front surface 100a.
  • the first well 120 may be provided in the semiconductor substrate 100 .
  • a buried area 110 may be disposed between the first well 120 and the rear surface 100b.
  • the top and side surfaces of the first well 120 may directly contact the buried area 110.
  • the conductivity type of the first well 120 may be p-type.
  • the doping concentration of the first well 120 may be 1x10 15 to 1x10 18 cm -3 .
  • the first well 120 may have a uniform doping concentration.
  • the doping concentration of the first well 120 may decrease as it approaches the front surface 100a.
  • the first highly doped region 140 may be provided between the first well 120 and the front surface 100a.
  • the first highly doped region 140 may be exposed on the front surface 100a.
  • the conductivity type of the first highly doped region 140 may be n-type.
  • the first high concentration doped region 140 may include a group 5 element (eg, phosphorus (P), arsenic (As), antimony (Sb), etc.), a group 6, or a group 7 element as an impurity.
  • the region where the conductivity type is n-type may contain impurities of group 5, 6, or 7 elements.
  • the doping concentration of the first high concentration doping region 140 may be 1x10 15 to 2x10 20 cm -3 .
  • the first heavily doped region 140 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit. .
  • the first highly doped region 140 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • a quenching resistor or quenching circuit can stop the avalanche effect and allow the single-photon avalanche diode (SPAD) to detect another photon.
  • Other pixel circuits may include, for example, a reset or recharge circuit, memory, amplification circuit, counter, gate circuit, time-to-digital converter, etc.
  • Other pixel circuits may transmit signals to the single-photon avalanche diode 1000 or receive signals from the single-photon avalanche diode 1000.
  • the first low-concentration doped region 141 may be configured to form a depletion region 106.
  • the size of the depletion region 106 is shown as an example and is not limiting.
  • a strong electric field may be formed in the depletion region 106.
  • the maximum intensity of the electric field may be about 3x10 5 to 1x10 6 V/cm. Since electrons may be multiplied by the electric field of the depletion region 106, the depletion region 106 may be referred to as a multiplication region.
  • the first low-concentration doped region 141 may be configured to reduce or prevent the short-channel effect that occurs as the size of the semiconductor device decreases.
  • the single-channel effect may be that current flows even though no photons are incident on the single-photon avalanche diode 1000.
  • the first low-concentration doped region 141 may be provided between the first high-concentration doped region 140 and the first well 120. The first low-concentration doped region 141 may contact the top and side surfaces of the first high-concentration doped region 140. The first low-concentration doped region 141 may be exposed on the front surface 100a. On the front surface 100a, the first low-concentration doped region 141 may surround the first high-concentration doped region 140.
  • the conductivity type of the first lightly doped region 141 may be n-type.
  • the first low-concentration doping region 141 may have a lower doping concentration than the first high-concentration doping region 140.
  • the doping concentration of the first low-concentration doping region 141 may be 1x10 15 to 1x10 19 cm -3 .
  • the depletion region 106 is formed using the first lightly doped region 141, the tunneling noise and trap-assisted tunneling noise of the single-photon avalanche diode 1000 are reduced. can be reduced, and the operating wavelength band of the single-photon avalanche diode 1000 can be broadened.
  • the first guard ring 142 may be provided on the side of the first low-concentration doped region 141.
  • the first guard ring 142 may surround the first low-concentration doped region 141.
  • the first guard ring 142 may have a ring shape extending along the side of the first low-concentration doped region 141.
  • the first guard ring 142 may directly contact the first low-concentration doped region 141.
  • the first guard ring 142 may be spaced apart from the first low-concentration doped region 141.
  • the first guard ring 142 may be exposed on the front surface 100a. On the front surface 100a, the first guard ring 142 may surround the first low-concentration doped region 141.
  • the first guard ring 142 may extend along a direction from the front side 100a to the back side 100b. The distance between the first guard ring 142 and the rear surface 100b may be smaller than the distance between the first low-concentration doped region 141 and the rear surface 100b. The first guard ring 142 may be spaced apart from the buried area 110 by the first well 120 . The conductivity type of the first guard ring 142 may be n-type. The doping concentration of the first guard ring 142 may be lower than the doping concentration of the first low-concentration doping region 141. For example, the doping concentration of the first guard ring 142 may be 1x10 15 to 5x10 17 cm -3 .
  • the first guard ring 142 can improve the breakdown characteristics of the single-photon avalanche diode 1000. Specifically, the first guard ring 142 can alleviate concentration of the electric field in a portion of the depletion region 106 and prevent premature breakdown.
  • the premature breakdown phenomenon occurs when breakdown occurs first in a portion of the depletion region 106 before an electric field of sufficient magnitude is applied throughout the depletion region 106. As the electric field is concentrated in a portion of the depletion region 106, Occurs.
  • the first contact 121 may be provided on the side of the first guard ring 142.
  • the first contact 121 may be provided on the opposite side of the first low-concentration doped region 141 with the first guard ring 142 interposed therebetween.
  • the first contact 121 may be exposed on the front surface 100a.
  • the first contact 121 may surround the first guard ring 142.
  • a plurality of first contacts 121 may be provided. In this case, the plurality of contacts may each be electrically connected to a circuit external to the single-photon avalanche diode 1000.
  • the conductivity type of the first contact 121 may be p-type.
  • the doping concentration of the first contact 121 may be higher than that of the first well 120.
  • the doping concentration of the first contact 121 may be 1x10 15 to 2x10 20 cm -3 .
  • the first contact 121 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit.
  • the first contact 121 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • the first relief area 122 may be provided between the first contact 121 and the first well 120.
  • the first relief area 122 may be electrically connected to the first contact 121 and the first well 120.
  • the first relief area 122 may alleviate the difference between the first contact 121 and the first well 120.
  • the first relief area 122 may extend along the first contact 121 .
  • the first relief area 122 may be provided on the side and top surfaces of the first contact 121 .
  • the first relief area 122 may directly contact the side and top surfaces of the first contact 121 .
  • the top surface and one side of the first relief area 122 may contact the first well 120 .
  • the other side of the first relief area 122 is exposed by the first well 120 and may contact the buried area 110 .
  • the first relief area 122 may be exposed on the front surface 100a.
  • the first relief area 122 may surround the first guard ring 142.
  • the first relief area 122 may be spaced apart from the first guard ring 142.
  • the first well 120 may extend between the first relief area 122 and the first guard ring 142.
  • the area between the first relief area 122 and the first guard ring 142 may be filled with the first well 120.
  • the first well 120 may be exposed on the front surface 100a between the first relief area 122 and the first guard ring 142. In one example, the first well 120 may not be provided in an area adjacent to the front surface 100a.
  • the area adjacent to the front surface 100a between the first relief area 122 and the first guard ring 142 may be filled with the substrate area 102.
  • the substrate area 102 may be exposed on the front surface 100a between the first relief area 122 and the first guard ring 142.
  • the conductivity type of the first relaxation region 122 may be p-type.
  • the doping concentration of the first relaxation region 122 may be lower than that of the first contact 121 and may be similar to or higher than the doping concentration of the first well 120 .
  • the doping concentration of the first relaxation region 122 may be 1x10 15 to 5x10 17 cm -3 .
  • the device isolation pattern 104 may be provided on the side of the first relaxation region 122 .
  • the device isolation pattern 104 may be exposed on the front surface 100a.
  • the device isolation pattern 104 may surround the first relaxation region 122.
  • the device isolation pattern 104 may be formed, for example, by filling a recessed area formed by etching the semiconductor substrate 100 with an insulating material.
  • the device isolation pattern 104 may be Shallow Trench Isolation (STI).
  • the device isolation pattern 104 may electrically separate the single-photon avalanche diode 1000 and other semiconductor devices (eg, other single-photon avalanche diodes).
  • the device isolation pattern 104 is shown as being in contact only with the buried region 110, this is merely illustrative.
  • the device isolation pattern 104 may be formed to contact the buried region 110 as well as the first relaxation region 122 and the substrate region 102. In another example, the device isolation pattern 104 may be formed to contact the first contact 121 . In another example, the single-photon avalanche diode 1000 may not include the isolation pattern 104.
  • Each region may have a conductivity type opposite to the conductivity type described above. For example, regions described as having the n-type may have the p-type, and regions described as having the p-type may have the n-type.
  • the present disclosure uses the first lightly doped region 141 to form the depletion region 106, so that tunneling noise characteristics and trap-assisted tunneling noise characteristics are improved, and a wide wavelength band is achieved.
  • a single-photon avalanche diode (1000) operating at can be provided.
  • Figure 3 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 4 is a cross-sectional view taken along line B-B' of the single-photon avalanche diode of FIG. 3.
  • a single-photon avalanche diode 1100 may be provided.
  • the single-photon avalanche diode 1100 may be referred to as a Geiger-mode avalanche diode (Geiger-mode APD, G-APD).
  • the single-photon avalanche diode 1100 includes a buried region 110, a first well 120, a first heavily doped region 140, a first low-concentration doped region 141, and a first buried region 110 formed on the semiconductor substrate 100. It may include a guard ring 142, a first contact 121, a first relaxation region 122, a second well 123, a second lightly doped region 124, and a device isolation pattern 104.
  • the semiconductor substrate 100 may be an epi layer formed through an epitaxial growth process.
  • the semiconductor substrate 100 may be a silicon substrate.
  • the conductivity type of the semiconductor substrate 100 may be p-type.
  • the conductivity type of the semiconductor substrate 100 is not limited to p-type.
  • the conductivity type of the semiconductor substrate 100 may be n-type.
  • the semiconductor substrate 100 may include a front surface 100a and a rear surface 100b facing each other.
  • the first relaxation region 122, the second well 123, and the second low concentration doped region 124 may be formed by implanting impurities into the semiconductor substrate 100.
  • a buried region 110, a first well 120, a first heavily doped region 140, a first lightly doped region 141, a first guard ring 142, and a first contact 121 the remaining area excluding the first relaxation region 122, the second well 123, and the second lightly doped region 124 may be referred to as the substrate region 102.
  • the buried area 110 may be provided to extend from the front side 100a to an area adjacent to the back side 100b. The top and side surfaces of the buried area 110 may be in contact with the substrate area 102 .
  • the conductivity type of the buried region 110 may be p-type.
  • the buried region 110 may include a Group 3 element (eg, boron (B), aluminum (Al), gallium (Ga), indium (In), etc.) or a Group 2 element as an impurity.
  • the region where the conductivity type is p-type may contain impurities such as Group 3 or Group 2 elements.
  • the doping concentration of the buried region 110 may be 1x10 14 to 1x10 18 cm -3 .
  • the first well 120 may be provided in the semiconductor substrate 100 .
  • a buried area 110 may be disposed between the first well 120 and the rear surface 100b. The top and side surfaces of the first well 120 may directly contact the buried area 110.
  • the conductivity type of the first well 120 may be p-type.
  • the doping concentration of the first well 120 may be 1x10 15 to 1x10 18 cm -3 .
  • the first well 120 may have a uniform doping concentration.
  • the doping concentration of the first well 120 may decrease as it approaches the front surface 100a of the single-photon avalanche diode 1100.
  • the first highly concentrated doped region 140 may be provided between the first well 120 and the front surface 100a.
  • the first highly doped region 140 may be exposed on the front surface 100a.
  • the conductivity type of the first highly doped region 140 may be n-type.
  • the first high concentration doped region 140 may include a group 5 element (eg, phosphorus (P), arsenic (As), antimony (Sb), etc.), a group 6, or a group 7 element as an impurity.
  • the region where the conductivity type is n-type may include impurities of group 5, 6, or 7 elements.
  • the doping concentration of the first high concentration doping region 140 may be 1x10 15 to 2x10 20 cm -3 .
  • the first heavily doped region 140 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit. .
  • the first highly doped region 140 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • a quenching resistor or quenching circuit can stop the avalanche effect and allow the single-photon avalanche diode (SPAD) to detect another photon.
  • Other pixel circuits may include, for example, a reset or recharge circuit, memory, amplification circuit, counter, gate circuit, time-to-digital converter, etc.
  • Other pixel circuits may transmit signals to the single-photon avalanche diode 1100 or receive signals from the single-photon avalanche diode 1100.
  • the first low-concentration doped region 141 may be configured to form a depletion region 106.
  • the size of the depletion region 106 is shown as an example and is not limiting.
  • a strong electric field may be formed in the depletion region 106.
  • the maximum intensity of the electric field may be about 3x10 5 to 1x10 6 V/cm. Since electrons may be multiplied by the electric field of the depletion region 106, the depletion region 106 may be referred to as a multiplication region.
  • the first low-concentration doped region 141 may be configured to reduce or prevent the short-channel effect that occurs as the size of the semiconductor device decreases.
  • the single-channel effect may be that current flows even though no photons are incident on the single-photon avalanche diode 1100.
  • the first low-concentration doped region 141 may be provided between the first high-concentration doped region 140 and the first well 120. The first low-concentration doped region 141 may contact the top and side surfaces of the first high-concentration doped region 140. The first low-concentration doped region 141 may be exposed on the front surface 100a. On the front surface 100a, the first low-concentration doped region 141 may surround the first high-concentration doped region 140.
  • the conductivity type of the first lightly doped region 141 may be n-type.
  • the first low-concentration doping region 141 may have a lower doping concentration than the first high-concentration doping region 140.
  • the doping concentration of the first low-concentration doping region 141 may be 1x10 15 to 1x10 19 cm -3 .
  • the first guard ring 142 may be provided on the side of the first low-concentration doped region 141.
  • the first guard ring 142 may surround the first low-concentration doped region 141.
  • the first guard ring 142 may have a ring shape extending along the side of the first low-concentration doped region 141.
  • the first guard ring 142 may directly contact the first low-concentration doped region 141.
  • the first guard ring 142 may be spaced apart from the first low-concentration doped region 141.
  • the first guard ring 142 may be exposed on the front surface 100a. On the front surface 100a, the first guard ring 142 may surround the first low-concentration doped region 141.
  • the first guard ring 142 may extend along a direction from the front side 100a to the back side 100b. The distance between the first guard ring 142 and the rear surface 100b may be smaller than the distance between the first low-concentration doped region 141 and the rear surface 100b. The first guard ring 142 may be spaced apart from the buried area 110 by the first well 120 . The conductivity type of the first guard ring 142 may be n-type. The doping concentration of the first guard ring 142 may be lower than the doping concentration of the first low-concentration doping region 141. For example, the doping concentration of the first guard ring 142 may be 1x10 15 to 5x10 17 cm -3 .
  • the first guard ring 142 can improve the breakdown characteristics of the single-photon avalanche diode 1100. Specifically, the first guard ring 142 can alleviate concentration of the electric field in a portion of the depletion region 106 and prevent premature breakdown.
  • the premature breakdown phenomenon occurs when breakdown occurs first in a portion of the depletion region 106 before an electric field of sufficient magnitude is applied throughout the depletion region 106, and a larger electric field is concentrated in a portion of the depletion region 106. It occurs according to
  • the first contact 121 may be provided on the side of the first guard ring 142.
  • the first contact 121 may be provided on the opposite side of the first low-concentration doped region 141 with the first guard ring 142 interposed therebetween.
  • the first contact 121 may be exposed on the front surface 100a.
  • the first contact 121 may surround the first guard ring 142.
  • a plurality of first contacts 121 may be provided. In this case, the plurality of contacts may each be electrically connected to a circuit external to the single-photon avalanche diode 1100.
  • the conductivity type of the first contact 121 may be p-type.
  • the doping concentration of the first contact 121 may be higher than that of the first well 120.
  • the doping concentration of the first contact 121 may be 1x10 15 to 2x10 20 cm -3 .
  • the first contact 121 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit.
  • the first contact 121 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • the first relief area 122 may be provided between the first contact 121 and the first well 120.
  • the first relief area 122 may be electrically connected to the first contact 121 and the first well 120.
  • the first relief area 122 may alleviate the difference between the first contact 121 and the first well 120.
  • the first relief area 122 may extend along the first contact 121 .
  • the first relief area 122 may be provided on the side and top surfaces of the first contact 121 .
  • the first relief area 122 may directly contact the side and top surfaces of the first contact 121 .
  • the top surface and one side of the first relief area 122 may contact the first well 120 .
  • the other side of the first relief area 122 is exposed by the first well 120 and may contact the buried area 110 .
  • the first relief area 122 may be exposed on the front surface 100a.
  • the first relief area 122 may surround the first guard ring 142.
  • the first relief area 122 may be spaced apart from the first guard ring 142.
  • the first well 120 may extend between the first relief area 122 and the first guard ring 142.
  • the area between the first relief area 122 and the first guard ring 142 may be filled with the first well 120.
  • the first well 120 may be exposed on the front surface 100a between the first relief area 122 and the first guard ring 142. In one example, the first well 120 may not be provided in an area adjacent to the front surface 100a.
  • the area adjacent to the front surface 100a between the first relief area 122 and the first guard ring 142 may be filled with the substrate area 102.
  • the substrate area 102 may be exposed on the front surface 100a between the first relief area 122 and the first guard ring 142.
  • the conductivity type of the first relaxation region 122 may be p-type.
  • the doping concentration of the first relaxation region 122 may be lower than that of the first contact 121 and may be similar to or higher than the doping concentration of the first well 120 .
  • the doping concentration of the first relaxation region 122 may be 1x10 15 to 5x10 17 cm -3 .
  • the single-photon avalanche diode 1100 further includes a second well 123 and a second low-concentration doped region 124. can do.
  • the second well 123 may be provided between the first low concentration doped region 141 and the first well 120.
  • the second well 123 may be in contact with the first well 120.
  • the second well 123 may be provided in an inner area of the first guard ring 142 having a ring shape. From the perspective looking at the front 100a, the second well 123 may be surrounded by the first guard ring 142.
  • the conductivity type of the second well 123 may be p-type.
  • the doping concentration of the second well 123 may be 1x10 15 to 5x10 17 cm -3 .
  • the second well 123 can strengthen the avalanche effect by increasing the electric field in the depletion region.
  • the second well 123 may allow electrons or holes in the first well 120 to better move to the first highly concentrated doped region 140 .
  • the second low-concentration doped region 124 may be provided between the second well 123 and the first low-concentration doped region 141.
  • the second low-concentration doped region 124 may be in contact with the second well 123 and the first low-concentration doped region 141 .
  • the second low-concentration doped region 124 may be provided in an inner region of the first guard ring 142 having a ring shape. From the perspective of looking at the front surface 100a, the second low-concentration doped region 124 may be surrounded by the first guard ring 142.
  • the conductivity type of the second lightly doped region 124 may be p-type.
  • the second low-concentration doped region 124 may have a doping concentration lower than that of the first contact 121 .
  • the doping concentration of the second low-concentration doping region 124 may be 1x10 15 to 1x10 18 cm -3 .
  • the tunneling noise and trap assisted tunneling noise of the single-photon avalanche diode 1100 can be reduced.
  • a single-photon avalanche diode 1100 operating in a wide wavelength band may be provided.
  • the device isolation pattern 104 may be provided on the side of the first relaxation region 122 .
  • the device isolation pattern 104 may be exposed on the front surface 100a.
  • the device isolation pattern 104 may surround the first relaxation region 122.
  • the device isolation pattern 104 may be formed, for example, by filling a recessed area formed by etching the semiconductor substrate 100 with an insulating material.
  • the device isolation pattern 104 may be Shallow Trench Isolation (STI).
  • the device isolation pattern 104 may electrically separate the single-photon avalanche diode 1100 and other semiconductor devices (eg, other single-photon avalanche diodes).
  • the device isolation pattern 104 is shown as being in contact only with the buried region 110, this is merely illustrative. In another example, the device isolation pattern 104 may be formed to contact the buried region 110 as well as the first relaxation region 122 and the substrate region 102. In another example, the device isolation pattern 104 may be formed to contact the first contact 121 . In another example, the single-photon avalanche diode 1100 may not include the isolation pattern 104. Each region may have a conductivity type opposite to the conductivity type described above. For example, regions described as having the n-type may have the p-type, and regions described as having the p-type may have the n-type.
  • the present disclosure uses the first lightly doped region 141 and the second lightly doped region 124 to form a PN junction, thereby improving the tunneling noise characteristics and trap-assisted tunneling noise characteristics and providing a single-photon aperture that operates in a wide wavelength band.
  • a balance diode 1100 may be provided.
  • Figure 5 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 6 is a cross-sectional view taken along line C-C' of the single-photon avalanche diode of FIG. 5.
  • a single-photon avalanche diode 1200 may be provided.
  • the single-photon avalanche diode 1200 may be referred to as a Geiger-mode avalanche diode (Geiger-mode APD, G-APD).
  • the single-photon avalanche diode 1200 includes a buried region 110, a first well 120, a first heavily doped region 140, a first guard ring 142, and a first contact formed on the semiconductor substrate 100. 121, a first relaxation region 122, an additional relaxation region 125, and a device isolation pattern 104.
  • the semiconductor substrate 100 may be an epi layer formed through an epitaxial growth process.
  • the semiconductor substrate 100 may be a silicon substrate.
  • the conductivity type of the semiconductor substrate 100 may be p-type. However, the conductivity type of the semiconductor substrate 100 is not limited to p-type. In another example, the conductivity type of the semiconductor substrate 100 may be n-type.
  • the semiconductor substrate 100 may include a front surface 100a and a rear surface 100b facing each other. For example, the buried region 110, the first well 120, the first heavily doped region 140, the first guard ring 142, the first contact 121, the first relaxation region 122, and The additional relaxation region 125 may be formed by implanting impurities into the semiconductor substrate 100 .
  • a buried region 110, a first well 120, a first heavily doped region 140, a first guard ring 142, a first contact 121, and a first relaxation region 122. , and the remaining area excluding the additional relaxation area 125 may be referred to as the substrate area 102.
  • the buried area 110 may be provided to extend from the front side 100a to an area adjacent to the back side 100b. The top and side surfaces of the buried area 110 may be in contact with the substrate area 102 .
  • the conductivity type of the buried region 110 may be p-type.
  • the buried region 110 may include a Group 3 element (eg, boron (B), aluminum (Al), gallium (Ga), indium (In), etc.) or a Group 2 element as an impurity.
  • the region where the conductivity type is p-type may contain impurities such as Group 3 or Group 2 elements.
  • the doping concentration of the buried region 110 may be 1x10 14 to 1x10 18 cm -3 .
  • buried region 110 may have a uniform doping concentration. In one example, the doping concentration of the buried region 110 may decrease as it approaches the front surface 100a.
  • the first well 120 may be provided in the semiconductor substrate 100 .
  • a buried area 110 may be disposed between the first well 120 and the rear surface 100b.
  • the top and side surfaces of the first well 120 may directly contact the buried area 110.
  • the conductivity type of the first well 120 may be p-type.
  • the doping concentration of the first well 120 may be 1x10 15 to 1x10 18 cm -3 .
  • the first well 120 may have a uniform doping concentration.
  • the doping concentration of the first well 120 may decrease as it approaches the front surface 100a.
  • the first highly doped region 140 may be configured to form a depletion region 106.
  • the size of the depletion region 106 is shown as an example and is not limiting.
  • a strong electric field may be formed in the depletion region 106.
  • the maximum intensity of the electric field may be about 3x10 5 to 1x10 6 V/cm. Since electrons may be multiplied by the electric field of the depletion region 106, the depletion region 106 may be referred to as a multiplication region.
  • the first highly doped region 140 may be exposed on the front surface 100a.
  • the first highly concentrated doped region 140 may be provided between the first well 120 and the front surface 100a.
  • the first highly doped region 140 and the first well 120 may be arranged along a direction from the front side 100a to the back side 100b.
  • the width of the first highly doped region 140 may be larger than the width of the first well 120.
  • the widths may be sized along a direction parallel to the front surface 100a.
  • the electric field is generated in an area adjacent to the interface between the first well 120 and the first highly doped region 140 (i.e., PN It can be formed to have a high intensity (the area adjacent to the junction surface), and the operation stability of the single-photon avalanche diode 1200 can be improved by preventing the occurrence of a premature breakdown phenomenon due to unintended electric field concentration.
  • the single-photon avalanche diode 1200 can operate stably even if it does not include the first guard ring 142 described in other embodiments.
  • the first highly doped region 140 may protrude from the side of the first well 120 .
  • the conductivity type of the first highly doped region 140 may be n-type.
  • the first highly concentrated doped region 140 may include a group 5 element (eg, phosphorus (P), arsenic (As), antimony (Sb), etc.), a group 6, or a group 7 element as an impurity.
  • the region where the conductivity type is n-type may include impurities of group 5, 6, or 7 elements.
  • the doping concentration of the first high concentration doping region 140 may be 1x10 15 to 2x10 20 cm -3 .
  • the first heavily doped region 140 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit. .
  • the first highly doped region 140 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • a quenching resistor or quenching circuit can stop the avalanche effect and allow the single-photon avalanche diode (SPAD) to detect another photon.
  • Other pixel circuits may include, for example, a reset or recharge circuit, memory, amplification circuit, counter, gate circuit, time-to-digital converter, etc.
  • Other pixel circuits may transmit signals to or receive signals from the single-photon avalanche diode 1200.
  • the first guard ring 142 may be provided on the side of the first well 120 and the first highly concentrated doped region 140.
  • the first guard ring 142 may surround the first well 120 and the first highly concentrated doped region 140.
  • the first guard ring 142 may have a ring shape extending along the sides of the first well 120 and the first highly concentrated doped region 140.
  • the first guard ring 142 may directly contact the first well 120 and the first highly concentrated doped region 140.
  • the first guard ring 142 may be spaced apart from the first well 120 and the first highly doped region 140.
  • the first guard ring 142 may be exposed on the front surface 100a. On the front surface 100a, the first guard ring 142 may surround the first low-concentration doped region 141.
  • the first guard ring 142 may extend along a direction from the front side 100a to the back side 100b.
  • the distance between the first guard ring 142 and the rear surface 100b may be smaller than the distance between the first highly concentrated doped region 140 and the rear surface 100b.
  • the distance between the first guard ring 142 and the rear surface 100b may be greater than the distance between the first well 120 and the rear surface 100b.
  • the first guard ring 142 may contact the buried area 110.
  • the conductivity type of the first guard ring 142 may be n-type.
  • the doping concentration of the first guard ring 142 may be lower than the doping concentration of the first highly doped region 140.
  • the doping concentration of the first guard ring 142 may be 1x10 15 to 5x10 17 cm -3 .
  • the first guard ring 142 can improve the breakdown characteristics of the single-photon avalanche diode 1200. Specifically, the first guard ring 142 can alleviate concentration of the electric field in a portion of the depletion region 106 and prevent premature breakdown.
  • the premature breakdown phenomenon occurs when breakdown occurs first in a portion of the depletion region 106 before an electric field of sufficient magnitude is applied throughout the depletion region 106. As the electric field is concentrated in a portion of the depletion region 106, Occurs.
  • a polysilicon pattern 105 may be provided on the front surface 100a.
  • the polysilicon pattern 105 may overlap the first guard ring 142 along a direction from the front side 100a to the back side 100b.
  • the polysilicon pattern 105 may be in direct contact with the first guard ring 142.
  • a voltage may be applied to the polysilicon pattern 105 as needed to improve the characteristics of preventing premature breakdown of the first guard ring 142.
  • a required constant voltage, AC voltage, or pulsed DC voltage may be applied to the polysilicon pattern 105.
  • the polysilicon pattern 105 may be electrically connected to the anode or cathode of the single-photon avalanche diode 1200 to apply a voltage.
  • the polysilicon pattern 105 may be electrically connected to the first highly doped region 140 or the first contact 121.
  • the configuration in which the polysilicon pattern 105 is provided on the first guard ring 142 may be provided not only in this embodiment, but also on other guard rings described herein or near the corners of the depletion region.
  • the first contact 121 may be provided on the side of the first guard ring 142.
  • the first contact 121 may be provided on the opposite side of the first heavily doped region 140 with the first guard ring 142 interposed therebetween.
  • the first contact 121 may be exposed on the front surface 100a.
  • the first contact 121 may surround the first guard ring 142.
  • a plurality of first contacts 121 may be provided. In this case, the plurality of contacts may each be electrically connected to a circuit external to the single-photon avalanche diode 1200.
  • the conductivity type of the first contact 121 may be p-type.
  • the doping concentration of the first contact 121 may be higher than that of the first well 120.
  • the doping concentration of the first contact 121 may be 1x10 15 to 2x10 20 cm -3 .
  • the first contact 121 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit.
  • the first contact 121 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • the first relief area 122 may be provided between the first contact 121 and the buried area 110 .
  • the first relief area 122 may be electrically connected to the first contact 121 and the buried area 110 .
  • the first relief area 122 may alleviate the difference between the first contact 121 and the buried area 110.
  • the first relief area 122 may extend along the first contact 121 .
  • the first relief area 122 may be provided on the side and top surfaces of the first contact 121 .
  • the first relief area 122 may directly contact the side and top surfaces of the first contact 121 .
  • the top and side surfaces of the first relief area 122 may contact the buried area 110 .
  • the first relief area 122 may be exposed on the front surface 100a.
  • the first relief area 122 may surround the first guard ring 142.
  • the first relief area 122 may be spaced apart from the first guard ring 142.
  • the buried area 110 may extend between the first relief area 122 and the first guard ring 142.
  • the area between the first relief area 122 and the first guard ring 142 may be filled with the buried area 110.
  • the buried area 110 may be exposed on the front surface 100a between the first relief area 122 and the first guard ring 142.
  • the first well 120 may not be provided in an area adjacent to the front surface 100a.
  • the area adjacent to the front surface 100a between the first relief area 122 and the first guard ring 142 may be filled with the substrate area 102.
  • the substrate area 102 may be exposed on the front surface 100a between the first relief area 122 and the first guard ring 142.
  • the conductivity type of the first relaxation region 122 may be p-type.
  • the doping concentration of the first relaxation region 122 may be lower than that of the first contact 121 and may be similar to or higher than the doping concentration of the first well 120 .
  • the doping concentration of the first relaxation region 122 may be 1x10 15 to 5x10 17 cm -3 .
  • An additional relief area 125 may be provided on the upper surface of the first relief area 122 .
  • the additional relief area 125 may be directly adjacent to the first relief area 122 .
  • the side of the additional relief area 125 may be aligned with the side of the first relief area 122 .
  • the additional relief area 125 may extend along a direction from the front side 100a to the back side 100b.
  • the distance between the additional relief area 125 and the rear surface 100b may be smaller than the distance between the first guard ring 142 and the rear surface 100b.
  • the conductivity type of the additional relaxation region 125 may be p-type.
  • the doping concentration of the additional relaxation region 125 may be 1x10 15 to 1x10 18 cm -3 .
  • the additional relief area 125 and the first relief area 122 may improve the electrical connection characteristics of the first contact 121 and the buried area 110.
  • additional relaxation region 125 and first relaxation region 122 reduce or prevent voltage drop when a voltage is applied to buried region 110 through first contact 121, and buried region 110 ) can be configured so that the voltage is applied uniformly.
  • the device isolation pattern 104 may be provided on the side of the first relaxation region 122 .
  • the device isolation pattern 104 may be exposed on the front surface 100a.
  • the device isolation pattern 104 may surround the first relaxation region 122.
  • the device isolation pattern 104 may be formed, for example, by filling a recessed area formed by etching the semiconductor substrate 100 with an insulating material.
  • the device isolation pattern 104 may be Shallow Trench Isolation (STI).
  • the device isolation pattern 104 may electrically separate the single-photon avalanche diode 1200 and other semiconductor devices (eg, other single-photon avalanche diodes).
  • the device isolation pattern 104 is shown as contacting only the buried region 110, this is merely illustrative.
  • the device isolation pattern 104 may be formed to contact the buried region 110 as well as the first relaxation region 122 and the substrate region 102. In another example, the device isolation pattern 104 may be formed to contact the first contact 121 . In another example, the single-photon avalanche diode 1200 may not include the isolation pattern 104.
  • Each region may have a conductivity type opposite to the conductivity type described above. For example, regions described as having the n-type may have the p-type, and regions described as having the p-type may have the n-type.
  • a first low-concentration doping region (141 in FIGS. 1 and 2) described with reference to FIGS. 1 and 2 may be further provided between the first high-concentration doping region 140 and the first well 120. You can. Accordingly, the single-photon avalanche diode 1200 has improved tunneling noise characteristics and trap-assisted tunneling noise characteristics, and can be operated in a wide wavelength band.
  • the present disclosure can provide a single-photon avalanche diode 1200 with improved operational stability.
  • Figure 7 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 8 is a cross-sectional view taken along line D-D' of the single-photon avalanche diode of FIG. 7.
  • a single-photon avalanche diode 1300 may be provided.
  • the single-photon avalanche diode 1300 may be referred to as a Geiger-mode avalanche diode (Geiger-mode APD, G-APD).
  • the single-photon avalanche diode 1300 includes a buried region 110, a first well 120, a first heavily doped region 140, a first guard ring 142, and a first contact formed on the semiconductor substrate 100. 121, a first relaxation region 122, an additional relaxation region 125, a third well 126, and a device isolation pattern 104.
  • the semiconductor substrate 100 may be an epi layer formed through an epitaxial growth process.
  • the semiconductor substrate 100 may be a silicon substrate.
  • the conductivity type of the semiconductor substrate 100 may be p-type.
  • the conductivity type of the semiconductor substrate 100 is not limited to p-type.
  • the conductivity type of the semiconductor substrate 100 may be n-type.
  • the semiconductor substrate 100 may include a front surface 100a and a rear surface 100b facing each other.
  • buried region 110, first well 120, first heavily doped region 140, first guard ring 142, first contact 121, first relaxation region 122, additional The relaxation region 125 and the third well 126 may be formed by implanting impurities into the semiconductor substrate 100 .
  • the additional relief area 125, and the remaining area excluding the third well 126 may be referred to as the substrate area 102.
  • the buried area 110 may be provided to extend from the front side 100a to an area adjacent to the back side 100b. The top and side surfaces of the buried area 110 may be in contact with the substrate area 102 .
  • the conductivity type of the buried region 110 may be p-type.
  • the buried region 110 may include a Group 3 element (eg, boron (B), aluminum (Al), gallium (Ga), indium (In), etc.) or a Group 2 element as an impurity.
  • the region where the conductivity type is p-type may contain impurities such as Group 3 or Group 2 elements.
  • the doping concentration of the buried region 110 may be 1x10 14 to 1x10 18 cm -3 .
  • buried region 110 may have a uniform doping concentration. In one example, the doping concentration of the buried region 110 may decrease as it approaches the front surface 100a.
  • the first well 120 may be provided in the semiconductor substrate 100 .
  • a buried area 110 may be disposed between the first well 120 and the rear surface 100b.
  • the top and side surfaces of the first well 120 may directly contact the buried area 110.
  • the conductivity type of the first well 120 may be p-type.
  • the doping concentration of the first well 120 may be 1x10 15 to 1x10 18 cm -3 .
  • the first well 120 may have a uniform doping concentration.
  • the doping concentration of the first well 120 may decrease as it approaches the front surface 100a.
  • the first highly doped region 140 may be configured to form a depletion region 106.
  • the size of the depletion region 106 is shown as an example and is not limiting.
  • a strong electric field may be formed in the depletion region 106.
  • the maximum intensity of the electric field may be about 3x10 5 to 1x10 6 V/cm. Since electrons may be multiplied by the electric field of the depletion region 106, the depletion region 106 may be referred to as a multiplication region.
  • the first highly doped region 140 may be exposed on the front surface 100a.
  • the first highly concentrated doped region 140 may be provided between the first well 120 and the front surface 100a.
  • the first highly doped region 140 and the first well 120 may be arranged along a direction from the front side 100a to the back side 100b.
  • the width of the first highly doped region 140 may be larger than the width of the first well 120.
  • the widths may be sized along a direction parallel to the front surface 100a.
  • the first highly doped region 140 may protrude from the side of the first well 120 .
  • the conductivity type of the first highly doped region 140 may be n-type.
  • the first high concentration doped region 140 may include a group 5 element (eg, phosphorus (P), arsenic (As), antimony (Sb), etc.), a group 6, or a group 7 element as an impurity.
  • the region where the conductivity type is n-type may include impurities of group 5, 6, or 7 elements.
  • the doping concentration of the first high concentration doping region 140 may be 1x10 15 to 2x10 20 cm -3 .
  • the first heavily doped region 140 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit.
  • the first highly doped region 140 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • a quenching resistor or quenching circuit can stop the avalanche effect and allow the single-photon avalanche diode (SPAD) to detect another photon.
  • Other pixel circuits may include, for example, a reset or recharge circuit, memory, amplification circuit, counter, gate circuit, time-to-digital converter, etc. Other pixel circuits may transmit signals to the single-photon avalanche diode 1300 or receive signals from the single-photon avalanche diode 1300.
  • the first guard ring 142 may be provided on the side of the first well 120 and the first highly concentrated doped region 140.
  • the first guard ring 142 may surround the first well 120 and the first highly concentrated doped region 140.
  • the first guard ring 142 may have a ring shape extending along the sides of the first well 120 and the first highly concentrated doped region 140.
  • the first guard ring 142 may directly contact the first well 120 and the first highly concentrated doped region 140.
  • the first guard ring 142 may be spaced apart from the first well 120 and the first highly doped region 140.
  • the first guard ring 142 may be exposed on the front surface 100a. On the front surface 100a, the first guard ring 142 may surround the first low-concentration doped region 141.
  • the first guard ring 142 may extend along a direction from the front side 100a to the back side 100b. The distance between the first guard ring 142 and the rear surface 100b may be smaller than the distance between the third well 126 and the rear surface 100b. The first guard ring 142 may contact the buried area 110.
  • the conductivity type of the first guard ring 142 may be n-type.
  • the doping concentration of the first guard ring 142 may be lower than the doping concentration of the first highly doped region 140. For example, the doping concentration of the first guard ring 142 may be 1x10 15 to 5x10 17 cm -3 .
  • the first guard ring 142 can improve the breakdown characteristics of the single-photon avalanche diode 1300.
  • the first guard ring 142 can alleviate concentration of the electric field in a portion of the depletion region 106 and prevent premature breakdown.
  • the premature breakdown phenomenon occurs when breakdown occurs first in a portion of the depletion region 106 before an electric field of sufficient magnitude is applied throughout the depletion region 106. As the electric field is concentrated in a portion of the depletion region 106, Occurs.
  • the first contact 121 may be provided on the side of the first guard ring 142.
  • the first contact 121 may be provided on the opposite side of the first heavily doped region 140 with the first guard ring 142 interposed therebetween.
  • the first contact 121 may be exposed on the front surface 100a.
  • the first contact 121 may surround the first guard ring 142.
  • a plurality of first contacts 121 may be provided. In this case, the plurality of contacts may each be electrically connected to a circuit external to the single-photon avalanche diode 1300.
  • the conductivity type of the first contact 121 may be p-type.
  • the doping concentration of the first contact 121 may be higher than that of the first well 120.
  • the doping concentration of the first contact 121 may be 1x10 15 to 2x10 20 cm -3 .
  • the first contact 121 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit.
  • the first contact 121 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • the first relief area 122 may be provided between the first contact 121 and the buried area 110 .
  • the first relief area 122 may be electrically connected to the first contact 121 and the buried area 110 .
  • the first relief area 122 may alleviate the difference between the first contact 121 and the buried area 110.
  • the first relief area 122 may extend along the first contact 121 .
  • the first relief area 122 may be provided on the side and top surfaces of the first contact 121 .
  • the first relief area 122 may directly contact the side and top surfaces of the first contact 121 .
  • the top and side surfaces of the first relief area 122 may contact the buried area 110 .
  • the first relief area 122 may be exposed on the front surface 100a.
  • the first relief area 122 may surround the first guard ring 142.
  • the first relief area 122 may be spaced apart from the first guard ring 142.
  • the buried area 110 may extend between the first relief area 122 and the first guard ring 142.
  • the area between the first relief area 122 and the first guard ring 142 may be filled with the buried area 110.
  • the buried area 110 may be exposed on the front surface 100a between the first relief area 122 and the first guard ring 142.
  • the first well 120 may not be provided in an area adjacent to the front surface 100a.
  • the area adjacent to the front surface 100a between the first relief area 122 and the first guard ring 142 may be filled with the substrate area 102.
  • the substrate area 102 may be exposed on the front surface 100a between the first relief area 122 and the first guard ring 142.
  • the conductivity type of the first relaxation region 122 may be p-type.
  • the doping concentration of the first relaxation region 122 may be lower than that of the first contact 121 and may be similar to or higher than the doping concentration of the first well 120 .
  • the doping concentration of the first relaxation region 122 may be 1x10 15 to 5x10 17 cm -3 .
  • An additional relief area 125 may be provided on the upper surface of the first relief area 122 .
  • the additional relief area 125 may be directly adjacent to the first relief area 122 .
  • the side of the additional relief area 125 may be aligned with the side of the first relief area 122 .
  • the additional relief area 125 may extend along a direction from the front side 100a to the back side 100b.
  • the distance between the additional relief area 125 and the rear surface 100b may be smaller than the distance between the first guard ring 142 and the rear surface 100b.
  • the conductivity type of the additional relaxation region 125 may be p-type.
  • the doping concentration of the additional relaxation region 125 may be 1x10 15 to 1x10 18 cm -3 .
  • the additional relief area 125 and the first relief area 122 may improve the electrical connection characteristics of the first contact 121 and the buried area 110.
  • additional relaxation region 125 and first relaxation region 122 reduce or prevent voltage drop when a voltage is applied to buried region 110 through first contact 121, and buried region 110 ) can be configured so that the voltage is applied uniformly.
  • the third well 126 may be provided between the first highly doped region 140 and the first well 120.
  • the third well 126 may directly contact the first highly doped region 140 and the first well 120.
  • the third well 126 may be disposed on the top surface of the first highly doped region 140.
  • the conductivity type of the third well 126 may be p-type.
  • the doping concentration of the third well 126 may be 1x10 15 to 5x10 17 cm -3 .
  • the third well 126 may have a smaller width than the first highly doped region 140 . The width may be a size along a direction parallel to the front surface 100a.
  • the third well 126 has a smaller width than the first heavily doped region 140, the area adjacent to the interface of the third well 126 and the first heavily doped region 140 (i.e., at the PN junction surface) An electric field with high intensity may be formed in an adjacent area. Accordingly, the occurrence of a premature breakdown phenomenon due to unintended electric field concentration can be prevented, and the operational stability of the single-photon avalanche diode 1300 can be improved.
  • the device isolation pattern 104 may be provided on the side of the first relaxation region 122 .
  • the device isolation pattern 104 may be exposed on the front surface 100a.
  • the device isolation pattern 104 may surround the first relaxation region 122.
  • the device isolation pattern 104 may be formed, for example, by filling a recessed area formed by etching the semiconductor substrate 100 with an insulating material.
  • the device isolation pattern 104 may be Shallow Trench Isolation (STI).
  • the device isolation pattern 104 may electrically separate the single-photon avalanche diode 1300 and other semiconductor devices (eg, other single-photon avalanche diodes).
  • the device isolation pattern 104 is shown as contacting only the buried region 110, this is merely illustrative.
  • the device isolation pattern 104 may be formed to contact the buried region 110 as well as the first relaxation region 122 and the substrate region 102. In another example, the device isolation pattern 104 may be formed to contact the first contact 121 . In another example, the single-photon avalanche diode 1300 may not include the isolation pattern 104.
  • Each region may have a conductivity type opposite to the conductivity type described above. For example, regions described as having the n-type may have the p-type, and regions described as having the p-type may have the n-type.
  • a first low-concentration doped region (141 in FIGS. 1 and 2) described with reference to FIGS. 1 and 2 may be further provided between the first heavily doped region 140 and the third well 126. You can. Accordingly, the single-photon avalanche diode 1300 has improved tunneling noise characteristics and trap-assisted tunneling noise characteristics, and can be operated in a wide wavelength band.
  • the third well 126 is configured to have a width smaller than that of the first heavily doped region 140, and the area adjacent to the interface between the third well 126 and the first highly doped region 140 (i.e., PN). It is possible to provide a single-photon avalanche diode 1300 in which an electric field with high intensity is formed in an area adjacent to the junction surface. Accordingly, it is possible to provide a single-photon avalanche diode 1300 in which the occurrence of a premature breakdown phenomenon due to unintended electric field concentration is prevented and the operation stability is improved.
  • Figure 9 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 10 is a cross-sectional view taken along line E-E' of the single-photon avalanche diode of FIG. 9.
  • a single-photon avalanche diode 1400 may be provided.
  • the single-photon avalanche diode 1400 may be referred to as a Geiger-mode avalanche diode (Geiger-mode APD, G-APD).
  • the single-photon avalanche diode 1400 includes a buried region 110 formed on the semiconductor substrate 100, a first heavily doped region 140, a second low-concentration doped region 124, a first contact 121, and a first doped region. It may include a relaxation region 122, an additional relaxation region 125, and a device isolation pattern 104.
  • the semiconductor substrate 100 may be an epi layer formed through an epitaxial growth process.
  • the semiconductor substrate 100 may be a silicon substrate.
  • the conductivity type of the semiconductor substrate 100 may be p-type. However, the conductivity type of the semiconductor substrate 100 is not limited to p-type. In another example, the conductivity type of the semiconductor substrate 100 may be n-type.
  • the semiconductor substrate 100 may include a front surface 100a and a rear surface 100b facing each other. For example, buried region 110, first heavily doped region 140, second lightly doped region 124, first contact 121, first relaxation region 122, and additional relaxation region 125. Silver may be formed by injecting impurities into the semiconductor substrate 100.
  • a buried region 110 In the semiconductor substrate 100, a buried region 110, a first heavily doped region 140, a second lightly doped region 124, a first contact 121, a first relaxation region 122, and an additional relaxation region ( The remaining area except 125) may be referred to as the substrate area 102.
  • the buried area 110 may be provided to extend from the front side 100a to an area adjacent to the back side 100b. The top and side surfaces of the buried area 110 may be in contact with the substrate area 102 .
  • the conductivity type of the buried region 110 may be p-type.
  • the buried region 110 may include a Group 3 element (eg, boron (B), aluminum (Al), gallium (Ga), indium (In), etc.) or a Group 2 element as an impurity.
  • the region where the conductivity type is p-type may contain impurities such as Group 3 or Group 2 elements.
  • the doping concentration of the buried region 110 may be 1x10 14 to 1x10 18 cm -3 . The doping concentration of the buried region 110 may decrease as it approaches the front surface 100a.
  • the first highly doped region 140 may be configured to form a depletion region 106.
  • the size of the depletion region 106 is shown as an example and is not limiting.
  • a strong electric field may be formed in the depletion region 106.
  • the maximum intensity of the electric field may be about 3x10 5 to 1x10 6 V/cm. Since electrons may be multiplied by the electric field of the depletion region 106, the depletion region 106 may be referred to as a multiplication region.
  • the first highly doped region 140 may be exposed on the front surface 100a.
  • the conductivity type of the first highly doped region 140 may be n-type.
  • the first highly concentrated doped region 140 may include a group 5 element (eg, phosphorus (P), arsenic (As), antimony (Sb), etc.), a group 6, or a group 7 element as an impurity.
  • the region where the conductivity type is n-type may include impurities of group 5, 6, or 7 elements.
  • the doping concentration of the first high concentration doping region 140 may be 1x10 15 to 2x10 20 cm -3 .
  • the first heavily doped region 140 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit. .
  • the first highly doped region 140 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • a quenching resistor or quenching circuit can stop the avalanche effect and allow the single-photon avalanche diode (SPAD) to detect another photon.
  • Other pixel circuits may include, for example, a reset or recharge circuit, memory, amplification circuit, counter, gate circuit, time-to-digital converter, etc. Other pixel circuits may transmit signals to or receive signals from the single-photon avalanche diode 1400.
  • the second lightly doped region 124 may be configured to form a depletion region 106 .
  • the second lightly doped region 124 may be provided between the first heavily doped region 140 and the buried region 110 .
  • the second low-concentration doped region 124 may be in contact with the first highly-concentrated doped region 140 and the buried region 110.
  • the second low-concentration doped region 124 may be disposed on the top surface of the first highly-concentrated doped region 140 .
  • the second low-concentration doped region 124 may have a smaller width than the first high-concentration doped region 140 .
  • the width may be a size along a direction parallel to the front surface 100a.
  • the second low-concentration doping region 124 has a smaller width than the first high-concentration doping region 140, the area adjacent to the interface between the second low-concentration doping region 124 and the first high-concentration doping region 140 (i.e. An electric field with high intensity may be formed in the area adjacent to the PN junction surface. Accordingly, the occurrence of a premature breakdown phenomenon due to unintended electric field concentration can be prevented, and the operational stability of the single-photon avalanche diode 1400 can be improved.
  • the conductivity type of the second lightly doped region 124 may be p-type.
  • the doping concentration of the second low-concentration doping region 124 may be 1x10 15 to 1x10 18 cm -3 .
  • the first contact 121 may be provided on the side surfaces of the first heavily doped region 140 and the second lightly doped region 124 .
  • the first contact 121 may be exposed on the front surface 100a.
  • the first contact 121 may surround the first highly doped region 140 and the second low doped region 124.
  • a plurality of first contacts 121 may be provided. In this case, the plurality of contacts may each be electrically connected to a circuit external to the single-photon avalanche diode 1400.
  • the conductivity type of the first contact 121 may be p-type.
  • the doping concentration of the first contact 121 may be higher than that of the buried region 110 .
  • the doping concentration of the first contact 121 may be 1x10 15 to 2x10 20 cm -3 .
  • the first contact 121 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit.
  • the first contact 121 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • the first relief area 122 may be provided between the first contact 121 and the buried area 110 .
  • the first relief area 122 may be electrically connected to the first contact 121 and the buried area 110 .
  • the first relief area 122 may alleviate the difference between the first contact 121 and the buried area 110.
  • the first relief area 122 may extend along the first contact 121 .
  • the first relief area 122 may be provided on the side and top surfaces of the first contact 121 .
  • the first relief area 122 may directly contact the side and top surfaces of the first contact 121 .
  • the top and side surfaces of the first relief area 122 may contact the buried area 110 .
  • the first relief area 122 may be exposed on the front surface 100a.
  • the first relaxation region 122 may surround the first high concentration doping region 140 and the second low concentration doping region 124.
  • the first relaxation region 122 may be spaced apart from the first heavily doped region 140 and the second lightly doped region 124 .
  • the buried region 110 may extend between the first relaxation region 122 and the first highly doped region 140.
  • the area between the first relaxed region 122 and the first heavily doped region 140 and the area between the first relaxed region 122 and the second lightly doped region 124 are converted to the buried region 110. It can be filled.
  • the buried region 110 may be exposed on the front surface 100a between the first relaxation region 122 and the first highly doped region 140.
  • the buried area 110 may not be provided in an area adjacent to the front surface 100a.
  • the area adjacent to the front surface 100a between the first relaxed region 122 and the first heavily doped region 140 and between the first relaxed region 122 and the second lightly doped region 124 is the substrate region. It can be filled with (102).
  • the substrate region 102 may be exposed on the front surface 100a between the first relaxation region 122 and the first highly doped region 140.
  • the conductivity type of the first relaxation region 122 may be p-type.
  • the doping concentration of the first relaxation region 122 may be lower than that of the first contact 121 .
  • the doping concentration of the first relaxation region 122 may be 1x10 15 to 5x10 17 cm -3 .
  • An additional relief area 125 may be provided on the upper surface of the first relief area 122 .
  • the additional relief area 125 may be directly adjacent to the first relief area 122 .
  • the side of the additional relief area 125 may be aligned with the side of the first relief area 122 .
  • the additional relief area 125 may extend along a direction from the front side 100a to the back side 100b.
  • the distance between the additional relaxation region 125 and the rear surface 100b may be smaller than the distance between the second low concentration doped region 124 and the rear surface 100b.
  • the conductivity type of the additional relaxation region 125 may be p-type.
  • the doping concentration of the additional relaxation region 125 may be 1x10 15 to 1x10 18 cm -3 .
  • the additional relief area 125 and the first relief area 122 may improve the electrical connection characteristics of the first contact 121 and the buried area 110.
  • additional relaxation region 125 and first relaxation region 122 reduce or prevent voltage drop when a voltage is applied to buried region 110 through first contact 121, and buried region 110 ) can be configured so that the voltage is applied uniformly.
  • the virtual guard ring 210 is a buried region 110 or substrate region 102 that can serve as a guard ring for the first high-concentration doped region 140 and the second low-concentration doped region 124 due to the low doping concentration of impurities. It may be part of Specifically, the virtual guard ring 210 can alleviate concentration of the electric field in a portion of the depletion region 106 and prevent premature breakdown.
  • the premature breakdown phenomenon occurs when breakdown occurs first in a portion of the depletion region 106 before an electric field of sufficient magnitude is applied throughout the depletion region 106. As the electric field is concentrated in a portion of the depletion region 106, Occurs.
  • the breakdown characteristics of the single-photon avalanche diode 1400 can be improved by the virtual guard ring 210.
  • the virtual guard ring 210 may surround the first heavily doped region 140, the second lightly doped region 124, and the depletion region 106.
  • the virtual guard ring 210 may have a ring shape extending along the sides of the first heavily doped region 140, the second lightly doped region 124, and the depletion region 106.
  • the device isolation pattern 104 may be provided on the side of the first relaxation region 122 .
  • the device isolation pattern 104 may be exposed on the front surface 100a.
  • the device isolation pattern 104 may surround the first relaxation region 122.
  • the device isolation pattern 104 may be formed, for example, by filling a recessed area formed by etching the semiconductor substrate 100 with an insulating material.
  • the device isolation pattern 104 may be Shallow Trench Isolation (STI).
  • the device isolation pattern 104 may electrically separate the single-photon avalanche diode 1400 and other semiconductor devices (eg, other single-photon avalanche diodes).
  • the device isolation pattern 104 is shown as contacting only the buried region 110, this is merely illustrative.
  • the device isolation pattern 104 may be formed to contact the buried region 110 as well as the first relaxation region 122 and the substrate region 102. In another example, the device isolation pattern 104 may be formed to contact the first contact 121 . In another example, the single-photon avalanche diode 1400 may not include the isolation pattern 104.
  • Each region may have a conductivity type opposite to the conductivity type described above. For example, regions described as having the n-type may have the p-type, and regions described as having the p-type may have the n-type.
  • the present disclosure uses the first heavily doped region 140 and the second lightly doped region 124 to form a PN junction, thereby improving the tunneling noise characteristics and the trap assisted tunneling noise characteristics and providing a single-photon aperture that operates in a wide wavelength band.
  • a balance diode 1400 may be provided.
  • the second low-concentration doping region 124 is configured to have a smaller width than the first high-concentration doping region 140, and the area adjacent to the interface between the second low-concentration doping region 124 and the first high-concentration doping region 140 It is possible to provide a single-photon avalanche diode 1400 in which an electric field with high intensity is formed (that is, in the area adjacent to the PN junction surface). Accordingly, the single-photon avalanche diode 1400 can be provided with improved operational stability and the prevention of premature breakdown due to unintended electric field concentration.
  • FIG. 11 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 12 is a cross-sectional view taken along line F-F' of the single-photon avalanche diode of FIG. 11.
  • a single-photon avalanche diode 1500 may be provided.
  • the single-photon avalanche diode 1500 may be referred to as a Geiger-mode avalanche diode (Geiger-mode APD, G-APD).
  • the single-photon avalanche diode 1500 includes a buried region 110, a first well 120, a first heavily doped region 140, a fourth well 143, and a fifth well ( 144), a first contact 121, a first relaxation region 122, and a device isolation pattern 104.
  • the semiconductor substrate 100 may be an epi layer formed through an epitaxial growth process.
  • the semiconductor substrate 100 may be a silicon substrate.
  • the conductivity type of the semiconductor substrate 100 may be p-type. However, the conductivity type of the semiconductor substrate 100 is not limited to p-type. In another example, the conductivity type of the semiconductor substrate 100 may be n-type.
  • the semiconductor substrate 100 may include a front surface 100a and a rear surface 100b facing each other. For example, the buried region 110, the first well 120, the first heavily doped region 140, the fourth well 143, the fifth well 144, the first contact 121, and the first The relaxation region 122 may be formed by implanting impurities into the semiconductor substrate 100 .
  • a buried region 110, a first well 120, a first heavily doped region 140, a fourth well 143, a fifth well 144, a first contact 121, and The remaining area excluding the first relaxation area 122 may be referred to as the substrate area 102.
  • the buried area 110 may be provided to extend from the front side 100a to an area adjacent to the back side 100b. The top and side surfaces of the buried area 110 may be in contact with the substrate area 102 .
  • the conductivity type of the buried region 110 may be p-type.
  • the buried region 110 may include a Group 3 element (eg, boron (B), aluminum (Al), gallium (Ga), indium (In), etc.) or a Group 2 element as an impurity.
  • the region where the conductivity type is p-type may contain impurities such as Group 3 or Group 2 elements.
  • the doping concentration of the buried region 110 may be 1x10 14 to 1x10 18 cm -3 .
  • buried region 110 may have a uniform doping concentration. In one example, the doping concentration of the buried region 110 may decrease as it approaches the front surface 100a.
  • the first highly doped region 140 may be provided between the first well 120 and the front surface 100a.
  • the first highly doped region 140 may be exposed on the front surface 100a.
  • the conductivity type of the first highly doped region 140 may be n-type.
  • the first highly concentrated doped region 140 may include a group 5 element (eg, phosphorus (P), arsenic (As), antimony (Sb), etc.), a group 6, or a group 7 element as an impurity.
  • the region where the conductivity type is n-type may contain impurities of group 5, 6, or 7 elements.
  • the doping concentration of the first high concentration doping region 140 may be 1x10 15 to 2x10 20 cm -3 .
  • the first heavily doped region 140 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit. .
  • the first highly doped region 140 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • a quenching resistor or quenching circuit can stop the avalanche effect and allow the single-photon avalanche diode (SPAD) to detect another photon.
  • Other pixel circuits may include, for example, a reset or recharge circuit, memory, amplification circuit, counter, gate circuit, time-to-digital converter, etc.
  • Other pixel circuits may transmit signals to or receive signals from the single-photon avalanche diode 1500.
  • the fourth well 143 may be provided between the first highly doped region 140 and the buried region 110.
  • the fourth well 143 may contact the top and side surfaces of the first highly doped region 140 .
  • the fourth well 143 may be exposed on the front surface 100a.
  • the fourth well 143 may surround the first highly concentrated doped region 140.
  • the conductivity type of the fourth well 143 may be n-type.
  • the doping concentration of the fourth well 143 may be 1x10 15 to 5x10 17 cm -3 .
  • the fifth well 144 may be configured to form a depletion region 106 .
  • the size of the depletion region 106 is shown as an example and is not limiting.
  • a strong electric field may be formed in the depletion region 106.
  • the maximum intensity of the electric field may be about 3x10 5 to 1x10 6 V/cm. Since electrons may be multiplied by the electric field of the depletion region 106, the depletion region 106 may be referred to as a multiplication region.
  • the fifth well 144 may be provided between the fourth well 143 and the buried area 110. The fifth well 144 may contact the top and side surfaces of the fourth well 143.
  • the fifth well 144 may be in contact with the buried area 110 .
  • the fifth well 144 may be exposed on the front surface 100a.
  • the fifth well 144 may surround the fourth well 143.
  • the conductivity type of the fifth well 144 may be n-type.
  • the doping concentration of the fifth well 144 may be 1x10 15 to 1x10 18 cm -3 .
  • the depletion region 106 may be formed at a required depth by the fourth well 143 and the fifth well 144. Depth may refer to the distance from the front 100a along the direction from the front 100a to the rear 100b.
  • the detection efficiency according to the wavelength band of the single-photon avalanche diode 1500 may vary.
  • the wavelength band over which the single-photon avalanche diode 1500 has high detection efficiency can be controlled by the depth of the depletion region 106. Accordingly, the present disclosure can provide a single-photon avalanche diode 1500 with high detection efficiency for a required wavelength band.
  • the first well 120 may be provided on the side of the fifth well 144.
  • the first well 120 may surround the side of the fifth well 144.
  • the first well 120 may extend along the side of the fifth well 144.
  • the fifth well 144 may protrude from the top surface of the first well 120.
  • the conductivity type of the first well 120 may be p-type.
  • the doping concentration of the first well 120 may be 1x10 15 to 1x10 18 cm -3 .
  • the first well 120 may have a uniform doping concentration.
  • the doping concentration of the first well 120 may decrease as it approaches the front surface 100a.
  • the first contact 121 may be provided on the side of the fifth well 144.
  • the first contact 121 may be provided on the opposite side of the fourth well 143 with the fifth well 144 interposed therebetween.
  • the first contact 121 may be exposed on the front surface 100a.
  • the first contact 121 may surround the fifth well 144.
  • a plurality of first contacts 121 may be provided. In this case, the plurality of contacts may each be electrically connected to a circuit external to the single-photon avalanche diode 1500.
  • the conductivity type of the first contact 121 may be p-type.
  • the doping concentration of the first contact 121 may be higher than that of the first well 120.
  • the doping concentration of the first contact 121 may be 1x10 15 to 2x10 20 cm -3 .
  • the first contact 121 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit.
  • the first contact 121 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • the first relief area 122 may be provided between the first contact 121 and the first well 120.
  • the first relief area 122 may be electrically connected to the first contact 121 and the first well 120.
  • the first relief area 122 may alleviate the difference between the first contact 121 and the first well 120.
  • the first relief area 122 may extend along the first contact 121 .
  • the first relief area 122 may be provided on the side and top surfaces of the first contact 121 .
  • the first relief area 122 may directly contact the side and top surfaces of the first contact 121 .
  • the top surface and one side of the first relief area 122 may contact the first well 120 .
  • the other side of the first relief area 122 is exposed by the first well 120 and may contact the buried area 110 .
  • the first relief area 122 may be exposed on the front surface 100a.
  • the first relief area 122 may surround the fifth well 144.
  • the first relief area 122 may be spaced apart from the fifth well 144 .
  • the first well 120 may extend between the first relief area 122 and the fifth well 144.
  • the area between the first relief area 122 and the fifth well 144 may be filled with the first well 120.
  • the first well 120 may be exposed on the front surface 100a between the first relief area 122 and the fifth well 144. In one example, the first well 120 may not be provided in an area adjacent to the front surface 100a.
  • a portion close to the front surface 100a among the areas adjacent to the front surface 100a between the first relief area 122 and the fifth well 144 may be filled with the buried area 110.
  • the buried area 110 may be exposed on the front surface 100a between the first relief area 122 and the fifth well 144.
  • a portion close to the front surface 100a among the areas adjacent to the front surface 100a between the first relief area 122 and the fifth well 144 may be filled with the substrate area 102.
  • the substrate area 102 may be exposed on the front surface 100a between the first relief area 122 and the fifth well 144.
  • the conductivity type of the first relaxation region 122 may be p-type.
  • the doping concentration of the first relaxation region 122 may be lower than that of the first contact 121 and may be similar to or higher than the doping concentration of the first well 120 .
  • the doping concentration of the first relaxation region 122 may be 1x10 15 to 5x10 17 cm -3 .
  • a virtual guard ring 210 may be formed on the side of the fifth well 144.
  • the virtual guard ring 210 can alleviate concentration of the electric field in a portion of the depletion region 106 and prevent premature breakdown.
  • the premature breakdown phenomenon occurs when a breakdown occurs first in a part of the depletion region 106 before an electric field of sufficient magnitude is applied to the entire depletion region 106, and occurs as the electric field is concentrated in a part.
  • the breakdown characteristics of the single-photon avalanche diode 1500 can be improved by the virtual guard ring 210.
  • the virtual guard ring 210 may surround the fifth well 144.
  • the virtual guard ring 210 may have a ring shape extending along the side of the fifth well 144.
  • the device isolation pattern 104 may be provided on the side of the first relaxation region 122 .
  • the device isolation pattern 104 may be exposed on the front surface 100a.
  • the device isolation pattern 104 may surround the first relaxation region 122.
  • the device isolation pattern 104 may be formed, for example, by filling a recessed area formed by etching the semiconductor substrate 100 with an insulating material.
  • the device isolation pattern 104 may be Shallow Trench Isolation (STI).
  • the device isolation pattern 104 may electrically separate the single-photon avalanche diode 1500 and other semiconductor devices (eg, other single-photon avalanche diodes).
  • the device isolation pattern 104 is shown as contacting only the buried region 110, this is merely illustrative.
  • the device isolation pattern 104 may be formed to contact the buried region 110 as well as the first relaxation region 122 and the substrate region 102. In another example, the device isolation pattern 104 may be formed to contact the first contact 121 . In another example, the single-photon avalanche diode 1500 may not include the isolation pattern 104.
  • Each region may have a conductivity type opposite to the conductivity type described above. For example, regions described as having the n-type may have the p-type, and regions described as having the p-type may have the n-type.
  • the present disclosure can provide a single-photon avalanche diode 1500 with high detection efficiency for a required wavelength band.
  • Figure 13 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 14 is a cross-sectional view taken along line G-G' of the single-photon avalanche diode of FIG. 13.
  • a single-photon avalanche diode 1600 may be provided.
  • the single-photon avalanche diode 1600 may be referred to as a Geiger-mode avalanche diode (Geiger-mode APD, G-APD).
  • the single-photon avalanche diode 1600 includes a buried region 110, a first well 120, a first heavily doped region 140, a fourth well 143, and a first contact ( 121), a first relaxation region 122, and a device isolation pattern 104.
  • the semiconductor substrate 100 may be an epi layer formed through an epitaxial growth process.
  • the semiconductor substrate 100 may be a silicon substrate.
  • the conductivity type of the semiconductor substrate 100 may be p-type.
  • the conductivity type of the semiconductor substrate 100 is not limited to p-type. In another example, the conductivity type of the semiconductor substrate 100 may be n-type.
  • the semiconductor substrate 100 may include a front surface 100a and a rear surface 100b facing each other.
  • the buried region 110, the first well 120, the first heavily doped region 140, the fourth well 143, the first contact 121, and the first relaxation region 122 are semiconductor It may be formed by injecting impurities into the substrate 100.
  • a buried region 110, a first well 120, a first heavily doped region 140, a fourth well 143, a first contact 121, and a first relaxation region 122 The remaining area except may be referred to as the substrate area 102.
  • the buried area 110 may be provided to extend from the front side 100a to an area adjacent to the back side 100b. The top and side surfaces of the buried area 110 may be in contact with the substrate area 102 .
  • the conductivity type of the buried region 110 may be p-type.
  • the buried region 110 may include a Group 3 element (eg, boron (B), aluminum (Al), gallium (Ga), indium (In), etc.) or a Group 2 element as an impurity.
  • the region where the conductivity type is p-type may contain impurities such as Group 3 or Group 2 elements.
  • the doping concentration of the buried region 110 may be 1x10 14 to 1x10 18 cm -3 .
  • buried region 110 may have a uniform doping concentration. In one example, the doping concentration of the buried region 110 may decrease as it approaches the front surface 100a.
  • the first highly doped region 140 may be provided between the first well 120 and the front surface 100a.
  • the first highly doped region 140 may be exposed on the front surface 100a.
  • the conductivity type of the first highly doped region 140 may be n-type.
  • the first highly concentrated doped region 140 may include a group 5 element (eg, phosphorus (P), arsenic (As), antimony (Sb), etc.), a group 6, or a group 7 element as an impurity.
  • the region where the conductivity type is n-type may contain impurities of group 5, 6, or 7 elements.
  • the doping concentration of the first high concentration doping region 140 may be 1x10 15 to 2x10 20 cm -3 .
  • the first heavily doped region 140 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit. .
  • the first highly doped region 140 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • a quenching resistor or quenching circuit can stop the avalanche effect and allow the single-photon avalanche diode (SPAD) to detect another photon.
  • Other pixel circuits may include, for example, a reset or recharge circuit, memory, amplification circuit, counter, gate circuit, time-to-digital converter, etc.
  • Other pixel circuits may transmit signals to or receive signals from the single-photon avalanche diode 1600.
  • the fourth well 143 may be configured to form a depletion region 106.
  • the size of the depletion region 106 is shown as an example and is not limiting.
  • a strong electric field may be formed in the depletion region 106.
  • the maximum intensity of the electric field may be about 3x10 5 to 1x10 6 V/cm. Since electrons may be multiplied by the electric field of the depletion region 106, the depletion region 106 may be referred to as a multiplication region.
  • the fourth well 143 may be provided between the first highly doped region 140 and the buried region 110. The fourth well 143 may contact the top and side surfaces of the first highly doped region 140 .
  • the fourth well 143 may be exposed on the front surface 100a. On the front surface 100a, the fourth well 143 may surround the first highly concentrated doped region 140.
  • the conductivity type of the fourth well 143 may be n-type.
  • the doping concentration of the fourth well 143 may be 1x10 15 to 5x10 17 cm -3 .
  • the first well 120 may be provided on the upper surface of the fourth well 143.
  • the first well 120 may be provided between the fourth well 143 and the buried area 110.
  • the first well 120 may contact the fourth well 143 and the buried area 110.
  • the first well 120 may have a smaller width than the fourth well 143.
  • the conductivity type of the first well 120 may be p-type.
  • the doping concentration of the first well 120 may be 1x10 15 to 1x10 18 cm -3 .
  • the electric field is directed to the area adjacent to the interface of the first well 120 and the fourth well 143 (i.e., adjacent to the PN junction surface).
  • the operation stability of the single-photon avalanche diode 1600 can be improved by preventing premature breakdown due to unintended electric field concentration.
  • the single-photon avalanche diode 1600 may operate stably even if it does not include the first guard ring 142 described in other embodiments.
  • the first contact 121 may be provided on the side of the fourth well 143.
  • the first contact 121 may be provided on the opposite side of the first highly doped region 140 with the fourth well 143 interposed therebetween.
  • the first contact 121 may be exposed on the front surface 100a.
  • the first contact 121 may surround the fourth well 143.
  • a plurality of first contacts 121 may be provided. In this case, the plurality of contacts may each be electrically connected to a circuit external to the single-photon avalanche diode 1600.
  • the conductivity type of the first contact 121 may be p-type.
  • the doping concentration of the first contact 121 may be higher than that of the first well 120.
  • the doping concentration of the first contact 121 may be 1x10 15 to 2x10 20 cm -3 .
  • the first contact 121 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit.
  • the first contact 121 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • the first relief area 122 may be provided between the first contact 121 and the fourth well 143.
  • the first relief area 122 may be electrically connected to the first contact 121 and the fourth well 143.
  • the first relief area 122 may alleviate the difference between the first contact 121 and the fourth well 143.
  • the first relief area 122 may extend along the first contact 121 .
  • the first relief area 122 may be provided on the side and top surfaces of the first contact 121 .
  • the first relief area 122 may directly contact the side and top surfaces of the first contact 121 .
  • the top and side surfaces of the first relief area 122 may contact the first well 120 .
  • the first relief area 122 may be exposed on the front surface 100a. On the front surface 100a, the first relief area 122 may surround the fourth well 143.
  • the first relief area 122 may be spaced apart from the fourth well 143.
  • the buried area 110 may extend between the first relief area 122 and the fourth well 143.
  • the area between the first relief area 122 and the fourth well 143 may be filled with the buried area 110 .
  • the buried area 110 may be exposed on the front surface 100a between the first relief area 122 and the fourth well 143.
  • the buried area 110 may not be provided in an area adjacent to the front surface 100a.
  • the area adjacent to the front surface 100a in the area between the first relief area 122 and the fourth well 143 may be filled with the substrate area 102.
  • the substrate area 102 may be exposed on the front surface 100a between the first relief area 122 and the fourth well 143.
  • the conductivity type of the first relaxation region 122 may be p-type.
  • the doping concentration of the first relaxation region 122 may be lower than that of the first contact 121 and may be similar to or higher than the doping concentration of the first well 120 .
  • the doping concentration of the first relaxation region 122 may be 1x10 15 to 5x10 17 cm -3 .
  • the device isolation pattern 104 may be provided on the side of the first relaxation region 122 .
  • the device isolation pattern 104 may be exposed on the front surface 100a.
  • the device isolation pattern 104 may surround the first relaxation region 122.
  • the device isolation pattern 104 may be formed, for example, by filling a recessed area formed by etching the semiconductor substrate 100 with an insulating material.
  • the device isolation pattern 104 may be Shallow Trench Isolation (STI).
  • the device isolation pattern 104 may electrically separate the single-photon avalanche diode 1600 and other semiconductor devices (eg, other single-photon avalanche diodes).
  • the device isolation pattern 104 is shown as being in contact only with the buried region 110, this is merely illustrative.
  • the device isolation pattern 104 may be formed to contact the buried region 110 as well as the first relaxation region 122 and the substrate region 102. In another example, the device isolation pattern 104 may be formed to contact the first contact 121 . In another example, the single-photon avalanche diode 1600 may not include the isolation pattern 104.
  • Each region may have a conductivity type opposite to the conductivity type described above. For example, regions described as having the n-type may have the p-type, and regions described as having the p-type may have the n-type.
  • the present disclosure can provide a single-photon avalanche diode 1600 with improved operational stability.
  • Figure 15 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 16 is a cross-sectional view taken along line H-H' of the single-photon avalanche diode of FIG. 15.
  • a single-photon avalanche diode 1700 may be provided.
  • the single-photon avalanche diode 1700 may be referred to as a Geiger-mode avalanche diode (Geiger-mode APD, G-APD).
  • the single-photon avalanche diode 1700 includes a buried region 110, a sixth well 153, a second heavily doped region 130, a third low-concentration doped region 154, and an eighth well formed on the semiconductor substrate 100. It may include a well 155, a second guard ring 131, a second contact 151, a second relaxation region 152, and a device isolation pattern 104.
  • the semiconductor substrate 100 may be an epi layer formed through an epitaxial growth process.
  • the semiconductor substrate 100 may be a silicon substrate.
  • the conductivity type of the semiconductor substrate 100 may be p-type.
  • the conductivity type of the semiconductor substrate 100 is not limited to p-type.
  • the conductivity type of the semiconductor substrate 100 may be n-type.
  • the semiconductor substrate 100 may include a front surface 100a and a rear surface 100b facing each other.
  • the second contact 151 and the second relaxation region 152 may be formed by implanting impurities into the semiconductor substrate 100 .
  • the remaining area may be referred to as the substrate area 102.
  • the buried area 110 may be provided to extend from the front side 100a to an area adjacent to the back side 100b. The top and side surfaces of the buried area 110 may be in contact with the substrate area 102 .
  • the conductivity type of the buried region 110 may be p-type.
  • the buried region 110 may include a Group 3 element (eg, boron (B), aluminum (Al), gallium (Ga), indium (In), etc.) or a Group 2 element as an impurity.
  • the region where the conductivity type is p-type may contain impurities containing a group 3 or 2 element.
  • the doping concentration of the buried region 110 may be 1x10 14 to 1x10 18 cm -3 .
  • buried region 110 may have a uniform doping concentration. In one example, the doping concentration of the buried region 110 may decrease as it approaches the front surface 100a.
  • the sixth well 153 may be provided within the semiconductor substrate 100 .
  • a buried area 110 may be disposed between the sixth well 153 and the rear surface 100b. The top and side surfaces of the sixth well 153 may directly contact the buried area 110.
  • the conductivity type of the sixth well 153 may be n-type.
  • the sixth well 153 may include a group 5 element (eg, phosphorus (P), arsenic (As), antimony (Sb), etc.), a group 6, or a group 7 element as an impurity.
  • the region where the conductivity type is n-type may include impurities of group 5, 6, or 7 elements.
  • the doping concentration of the sixth well 153 may be 1x10 15 to 1x10 18 cm -3 .
  • the sixth well 153 may have a uniform doping concentration.
  • the doping concentration of the sixth well 153 may decrease as it approaches the front surface 100a.
  • the second highly doped region 130 may be configured to form a depletion region 106.
  • the size of the depletion region 106 is shown as an example and is not limiting.
  • a strong electric field may be formed in the depletion region 106.
  • the maximum intensity of the electric field may be about 3x10 5 to 1x10 6 V/cm. Since electrons may be multiplied by the electric field of the depletion region 106, the depletion region 106 may be referred to as a multiplication region.
  • the second highly concentrated doped region 130 may be provided between the sixth well 153 and the front surface 100a. The second highly doped region 130 may be exposed on the front surface 100a.
  • the conductivity type of the second highly doped region 130 may be p-type.
  • the doping concentration of the second high concentration doped region 130 may be 1x10 15 to 2x10 20 cm -3 .
  • the second highly doped region 130 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit.
  • the second highly doped region 130 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • a quenching resistor or quenching circuit can stop the avalanche effect and allow the single-photon avalanche diode (SPAD) to detect another photon.
  • SPAD single-photon avalanche diode
  • Other pixel circuits may include, for example, a reset or recharge circuit, memory, amplification circuit, counter, gate circuit, time-to-digital converter, etc. Other pixel circuits may transmit signals to or receive signals from the single-photon avalanche diode 1700.
  • the third low concentration doped region 154 may be provided between the second high concentration doped region 130 and the sixth well 153.
  • the third low-concentration doped region 154 may be provided on the upper surface of the second highly-concentrated doped region 130.
  • the third low-concentration doped region 154 may be configured to reduce or prevent the short-channel effect that occurs as the size of the semiconductor device decreases.
  • the single-channel effect may be that current flows even though no photons are incident on the single-photon avalanche diode 1700.
  • the conductivity type of the third lightly doped region 154 may be n-type.
  • the doping concentration of the third low-concentration doping region 154 may be 1x10 15 to 1x10 19 cm -3 .
  • the third lightly doped region 154 may be configured to expand the size of the depletion region 106.
  • the third low-concentration doping region 154 is formed to overlap a portion of the second high-concentration doping region 130, so that the doping of the second high-concentration doping region 130 overlaps with the third low-concentration doping region 154. Concentration may be lowered. As the doping concentration of the second highly doped region 130 decreases, the size of the depletion region 106 may be expanded. Accordingly, the tunneling noise and trap-assisted tunneling noise of the single-photon avalanche diode 1700 can be reduced, and the operating wavelength of the single-photon avalanche diode 1700 can be reduced.
  • the third lightly doped region 154 may lower the breakdown voltage of the single-photon avalanche diode 1700.
  • the third low-concentration doping region 154 is formed so as not to overlap the second high-concentration doping region 130 and has a higher doping concentration than the eighth well 155, which will be described later, a single-photon avalanche diode ( 1700) can be lowered.
  • the eighth well 155 may be provided between the third low concentration doped region 154 and the sixth well 153.
  • the eighth well 155 may be provided on the upper surface of the eighth well 155.
  • the conductivity type of the eighth well 155 may be n-type.
  • the doping concentration of the eighth well 155 may be 1x10 15 to 5x10 17 cm -3 .
  • the second guard ring 131 may be provided on the sides of the second highly doped region 130, the third lightly doped region 154, and the eighth well 155.
  • the second guard ring 131 may surround the second high concentration doped region 130, the third low concentration doped region 154, and the eighth well 155.
  • the second guard ring 131 may have a ring shape extending along the sides of the second high concentration doped region 130, the third low concentration doped region 154, and the eighth well 155.
  • the second guard ring 131 may be in direct contact with the second highly-concentrated doped region 130, the third low-concentrated doped region 154, and the eighth well 155.
  • the second guard ring 131 may be spaced apart from the second heavily doped region 130, the third lightly doped region 154, and the eighth well 155.
  • the second guard ring 131 may be exposed on the front surface 100a.
  • the second guard ring 131 may surround the second highly concentrated doped region 130 on the front surface 100a.
  • the second guard ring 131 may extend along a direction from the front side 100a to the back side 100b.
  • the distance between the second guard ring 131 and the rear surface 100b may be greater than the distance between the eighth well 155 and the rear surface 100b.
  • the second guard ring 131 may be in contact with the sixth well 153.
  • the conductivity type of the second guard ring 131 may be p-type.
  • the doping concentration of the second guard ring 131 may be lower than the doping concentration of the second highly concentrated doped region 130.
  • the doping concentration of the second guard ring 131 may be 1x10 15 to 5x10 17 cm -3 .
  • the second guard ring 131 can improve the breakdown characteristics of the single-photon avalanche diode 1700.
  • the second guard ring 131 can alleviate concentration of the electric field in a portion of the depletion region 106 and prevent premature breakdown.
  • the premature breakdown phenomenon occurs when breakdown occurs first in a portion of the depletion region 106 before an electric field of sufficient magnitude is applied throughout the depletion region 106. As the electric field is concentrated in a portion of the depletion region 106, Occurs.
  • the second contact 151 may be provided on the side of the second guard ring 131.
  • the second contact 151 may be provided on the opposite side of the second heavily doped region 130 with the second guard ring 131 interposed therebetween.
  • the second contact 151 may be exposed on the front surface 100a.
  • the second contact 151 may surround the second guard ring 131.
  • a plurality of second contacts 151 may be provided.
  • the plurality of second contacts 151 may each be electrically connected to a circuit external to the single-photon avalanche diode 1700.
  • the conductivity type of the second contact 151 may be n-type.
  • the doping concentration of the second contact 151 may be higher than that of the sixth well 153.
  • the doping concentration of the second contact 151 may be 1x10 15 to 2x10 20 cm -3 .
  • the second contact 151 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit.
  • the second contact 151 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • the second relief area 152 may be provided between the second contact 151 and the sixth well 153.
  • the second relief area 152 may be electrically connected to the second contact 151 and the sixth well 153.
  • the second relief area 152 may alleviate the difference between the second contact 151 and the sixth well 153.
  • the second relief area 152 may extend along the second contact 151 .
  • the second relief area 152 may be provided on the side and top surfaces of the second contact 151 .
  • the second relief area 152 may directly contact the side and top surfaces of the second contact 151 .
  • the top surface and one side of the second relief area 152 may contact the sixth well 153.
  • the other side of the second relief area 152 is exposed by the sixth well 153 and may contact the buried area 110.
  • the second relief area 152 may be exposed on the front surface 100a.
  • the second relief area 152 may surround the second guard ring 131.
  • the second relief area 152 may be spaced apart from the second guard ring 131.
  • the sixth well 153 may extend between the second relief area 152 and the second guard ring 131.
  • the area between the second relief area 152 and the second guard ring 131 may be filled with the sixth well 153.
  • the sixth well 153 may be exposed on the front surface 100a between the second relief area 152 and the second guard ring 131. In one example, the sixth well 153 may not be provided in an area adjacent to the front surface 100a.
  • the area adjacent to the front surface 100a between the second relief area 152 and the second guard ring 131 may be filled with the buried area 110.
  • the buried area 110 may be exposed on the front surface 100a between the second relief area 152 and the second guard ring 131.
  • the area adjacent to the front surface 100a between the second relief area 152 and the second guard ring 131 may be filled with the substrate area 102.
  • the substrate area 102 may be exposed on the front surface 100a between the second relief area 152 and the second guard ring 131.
  • the second relief area 152 may extend along a direction from the front side 100a to the back side 100b.
  • the distance between the second relief area 152 and the rear surface 100b may be smaller than the distance between the second guard ring 131 and the rear surface 100b.
  • the conductivity type of the second relaxation region 152 may be n-type.
  • the doping concentration of the second relaxation region 152 may be lower than that of the second contact 151 and may be similar to or higher than the doping concentration of the sixth well 153.
  • the doping concentration of the second relaxation region 152 may be 1x10 15 to 5x10 17 cm -3 .
  • the device isolation pattern 104 may be provided on the side of the second relaxation region 152 .
  • the device isolation pattern 104 may be exposed on the front surface 100a.
  • the device isolation pattern 104 may surround the second relaxation region 152.
  • the device isolation pattern 104 may be formed, for example, by filling a recessed area formed by etching the semiconductor substrate 100 with an insulating material.
  • the device isolation pattern 104 may be Shallow Trench Isolation (STI).
  • the device isolation pattern 104 may electrically separate the single-photon avalanche diode 1700 and other semiconductor devices (eg, other single-photon avalanche diodes).
  • the device isolation pattern 104 is shown as contacting only the buried region 110, this is merely illustrative.
  • the device isolation pattern 104 may be formed to contact the buried region 110 as well as the second relaxation region 152 and the substrate region 102. In another example, the device isolation pattern 104 may be formed to contact the first contact 121 . In another example, the single-photon avalanche diode 1700 may not include the isolation pattern 104.
  • Each region may have a conductivity type opposite to the conductivity type described above. For example, regions described as having the n-type may have the p-type, and regions described as having the p-type may have the n-type.
  • the present disclosure can provide a single-photon avalanche diode 1700 that has improved tunneling noise characteristics and trap-assisted tunneling noise characteristics and operates in a wide wavelength band by using the third lightly doped region 154.
  • the present disclosure can provide a single-photon avalanche diode 1700 with a low breakdown voltage by using the third lightly doped region 154.
  • Figure 17 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 18 is a cross-sectional view taken along line II' of the single-photon avalanche diode of FIG. 17.
  • a single-photon avalanche diode 1800 may be provided.
  • the single-photon avalanche diode 1800 may be referred to as a Geiger-mode avalanche diode (Geiger-mode APD, G-APD).
  • the single-photon avalanche diode 1800 has a buried region 110, a sixth well 153, a second highly concentrated doped region 130, a seventh well 132, and an eighth well ( 155), a second guard ring 131, a second contact 151, a second relaxation region 152, and a device isolation pattern 104.
  • the semiconductor substrate 100 may be an epi layer formed through an epitaxial growth process.
  • the semiconductor substrate 100 may be a silicon substrate.
  • the conductivity type of the semiconductor substrate 100 may be p-type. However, the conductivity type of the semiconductor substrate 100 is not limited to p-type. In another example, the conductivity type of the semiconductor substrate 100 may be n-type.
  • the semiconductor substrate 100 may include a front surface 100a and a rear surface 100b facing each other. For example, the buried region 110, the sixth well 153, the second high concentration doped region 130, the seventh well 132, the eighth well 155, the second guard ring 131, the second The contact 151 and the second relaxation region 152 may be formed by implanting impurities into the semiconductor substrate 100 .
  • the buried area 110 may be provided to extend from the front side 100a to an area adjacent to the back side 100b. The top and side surfaces of the buried area 110 may be in contact with the substrate area 102 .
  • the conductivity type of the buried region 110 may be p-type.
  • the buried region 110 may include a Group 3 element (eg, boron (B), aluminum (Al), gallium (Ga), indium (In), etc.) or a Group 2 element as an impurity.
  • the region where the conductivity type is p-type may contain impurities containing a group 3 or 2 element.
  • the doping concentration of the buried region 110 may be 1x10 14 to 1x10 18 cm -3 .
  • buried region 110 may have a uniform doping concentration. In one example, the doping concentration of the buried region 110 may decrease as it approaches the front surface 100a.
  • the second highly doped region 130 may be exposed on the front surface 100a.
  • the conductivity type of the second highly doped region 130 may be p-type.
  • the doping concentration of the second high concentration doped region 130 may be 1x10 15 to 2x10 20 cm -3 .
  • the second highly doped region 130 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit.
  • the second highly doped region 130 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • a quenching resistor or quenching circuit can stop the avalanche effect and allow the single-photon avalanche diode (SPAD) to detect another photon.
  • Other pixel circuits may include, for example, a reset or recharge circuit, memory, amplification circuit, counter, gate circuit, time-to-digital converter, etc. Other pixel circuits may transmit signals to or receive signals from the single-photon avalanche diode 1800.
  • the seventh well 132 may be configured to form a depletion region 106.
  • the size of the depletion region 106 is shown as an example and is not limiting.
  • a strong electric field may be formed in the depletion region 106.
  • the maximum intensity of the electric field may be about 3x10 5 to 1x10 6 V/cm. Since electrons may be multiplied by the electric field of the depletion region 106, the depletion region 106 may be referred to as a multiplication region.
  • the seventh well 132 may be provided between the second highly doped region 130 and the buried region 110. The seventh well 132 may contact the top and side surfaces of the second highly doped region 130 .
  • the seventh well 132 may be exposed on the front surface 100a. On the front surface 100a, the seventh well 132 may surround the second highly concentrated doped region 130.
  • the conductivity type of the seventh well 132 may be p-type.
  • the doping concentration of the seventh well 132 may be 1x10 15 to 5x10 17 cm -3 .
  • the eighth well 155 may be provided between the seventh well 132 and the buried area 110.
  • the eighth well 155 may be provided on the upper surface of the seventh well 132.
  • the conductivity type of the eighth well 155 may be n-type.
  • the doping concentration of the eighth well 155 may be 1x10 15 to 5x10 17 cm -3 .
  • the eighth well 155 may include a group 5 element (eg, phosphorus (P), arsenic (As), antimony (Sb), etc.), a group 6 element, or a group 7 element as an impurity.
  • the region where the conductivity type is n-type may include impurities of group 5, 6, or 7 elements.
  • a depletion region 106 may be formed at a required depth by the seventh well 132 and the eighth well 155. Depth may refer to the distance from the front 100a along the direction from the front 100a to the rear 100b.
  • the detection efficiency according to the wavelength band of the single-photon avalanche diode 1800 may vary.
  • the wavelength band over which the single-photon avalanche diode 1800 has high detection efficiency can be controlled by the depth of the depletion region 106. Accordingly, the present disclosure can provide a single-photon avalanche diode 1800 with high detection efficiency for a required wavelength band.
  • the second guard ring 131 may be provided on the sides of the second highly doped region 130, the seventh well 132, and the eighth well 155.
  • the second guard ring 131 may surround the second highly doped region 130, the seventh well 132, and the eighth well 155.
  • the second guard ring 131 may have a ring shape extending along the sides of the second highly concentrated doped region 130, the seventh well 132, and the eighth well 155.
  • the second guard ring 131 may directly contact the second highly doped region 130, the seventh well 132, and the eighth well 155.
  • the second guard ring 131 may be spaced apart from the second highly doped region 130, the seventh well 132, and the eighth well 155.
  • the second guard ring 131 may be exposed on the front surface 100a.
  • the second guard ring 131 may surround the second highly concentrated doped region 130 and the seventh well 132.
  • the second guard ring 131 may extend along a direction from the front side 100a to the back side 100b.
  • the distance between the second guard ring 131 and the rear surface 100b may be smaller than the distance between the eighth well 155 and the rear surface 100b.
  • the conductivity type of the second guard ring 131 may be p-type.
  • the doping concentration of the second guard ring 131 may be lower than the doping concentration of the second highly concentrated doped region 130.
  • the doping concentration of the second guard ring 131 may be 1x10 15 to 1x10 18 cm -3 .
  • the second guard ring 131 can improve the breakdown characteristics of the single-photon avalanche diode 1800. Specifically, the second guard ring 131 can alleviate concentration of the electric field in a portion of the depletion region 106 and prevent premature breakdown.
  • the premature breakdown phenomenon occurs when breakdown occurs first in a portion of the depletion region 106 before an electric field of sufficient magnitude is applied throughout the depletion region 106. As the electric field is concentrated in a portion of the depletion region 106, Occurs.
  • the sixth well 153 may be provided between the second guard ring 131 and the buried area 110.
  • the sixth well 153 may cover the top and side surfaces of the second guard ring 131.
  • the sixth well 153 may have a ring shape extending along the second guard ring 131.
  • the upper surface of the eighth well 155 may be exposed inside the second guard ring 131.
  • the top and side surfaces of the sixth well 153 may directly contact the buried area 110.
  • the conductivity type of the sixth well 153 may be n-type.
  • the doping concentration of the sixth well 153 may be 1x10 15 to 1x10 18 cm -3 .
  • the sixth well 153 may have a uniform doping concentration.
  • the doping concentration of the sixth well 153 may decrease as it approaches the front surface 100a.
  • the sixth well 153 may electrically connect the eighth well 155 to the second contact 151 and the second relaxation area 152, which will be described later.
  • the cathode voltage may be applied to the eighth well 155 through the sixth well 153.
  • the second contact 151 may be provided on the side of the second guard ring 131.
  • the second contact 151 may be provided on the opposite side of the second heavily doped region 130 with the second guard ring 131 interposed therebetween.
  • the second contact 151 may be exposed on the front surface 100a.
  • the second contact 151 may surround the second guard ring 131.
  • a plurality of second contacts 151 may be provided.
  • the plurality of second contacts 151 may each be electrically connected to a circuit external to the single-photon avalanche diode 1800.
  • the conductivity type of the second contact 151 may be n-type.
  • the doping concentration of the second contact 151 may be higher than that of the sixth well 153.
  • the doping concentration of the second contact 151 may be 1x10 15 to 2x10 20 cm -3 .
  • the second contact 151 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit.
  • the second contact 151 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • the second relief area 152 may be provided between the second contact 151 and the sixth well 153.
  • the second relief area 152 may be electrically connected to the second contact 151 and the sixth well 153.
  • the second relief area 152 may alleviate the difference between the second contact 151 and the sixth well 153.
  • the second relief area 152 may extend along the second contact 151 .
  • the second relief area 152 may be provided on the side and top surfaces of the second contact 151 .
  • the second relief area 152 may directly contact the side and top surfaces of the second contact 151 .
  • the top surface and one side of the second relief area 152 may contact the sixth well 153.
  • the other side of the second relief area 152 is exposed by the sixth well 153 and may contact the buried area 110.
  • the second relief area 152 may be exposed on the front surface 100a.
  • the second relief area 152 may surround the second guard ring 131.
  • the second relief area 152 may be spaced apart from the second guard ring 131.
  • the sixth well 153 may extend between the second relief area 152 and the second guard ring 131.
  • the area between the second relief area 152 and the second guard ring 131 may be filled with the sixth well 153.
  • the sixth well 153 may be exposed on the front surface 100a between the second relief area 152 and the second guard ring 131. In one example, the sixth well 153 may not be provided in an area adjacent to the front surface 100a.
  • the area adjacent to the front surface 100a between the second relief area 152 and the second guard ring 131 may be filled with the buried area 110.
  • the buried area 110 may be exposed on the front surface 100a between the second relief area 152 and the second guard ring 131.
  • the area adjacent to the front surface 100a between the second relief area 152 and the second guard ring 131 may be filled with the substrate area 102.
  • the substrate area 102 may be exposed on the front surface 100a between the second relief area 152 and the second guard ring 131.
  • the second relief area 152 may extend along a direction from the front side 100a to the back side 100b.
  • the distance between the second relief area 152 and the rear surface 100b may be greater than the distance between the second guard ring 131 and the rear surface 100b.
  • the conductivity type of the second relaxation region 152 may be n-type.
  • the doping concentration of the second relaxation region 152 may be lower than that of the second contact 151 .
  • the doping concentration of the second relaxation region 152 may be 1x10 15 to 5x10 17 cm -3 .
  • the device isolation pattern 104 may be provided on the side of the second relaxation region 152 .
  • the device isolation pattern 104 may be exposed on the front surface 100a.
  • the device isolation pattern 104 may surround the second relaxation region 152.
  • the device isolation pattern 104 may be formed, for example, by filling a recessed area formed by etching the semiconductor substrate 100 with an insulating material.
  • the device isolation pattern 104 may be Shallow Trench Isolation (STI).
  • the device isolation pattern 104 may electrically separate the single-photon avalanche diode 1800 and other semiconductor devices (eg, other single-photon avalanche diodes).
  • the device isolation pattern 104 is shown as being in contact only with the buried region 110, this is merely illustrative.
  • the device isolation pattern 104 may be formed to contact the buried region 110 as well as the second relaxation region 152 and the substrate region 102. In another example, the device isolation pattern 104 may be formed to contact the first contact 121 .
  • the single-photon avalanche diode 1800 may not include the isolation pattern 104. Each region may have a conductivity type opposite to the conductivity type described above. For example, regions described as having the n-type may have the p-type, and regions described as having the p-type may have the n-type. The present disclosure can provide a single-photon avalanche diode 1800 with high detection efficiency over a required wavelength band.
  • Figure 19 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 20 is a cross-sectional view taken along line J-J' of the single-photon avalanche diode of FIG. 19.
  • a single-photon avalanche diode 1900 may be provided.
  • the single-photon avalanche diode 1900 may be referred to as a Geiger-mode avalanche diode (Geiger-mode APD, G-APD).
  • the single-photon avalanche diode 1900 includes a buried region 110, a sixth well 153, a second high-concentration doped region 130, a fourth low-concentration doped region 133, and an eighth well formed on the semiconductor substrate 100. It may include a well 155, a second guard ring 131, a second contact 151, a second relaxation region 152, and a device isolation pattern 104.
  • the semiconductor substrate 100 may be an epi layer formed through an epitaxial growth process.
  • the semiconductor substrate 100 may be a silicon substrate.
  • the conductivity type of the semiconductor substrate 100 may be p-type.
  • the conductivity type of the semiconductor substrate 100 is not limited to p-type.
  • the conductivity type of the semiconductor substrate 100 may be n-type.
  • the semiconductor substrate 100 may include a front surface 100a and a rear surface 100b facing each other.
  • the second contact 151 and the second relaxation region 152 may be formed by implanting impurities into the semiconductor substrate 100 .
  • the remaining area may be referred to as the substrate area 102.
  • the buried area 110 may be provided to extend from the front side 100a to an area adjacent to the back side 100b. The top and side surfaces of the buried area 110 may be in contact with the substrate area 102 .
  • the conductivity type of the buried region 110 may be p-type.
  • the buried region 110 may include a Group 3 element (eg, boron (B), aluminum (Al), gallium (Ga), indium (In), etc.) or a Group 2 element as an impurity.
  • the region where the conductivity type is p-type may contain impurities containing a group 3 or 2 element.
  • the doping concentration of the buried region 110 may be 1x10 14 to 1x10 18 cm -3 .
  • buried region 110 may have a uniform doping concentration. In one example, the doping concentration of the buried region 110 may decrease as it approaches the front surface 100a.
  • the second highly doped region 130 may be exposed on the front surface 100a.
  • the conductivity type of the second highly doped region 130 may be p-type.
  • the doping concentration of the second high concentration doping region 130 may be 1x10 15 to 2x10 20 cm -3 .
  • the second highly doped region 130 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit.
  • the second highly doped region 130 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • a quenching resistor or quenching circuit can stop the avalanche effect and allow the single-photon avalanche diode (SPAD) to detect another photon.
  • Other pixel circuits may include, for example, a reset or recharge circuit, memory, amplification circuit, counter, gate circuit, time-to-digital converter, etc. Other pixel circuits may transmit signals to or receive signals from the single-photon avalanche diode 1900.
  • the fourth low-concentration doped region 133 may be configured to form a depletion region 106.
  • the size of the depletion region 106 is shown as an example and is not limiting.
  • a strong electric field may be formed in the depletion region 106.
  • the maximum intensity of the electric field may be about 3x10 5 to 1x10 6 V/cm. Since electrons may be multiplied by the electric field of the depletion region 106, the depletion region 106 may be referred to as a multiplication region.
  • the fourth low-concentration doped region 133 may be configured to reduce or prevent the short-channel effect that occurs as the size of the semiconductor device decreases.
  • the single-channel effect may be that current flows even though no photons are incident on the single-photon avalanche diode 1900.
  • the fourth low-concentration doped region 133 may be provided between the second high-concentration doped region 130 and the sixth well 153.
  • the fourth low-concentration doped region 133 may contact the top and side surfaces of the second high-concentration doped region 130 .
  • the fourth low-concentration doped region 133 may be exposed on the front surface 100a.
  • the fourth low-concentration doped region 133 may surround the second high-concentration doped region 130.
  • the conductivity type of the fourth lightly doped region 133 may be p-type.
  • the fourth low-concentration doping region 133 may have a lower doping concentration than the second high-concentration doping region 130.
  • the doping concentration of the fourth low-concentration doping region 133 may be 1x10 15 to 1x10 18 cm -3 .
  • the eighth well 155 may be provided between the fourth low-concentration doped region 133 and the buried region 110.
  • the eighth well 155 may be provided on the upper surface of the fourth lightly doped region 133.
  • the conductivity type of the eighth well 155 may be n-type.
  • the doping concentration of the eighth well 155 may be 1x10 15 to 5x10 17 cm -3 .
  • the eighth well 155 may include a group 5 element (eg, phosphorus (P), arsenic (As), antimony (Sb), etc.), a group 6 element, or a group 7 element as an impurity.
  • the region where the conductivity type is n-type may contain impurities of group 5, 6, or 7 elements.
  • the second guard ring 131 may be provided on the sides of the fourth low-concentration doped region 133 and the eighth well 155.
  • the second guard ring 131 may surround the fourth low-concentration doped region 133 and the eighth well 155.
  • the second guard ring 131 may have a ring shape extending along the sides of the fourth low-concentration doped region 133 and the eighth well 155.
  • the second guard ring 131 may directly contact the fourth low-concentration doped region 133 and the eighth well 155.
  • the second guard ring 131 may be spaced apart from the fourth lightly doped region 133 and the eighth well 155.
  • the second guard ring 131 may be exposed on the front surface 100a.
  • the second guard ring 131 may surround the fourth low-concentration doped region 133.
  • the second guard ring 131 may extend along a direction from the front side 100a to the back side 100b.
  • the distance between the second guard ring 131 and the rear surface 100b may be smaller than the distance between the eighth well 155 and the rear surface 100b.
  • the conductivity type of the second guard ring 131 may be p-type.
  • the doping concentration of the second guard ring 131 may be lower than the doping concentration of the second highly doped region 130.
  • the doping concentration of the second guard ring 131 may be 1x10 15 to 1x10 18 cm -3 .
  • the second guard ring 131 can improve the breakdown characteristics of the single-photon avalanche diode 1900. Specifically, the second guard ring 131 can alleviate concentration of the electric field in a portion of the depletion region 106 and prevent premature breakdown.
  • the premature breakdown phenomenon occurs when breakdown occurs first in a portion of the depletion region 106 before an electric field of sufficient magnitude is applied throughout the depletion region 106. As the electric field is concentrated in a portion of the depletion region 106, Occurs.
  • the sixth well 153 may be provided between the second guard ring 131 and the buried area 110 and between the eighth well 155 and the buried area 110.
  • the sixth well 153 may cover the second guard ring 131 and the eighth well 155.
  • the sixth well 153 may cover the top surface and one side of the second relief area 152, and expose the other side of the second relief area 152.
  • the top and side surfaces of the sixth well 153 may directly contact the buried area 110.
  • the conductivity type of the sixth well 153 may be n-type.
  • the doping concentration of the sixth well 153 may be 1x10 15 to 1x10 18 cm -3 .
  • the sixth well 153 may have a uniform doping concentration.
  • the doping concentration of the sixth well 153 may decrease as it approaches the front surface 100a.
  • the second contact 151 may be provided on the side of the second guard ring 131.
  • the second contact 151 may be provided on the opposite side of the second heavily doped region 130 with the second guard ring 131 interposed therebetween.
  • the second contact 151 may be exposed on the front surface 100a.
  • the second contact 151 may surround the second guard ring 131.
  • a plurality of second contacts 151 may be provided.
  • the plurality of second contacts 151 may each be electrically connected to a circuit external to the single-photon avalanche diode 1900.
  • the conductivity type of the second contact 151 may be n-type.
  • the doping concentration of the second contact 151 may be higher than that of the sixth well 153.
  • the doping concentration of the second contact 151 may be 1x10 15 to 2x10 20 cm -3 .
  • the second contact 151 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit.
  • the second contact 151 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • the second relief area 152 may be provided between the second contact 151 and the sixth well 153.
  • the second relief area 152 may be electrically connected to the second contact 151 and the sixth well 153.
  • the second relief area 152 may alleviate the difference between the second contact 151 and the sixth well 153.
  • the second relief area 152 may extend along the second contact 151 .
  • the second relief area 152 may be provided on the side and top surfaces of the second contact 151 .
  • the second relief area 152 may directly contact the side and top surfaces of the second contact 151 .
  • the top surface and one side of the second relief area 152 may contact the sixth well 153.
  • the other side of the second relief area 152 is exposed by the sixth well 153 and may contact the buried area 110.
  • the second relief area 152 may be exposed on the front surface 100a.
  • the second relief area 152 may surround the second guard ring 131.
  • the second relief area 152 may be spaced apart from the second guard ring 131.
  • the sixth well 153 may extend between the second relief area 152 and the second guard ring 131.
  • the area between the second relief area 152 and the second guard ring 131 may be filled with the sixth well 153.
  • the sixth well 153 may be exposed on the front surface 100a between the second relief area 152 and the second guard ring 131. In one example, the sixth well 153 may not be provided in an area adjacent to the front surface 100a.
  • the area adjacent to the front surface 100a between the second relief area 152 and the second guard ring 131 may be filled with the buried area 110.
  • the buried area 110 may be exposed on the front surface 100a between the second relief area 152 and the second guard ring 131.
  • the area between the second relief area 152 and the second guard ring 131 may be filled with the substrate area 102 adjacent to the front surface 100a.
  • the substrate area 102 may be exposed on the front surface 100a between the second relief area 152 and the second guard ring 131.
  • the second relief area 152 may extend along a direction from the front side 100a to the back side 100b.
  • the distance between the second relief area 152 and the rear surface 100b may be greater than the distance between the second guard ring 131 and the rear surface 100b.
  • the conductivity type of the second relaxation region 152 may be n-type.
  • the doping concentration of the second relaxation region 152 may be lower than that of the second contact 151 .
  • the doping concentration of the second relaxation region 152 may be 1x10 15 to 5x10 17 cm -3 .
  • the device isolation pattern 104 may be provided on the side of the second relaxation region 152 .
  • the device isolation pattern 104 may be exposed on the front surface 100a.
  • the device isolation pattern 104 may surround the second relaxation region 152.
  • the device isolation pattern 104 may be formed, for example, by filling a recessed area formed by etching the semiconductor substrate 100 with an insulating material.
  • the device isolation pattern 104 may be Shallow Trench Isolation (STI).
  • the device isolation pattern 104 may electrically separate the single-photon avalanche diode 1900 and other semiconductor devices (eg, other single-photon avalanche diodes).
  • the device isolation pattern 104 is shown as being in contact only with the buried region 110, this is merely illustrative.
  • the device isolation pattern 104 may be formed to contact the buried region 110 as well as the second relaxation region 152 and the substrate region 102. In another example, the device isolation pattern 104 may be formed to contact the first contact 121 . In another example, the single-photon avalanche diode 1900 may not include the isolation pattern 104.
  • Each region may have a conductivity type opposite to the conductivity type described above. For example, regions described as having the n-type may have the p-type, and regions described as having the p-type may have the n-type.
  • the present disclosure uses the fourth lightly doped region 133 to form the depletion region 106, improves tunneling noise characteristics and trap assisted tunneling noise characteristics, and provides a single-photon avalanche diode (1900) operating in a wide wavelength band. ) can be provided.
  • FIG. 21 is a top view of the single-photon avalanche diode of FIG. 2 according to example embodiments. Differences from that shown in Figure 1 are explained for brevity of explanation.
  • a single-photon avalanche diode 1000 may be provided. Unlike shown in FIG. 1, the single-photon avalanche diode 1000 may have a square shape. Specifically, the first highly-concentrated doped region 140 may have a square shape, and the first low-concentrated doped region 141, the first guard ring 142, the first well 120, and the first relaxation region 122 , the first contact 121, the buried region 110, and the device isolation pattern 104 may have a square ring shape surrounding the first highly doped region 140.
  • a first lightly doped region 141, a first guard ring 142, a first well 120, a first relaxation region 122, a first contact 121, a buried region 110, and a device isolation pattern ( 104) may be arranged sequentially in a direction away from the first highly doped region 140.
  • the first lightly doped region 141, the first guard ring 142, the first well 120, the first relaxation region 122, the first contact 121, the buried region 110, and The device isolation patterns 104 may have the same center.
  • FIG. 22 is a top view of the single-photon avalanche diode of FIG. 2 according to example embodiments. Differences from that shown in Figure 1 are explained for brevity of explanation.
  • a single-photon avalanche diode 1000 may be provided. Unlike what is shown in FIG. 1, the single-photon avalanche diode 1000 may have a square shape with rounded corners. Specifically, the first highly-concentrated doped region 140 may have a square shape with rounded corners, and the first low-concentrated doped region 141, the first guard ring 142, the first well 120, and the first relief The region 122, the first contact 121, the buried region 110, and the device isolation pattern 104 may have a square ring shape with rounded corners surrounding the first highly doped region 140.
  • a first lightly doped region 141, a first guard ring 142, a first well 120, a first relaxation region 122, a first contact 121, a buried region 110, and a device isolation pattern ( 104) may be arranged sequentially in a direction away from the first highly doped region 140.
  • the buried region 110, and the device isolation pattern 104 may have the same center.
  • FIG. 23 is a top view of the single-photon avalanche diode of FIG. 2 according to example embodiments. Differences from that shown in Figure 1 are explained for brevity of explanation.
  • a single-photon avalanche diode 1000 may be provided. Unlike shown in FIG. 1, the single-photon avalanche diode 1000 may have a rectangular shape. Specifically, the first high concentration doped region 140 may have a rectangular shape, and the first low concentration doped region 141, the first guard ring 142, the first well 120, and the first relaxation region 122 , the first contact 121, the buried region 110, and the device isolation pattern 104 may have a rectangular ring shape surrounding the first highly doped region 140.
  • a first lightly doped region 141, a first guard ring 142, a first well 120, a first relaxation region 122, a first contact 121, a buried region 110, and a device isolation pattern ( 104) may be arranged sequentially in a direction away from the first highly doped region 140.
  • the buried region 110, and the device isolation pattern 104 may have the same center.
  • FIG. 24 is a top view of the single-photon avalanche diode of FIG. 2 according to example embodiments. Differences from that shown in Figure 1 are explained for brevity of explanation.
  • a single-photon avalanche diode 1000 may be provided. Unlike what is shown in FIG. 1, the single-photon avalanche diode 1000 may have a rectangular shape with rounded corners. Specifically, the first highly-concentrated doped region 140 may have a rectangular shape with rounded corners, and the first low-concentrated doped region 141, the first guard ring 142, the first well 120, and the first relief The region 122, the first contact 121, the buried region 110, and the device isolation pattern 104 may have a rectangular ring shape with rounded corners surrounding the first highly doped region 140.
  • a first lightly doped region 141, a first guard ring 142, a first well 120, a first relaxation region 122, a first contact 121, a buried region 110, and a device isolation pattern ( 104) may be arranged sequentially in a direction away from the first highly doped region 140.
  • the buried region 110, and the device isolation pattern 104 may have the same center.
  • FIG. 25 is a top view of the single-photon avalanche diode of FIG. 2 according to example embodiments. Differences from that shown in Figure 1 are explained for brevity of explanation.
  • a single-photon avalanche diode 1000 may be provided. Unlike shown in FIG. 1, the single-photon avalanche diode 1000 may have an elliptical shape. Specifically, the first highly doped region 140 may have an oval shape, and the first guard ring 142, the first relaxation region 122, the first well 120, the first contact 121, and the buried The region 110 and the device isolation pattern 104 may have an elliptical ring shape surrounding the first highly doped region 140 .
  • the first guard ring 142, the first relaxation region 122, the first well 120, the first contact 121, the buried region 110, and the device isolation pattern 104 are the first highly doped region ( 140) can be arranged sequentially in a direction away from the center.
  • the buried region 110, and the device isolation pattern 104 may have the same center.
  • FIG. 26 is a top view of the single-photon avalanche diode of FIG. 2 according to example embodiments. Differences from that shown in Figure 1 are explained for brevity of explanation.
  • a single-photon avalanche diode 1000 may be provided. Unlike what is shown in FIG. 1, the single-photon avalanche diode 1000 may have an octagonal shape. Specifically, the first highly doped region 140 may have an octagonal shape, and the first guard ring 142, the first relaxation region 122, the first well 120, the first contact 121, and the buried The region 110 and the device isolation pattern 104 may have an octagonal ring shape surrounding the first highly doped region 140 .
  • the first guard ring 142, the first relaxation region 122, the first well 120, the first contact 121, the buried region 110, and the device isolation pattern 104 are the first highly doped region ( 140) can be arranged sequentially in a direction away from the center.
  • the buried region 110, and the device isolation pattern 104 may have the same center.
  • FIG. 27 is a cross-sectional view corresponding to line H-H' of FIG. 15 of a single-photon avalanche diode according to example embodiments.
  • a single-photon avalanche diode 1710 may be provided.
  • the single-photon avalanche diode 1710 may be referred to as a Geiger-mode avalanche diode (Geiger-mode APD, G-APD).
  • the single-photon avalanche diode 1710 includes a buried region 110, a sixth well 153, a second heavily doped region 130, a second guard ring 131, and a second contact formed on the semiconductor substrate 100. It may include (151), a second relaxation region (152), and a device isolation pattern (104).
  • the semiconductor substrate 100 may be an epi layer formed through an epitaxial growth process.
  • the semiconductor substrate 100 may be a silicon substrate.
  • the conductivity type of the semiconductor substrate 100 may be p-type. However, the conductivity type of the semiconductor substrate 100 is not limited to p-type. In another example, the conductivity type of the semiconductor substrate 100 may be n-type.
  • the semiconductor substrate 100 may include a front surface 100a and a rear surface 100b facing each other. For example, the buried region 110, the sixth well 153, the second heavily doped region 130, the second guard ring 131, the second contact 151, and the second relaxation region 152 are It may be formed by injecting impurities into the semiconductor substrate 100.
  • the remaining area may be referred to as the substrate area 102.
  • the buried area 110 may be provided to extend from the front side 100a to an area adjacent to the back side 100b. The top and side surfaces of the buried area 110 may be in contact with the substrate area 102 .
  • the conductivity type of the buried region 110 may be p-type.
  • the buried region 110 may include a Group 3 element (eg, boron (B), aluminum (Al), gallium (Ga), indium (In), etc.) or a Group 2 element as an impurity.
  • the region where the conductivity type is p-type may contain impurities containing a group 3 or 2 element.
  • the doping concentration of the buried region 110 may be 1x10 14 to 1x10 18 cm -3 .
  • buried region 110 may have a uniform doping concentration. In one example, the doping concentration of the buried region 110 may decrease as it approaches the front surface 100a.
  • the sixth well 153 may be provided within the semiconductor substrate 100 .
  • a buried area 110 may be disposed between the sixth well 153 and the rear surface 100b. The top and side surfaces of the sixth well 153 may directly contact the buried area 110.
  • the conductivity type of the sixth well 153 may be n-type.
  • the sixth well 153 may include a group 5 element (eg, phosphorus (P), arsenic (As), antimony (Sb), etc.), a group 6, or a group 7 element as an impurity.
  • the region where the conductivity type is n-type may include impurities of group 5, 6, or 7 elements.
  • the doping concentration of the sixth well 153 may be 1x10 15 to 1x10 18 cm -3 .
  • the sixth well 153 may have a uniform doping concentration.
  • the doping concentration of the sixth well 153 may decrease as it approaches the front surface 100a.
  • the second highly doped region 130 may be configured to form a depletion region 106.
  • the size of the depletion region 106 is shown as an example and is not limiting.
  • a strong electric field may be formed in the depletion region 106.
  • the maximum intensity of the electric field may be about 3x10 5 to 1x10 6 V/cm. Since electrons may be multiplied by the electric field of the depletion region 106, the depletion region 106 may be referred to as a multiplication region.
  • the second highly concentrated doped region 130 may be provided between the sixth well 153 and the front surface 100a. The second highly doped region 130 may be exposed on the front surface 100a.
  • the conductivity type of the second highly doped region 130 may be p-type.
  • the doping concentration of the second high concentration doping region 130 may be 1x10 15 to 2x10 20 cm -3 .
  • the second highly doped region 130 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit.
  • the second highly doped region 130 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • a quenching resistor or quenching circuit can stop the avalanche effect and allow the single-photon avalanche diode (SPAD) to detect another photon.
  • SPAD single-photon avalanche diode
  • Other pixel circuits may include, for example, a reset or recharge circuit, memory, amplification circuit, counter, gate circuit, time-to-digital converter, etc.
  • Other pixel circuits may transmit signals to or receive signals from single-photon avalanche diode 1710.
  • the second guard ring 131 may be provided on the side of the second highly doped region 130.
  • the second guard ring 131 may surround the second highly doped region 130.
  • the second guard ring 131 may have a ring shape extending along the side of the second highly concentrated doped region 130.
  • the second guard ring 131 may directly contact the second highly concentrated doped region 130.
  • the second guard ring 131 may be spaced apart from the second highly doped region 130 .
  • the second guard ring 131 may be exposed on the front surface 100a. On the front surface 100a, the second guard ring 131 may surround the second highly concentrated doped region 130.
  • the second guard ring 131 may extend along a direction from the front side 100a to the back side 100b.
  • the distance between the second guard ring 131 and the rear surface 100b may be greater than the distance between the eighth well 155 and the rear surface 100b.
  • the second guard ring 131 may be in contact with the sixth well 153.
  • the conductivity type of the second guard ring 131 may be p-type.
  • the doping concentration of the second guard ring 131 may be lower than the doping concentration of the second highly doped region 130.
  • the doping concentration of the second guard ring 131 may be 1x10 15 to 5x10 17 cm -3 .
  • the second guard ring 131 can improve the breakdown characteristics of the single-photon avalanche diode 1710.
  • the second guard ring 131 can alleviate concentration of the electric field in a portion of the depletion region 106 and prevent premature breakdown.
  • the premature breakdown phenomenon occurs when breakdown occurs first in a portion of the depletion region 106 before an electric field of sufficient magnitude is applied throughout the depletion region 106. As the electric field is concentrated in a portion of the depletion region 106, Occurs.
  • the second contact 151 may be provided on the side of the second guard ring 131.
  • the second contact 151 may be provided on the opposite side of the second heavily doped region 130 with the second guard ring 131 interposed therebetween.
  • the second contact 151 may be exposed on the front surface 100a.
  • the second contact 151 may surround the second guard ring 131.
  • a plurality of second contacts 151 may be provided.
  • the plurality of second contacts 151 may each be electrically connected to a circuit external to the single-photon avalanche diode 1710.
  • the conductivity type of the second contact 151 may be n-type.
  • the doping concentration of the second contact 151 may be higher than that of the sixth well 153.
  • the doping concentration of the second contact 151 may be 1x10 15 to 2x10 20 cm -3 .
  • the second contact 151 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit.
  • the second contact 151 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • the second relief area 152 may be provided between the second contact 151 and the sixth well 153.
  • the second relief area 152 may be electrically connected to the second contact 151 and the sixth well 153.
  • the second relief area 152 may alleviate the difference between the second contact 151 and the sixth well 153.
  • the second relief area 152 may extend along the second contact 151 .
  • the second relief area 152 may be provided on the side and top surfaces of the second contact 151 .
  • the second relief area 152 may directly contact the side and top surfaces of the second contact 151 .
  • the top surface and one side of the second relief area 152 may contact the sixth well 153.
  • the other side of the second relief area 152 is exposed by the sixth well 153 and may contact the buried area 110.
  • the second relief area 152 may be exposed on the front surface 100a.
  • the second relief area 152 may surround the second guard ring 131.
  • the second relief area 152 may be spaced apart from the second guard ring 131.
  • the sixth well 153 may extend between the second relief area 152 and the second guard ring 131.
  • the area between the second relief area 152 and the second guard ring 131 may be filled with the sixth well 153.
  • the sixth well 153 may be exposed on the front surface 100a between the second relief area 152 and the second guard ring 131. In one example, the sixth well 153 may not be provided in an area adjacent to the front surface 100a.
  • the area adjacent to the front surface 100a between the second relief area 152 and the second guard ring 131 may be filled with the buried area 110.
  • the buried area 110 may be exposed on the front surface 100a between the second relief area 152 and the second guard ring 131.
  • the area adjacent to the front surface 100a between the second relief area 152 and the second guard ring 131 may be filled with the substrate area 102.
  • the substrate area 102 may be exposed on the front surface 100a between the second relief area 152 and the second guard ring 131.
  • the second relief area 152 may extend along a direction from the front side 100a to the back side 100b.
  • the distance between the second relief area 152 and the rear surface 100b may be smaller than the distance between the second guard ring 131 and the rear surface 100b.
  • the conductivity type of the second relaxation region 152 may be n-type.
  • the doping concentration of the second relaxation region 152 may be lower than that of the second contact 151 and may be similar to or higher than the doping concentration of the sixth well 153.
  • the doping concentration of the second relaxation region 152 may be 1x10 15 to 5x10 17 cm -3 .
  • the device isolation pattern 104 may be provided on the side of the second relaxation region 152 .
  • the device isolation pattern 104 may be exposed on the front surface 100a.
  • the device isolation pattern 104 may surround the second relaxation region 152.
  • the device isolation pattern 104 may be formed, for example, by filling a recessed area formed by etching the semiconductor substrate 100 with an insulating material.
  • the device isolation pattern 104 may be Shallow Trench Isolation (STI).
  • the device isolation pattern 104 may electrically separate the single-photon avalanche diode 1710 and other semiconductor devices (eg, other single-photon avalanche diodes).
  • the device isolation pattern 104 is shown as contacting only the buried region 110, this is merely illustrative.
  • the device isolation pattern 104 may be formed to contact the buried region 110 as well as the second relaxation region 152 and the substrate region 102. In another example, the device isolation pattern 104 may be formed to contact the first contact 121 . In another example, the single-photon avalanche diode 1710 may not include the isolation pattern 104.
  • Each region may have a conductivity type opposite to the conductivity type described above. For example, regions described as having the n-type may have the p-type, and regions described as having the p-type may have the n-type.
  • FIG. 28 is a cross-sectional view corresponding to line H-H' of FIG. 15 of a single-photon avalanche diode according to example embodiments.
  • a single-photon avalanche diode 1720 may be provided.
  • the single-photon avalanche diode 1720 may be referred to as a Geiger-mode avalanche diode (Geiger-mode APD, G-APD).
  • the single-photon avalanche diode 1720 includes a buried region 110, a sixth well 153, a second heavily doped region 130, an eighth well 155, and a second guard ring formed on the semiconductor substrate 100. 131, a second contact 151, a second relaxation region 152, and a device isolation pattern 104.
  • the semiconductor substrate 100 may be an epi layer formed through an epitaxial growth process.
  • the semiconductor substrate 100 may be a silicon substrate.
  • the conductivity type of the semiconductor substrate 100 may be p-type. However, the conductivity type of the semiconductor substrate 100 is not limited to p-type. In another example, the conductivity type of the semiconductor substrate 100 may be n-type.
  • the semiconductor substrate 100 may include a front surface 100a and a rear surface 100b facing each other. For example, the buried region 110, the sixth well 153, the second highly doped region 130, the eighth well 155, the second guard ring 131, the second contact 151, and the second well 153. 2
  • the relaxation region 152 may be formed by implanting impurities into the semiconductor substrate 100.
  • a buried region 110, a sixth well 153, a second heavily doped region 130, an eighth well 155, a second guard ring 131, a second contact 151, And the remaining area excluding the second relaxation area 152 may be referred to as the substrate area 102.
  • the buried area 110 may be provided to extend from the front side 100a to an area adjacent to the back side 100b. The top and side surfaces of the buried area 110 may be in contact with the substrate area 102 .
  • the conductivity type of the buried region 110 may be p-type.
  • the buried region 110 may include a Group 3 element (eg, boron (B), aluminum (Al), gallium (Ga), indium (In), etc.) or a Group 2 element as an impurity.
  • the region where the conductivity type is p-type may contain impurities containing a group 3 or 2 element.
  • the doping concentration of the buried region 110 may be 1x10 14 to 1x10 18 cm -3 .
  • buried region 110 may have a uniform doping concentration. In one example, the doping concentration of the buried region 110 may decrease as it approaches the front surface 100a.
  • the sixth well 153 may be provided within the semiconductor substrate 100 .
  • a buried area 110 may be disposed between the sixth well 153 and the rear surface 100b. The top and side surfaces of the sixth well 153 may directly contact the buried area 110.
  • the conductivity type of the sixth well 153 may be n-type.
  • the sixth well 153 may include a group 5 element (eg, phosphorus (P), arsenic (As), antimony (Sb), etc.), a group 6, or a group 7 element as an impurity.
  • the region where the conductivity type is n-type may include impurities of group 5, 6, or 7 elements.
  • the doping concentration of the sixth well 153 may be 1x10 15 to 1x10 18 cm -3 .
  • the sixth well 153 may have a uniform doping concentration.
  • the doping concentration of the sixth well 153 may decrease as it approaches the front surface 100a.
  • the second highly doped region 130 may be configured to form a depletion region 106.
  • the size of the depletion region 106 is shown as an example and is not limiting.
  • a strong electric field may be formed in the depletion region 106.
  • the maximum intensity of the electric field may be about 3x10 5 to 1x10 6 V/cm. Since electrons may be multiplied by the electric field of the depletion region 106, the depletion region 106 may be referred to as a multiplication region.
  • the second highly concentrated doped region 130 may be provided between the sixth well 153 and the front surface 100a. The second highly doped region 130 may be exposed on the front surface 100a.
  • the conductivity type of the second highly doped region 130 may be p-type.
  • the doping concentration of the second high concentration doping region 130 may be 1x10 15 to 2x10 20 cm -3 .
  • the second highly doped region 130 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit.
  • the second highly doped region 130 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • a quenching resistor or quenching circuit can stop the avalanche effect and allow the single-photon avalanche diode (SPAD) to detect another photon.
  • SPAD single-photon avalanche diode
  • Other pixel circuits may include, for example, a reset or recharge circuit, memory, amplification circuit, counter, gate circuit, time-to-digital converter, etc. Other pixel circuits may transmit signals to or receive signals from single-photon avalanche diode 1720.
  • the eighth well 155 may be provided between the second highly doped region 130 and the sixth well 153.
  • the eighth well 155 may be provided on the upper surface of the second highly doped region 130.
  • the conductivity type of the eighth well 155 may be n-type.
  • the doping concentration of the eighth well 155 may be 1x10 15 to 5x10 17 cm -3 .
  • the second guard ring 131 may be provided on the sides of the second highly doped region 130 and the eighth well 155.
  • the second guard ring 131 may surround the second highly concentrated doped region 130 and the eighth well 155.
  • the second guard ring 131 may have a ring shape extending along the sides of the second highly concentrated doped region 130 and the eighth well 155.
  • the second guard ring 131 may directly contact the second highly doped region 130 and the eighth well 155.
  • the second guard ring 131 may be spaced apart from the second highly doped region 130 and the eighth well 155.
  • the second guard ring 131 may be exposed on the front surface 100a. On the front surface 100a, the second guard ring 131 may surround the second highly concentrated doped region 130.
  • the second guard ring 131 may extend along a direction from the front side 100a to the back side 100b. The distance between the second guard ring 131 and the rear surface 100b may be greater than the distance between the eighth well 155 and the rear surface 100b. The second guard ring 131 may be in contact with the sixth well 153.
  • the conductivity type of the second guard ring 131 may be p-type.
  • the doping concentration of the second guard ring 131 may be lower than the doping concentration of the second highly doped region 130. For example, the doping concentration of the second guard ring 131 may be 1x10 15 to 5x10 17 cm -3 .
  • the second guard ring 131 can improve the breakdown characteristics of the single-photon avalanche diode 1720.
  • the second guard ring 131 can alleviate concentration of the electric field in a portion of the depletion region 106 and prevent premature breakdown.
  • the premature breakdown phenomenon occurs when breakdown occurs first in a portion of the depletion region 106 before an electric field of sufficient magnitude is applied throughout the depletion region 106. As the electric field is concentrated in a portion of the depletion region 106, Occurs.
  • the second contact 151 may be provided on the side of the second guard ring 131.
  • the second contact 151 may be provided on the opposite side of the second heavily doped region 130 with the second guard ring 131 interposed therebetween.
  • the second contact 151 may be exposed on the front surface 100a.
  • the second contact 151 may surround the second guard ring 131.
  • a plurality of second contacts 151 may be provided.
  • the plurality of second contacts 151 may each be electrically connected to a circuit external to the single-photon avalanche diode 1720.
  • the conductivity type of the second contact 151 may be n-type.
  • the doping concentration of the second contact 151 may be higher than that of the sixth well 153.
  • the doping concentration of the second contact 151 may be 1x10 15 to 2x10 20 cm -3 .
  • the second contact 151 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit.
  • the second contact 151 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • the second relief area 152 may be provided between the second contact 151 and the sixth well 153.
  • the second relief area 152 may be electrically connected to the second contact 151 and the sixth well 153.
  • the second relief area 152 may alleviate the difference between the second contact 151 and the sixth well 153.
  • the second relief area 152 may extend along the second contact 151 .
  • the second relief area 152 may be provided on the side and top surfaces of the second contact 151 .
  • the second relief area 152 may directly contact the side and top surfaces of the second contact 151 .
  • the top surface and one side of the second relief area 152 may contact the sixth well 153.
  • the other side of the second relief area 152 is exposed by the sixth well 153 and may contact the buried area 110.
  • the second relief area 152 may be exposed on the front surface 100a.
  • the second relief area 152 may surround the second guard ring 131.
  • the second relief area 152 may be spaced apart from the second guard ring 131.
  • the sixth well 153 may extend between the second relief area 152 and the second guard ring 131.
  • the area between the second relief area 152 and the second guard ring 131 may be filled with the sixth well 153.
  • the sixth well 153 may be exposed on the front surface 100a between the second relief area 152 and the second guard ring 131. In one example, the sixth well 153 may not be provided in an area adjacent to the front surface 100a.
  • the area adjacent to the front surface 100a between the second relief area 152 and the second guard ring 131 may be filled with the buried area 110.
  • the buried area 110 may be exposed on the front surface 100a between the second relief area 152 and the second guard ring 131.
  • the area adjacent to the front surface 100a between the second relief area 152 and the second guard ring 131 may be filled with the substrate area 102.
  • the substrate area 102 may be exposed on the front surface 100a between the second relief area 152 and the second guard ring 131.
  • the second relief area 152 may extend along a direction from the front side 100a to the back side 100b.
  • the distance between the second relief area 152 and the rear surface 100b may be smaller than the distance between the second guard ring 131 and the rear surface 100b.
  • the conductivity type of the second relaxation region 152 may be n-type.
  • the doping concentration of the second relaxation region 152 may be lower than that of the second contact 151 and may be similar to or higher than the doping concentration of the sixth well 153.
  • the doping concentration of the second relaxation region 152 may be 1x10 15 to 5x10 17 cm -3 .
  • the device isolation pattern 104 may be provided on the side of the second relaxation region 152 .
  • the device isolation pattern 104 may be exposed on the front surface 100a.
  • the device isolation pattern 104 may surround the second relaxation region 152.
  • the device isolation pattern 104 may be formed, for example, by filling a recessed area formed by etching the semiconductor substrate 100 with an insulating material.
  • the device isolation pattern 104 may be Shallow Trench Isolation (STI).
  • the device isolation pattern 104 may electrically separate the single-photon avalanche diode 1720 and other semiconductor devices (eg, other single-photon avalanche diodes).
  • the device isolation pattern 104 is shown as being in contact only with the buried region 110, this is merely illustrative. In another example, the device isolation pattern 104 may be formed to contact the buried region 110 as well as the second relaxation region 152 and the substrate region 102. In another example, the device isolation pattern 104 may be formed to contact the first contact 121 . In another example, the single-photon avalanche diode 1720 may not include the isolation pattern 104. Each region may have a conductivity type opposite to the conductivity type described above. For example, regions described as having the n-type may have the p-type, and regions described as having the p-type may have the n-type.
  • Figure 29 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 30 is a cross-sectional view taken along line II′ of the single-photon avalanche diode of FIG. 29.
  • a single-photon avalanche diode 1730 may be provided.
  • the single-photon avalanche diode 1730 may be referred to as a Geiger-mode avalanche diode (Geiger-mode APD, G-APD).
  • the single-photon avalanche diode 1730 includes a buried region 110, a sixth well 153, a second heavily doped region 130, an eighth well 155, and a second contact ( 151), a second relaxation region 152, and a device isolation pattern 104.
  • the semiconductor substrate 100 may be an epi layer formed through an epitaxial growth process.
  • the semiconductor substrate 100 may be a silicon substrate.
  • the conductivity type of the semiconductor substrate 100 may be p-type.
  • the conductivity type of the semiconductor substrate 100 is not limited to p-type. In another example, the conductivity type of the semiconductor substrate 100 may be n-type.
  • the semiconductor substrate 100 may include a front surface 100a and a rear surface 100b facing each other.
  • the buried region 110, the sixth well 153, the second heavily doped region 130, the eighth well 155, the second contact 151, and the second relaxation region 152 are semiconductor It may be formed by injecting impurities into the substrate 100.
  • a buried region 110, a sixth well 153, a second heavily doped region 130, an eighth well 155, a second contact 151, and a second relaxation region 152 The remaining area except may be referred to as the substrate area 102.
  • the buried area 110 may be provided to extend from the front side 100a to an area adjacent to the back side 100b. The top and side surfaces of the buried area 110 may be in contact with the substrate area 102 .
  • the conductivity type of the buried region 110 may be p-type.
  • the buried region 110 may include a Group 3 element (eg, boron (B), aluminum (Al), gallium (Ga), indium (In), etc.) or a Group 2 element as an impurity.
  • the region where the conductivity type is p-type may contain impurities such as Group 3 or Group 2 elements.
  • the doping concentration of the buried region 110 may be 1x10 14 to 1x10 18 cm -3 .
  • buried region 110 may have a uniform doping concentration. In one example, the doping concentration of the buried region 110 may decrease as it approaches the front surface 100a.
  • the sixth well 153 may be provided within the semiconductor substrate 100 .
  • a buried area 110 may be disposed between the sixth well 153 and the rear surface 100b. The top and side surfaces of the sixth well 153 may directly contact the buried area 110.
  • the conductivity type of the sixth well 153 may be n-type.
  • the sixth well 153 may include a group 5 element (eg, phosphorus (P), arsenic (As), antimony (Sb), etc.), a group 6, or a group 7 element as an impurity.
  • the region where the conductivity type is n-type may contain impurities of group 5, 6, or 7 elements.
  • the doping concentration of the sixth well 153 may be 1x10 15 to 1x10 18 cm -3 .
  • the sixth well 153 may have a uniform doping concentration.
  • the doping concentration of the sixth well 153 may decrease as it approaches the front surface 100a.
  • the second highly doped region 130 may be configured to form a depletion region 106.
  • the size of the depletion region 106 is shown as an example and is not limiting.
  • a strong electric field may be formed in the depletion region 106.
  • the maximum intensity of the electric field may be about 3x10 5 to 1x10 6 V/cm. Since electrons may be multiplied by the electric field of the depletion region 106, the depletion region 106 may be referred to as a multiplication region.
  • the second highly concentrated doped region 130 may be provided between the sixth well 153 and the front surface 100a. The second highly doped region 130 may be exposed on the front surface 100a.
  • the conductivity type of the second highly doped region 130 may be p-type.
  • the doping concentration of the second high concentration doping region 130 may be 1x10 15 to 2x10 20 cm -3 .
  • the second highly doped region 130 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit.
  • the second highly doped region 130 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • a quenching resistor or quenching circuit can stop the avalanche effect and allow the single-photon avalanche diode (SPAD) to detect another photon.
  • SPAD single-photon avalanche diode
  • Other pixel circuits may include, for example, a reset or recharge circuit, memory, amplification circuit, counter, gate circuit, time-to-digital converter, etc.
  • Other pixel circuits may transmit signals to or receive signals from single-photon avalanche diode 1730.
  • the eighth well 155 may be provided between the second highly doped region 130 and the sixth well 153.
  • the eighth well 155 may be provided on the upper surface of the second highly doped region 130.
  • the conductivity type of the eighth well 155 may be n-type.
  • the doping concentration of the eighth well 155 may be 1x10 15 to 5x10 17 cm -3 .
  • Buried regions 110 may be further provided on the sides of the second highly doped region 130 and the eighth well 155 .
  • the buried region 110 may surround the second highly doped region 130 and the eighth well 155.
  • the buried region 110 may have a ring shape extending along the sides of the second highly doped region 130 and the eighth well 155 .
  • the buried region 110 may directly contact the second highly doped region 130 and the eighth well 155.
  • the second contact 151 may be provided on the opposite side of the second heavily doped region 130 with the buried region 110 interposed therebetween.
  • the second contact 151 may be exposed on the front surface 100a.
  • the second contact 151 may surround the buried area 110.
  • a plurality of second contacts 151 may be provided.
  • the plurality of second contacts 151 may each be electrically connected to a circuit external to the single-photon avalanche diode 1730.
  • the conductivity type of the second contact 151 may be n-type.
  • the doping concentration of the second contact 151 may be higher than that of the sixth well 153.
  • the doping concentration of the second contact 151 may be 1x10 15 to 2x10 20 cm -3 .
  • the second contact 151 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit. In one example, the second contact 151 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • the second relief area 152 may be provided between the second contact 151 and the sixth well 153.
  • the second relief area 152 may be electrically connected to the second contact 151 and the sixth well 153.
  • the second relief area 152 may alleviate the difference between the second contact 151 and the sixth well 153.
  • the second relief area 152 may extend along the second contact 151 .
  • the second relief area 152 may be provided on the side and top surfaces of the second contact 151 .
  • the second relief area 152 may directly contact the side and top surfaces of the second contact 151 .
  • the top surface and one side of the second relief area 152 may contact the sixth well 153.
  • the other side of the second relief area 152 is exposed by the sixth well 153 and may contact the buried area 110.
  • the second relief area 152 may be exposed on the front surface 100a. On the front surface 100a, the second relief area 152 may surround the buried area 110. The second relief area 152 may be spaced apart from the buried area 110 .
  • the sixth well 153 may extend between the second relief area 152 and the eighth well 155. The sixth well 153 may not be provided in an area adjacent to the front surface 100a. The area adjacent to the front surface 100a between the second relief area 152 and the eighth well 155 may be filled with the buried area 110.
  • the second relief area 152 may extend along a direction from the front side 100a to the back side 100b.
  • the distance between the second relaxation region 152 and the rear surface 100b may be smaller than the distance between the buried region 110 on the side of the second highly doped region 130 and the rear surface 100b.
  • the conductivity type of the second relaxation region 152 may be n-type.
  • the doping concentration of the second relaxation region 152 may be lower than that of the second contact 151 and may be similar to or higher than the doping concentration of the sixth well 153.
  • the doping concentration of the second relaxation region 152 may be 1x10 15 to 5x10 17 cm -3 .
  • the device isolation pattern 104 may be provided on the side of the second relaxation region 152 .
  • the device isolation pattern 104 may be exposed on the front surface 100a.
  • the device isolation pattern 104 may surround the second relaxation region 152.
  • the device isolation pattern 104 may be formed, for example, by filling a recessed area formed by etching the semiconductor substrate 100 with an insulating material.
  • the device isolation pattern 104 may be Shallow Trench Isolation (STI).
  • the device isolation pattern 104 may electrically separate the single-photon avalanche diode 1730 and other semiconductor devices (eg, other single-photon avalanche diodes).
  • the device isolation pattern 104 is shown as being in contact only with the buried region 110, this is merely illustrative. In another example, the device isolation pattern 104 may be formed to contact the buried region 110 as well as the second relaxation region 152 and the substrate region 102.
  • the device isolation pattern 104 may be formed to contact the first contact 121 .
  • the single-photon avalanche diode 1730 may not include the isolation pattern 104.
  • Each region may have a conductivity type opposite to the conductivity type described above. For example, regions described as having the n-type may have the p-type, and regions described as having the p-type may have the n-type.
  • Figure 31 is a top view of a single-photon avalanche diode according to example embodiments.
  • FIG. 32 is a cross-sectional view taken along line J-J' of the single-photon avalanche diode of FIG. 31.
  • a single-photon avalanche diode 1740 may be provided.
  • the single-photon avalanche diode 1740 may be referred to as a Geiger-mode avalanche diode (Geiger-mode APD, G-APD).
  • the single-photon avalanche diode 1740 includes a buried region 110, a sixth well 153, a second heavily doped region 130, a seventh well 132, and a second contact ( 151), a second relaxation region 152, and a device isolation pattern 104.
  • the semiconductor substrate 100 may be an epi layer formed through an epitaxial growth process.
  • the semiconductor substrate 100 may be a silicon substrate.
  • the conductivity type of the semiconductor substrate 100 may be p-type.
  • the conductivity type of the semiconductor substrate 100 is not limited to p-type. In another example, the conductivity type of the semiconductor substrate 100 may be n-type.
  • the semiconductor substrate 100 may include a front surface 100a and a rear surface 100b facing each other.
  • the buried region 110, the sixth well 153, the second heavily doped region 130, the seventh well 132, the second contact 151, and the second relaxation region 152 are semiconductor It may be formed by injecting impurities into the substrate 100.
  • a buried region 110, a sixth well 153, a second heavily doped region 130, a seventh well 132, a second contact 151, and a second relaxation region 152 The remaining area except may be referred to as the substrate area 102.
  • the buried area 110 may be provided to extend from the front side 100a to an area adjacent to the back side 100b. The top and side surfaces of the buried area 110 may be in contact with the substrate area 102 .
  • the conductivity type of the buried region 110 may be p-type.
  • the buried region 110 may include a Group 3 element (eg, boron (B), aluminum (Al), gallium (Ga), indium (In), etc.) or a Group 2 element as an impurity.
  • the region where the conductivity type is p-type may contain impurities such as Group 3 or Group 2 elements.
  • the doping concentration of the buried region 110 may be 1x10 14 to 1x10 18 cm -3 .
  • buried region 110 may have a uniform doping concentration. In one example, the doping concentration of the buried region 110 may decrease as it approaches the front surface 100a.
  • the sixth well 153 may be provided within the semiconductor substrate 100 .
  • a buried area 110 may be disposed between the sixth well 153 and the rear surface 100b. The top and side surfaces of the sixth well 153 may directly contact the buried area 110.
  • the conductivity type of the sixth well 153 may be n-type.
  • the sixth well 153 may include a group 5 element (eg, phosphorus (P), arsenic (As), antimony (Sb), etc.), a group 6, or a group 7 element as an impurity.
  • the region where the conductivity type is n-type may include impurities of group 5, 6, or 7 elements.
  • the doping concentration of the sixth well 153 may be 1x10 15 to 1x10 18 cm -3 .
  • the sixth well 153 may have a uniform doping concentration.
  • the doping concentration of the sixth well 153 may decrease as it approaches the front surface 100a.
  • the second highly concentrated doped region 130 may be provided between the sixth well 153 and the front surface 100a.
  • the second highly doped region 130 may be exposed on the front surface 100a.
  • the conductivity type of the second highly doped region 130 may be p-type.
  • the doping concentration of the second high concentration doped region 130 may be 1x10 15 to 2x10 20 cm -3 .
  • the second highly doped region 130 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit. .
  • the second highly doped region 130 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • a quenching resistor or quenching circuit can stop the avalanche effect and allow the single-photon avalanche diode (SPAD) to detect another photon.
  • Other pixel circuits may include, for example, a reset or recharge circuit, memory, amplification circuit, counter, gate circuit, time-to-digital converter, etc. Other pixel circuits may transmit signals to or receive signals from single-photon avalanche diode 1740.
  • the seventh well 132 may be configured to form a depletion region 106.
  • the size of the depletion region 106 is shown as an example and is not limiting.
  • a strong electric field may be formed in the depletion region 106.
  • the maximum intensity of the electric field may be about 3x10 5 to 1x10 6 V/cm. Since electrons may be multiplied by the electric field of the depletion region 106, the depletion region 106 may be referred to as a multiplication region.
  • the seventh well 132 may be provided between the second highly doped region 130 and the sixth well 153. The seventh well 132 may contact the top and side surfaces of the second highly doped region 130 .
  • the seventh well 132 may be exposed on the front surface 100a. On the front surface 100a, the seventh well 132 may surround the second highly concentrated doped region 130.
  • the conductivity type of the seventh well 132 may be p-type.
  • the doping concentration of the seventh well 132 may be 1x10 15 to 5x10 17 cm -3 .
  • a buried area 110 may be further provided on the side of the seventh well 132 .
  • the buried area 110 may surround the seventh well 132 .
  • the buried region 110 may have a ring shape extending along the side of the eighth well 155 .
  • the buried area 110 may directly contact the eighth well 155.
  • the second contact 151 may be provided on the opposite side of the second heavily doped region 130 with the buried region 110 interposed therebetween.
  • the second contact 151 may be exposed on the front surface 100a.
  • the second contact 151 may surround the buried area 110.
  • a plurality of second contacts 151 may be provided.
  • the plurality of second contacts 151 may each be electrically connected to a circuit external to the single-photon avalanche diode 1740.
  • the conductivity type of the second contact 151 may be n-type.
  • the doping concentration of the second contact 151 may be higher than that of the sixth well 153.
  • the doping concentration of the second contact 151 may be 1x10 15 to 2x10 20 cm -3 .
  • the second contact 151 may be electrically connected to at least one of an external power source, a DC-to-DC converter, and another power management integrated circuit. In one example, the second contact 151 may be electrically connected to at least one of a quenching resistor (or quenching circuit) and another pixel circuit.
  • the second relief area 152 may be provided between the second contact 151 and the sixth well 153.
  • the second relief area 152 may be electrically connected to the second contact 151 and the sixth well 153.
  • the second relief area 152 may alleviate the difference between the second contact 151 and the sixth well 153.
  • the second relief area 152 may extend along the second contact 151 .
  • the second relief area 152 may be provided on the side and top surfaces of the second contact 151 .
  • the second relief area 152 may directly contact the side and top surfaces of the second contact 151 .
  • the top surface and one side of the second relief area 152 may contact the sixth well 153.
  • the other side of the second relief area 152 is exposed by the sixth well 153 and may contact the buried area 110.
  • the second relief area 152 may be exposed on the front surface 100a. On the front surface 100a, the second relief area 152 may surround the buried area 110. The second relief area 152 may be spaced apart from the buried area 110 .
  • the sixth well 153 may extend between the second relief area 152 and the seventh well 132. The sixth well 153 may not be provided in an area adjacent to the front surface 100a. The area adjacent to the front surface 100a between the second relief area 152 and the seventh well 132 may be filled with the buried area 110.
  • the second relief area 152 may extend along a direction from the front side 100a to the back side 100b.
  • the distance between the second relaxation region 152 and the rear surface 100b may be smaller than the distance between the buried region 110 on the side of the second highly doped region 130 and the rear surface 100b.
  • the conductivity type of the second relaxation region 152 may be n-type.
  • the doping concentration of the second relaxation region 152 may be lower than that of the second contact 151 and may be similar to or higher than the doping concentration of the sixth well 153.
  • the doping concentration of the second relaxation region 152 may be 1x10 15 to 5x10 17 cm -3 .
  • the device isolation pattern 104 may be provided on the side of the second relaxation region 152 .
  • the device isolation pattern 104 may be exposed on the front surface 100a.
  • the device isolation pattern 104 may surround the second relaxation region 152.
  • the device isolation pattern 104 may be formed, for example, by filling a recessed area formed by etching the semiconductor substrate 100 with an insulating material.
  • the device isolation pattern 104 may be Shallow Trench Isolation (STI).
  • the device isolation pattern 104 may electrically separate the single-photon avalanche diode 1740 and other semiconductor devices (eg, other single-photon avalanche diodes).
  • the device isolation pattern 104 is shown as contacting only the buried region 110, this is merely illustrative. In another example, the device isolation pattern 104 may be formed to contact the buried region 110 as well as the second relaxation region 152 and the substrate region 102.
  • the device isolation pattern 104 may be formed to contact the first contact 121 .
  • the single-photon avalanche diode 1740 may not include the isolation pattern 104.
  • Each region may have a conductivity type opposite to the conductivity type described above. For example, regions described as having the n-type may have the p-type, and regions described as having the p-type may have the n-type.
  • Figure 33 is a cross-sectional view of a single-photon detector according to an exemplary embodiment.
  • content substantially the same as that described with reference to FIGS. 1 and 2 may not be described.
  • a single photon detector may be provided.
  • the single-photon detector (SPD1) may include a single-photon avalanche diode 1, a control layer 200, a connection layer 300, and a lens unit 400.
  • the single photon detector (SPD1) may be a back side illumination (BSI) type image sensor.
  • the frontside may be a side on which various semiconductor processes are performed when manufacturing the single-photon avalanche diode 1, and the backside may be a side disposed opposite to the front side.
  • the top and bottom surfaces of the single-photon avalanche diodes 1000 to 1900 of the present disclosure may be the front 100a and the back 100b, respectively.
  • the back irradiation method may refer to light entering the back (100b) of the single-photon avalanche diode (1).
  • the front irradiation method described later may refer to light entering the front of the single-photon avalanche diode 1.
  • the single-photon avalanche diode 1 may be substantially the same as the single-photon avalanche diode 1000 described with reference to FIGS. 1 and 2. However, this is just an example. In another example, single-photon avalanche diode 1 may be any one of the single-photon avalanche diodes 1100 to 1900 described above.
  • the single-photon avalanche diode 1 is shown with the top and bottom of the single-photon avalanche diode 1000 shown in FIG. 2 reversed. Accordingly, the top and bottom surfaces of the single-photon avalanche diode 1 may be the rear surface 100b and the front surface 100a, respectively.
  • the control layer 200 may be provided on the front side of the single-photon avalanche diode 1.
  • the control layer 200 may include circuitry necessary for operation of the single-photon avalanche diode 1.
  • the control layer 200 may be a chip on which a circuit is formed.
  • the circuit can be implemented by various electronic devices as needed.
  • the circuit may include a quenching resistor (or quenching circuit) and a pixel circuit.
  • a quenching resistor (or quenching circuit) can be configured to stop the avalanche effect and allow the single-photon avalanche diode 1 to detect another photon.
  • the pixel circuit may be composed of a reset or recharge circuit, memory, amplifier circuit, counter, gate circuit, time-to-digital converter, etc. Additionally, the circuit may include a DC-to-DC converter and other power management integrated circuits.
  • the circuit can transmit a signal to the single-photon avalanche diode (1) or receive a signal from the single-photon ava
  • the connection layer 300 may be provided between the single-photon avalanche diode 1 and the control layer 200.
  • the connection layer 300 may include an insulating layer 306, an output pattern 302a, a bias pattern 302b, a shield pattern 302c, and a vertical connection portion 304.
  • the insulating layer 306 may include silicon oxide (e.g., SiO 2 ), silicon nitride (e.g., SiN), silicon oxynitride (e.g., SiON), or combinations thereof.
  • the vertical connection portion 304 may include a contact or via.
  • the output pattern 302a may be electrically connected to the first highly doped region 140.
  • the output pattern 302a may include an electrically conductive material.
  • the output pattern 302a may include copper (Cu), aluminum (Al), tungsten (W), titanium (Ti), titanium nitride (TiN), or a combination thereof.
  • the output pattern 302a may electrically connect the circuit of the first highly doped region 140 and the control layer 200.
  • a vertical connection 304 may be provided between the first heavily doped region 140 and the output pattern 302a, and Cu-Cu bonding may be provided between the output pattern 302a and the control layer 200. there is.
  • the output pattern 302a may be configured to extract a detection signal from the single-photon avalanche diode 1.
  • the bias pattern 302b may be electrically connected to the first contact 121.
  • Bias pattern 302b may include an electrically conductive material.
  • the bias pattern 302b may include copper (Cu), aluminum (Al), tungsten (W), titanium (Ti), titanium nitride (TiN), or a combination thereof.
  • the bias pattern 302b may electrically connect the circuit of the first contact 121 and the control layer 200.
  • a vertical connection 304 may be provided between the first contact 121 and the bias pattern 302b, and Cu-Cu bonding may be provided between the bias pattern 302b and the control layer 200.
  • the bias pattern 302b may be configured to apply a bias to the single-photon avalanche diode 1.
  • the shield pattern 302c may electrically shield between the output pattern 302a and the bias pattern 302b.
  • the shield pattern 302c may be configured so that the detection signal extracted by the output pattern 302a is not affected by the bias signal applied to the bias pattern 302b.
  • the shield pattern 302c may be electrically separated from the output pattern 302a and the bias pattern 302b.
  • the shield pattern 302c may be spaced apart from the output pattern 302a and the bias pattern 302b.
  • the output pattern 302a, bias pattern 302b, and shield pattern 302c may serve as a reflective layer. Light that is not absorbed in the single-photon avalanche diode (1) is reflected by the output pattern (302a), bias pattern (302b), and shield pattern (302c), and is incident again on the single-photon avalanche diode (1). can do. Accordingly, the light absorption efficiency of the single-photon avalanche diode 1 can be improved.
  • the lens unit 400 may be provided on the rear surface 100b of the single-photon avalanche diode 1.
  • the lens unit 400 may include a lens 402.
  • the lens 402 may focus the incident light and deliver it to the single-photon avalanche diode 1.
  • the lens 402 may include a microlens, a Fresnel lens, or a metalens.
  • the type of lens 402 is not limited and may be determined as needed.
  • the central axis of lens 402 may be aligned with the central axis of single-photon avalanche diode 1.
  • the central axis of the lens 402 and the central axis of the single-photon avalanche diode (1) pass through the center of the lens 402 and the center of the single-photon avalanche diode (1), respectively. ) and may be a virtual axis parallel to the stacking direction of the lens 402. In one example, the central axis of the lens 402 may be aligned misaligned with the central axis of the single-photon avalanche diode 1. In one embodiment, the width of the lens 402 is about half the width of the single-photon avalanche diode 1 and may be implemented in a 2x2 shape.
  • At least one optical element may be inserted between lens 402 and single-photon avalanche diode 1.
  • optical elements include color filters, bandpass filters, metal grids, air grids, grids based on low refractive index materials, and anti-reflective elements. It may be an anti-reflection coating, a 2D nanomaterial layer, or an organic material layer. In one example, an anti-reflective coating may be formed on top of lens 402.
  • Figure 34 is a cross-sectional view of a single-photon detector according to an exemplary embodiment.
  • content substantially the same as that described with reference to FIGS. 1 and 2 may not be described.
  • a single photon detector may be provided.
  • the single-photon detector (SPD2) may include a single-photon avalanche diode 1, a connection layer 300, and a lens unit 400.
  • the single photon detector (SPD2) may be a back side illumination (BSI) type image sensor.
  • the single-photon avalanche diode 1 may be substantially the same as the single-photon avalanche diode 1000 described with reference to FIGS. 1 and 2. However, this is just an example. In another example, single-photon avalanche diode 1 may be any one of the single-photon avalanche diodes 1100 to 1900 described above.
  • the single-photon avalanche diode 1 is shown with the top and bottom of the single-photon avalanche diode 1000 shown in FIG. 2 reversed.
  • the top and bottom surfaces of the single-photon avalanche diode 1 may be the rear surface 100b and the front surface 100a, respectively.
  • the single-photon avalanche diode 1 may include circuitry necessary for operation of the single-photon avalanche diode 1 in an area adjacent to the front surface 100a.
  • the circuit can be implemented by various electronic devices as needed.
  • the circuit may include a quenching resistor (or quenching circuit) and a pixel circuit.
  • a quenching resistor (or quenching circuit) can be configured to stop the avalanche effect and allow the single-photon avalanche diode 1 to detect another photon.
  • the pixel circuit may be composed of a reset or recharge circuit, memory, amplifier circuit, counter, gate circuit, time-to-digital converter, etc. Additionally, the circuit may include a DC-to-DC converter and other power management integrated circuits.
  • the circuit can transmit a signal to the single-photon avalanche diode (1) or receive a signal from the single-photon avalanche diode (1).
  • the connection layer 300 may be provided on the front surface 100a of the single-photon avalanche diode 1.
  • the connection layer 300 may include an insulating layer 306, an output pattern 302a, a bias pattern 302b, a shield pattern 302c, and a vertical connection portion 304.
  • the insulating layer 306 may include silicon oxide (e.g., SiO 2 ), silicon nitride (e.g., SiN), silicon oxynitride (e.g., SiON), or combinations thereof.
  • the vertical connection portion 304 may include a contact or via.
  • the output pattern 302a may be electrically connected to the first highly doped region 140.
  • the output pattern 302a may include an electrically conductive material.
  • the output pattern 302a may include copper (Cu), aluminum (Al), tungsten (W), titanium (Ti), titanium nitride (TiN), or a combination thereof.
  • the output pattern 302a may electrically connect the first highly doped region 140 and the circuit included in the single-photon avalanche diode 1.
  • a vertical connection portion 304 may be provided between the first heavily doped region 140 and the output pattern 302a and between the output pattern 302a and the circuit.
  • the output pattern 302a may be configured to extract a detection signal from the single-photon avalanche diode 1.
  • the bias pattern 302b may be electrically connected to the first contact 121.
  • Bias pattern 302b may include an electrically conductive material.
  • the bias pattern 302b may include copper (Cu), aluminum (Al), tungsten (W), titanium (Ti), titanium nitride (TiN), or a combination thereof.
  • the bias pattern 302b may electrically connect the first contact 121 and the circuit included in the single-photon avalanche diode 1.
  • a vertical connection 304 may be provided between the first contact 121 and the bias pattern 302b and between the bias pattern 302b and the circuit.
  • the bias pattern 302b may be configured to apply a bias to the single-photon avalanche diode 1.
  • the shield pattern 302c may electrically shield between the output pattern 302a and the bias pattern 302b.
  • the shield pattern 302c may be configured so that the detection signal extracted by the output pattern 302a is not affected by the bias signal applied to the bias pattern 302b.
  • the output pattern 302a, bias pattern 302b, and shield pattern 302c may serve as a reflective layer. Light that is not absorbed in the single-photon avalanche diode (1) is reflected by the output pattern (302a), bias pattern (302b), and shield pattern (302c), and is incident again on the single-photon avalanche diode (1). can do. Accordingly, the light absorption efficiency of the single-photon avalanche diode 1 can be improved.
  • the lens unit 400 may be provided on the rear surface 100b of the single-photon avalanche diode 1.
  • the lens unit 400 may include a lens 402.
  • the lens 402 may focus the incident light and deliver it to the single-photon avalanche diode 1.
  • the lens 402 may include a microlens, a Fresnel lens, or a metalens.
  • the type of lens 402 is not limited and may be determined as needed.
  • the central axis of lens 402 may be aligned with the central axis of single-photon avalanche diode 1.
  • the central axis of the lens 402 and the central axis of the single-photon avalanche diode (1) pass through the center of the lens 402 and the center of the single-photon avalanche diode (1), respectively. ) and may be a virtual axis parallel to the stacking direction of the lens 402. In one example, the central axis of the lens 402 may be aligned misaligned with the central axis of the single-photon avalanche diode 1. In one embodiment, the width of the lens 402 is about half the width of the single-photon avalanche diode 1 and may be implemented in a 2x2 shape.
  • At least one optical element may be inserted between lens 402 and single-photon avalanche diode 1.
  • optical elements include color filters, bandpass filters, metal grids, air grids, grids based on low refractive index materials, and anti-reflective elements. It may be an anti-reflection coating, a 2D nanomaterial layer, or an organic material layer. In one example, an anti-reflective coating may be formed on top of lens 402.
  • Figure 35 is a cross-sectional view of a single-photon detector according to an exemplary embodiment.
  • FIG. 36 is a top view of the first diffraction pattern of FIG. 35.
  • content substantially the same as that described with reference to FIGS. 1 and 2 may not be described.
  • a single photon detector may be provided.
  • the single-photon detector (SPD3) may include a single-photon avalanche diode 1, a control layer 200, a connection layer 300, and a lens unit 400.
  • the single photon detector (SPD3) may be a back side illumination (BSI) type image sensor.
  • the frontside may be a side on which various semiconductor processes are performed when manufacturing the single-photon avalanche diode 1, and the backside may be a side disposed opposite to the front side.
  • the top and bottom surfaces of the single-photon avalanche diodes 1000 to 1900 of the present disclosure may be the front 100a and the back 100b, respectively.
  • the back irradiation method may refer to light entering the back (100b) of the single-photon avalanche diode (1).
  • the front irradiation method described later may refer to light entering the front of the single-photon avalanche diode 1.
  • the single-photon avalanche diode 1 may be substantially the same as the single-photon avalanche diode 1000 described with reference to FIGS. 1 and 2. However, this is just an example. In another example, single-photon avalanche diode 1 may be any one of the single-photon avalanche diodes 1100 to 1900 described above.
  • the single-photon avalanche diode 1 is shown with the top and bottom of the single-photon avalanche diode 1000 shown in FIG. 2 reversed. Accordingly, the top and bottom surfaces of the single-photon avalanche diode 1 may be the rear surface 100b and the front surface 100a, respectively.
  • the control layer 200 may be provided on the front side of the single-photon avalanche diode 1.
  • the control layer 200 may include circuitry necessary for operation of the single-photon avalanche diode 1.
  • the control layer 200 may be a chip on which a circuit is formed.
  • the circuit can be implemented by various electronic devices as needed.
  • the circuit may include a quenching resistor (or quenching circuit) and a pixel circuit.
  • a quenching resistor (or quenching circuit) can be configured to stop the avalanche effect and allow the single-photon avalanche diode 1 to detect another photon.
  • the pixel circuit may be composed of a reset or recharge circuit, memory, amplifier circuit, counter, gate circuit, time-to-digital converter, etc. Additionally, the circuit may include a DC-to-DC converter and other power management integrated circuits.
  • the circuit can transmit a signal to the single-photon avalanche diode (1) or receive a signal from the single-photon ava
  • the connection layer 300 may be provided between the single-photon avalanche diode 1 and the control layer 200.
  • the connection layer 300 may include an insulating layer 306, an output pattern 302a, a bias pattern 302b, a shield pattern 302c, and a vertical connection portion 304.
  • the insulating layer 306 may include silicon oxide (e.g., SiO 2 ), silicon nitride (e.g., SiN), silicon oxynitride (e.g., SiON), or combinations thereof.
  • the vertical connection portion 304 may include a contact or via.
  • the output pattern 302a may be electrically connected to the first highly doped region 140.
  • the output pattern 302a may include an electrically conductive material.
  • the output pattern 302a may include copper (Cu), aluminum (Al), tungsten (W), titanium (Ti), titanium nitride (TiN), or a combination thereof.
  • the output pattern 302a may electrically connect the circuit of the first highly doped region 140 and the control layer 200.
  • a vertical connection 304 may be provided between the first heavily doped region 140 and the output pattern 302a, and Cu-Cu bonding may be provided between the output pattern 302a and the control layer 200. there is.
  • the output pattern 302a may be configured to extract a detection signal from the single-photon avalanche diode 1.
  • the bias pattern 302b may be electrically connected to the first contact 121.
  • Bias pattern 302b may include an electrically conductive material.
  • the bias pattern 302b may include copper (Cu), aluminum (Al), tungsten (W), titanium (Ti), titanium nitride (TiN), or a combination thereof.
  • the bias pattern 302b may electrically connect the circuit of the first contact 121 and the control layer 200.
  • a vertical connection 304 may be provided between the first contact 121 and the bias pattern 302b, and Cu-Cu bonding may be provided between the bias pattern 302b and the control layer 200.
  • the bias pattern 302b may be configured to apply a bias to the single-photon avalanche diode 1.
  • the shield pattern 302c may electrically shield between the output pattern 302a and the bias pattern 302b.
  • the shield pattern 302c may be configured so that the detection signal extracted by the output pattern 302a is not affected by the bias signal applied to the bias pattern 302b.
  • the output pattern 302a, bias pattern 302b, and shield pattern 302c may serve as a reflective layer. Light that is not absorbed in the single-photon avalanche diode (1) is reflected by the output pattern (302a), bias pattern (302b), and shield pattern (302c), and is incident again on the single-photon avalanche diode (1). can do. Accordingly, the light absorption efficiency of the single-photon avalanche diode 1 can be improved.
  • the lens unit 400 may be provided on the rear surface 100b of the single-photon avalanche diode 1.
  • the lens unit 400 may include first diffraction patterns 404 .
  • the first diffraction patterns 404 can diffract incident light and increase the absorption length of light within the single-photon avalanche diode 1.
  • scattering patterns may be provided on the rear surface 100b of the single-photon avalanche diode 1 instead of the first diffraction patterns 404.
  • Scattering patterns may be, for example, cross or X shaped patterns.
  • the scattering patterns may be a combination of a cross and an
  • the light absorption efficiency of the single-photon avalanche diode 1 can be improved by the lens unit 400.
  • at least one optical element may be inserted between the first diffraction patterns 404 and the single-photon avalanche diode 1.
  • optical elements include color filters, bandpass filters, metal grids, air grids, grids based on low refractive index materials, and anti-reflective elements. It may be an anti-reflection coating, a 2D nanomaterial layer, or an organic material layer.
  • Figure 37 is a cross-sectional view of a single-photon detector according to an exemplary embodiment.
  • content substantially the same as that described with reference to FIGS. 1 and 2 may not be described.
  • a single photon detector may be provided.
  • the single-photon detector (SPD4) may include a single-photon avalanche diode 1, a control layer 200, a connection layer 300, and a lens unit 400.
  • the single photon detector (SPD4) may be a Front Side Illumination (FSI) type image sensor.
  • the single-photon avalanche diode 1 may be substantially the same as the single-photon avalanche diode 1000 described with reference to FIGS. 1 and 2. However, this is just an example. In another example, single-photon avalanche diode 1 may be any one of the single-photon avalanche diodes 1100 to 1900 described above.
  • the top and bottom surfaces of the single-photon avalanche diode 1 may be the front 100a and the back 100b, respectively.
  • the single-photon avalanche diode 1 may include circuitry necessary for operation of the single-photon avalanche diode 1 in an area adjacent to the front surface 100a.
  • the circuit can be implemented by various electronic devices as needed.
  • the circuit may include a quenching resistor (or quenching circuit) and a pixel circuit.
  • a quenching resistor (or quenching circuit) can be configured to stop the avalanche effect and allow the single-photon avalanche diode 1 to detect another photon.
  • the pixel circuit may be composed of a reset or recharge circuit, memory, amplifier circuit, counter, gate circuit, time-to-digital converter, etc. Additionally, the circuit may include a DC-to-DC converter and other power management integrated circuits.
  • the circuit can transmit a signal to the single-photon avalanche diode (1) or receive a signal from the single-photon avalanche diode (1).
  • the connection layer 300 may be provided on the front surface 100a of the single-photon avalanche diode 1.
  • the connection layer 300 may include an insulating layer 306, an output conductive line 303a, a bias conductive line 303b, and a vertical connection portion 304.
  • the insulating layer 306 may include silicon oxide (e.g., SiO 2 ), silicon nitride (e.g., SiN), silicon oxynitride (e.g., SiON), or combinations thereof.
  • the vertical connection portion 304 may include a contact or via.
  • the output conductive line 303a may be electrically connected to the first highly doped region 140.
  • the output conductive line 303a may include an electrically conductive material.
  • the output conductive line 303a may include copper (Cu), aluminum (Al), tungsten (W), titanium (Ti), titanium nitride (TiN), or a combination thereof.
  • the output conductive line 303a may electrically connect the first highly doped region 140 and the circuit included in the single-photon avalanche diode 1.
  • a vertical connection 304 may be provided between the first heavily doped region 140 and the output conductive line 303a and between the output conductive line 303a and the circuit.
  • the output conductive line 303a may be configured to extract a detection signal from the single-photon avalanche diode 1.
  • the bias conductive line 303b may be electrically connected to the first contact 121.
  • the bias conductive line 303b may include an electrically conductive material.
  • the bias conductive line 303b may include copper (Cu), aluminum (Al), tungsten (W), titanium (Ti), titanium nitride (TiN), or a combination thereof.
  • the bias conductive line 303b may electrically connect the first contact 121 and the circuit included in the single-photon avalanche diode 1.
  • a vertical connection 304 may be provided between the first contact 121 and the bias conductive line 303b and between the bias conductive line 303b and the circuit.
  • the bias conductive line 303b may be configured to apply a bias to the single-photon avalanche diode 1.
  • the lens unit 400 may be provided on the connection layer 300.
  • the lens unit 400 may be provided on the opposite side of the single-photon avalanche diode 1 with the connection layer 300 interposed therebetween.
  • the lens unit 400 may include a lens 402.
  • the lens 402 may focus the incident light and deliver it to the single-photon avalanche diode 1.
  • the lens 402 may include a microlens, a Fresnel lens, or a metalens.
  • the type of lens 402 is not limited and may be determined as needed.
  • the central axis of lens 402 may be aligned with the central axis of single-photon avalanche diode 1.
  • the central axis of the lens 402 and the central axis of the single-photon avalanche diode (1) pass through the center of the lens 402 and the center of the single-photon avalanche diode (1), respectively. ) and may be a virtual axis parallel to the stacking direction of the lens 402. In one example, the central axis of the lens 402 may be aligned misaligned with the central axis of the single-photon avalanche diode 1. In one embodiment, the width of the lens 402 is about half the width of the single-photon avalanche diode 1 and may be implemented in a 2x2 shape.
  • At least one optical element may be inserted between lens 402 and single-photon avalanche diode 1.
  • optical elements include color filters, bandpass filters, metal grids, air grids, grids based on low refractive index materials, and anti-reflective elements. It may be an anti-reflection coating, a 2D nanomaterial layer, or an organic material layer. In one example, an anti-reflective coating may be formed on top of lens 402.
  • Figure 38 is a top view of a single-photon detector array according to an exemplary embodiment.
  • Figure 39 is a cross-sectional view taken along line K-K' in Figure 38.
  • FIG. 40 is a top view of the output pattern, bias pattern, and shield pattern of FIG. 39.
  • content substantially the same as that described with reference to FIG. 33 may not be described.
  • a single-photon detector array (SPA1(SPA)) may be provided.
  • the single-photon detector array SPA1(SPA) may include pixels PX arranged in two dimensions. Each of the pixels PX may include a single photon detector (SPD1 in FIG. 33 ) described with reference to FIG. 33 .
  • the buried areas 110 of the pixels PX, the control layers 200, the connection layers 300, and the lens units 400 may be connected to each other.
  • the single-photon avalanche diodes 1 of the single-photon detectors (SPD1 in Figure 33) can be connected to form the single-photon avalanche diode layer 1a of the single-photon detector array (SPA1(SPA)). there is.
  • connection layers 300 of the single-photon detectors may be connected to form the connection layer 300a of the single-photon detector array (SPA1(SPA)).
  • the control layers 200 of the single-photon detectors may be connected to form the control layer 200a of the single-photon detector array (SPA1(SPA)).
  • the lens units 400 of the single-photon detectors may be connected to form the lens unit 400a of the single-photon detector array (SPA1(SPA)).
  • at least one optical element may be inserted between lens 402 and single-photon avalanche diode layer 1a.
  • optical elements include color filters, bandpass filters, metal grids, air grids, grids based on low refractive index materials, and anti-reflective elements. It may be an anti-reflection coating, a 2D nanomaterial layer, or an organic material layer. In one example, an anti-reflective coating may be formed on top of lens 402.
  • the connection layer 300 may include an output pattern 302a, a bias pattern 302b, and a shield pattern 302c.
  • the output pattern 302a, bias pattern 302b, and shield pattern 302c may serve as a reflective layer.
  • the light that is not absorbed in the single-photon avalanche diode layer 1a is reflected by the output pattern 302a, the bias pattern 302b, and the shield pattern 302c, and is returned to the single-photon avalanche diode layer 1a.
  • a pair of first contacts 121 included in different pixels PX and immediately adjacent to each other may be configured to share one bias pattern 302b.
  • one bias pattern 302b and a pair of first contacts 121 may be electrically connected to each other by a pair of vertical connectors 304.
  • a device isolation pattern 104 may be disposed between pixels PX that are immediately adjacent to each other.
  • the device isolation pattern 104 may be Shallow Trench Isolation (STI).
  • the vertical connection portion 304 may include a contact or via.
  • Figure 41 is a cross-sectional view taken along line K-K' in Figure 38.
  • content substantially the same as that described with reference to FIG. 34 may not be described.
  • a single photon detector array (SPA2(SPA)) may be provided.
  • the single-photon detector array (SPA2(SPA)) may include pixels (PX) arranged in two dimensions. Each of the pixels PX may include a single photon detector (SPD2 in FIG. 34 ) described with reference to FIG. 34 .
  • the buried regions 110, connection layers 300, and lens units 400 of the single-photon detectors (SPD2 in FIG. 34) may be connected to each other.
  • the single-photon avalanche diodes 1 of the single-photon detectors (SPD2 in Figure 34) can be connected to form the single-photon avalanche diode layer 1a of the single-photon detector array SPA2(SPA). there is.
  • connection layers 300 of the single-photon detectors may be connected to form the connection layer 300a of the single-photon detector array (SPA2(SPA)).
  • the lens units 400 of the single-photon detectors may be connected to form the lens unit 400a of the single-photon detector array (SPA2(SPA)).
  • at least one optical element may be inserted between lens 402 and single-photon avalanche diode layer 1a.
  • optical elements include color filters, bandpass filters, metal grids, air grids, grids based on low refractive index materials, and anti-reflective elements. It may be an anti-reflection coating, a 2D nanomaterial layer, or an organic material layer. In one example, an anti-reflective coating may be formed on top of lens 402.
  • the connection layer 300 may include an output pattern 302a, a bias pattern 302b, and a shield pattern 302c.
  • the output pattern 302a, bias pattern 302b, and shield pattern 302c may serve as a reflective layer.
  • the light that is not absorbed in the single-photon avalanche diode layer 1a is reflected by the output pattern 302a, the bias pattern 302b, and the shield pattern 302c, and is returned to the single-photon avalanche diode layer 1a.
  • a pair of first contacts 121 included in different pixels PX and immediately adjacent to each other may be configured to share one bias pattern 302b.
  • one bias pattern 302b and a pair of first contacts 121 may be electrically connected to each other by a pair of vertical connectors 304.
  • a device isolation pattern 104 may be disposed between pixels PX that are immediately adjacent to each other.
  • the device isolation pattern 104 may be Shallow Trench Isolation (STI).
  • the vertical connection portion 304 may include a contact or via.
  • Figure 42 is a cross-sectional view taken along line K-K' in Figure 38.
  • content substantially the same as that described with reference to FIG. 35 may not be described.
  • a single photon detector array (SPA3(SPA)) may be provided.
  • the single-photon detector array SPA3(SPA) may include pixels PX arranged in two dimensions. Each of the pixels PX may include a single photon detector (SPD3 in FIG. 35 ) described with reference to FIGS. 35 and 36 .
  • the buried regions 110, connection layers 300, and lens units 400 of the single-photon detectors (SPD3 in FIG. 35) may be connected to each other.
  • the single-photon avalanche diodes 1 of the single-photon detectors (SPD3 in Figure 35) can be connected to form the single-photon avalanche diode layer 1a of the single-photon detector array (SPA3(SPA)). there is.
  • connection layers 300 of the single-photon detectors may be connected to form the connection layer 300a of the single-photon detector array (SPA3(SPA)).
  • the control layers 200 of the single-photon detectors may be connected to form the control layer 200a of the single-photon detector array (SPA3(SPA)).
  • the lens units 400 of the single-photon detectors may be connected to form the lens unit 400a of the single-photon detector array (SPA3(SPA)).
  • the lens unit 400a may include diffraction patterns 404.
  • the diffraction patterns 404 can diffract incident light and increase the absorption length of light within the single-photon avalanche diode layer 1a.
  • scattering patterns may be provided instead of diffraction patterns 404 on the rear surface 100b of the single-photon avalanche diode layer 1a.
  • Scattering patterns may be, for example, cross or X shaped patterns.
  • the scattering patterns may be a combination of a cross and an The light absorption efficiency of the single-photon avalanche diode layer 1a can be improved by the lens unit 400.
  • At least one optical element may be inserted between the diffraction patterns 404 and the single-photon avalanche diode layer 1a.
  • optical elements include color filters, bandpass filters, metal grids, air grids, grids based on low refractive index materials, and anti-reflective elements. It may be an anti-reflection coating, a 2D nanomaterial layer, or an organic material layer.
  • the connection layer 300 may include an output pattern 302a, a bias pattern 302b, and a shield pattern 302c.
  • the output pattern 302a, bias pattern 302b, and shield pattern 302c may serve as a reflective layer.
  • the light that is not absorbed in the single-photon avalanche diode layer 1a is reflected by the output pattern 302a, the bias pattern 302b, and the shield pattern 302c, and is returned to the single-photon avalanche diode layer 1a.
  • a pair of first contacts 121 included in different pixels PX and immediately adjacent to each other may be configured to share one bias pattern 302b.
  • one bias pattern 302b and a pair of first contacts 121 may be electrically connected to each other by a pair of vertical connectors 304.
  • a device isolation pattern 104 may be disposed between pixels PX that are immediately adjacent to each other.
  • the device isolation pattern 104 may be Shallow Trench Isolation (STI).
  • a pair of vertical connectors 304 may include contacts or vias.
  • Figure 43 is a cross-sectional view taken along line K-K' in Figure 38.
  • content substantially the same as that described with reference to FIG. 37 may not be described.
  • a single photon detector array (SPA4(SPA)) may be provided.
  • the single-photon detector array (SPA4(SPA)) may include pixels (PX) arranged in two dimensions. Each of the pixels PX may include a single photon detector (SPD4 in FIG. 37 ) described with reference to FIG. 37 .
  • the buried regions 110, connection layers 300, and lens units 400 of the single-photon detectors (SPD4 in FIG. 37) may be connected to each other.
  • the single-photon avalanche diodes 1 of the single-photon detectors (SPD4 in Figure 37) can be connected to form the single-photon avalanche diode layer 1a of the single-photon detector array (SPA4(SPA)). there is.
  • connection layers 300 of the single-photon detectors may be connected to form the connection layer 300a of the single-photon detector array (SPA4(SPA)).
  • the control layers 200 of the single-photon detectors may be connected to form the control layer 200a of the single-photon detector array (SPA4(SPA)).
  • the lens units 400 of the single-photon detectors may be connected to form the lens unit 400a of the single-photon detector array (SPA4(SPA)).
  • at least one optical element may be inserted between lens 402 and single-photon avalanche diode layer 1a.
  • optical elements include color filters, bandpass filters, metal grids, air grids, grids based on low refractive index materials, and anti-reflective elements. It may be an anti-reflection coating, a 2D nanomaterial layer, or an organic material layer. In one example, an anti-reflective coating may be formed on top of lens 402.
  • the connection layer 300 may include an insulating layer 306, an output conductive line 303a, a bias conductive line 303b, and a vertical connection portion 304.
  • the vertical connection portion 304 may include a contact or via.
  • the insulating layer 306 may include silicon oxide (e.g., SiO 2 ), silicon nitride (e.g., SiN), silicon oxynitride (e.g., SiON), or combinations thereof. there is. Since the single-photon detector array (SPA4 (SPA)) of the present disclosure is configured to allow light to enter the front surface 100a, the incident light sequentially passes through the lens unit 400a and the connection layer 300a to the single-photon avalanche diode layer. (1a) can be reached.
  • SPA4 single-photon detector array
  • the output does not prevent the incident light from reaching the single-photon avalanche diode layer 1a.
  • the pattern 302a, bias pattern 302b, and shield pattern 302c it may include an output conductive line 303a and a bias conductive line 303b.
  • the output conductive line 303a may be electrically connected to the first highly doped region 140.
  • the output conductive line 303a may include an electrically conductive material.
  • the output conductive line 303a may include copper (Cu), aluminum (Al), tungsten (W), titanium (Ti), titanium nitride (TiN), or a combination thereof.
  • the output conductive line 303a may electrically connect the first highly doped region 140 and the circuit included in the single-photon avalanche diode layer 1a.
  • a vertical connection 304 may be provided between the first heavily doped region 140 and the output conductive line 303a and between the output conductive line 303a and the circuit.
  • the output conductive line 303a may be configured to extract a detection signal from the single-photon avalanche diode layer 1a.
  • the bias conductive line 303b may be electrically connected to the first contact 121.
  • the bias conductive line 303b may include an electrically conductive material.
  • the bias conductive line 303b may include copper (Cu), aluminum (Al), tungsten (W), titanium (Ti), titanium nitride (TiN), or a combination thereof.
  • the bias conductive line 303b may electrically connect the first contact 121 and the circuit included in the single-photon avalanche diode layer 1a.
  • a vertical connection 304 may be provided between the first contact 121 and the bias conductive line 303b and between the bias conductive line 303b and the circuit.
  • the bias conductive line 303b may be configured to apply a bias to the single-photon avalanche diode layer 1a.
  • a pair of first contacts 121 included in different pixels PX and immediately adjacent to each other may be configured to share one bias pattern 302b.
  • one bias pattern 302b and a pair of first contacts 121 may be electrically connected to each other by a pair of vertical connectors 304.
  • a device isolation pattern 104 may be disposed between pixels PX that are immediately adjacent to each other.
  • the device isolation pattern 104 may be Shallow Trench Isolation (STI).
  • Figure 44 is a cross-sectional view taken along line K-K' in Figure 38.
  • content substantially the same as that described with reference to FIG. 33 may not be described.
  • a single photon detector array (SPA5(SPA)) may be provided.
  • the single-photon detector array (SPA5(SPA)) may include pixels (PX) arranged in two dimensions. Each of the pixels PX may include a single photon detector (SPD1 in FIG. 33 ) described with reference to FIG. 33 .
  • the buried areas 110 of the pixels PX, the control layers 200, the connection layers 300, and the lens units 400 may be connected to each other.
  • the single-photon avalanche diodes 1 of the single-photon detectors (SPD1 in Figure 33) can be connected to form the single-photon avalanche diode layer 1a of the single-photon detector array (SPA5(SPA)). there is.
  • connection layers 300 of the single-photon detectors may be connected to form the connection layer 300a of the single-photon detector array (SPA5(SPA)).
  • the control layers 200 of the single-photon detectors may be connected to form the control layer 200a of the single-photon detector array (SPA5(SPA)).
  • the lens units 400 of the single-photon detectors may be connected to form the lens unit 400a of the single-photon detector array (SPA5(SPA)).
  • at least one optical element may be inserted between lens 402 and single-photon avalanche diode layer 1a.
  • optical elements include color filters, bandpass filters, metal grids, air grids, grids based on low refractive index materials, and anti-reflective elements. It may be an anti-reflection coating, a 2D nanomaterial layer, or an organic material layer. In one example, an anti-reflective coating may be formed on top of lens 402.
  • the connection layer 300 may include an output pattern 302a, a bias pattern 302b, and a shield pattern 302c.
  • the output pattern 302a, bias pattern 302b, and shield pattern 302c may serve as a reflective layer.
  • the light that is not absorbed in the single-photon avalanche diode layer 1a is reflected by the output pattern 302a, the bias pattern 302b, and the shield pattern 302c, and is returned to the single-photon avalanche diode layer 1a.
  • a pair of first contacts 121 included in different pixels PX and immediately adjacent to each other may be configured to share one bias pattern 302b.
  • one bias pattern 302b and a pair of first contacts 121 may be electrically connected to each other by a pair of vertical connectors 304.
  • the vertical connection portion 304 may include a contact or via.
  • a device isolation pattern 104 may be disposed between pixels PX that are immediately adjacent to each other.
  • the device isolation pattern 104 may be Shallow Trench Isolation (STI).
  • a vertical separation pattern 107 may be provided between the device isolation pattern 104 and the rear surface 100b. One end of the vertical isolation pattern 107 may be in direct contact with the device isolation pattern 104, and the other end may be exposed on the rear surface 100b.
  • the top surface of the vertical separation pattern 107 may be located at substantially the same level as the rear surface 100b.
  • the vertical separation pattern 107 may be formed by filling a recessed area formed by etching the buried area 110 with an insulating material.
  • the vertical separation pattern 107 may be Full Trench Isolation (FTI).
  • FTI Full Trench Isolation
  • the vertical separation pattern 107 is made of metal such as copper (Cu), aluminum (Al), tungsten (W), titanium (Ti), polysilicon, hafnium oxide (HfO 2 ), zirconium oxide (zirconia, It may include high dielectric constant (high-k) materials such as ZrO 2 ) and tantalum oxide (TaO).
  • metal such as copper (Cu), aluminum (Al), tungsten (W), titanium (Ti), polysilicon, hafnium oxide (HfO 2 ), zirconium oxide (zirconia, It may include high dielectric constant (high-k) materials such as ZrO 2 ) and tantalum oxide (TaO).
  • Figure 45 is a cross-sectional view taken along line K-K' in Figure 38.
  • content substantially the same as that described with reference to FIG. 33 may not be described.
  • a single photon detector array (SPA6(SPA)) may be provided.
  • the single-photon detector array (SPA6(SPA)) may include pixels (PX) arranged in two dimensions. Each of the pixels PX may include a single photon detector (SPD1 in FIG. 33 ) described with reference to FIG. 33 .
  • the buried areas 110 of the pixels PX, the control layers 200, the connection layers 300, and the lens units 400 may be connected to each other.
  • the single-photon avalanche diodes 1 of the single-photon detectors (SPD1 in Figure 33) can be connected to form the single-photon avalanche diode layer 1a of the single-photon detector array (SPA6(SPA)). there is.
  • connection layers 300 of the single-photon detectors may be connected to form the connection layer 300a of the single-photon detector array (SPA6(SPA)).
  • the control layers 200 of the single-photon detectors may be connected to form the control layer 200a of the single-photon detector array (SPA6(SPA)).
  • the lens units 400 of the single-photon detectors may be connected to form the lens unit 400a of the single-photon detector array (SPA6(SPA)).
  • at least one optical element may be inserted between lens 402 and single-photon avalanche diode layer 1a.
  • optical elements include color filters, bandpass filters, metal grids, air grids, grids based on low refractive index materials, and anti-reflective elements. It may be an anti-reflection coating, a 2D nanomaterial layer, or an organic material layer. In one example, an anti-reflective coating may be formed on top of lens 402.
  • the connection layer 300 may include an output pattern 302a, a bias pattern 302b, and a shield pattern 302c.
  • the output pattern 302a, bias pattern 302b, and shield pattern 302c may serve as a reflective layer.
  • the light that is not absorbed in the single-photon avalanche diode layer 1a is reflected by the output pattern 302a, the bias pattern 302b, and the shield pattern 302c, and is returned to the single-photon avalanche diode layer 1a.
  • a pair of first contacts 121 included in different pixels PX and immediately adjacent to each other may be configured to share one bias pattern 302b.
  • one bias pattern 302b and a pair of first contacts 121 may be electrically connected to each other by a pair of vertical connectors 340.
  • the vertical connection portion 304 may include a contact or via.
  • a vertical separation pattern 107 may be provided between pixels PX that are immediately adjacent to each other. One end of the vertical separation pattern 107 may be exposed on the front side 100a, and the other end may be exposed on the back side 100b. For example, the bottom surface and top surface of the vertical separation pattern 107 may be located at substantially the same level as the front surface 100a and the rear surface 100b, respectively.
  • the vertical separation pattern 107 may be formed by filling a recessed area formed by etching the buried area 110 with an insulating material.
  • the vertical separation pattern 107 may be Full Trench Isolation (FTI).
  • the vertical separation pattern 107 is made of metal such as copper (Cu), aluminum (Al), tungsten (W), titanium (Ti), polysilicon, hafnium oxide (HfO 2 ), zirconium oxide (zirconia, It may include high dielectric constant (high-k) materials such as ZrO 2 ) and tantalum oxide (TaO).
  • metal such as copper (Cu), aluminum (Al), tungsten (W), titanium (Ti), polysilicon, hafnium oxide (HfO 2 ), zirconium oxide (zirconia, It may include high dielectric constant (high-k) materials such as ZrO 2 ) and tantalum oxide (TaO).
  • Figure 46 is a cross-sectional view taken along line K-K' in Figure 38.
  • content substantially the same as that described with reference to FIG. 33 may not be described.
  • a single-photon detector array (SPA7(SPA)) may be provided.
  • the single-photon detector array (SPA7(SPA)) may include pixels (PX) arranged in two dimensions. Each of the pixels PX may include a single photon detector (SPD1 in FIG. 33 ) described with reference to FIG. 33 .
  • the buried areas 110 of the pixels PX, the control layers 200, the connection layers 300, and the lens units 400 may be connected to each other.
  • the single-photon avalanche diodes 1 of the single-photon detectors (SPD1 in Figure 33) can be connected to form the single-photon avalanche diode layer 1a of the single-photon detector array (SPA7(SPA)). there is.
  • connection layers 300 of the single-photon detectors may be connected to form the connection layer 300a of the single-photon detector array (SPA7(SPA)).
  • the control layers 200 of the single-photon detectors may be connected to form the control layer 200a of the single-photon detector array (SPA7(SPA)).
  • the lens units 400 of the single-photon detectors may be connected to form the lens unit 400a of the single-photon detector array (SPA7(SPA)).
  • at least one optical element may be inserted between lens 402 and single-photon avalanche diode layer 1a.
  • optical elements include color filters, bandpass filters, metal grids, air grids, grids based on low refractive index materials, and anti-reflective elements. It may be an anti-reflection coating, a 2D nanomaterial layer, or an organic material layer. In one example, an anti-reflective coating may be formed on top of lens 402.
  • the connection layer 300 may include an output pattern 302a, a bias pattern 302b, and a shield pattern 302c.
  • the output pattern 302a, bias pattern 302b, and shield pattern 302c may serve as a reflective layer.
  • the light that is not absorbed in the single-photon avalanche diode layer 1a is reflected by the output pattern 302a, the bias pattern 302b, and the shield pattern 302c, and is returned to the single-photon avalanche diode layer 1a.
  • a pair of first contacts 121 included in different pixels PX and immediately adjacent to each other may be configured to share one bias pattern 302b.
  • one bias pattern 302b and a pair of first contacts 121 may be electrically connected to each other by a pair of vertical connectors 304.
  • the vertical connection portion 304 may include a contact or via.
  • a device isolation pattern 104 may be disposed between pixels PX that are immediately adjacent to each other.
  • the device isolation pattern 104 may be Shallow Trench Isolation (STI).
  • a vertical separation pattern 107 may be provided between the device isolation pattern 104 and the rear surface 100b. One end of the vertical isolation pattern 107 may be disposed adjacent to the device isolation pattern 104, and the other end may be exposed on the rear surface 100b. The vertical isolation pattern 107 may be spaced apart from the device isolation pattern 104 . The bottom surface of the vertical isolation pattern 107 may face the device isolation pattern 104.
  • a buried area 110 may be provided between the vertical isolation pattern 107 and the device isolation pattern 104.
  • the top surface of the vertical separation pattern 107 may be located at substantially the same level as the rear surface 100b.
  • the vertical separation pattern 107 may be formed by filling a recessed area formed by etching the buried area 110 with an insulating material.
  • the vertical separation pattern 107 may be Deep Trench Isolation (DTI).
  • the vertical separation pattern 107 may be Partial DTI (Deep Trench Isolation).
  • the vertical separation pattern 107 is made of metal such as copper (Cu), aluminum (Al), tungsten (W), titanium (Ti), polysilicon, hafnium oxide (HfO 2 ), zirconium oxide (zirconia, It may include high dielectric constant (high-k) materials such as ZrO 2 ) and tantalum oxide (TaO).
  • Figure 47 is a cross-sectional view taken along line K-K' in Figure 38.
  • content substantially the same as that described with reference to FIG. 33 may not be described.
  • a single photon detector array (SPA8(SPA)) may be provided.
  • the single-photon detector array (SPA8(SPA)) may include pixels (PX) arranged in two dimensions. Each of the pixels PX may include a single photon detector (SPD1 in FIG. 33 ) described with reference to FIG. 33 .
  • the buried areas 110 of the pixels PX, the control layers 200, the connection layers 300, and the lens units 400 may be connected to each other.
  • the single-photon avalanche diodes 1 of the single-photon detectors (SPD1 in Figure 33) can be connected to form the single-photon avalanche diode layer 1a of the single-photon detector array (SPA8(SPA)). there is.
  • connection layers 300 of the single-photon detectors may be connected to form the connection layer 300a of the single-photon detector array (SPA8(SPA)).
  • the control layers 200 of the single-photon detectors may be connected to form the control layer 200a of the single-photon detector array (SPA8(SPA)).
  • the lens units 400 of the single-photon detectors may be connected to form the lens unit 400a of the single-photon detector array (SPA8(SPA)).
  • at least one optical element may be inserted between lens 402 and single-photon avalanche diode layer 1a.
  • optical elements include color filters, bandpass filters, metal grids, air grids, grids based on low refractive index materials, and anti-reflective elements. It may be an anti-reflection coating, a 2D nanomaterial layer, or an organic material layer. In one example, an anti-reflective coating may be formed on top of lens 402.
  • the connection layer 300 may include an output pattern 302a, a bias pattern 302b, and a shield pattern 302c.
  • the output pattern 302a, bias pattern 302b, and shield pattern 302c may serve as a reflective layer.
  • the light that is not absorbed in the single-photon avalanche diode layer 1a is reflected by the output pattern 302a, the bias pattern 302b, and the shield pattern 302c, and is returned to the single-photon avalanche diode layer 1a.
  • a pair of first contacts 121 included in different pixels PX and immediately adjacent to each other may be configured to share one bias pattern 302b.
  • one bias pattern 302b and a pair of first contacts 121 may be electrically connected to each other by a pair of vertical connectors 304.
  • the vertical connection portion 304 may include a contact or via.
  • a vertical separation pattern 107 may be provided between pixels PX that are immediately adjacent to each other. One end of the vertical separation pattern 107 may be spaced apart from the front surface 100a. A buried area 110 may be provided between one end of the vertical separation pattern 107 and the connection layer 300a. The other end of the vertical separation pattern 107 may be exposed on the rear surface 100b. For example, the top surface of the vertical separation pattern 107 may be located at substantially the same level as the rear surface 100b.
  • the vertical separation pattern 107 may be formed by filling a recessed area formed by etching the buried area 110 with an insulating material. For example, the vertical separation pattern 107 may be Deep Trench Isolation (DTI).
  • DTI Deep Trench Isolation
  • the vertical separation pattern 107 may be Partial Deep Trench Isolation (DTI).
  • the vertical separation pattern 107 is made of metal such as copper (Cu), aluminum (Al), tungsten (W), titanium (Ti), polysilicon, hafnium oxide (HfO 2 ), zirconium oxide (zirconia, It may include high dielectric constant (high-k) materials such as ZrO 2 ) and tantalum oxide (TaO).
  • metal such as copper (Cu), aluminum (Al), tungsten (W), titanium (Ti), polysilicon, hafnium oxide (HfO 2 ), zirconium oxide (zirconia, It may include high dielectric constant (high-k) materials such as ZrO 2 ) and tantalum oxide (TaO).
  • Figure 48 is a block diagram for explaining an electronic device according to an example embodiment.
  • an electronic device 2000 may be provided.
  • the electronic device 2000 may irradiate light toward a subject (not shown) and detect light reflected by the subject and returning to the electronic device 2000.
  • the electronic device 2000 may include a beam steering device 2010.
  • the beam steering device 2010 can control the irradiation direction of light emitted to the outside of the electronic device 2000.
  • Beam steering device 2010 may be a mechanical or non-mechanical (semiconductor) beam steering device.
  • the electronic device 2000 may include a light source unit within the beam steering device 2010, or may include a light source unit provided separately from the beam steering device 2010.
  • the beam steering device 2010 may be a scanning type light emitting device.
  • the light emitting device of the electronic device 2000 is not limited to the beam steering device 2010.
  • the electronic device 2000 may include a flash-type light emitting device instead of or together with the beam steering device 2010.
  • a flash-type light emitting device can irradiate light to an area covering the entire field of view at once without a scanning process.
  • the electronic device 2000 may include a detection unit 2030 for detecting light reflected by a subject.
  • the detection unit 2030 may include a plurality of light detection elements and may further include other optical members.
  • the plurality of light detection elements may include any of the single-photon avalanche diodes 1000-1900 described above.
  • the electronic device 2000 may further include a circuit unit 2020 connected to at least one of the beam steering device 2010 and the detection unit 2030.
  • the circuit unit 2020 may include a calculation unit that obtains and operates data, and may further include a driver and a control unit. Additionally, the circuit unit 2020 may further include a power supply unit and memory.
  • the electronic device 2000 includes a beam steering device 2010 and a detection unit 2030 in one device
  • the beam steering device 2010 and the detection unit 2030 are not provided as one device and are separate devices. It may be provided separately in the device. Additionally, the circuit unit 2020 may not be connected to the beam steering device 2010 or the detection unit 2030 by wire, but may be connected through wireless communication.
  • the electronic device 2000 can be applied to various electronic devices.
  • the electronic device 2000 may be applied to a LiDAR (Light Detection And Ranging, LiDAR) device.
  • the LiDAR device may be a phase-shift or time-of-flight (TOF) device.
  • the single-photon avalanche diodes 1000 to 1900 according to the embodiment or the electronic device 2000 including the same may be used in smartphones, wearable devices (glass-type devices implementing augmented reality and virtual reality, etc.), and the Internet of Things (Internet of Things).
  • IoT Intelligent Things
  • PDA Personal Digital Assistant
  • PMP Portable multimedia player
  • navigation drone, robot, unmanned car, autonomous vehicle
  • ADAS advanced driver assistance systems
  • Figures 49 and 50 are conceptual diagrams showing a case where a LiDAR device according to an exemplary embodiment is applied to a vehicle.
  • a LiDAR device 3010 may be applied to the vehicle 3000.
  • Information about the subject 4000 can be obtained using the LiDAR device 3010 applied to the vehicle.
  • the vehicle 3000 may be a car with an autonomous driving function.
  • the LiDAR device 3010 can detect an object or person, that is, a subject 4000, in the direction in which the vehicle 3000 travels.
  • the LiDAR device 3010 can measure the distance to the subject 4000 using information such as the time difference between the transmission signal and the detection signal.
  • the LiDAR device 3010 can obtain information about a close subject 4010 and a distant subject 4020 within a scanning range.
  • the LiDAR device 3010 may include the electronic device 2000 described with reference to FIG. 48 .
  • the LiDAR device 3010 is disposed in front of the vehicle 3000 and detects the subject 4000 in the direction in which the vehicle 3000 travels, this is not limited.
  • the LiDAR device 3010 may be placed at a plurality of locations on the vehicle 3000 so as to detect all subjects 4000 surrounding the vehicle 3000.
  • four LiDAR devices 3010 may be disposed at the front, rear, and both sides of the vehicle 3000, respectively.
  • the LiDAR device 3010 is placed on the roof of the vehicle 3000, rotates, and can detect all subjects 4000 surrounding the vehicle 3000.
  • Figure 51 is a cross-sectional view of a single photon detector according to an exemplary embodiment.
  • content substantially the same as that described with reference to FIGS. 1 and 2 may not be described.
  • a single photon detector may be provided.
  • the single-photon detector (SPD5) may include a single-photon avalanche diode 1, a control layer 200, a connection layer 300, and a lens unit 400.
  • the single photon detector (SPD5) may be a back side illumination (BSI) type image sensor.
  • the frontside may be a side on which various semiconductor processes are performed when manufacturing the single-photon avalanche diode 1, and the backside may be a side disposed opposite to the front side.
  • the top and bottom surfaces of the single-photon avalanche diodes 1000 to 1900 of the present disclosure may be the front 100a and the back 100b, respectively.
  • the back irradiation method may refer to light entering the back (100b) of the single-photon avalanche diode (1).
  • the front irradiation method described later may refer to light entering the front of the single-photon avalanche diode 1.
  • the single-photon avalanche diode 1 may be substantially the same as the single-photon avalanche diode 1000 described with reference to FIGS. 1 and 2. However, this is just an example. In another example, single-photon avalanche diode 1 may be any one of the single-photon avalanche diodes 1100 to 1900 described above.
  • the single-photon avalanche diode 1 is shown with the top and bottom of the single-photon avalanche diode 1000 shown in FIG. 2 reversed. Accordingly, the top and bottom surfaces of the single-photon avalanche diode 1 may be the rear surface 100b and the front surface 100a, respectively.
  • the control layer 200 may be provided on the front side of the single-photon avalanche diode 1.
  • the control layer 200 may include circuitry necessary for operation of the single-photon avalanche diode 1.
  • the control layer 200 may be a chip on which a circuit is formed.
  • the circuit can be implemented by various electronic devices as needed.
  • the circuit may include a quenching resistor (or quenching circuit) and a pixel circuit.
  • a quenching resistor (or quenching circuit) can be configured to stop the avalanche effect and allow the single-photon avalanche diode 1 to detect another photon.
  • the pixel circuit may be composed of a reset or recharge circuit, memory, amplifier circuit, counter, gate circuit, time-to-digital converter, etc. Additionally, the circuit may include a DC-to-DC converter and other power management integrated circuits.
  • the circuit can transmit a signal to the single-photon avalanche diode (1) or receive a signal from the single-photon ava
  • the connection layer 300 may be provided between the single-photon avalanche diode 1 and the control layer 200.
  • the connection layer 300 may include an insulating layer 306, an output pattern 302a, a bias pattern 302b, a shield pattern 302c, and a vertical connection portion 304.
  • the insulating layer 306 may include silicon oxide (e.g., SiO 2 ), silicon nitride (e.g., SiN), silicon oxynitride (e.g., SiON), or combinations thereof.
  • the vertical connection portion 304 may include a contact or via.
  • the output pattern 302a may be electrically connected to the first highly doped region 140.
  • the output pattern 302a may include an electrically conductive material.
  • the output pattern 302a may include copper (Cu), aluminum (Al), tungsten (W), titanium (Ti), titanium nitride (TiN), or a combination thereof.
  • the output pattern 302a may electrically connect the circuit of the first highly doped region 140 and the control layer 200.
  • a vertical connection 304 may be provided between the first heavily doped region 140 and the output pattern 302a, and Cu-Cu bonding may be provided between the output pattern 302a and the control layer 200. there is.
  • the output pattern 302a may be configured to extract a detection signal from the single-photon avalanche diode 1.
  • the bias pattern 302b may be electrically connected to the first contact 121.
  • Bias pattern 302b may include an electrically conductive material.
  • the bias pattern 302b may include copper (Cu), aluminum (Al), tungsten (W), titanium (Ti), titanium nitride (TiN), or a combination thereof.
  • the bias pattern 302b may electrically connect the circuit of the first contact 121 and the control layer 200.
  • a vertical connection 304 may be provided between the first contact 121 and the bias pattern 302b, and Cu-Cu bonding may be provided between the bias pattern 302b and the control layer 200.
  • the bias pattern 302b may be configured to apply a bias to the single-photon avalanche diode 1.
  • the shield pattern 302c may electrically shield between the output pattern 302a and the bias pattern 302b.
  • the shield pattern 302c may be configured so that the detection signal extracted by the output pattern 302a is not affected by the bias signal applied to the bias pattern 302b.
  • the output pattern 302a, bias pattern 302b, and shield pattern 302c may serve as a reflective layer. Light that is not absorbed in the single-photon avalanche diode (1) is reflected by the output pattern (302a), bias pattern (302b), and shield pattern (302c), and is incident again on the single-photon avalanche diode (1). can do. Accordingly, the light absorption efficiency of the single-photon avalanche diode 1 can be improved.
  • Second diffraction patterns 108 may be provided on the rear surface 100b of the single-photon avalanche diode 1.
  • the second diffraction patterns 108 may be formed by etching the rear surface 100b of the single-photon avalanche diode 1.
  • the second diffraction patterns 108 can diffract incident light and increase the absorption length of light within the single-photon avalanche diode 1.
  • scattering patterns may be formed on the rear surface 100b of the single-photon avalanche diode 1 instead of the second diffraction patterns 108.
  • Scattering patterns may be formed by etching the rear surface 100b of the single-photon avalanche diode 1.
  • Scattering patterns may be, for example, cross or X shaped patterns.
  • the scattering patterns may be a combination of a cross and an
  • the lens unit 400 may be provided on the rear surface 100b of the single-photon avalanche diode 1.
  • the lens unit 400 may cover the second diffraction patterns 108 .
  • the lens unit 400 may include a lens 402.
  • the lens 402 may focus the incident light and deliver it to the single-photon avalanche diode 1.
  • the lens 402 may include a microlens, a Fresnel lens, or a metalens.
  • the type of lens 402 is not limited and may be determined as needed.
  • the central axis of lens 402 may be aligned with the central axis of single-photon avalanche diode 1.
  • the central axis of the lens 402 and the central axis of the single-photon avalanche diode (1) pass through the center of the lens 402 and the center of the single-photon avalanche diode (1), respectively. ) and may be a virtual axis parallel to the stacking direction of the lens 402. In one example, the central axis of the lens 402 may be aligned misaligned with the central axis of the single-photon avalanche diode 1. In one embodiment, the width of the lens 402 is about half the width of the single-photon avalanche diode 1 and may be implemented in a 2x2 shape.
  • At least one optical element may be inserted between lens 402 and single-photon avalanche diode 1.
  • optical elements include color filters, bandpass filters, metal grids, air grids, grids based on low refractive index materials, and anti-reflective elements. It may be an anti-reflection coating, a 2D nanomaterial layer, or an organic material layer. In one example, an anti-reflective coating may be formed on top of lens 402.
  • Figure 52 is a cross-sectional view taken along line K-K' in Figure 38.
  • content substantially the same as that described with reference to FIG. 51 may not be described.
  • a single photon detector array (SPA9(SPA)) may be provided.
  • the single-photon detector array SPA9(SPA) may include pixels PX arranged in two dimensions.
  • Each of the pixels PX may include a single photon detector (SPD5 in FIG. 51 ) described with reference to FIG. 51 .
  • the buried areas 110 of the pixels PX, the control layers 200, the connection layers 300, and the lens units 400 may be connected to each other.
  • the single-photon avalanche diodes 1 of the single-photon detectors (SPD5 in Figure 51) can be connected to form the single-photon avalanche diode layer 1a of the single-photon detector array (SPA9(SPA)). there is.
  • connection layers 300 of the single-photon detectors may be connected to form the connection layer 300a of the single-photon detector array (SPA9(SPA)).
  • the control layers 200 of the single-photon detectors may be connected to form the control layer 200a of the single-photon detector array (SPA9(SPA)).
  • Second diffraction patterns 108 may be provided on the rear surface 100b of the single-photon avalanche diode layer 1a.
  • the second diffraction patterns 108 may be formed by etching the rear surface 100b of the single-photon avalanche diode layer 1a.
  • the second diffraction patterns 108 can diffract incident light and increase the absorption length of light within the single-photon avalanche diode layer 1a.
  • scattering patterns may be formed on the rear surface 100b of the single-photon avalanche diode layer 1a instead of the second diffraction patterns 108.
  • Scattering patterns may be formed by etching the rear surface 100b of the single-photon avalanche diode layer 1a.
  • Scattering patterns may be, for example, cross or X shaped patterns.
  • the scattering patterns may be a combination of a cross and an
  • the lens units 400 of the single-photon detectors may be connected to form the lens unit 400a of the single-photon detector array (SPA9(SPA)).
  • at least one optical element may be inserted between lens 402 and single-photon avalanche diode layer 1a.
  • optical elements include color filters, bandpass filters, metal grids, air grids, grids based on low refractive index materials, and anti-reflective elements. It may be an anti-reflection coating, a 2D nanomaterial layer, or an organic material layer. In one example, an anti-reflective coating may be formed on top of lens 402.
  • the connection layer 300 may include an output pattern 302a, a bias pattern 302b, and a shield pattern 302c.
  • the output pattern 302a, bias pattern 302b, and shield pattern 302c may serve as a reflective layer.
  • the light that is not absorbed in the single-photon avalanche diode layer 1a is reflected by the output pattern 302a, the bias pattern 302b, and the shield pattern 302c, and is returned to the single-photon avalanche diode layer 1a.
  • a pair of first contacts 121 included in different pixels PX and immediately adjacent to each other may be configured to share one bias pattern 302b.
  • one bias pattern 302b and a pair of first contacts 121 may be electrically connected to each other by a pair of vertical connectors 304.
  • a device isolation pattern 104 may be disposed between pixels PX that are immediately adjacent to each other.
  • the device isolation pattern 104 may be Shallow Trench Isolation (STI).
  • the vertical connection portion 304 may include a contact or via.

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Abstract

단광자 아발란치 다이오드는 고농도 도핑 영역, 고농도 도핑 영역을 덮는 제1 저농도 도핑 영역, 제1 저농도 도핑 영역의 측면 상에 제공되는 가드링, 제1 저농도 도핑 영역 및 가드링을 덮는 제1 웰, 및 제1 웰과 전기적으로 연결되는 콘택을 포함하되, 고농도 도핑 영역, 제1 저농도 도핑 영역, 및 가드링은 제1 도전형을 갖고, 제1 웰 및 콘택은 제2 도전형을 갖는다.

Description

단광자 아발란치 다이오드, 전자 장치, 및 라이다 장치
본 개시는 단광자 아발란치 다이오드, 전자 장치, 및 라이다 장치에 관한 것이다.
아발란치 포토다이오드(avalanche photodiode: APD)는 아발란치 증배(avalanche multiplication)로 인한 높은 이득을 제공하기 위해 높은 바이어스 전압이 p-n 접합부에 인가되는 고체 상태(solid-state)의 광 검출기이다. 반도체의 밴드갭보다 큰 에너지를 가진 입사 광자가 포토다이오드에 도달하면 전자-정공쌍(electron-hole pair: EHP)이 생성된다. 높은 전기장은 광 생성(photo-generated) 전자를 (+) 쪽으로 빠르게 가속하며, 이렇게 가속된 전자에 의한 충격 이온화(impact ionization)에 의해 추가의 전자-정공쌍들이 연달아 생성되게 되고, 그 다음에 이러한 전자 모두가 양극 쪽으로 가속된다. 이와 유사하게 정공도 (-) 쪽으로 빠르게 가속되며 동일한 현상을 일으킨다. 이러한 프로세스는 광 생성 전자 혹은 정공의 아발란치 증배로 이어지는 과정을 반복한다. 따라서 APD는 광전자증배관(photomultiplier tubes)과 유사하게 동작하는 반도체 기반의 소자이다. 선형 모드 APD는 바이어스 전압을 제어하여 이득을 설정하고 선형 모드에서 수십~수천의 이득을 얻을 수 있는 효과적인 증폭기이다.
단광자 아발란치 다이오드(single-photon avalanche diode: SPAD)는 가이거(Geiger) 모드에서 동작하도록 p-n 접합부가 그 항복 전압(breakdown voltage) 이상으로 바이어싱되는 APD로서, 단일 입사 광자가 아발란치 현상을 트리거(trigger)하며 매우 큰 전류를 발생시킬 수 있고, 이에 따라 퀜칭(quenching) 저항 혹은 회로 등과 함께 쉽게 측정 가능한 펄스를 얻을 수 있다. 즉, SPAD는 선형 모드 APD와 비교하여 큰 펄스를 생성하는 장치로 동작한다. 아발란치를 트리거링 한 후에, 아발란치 프로세스를 퀜칭하기 위해 항복 전압 이하로 바이어스 전압을 감소시키도록 퀜칭 저항 혹은 회로(quenching resistor or circuit)가 사용된다. 일단 퀜칭되면 또 다른 광자의 검출을 위해 SPAD가 리셋되도록 바이어스 전압이 항복 전압 이상으로 다시 상승된다.
SPAD는 퀜칭 저항 혹은 회로를 비롯하여 리차지(recharge) 회로, 메모리, 게이트 회로, 카운터, 시간-디지털 변환기(time-to-digital converter) 등과 함께 구성될 수 있다. SPAD 픽셀은 반도체 기반이기 때문에 수월하게 어레이로 구성할 수 있다.
기술적 과제는 개선된 노이즈 특성을 갖는 단광자 아발란치 다이오드, 전자 장치, 및 라이다 장치를 제공하는 것에 있다.
기술적 과제는 개선된 효율을 갖는 단광자 아발란치 다이오드, 전자 장치, 및 라이다 장치를 제공하는 것에 있다.
기술적 과제는 낮은 항복 전압을 갖는 단광자 아발란치 다이오드 및 이를 포함하는 전자 장치 및 라이다 장치를 제공하는 것에 있다.
기술적 과제는 가드링 형성 없이 동작하는 단광자 아발란치 다이오드 및 이를 포함하는 전자 장치 및 라이다 장치를 제공하는 것에 있다.
기술적 과제는 보다 안정적으로 동작하는 단광자 아발란치 다이오드, 전자 장치, 및 라이다 장치를 제공하는 것에 있다.
기술적 과제는 향상된 가드링과 함께 보다 우수한 특성을 갖는 단광자 아발란치 다이오드 및 이를 포함하는 전자 장치 및 라이다 장치를 제공하는 것에 있다.
다만, 기술적 과제는 상기 개시에 한정되지 않는다.
일 측면에 있어서, 고농도 도핑 영역; 상기 고농도 도핑 영역을 덮는 제1 저농도 도핑 영역; 상기 제1 저농도 도핑 영역의 측면 상에 제공되는 가드링; 상기 제1 저농도 도핑 영역 및 상기 가드링을 덮는 제1 웰; 및 상기 제1 웰과 전기적으로 연결되는 콘택;을 포함하되, 상기 고농도 도핑 영역, 상기 제1 저농도 도핑 영역, 및 상기 가드링은 제1 도전형을 갖고, 상기 제1 웰 및 상기 콘택은 제2 도전형을 갖는 단광자 아발란치 다이오드가 제공될 수 있다.
상기 제1 웰 및 상기 콘택 사이에 제공되는 완화 영역;을 더 포함하되, 상기 완화 영역은 상기 제2 도전형을 갖되, 상기 콘택보다 낮은 도핑 농도를 가질 수 있다.
상기 완화 영역은 상기 가드링으로부터 이격되고, 상기 완화 영역과 상기 가드링 사이로 상기 제1 웰이 연장할 수 있다.
상기 제1 저농도 도핑 영역 상에 제공되는 제2 저농도 도핑 영역; 및 상기 제2 저농도 도핑 영역과 상기 제1 웰 사이에 제공되는 제2 웰;을 더 포함하되, 상기 제2 저농도 도핑 영역 및 상기 제2 웰은 상기 제2 도전형을 가질 수 있다.
상기 가드링 상에 제공되는 폴리 실리콘 패턴을 더 포함할 수 있다.
상기 가드링은 상기 제2 웰의 상면으로부터 돌출될 수 있다.
일 측면에 있어서, 고농도 도핑 영역; 상기 고농도 도핑 영역 상에 제공되는 제1 저농도 도핑 영역; 상기 제1 저농도 도핑 영역의 측면 상에 제공되는 가드링; 상기 제1 저농도 도핑 영역 및 상기 가드링을 덮는 제1 웰; 및 상기 제1 웰과 전기적으로 연결되는 콘택;을 포함하되, 상기 고농도 도핑 영역 및 상기 가드링은 제1 도전형을 갖고, 상기 제1 저농도 도핑 영역, 상기 제1 웰, 및 상기 콘택은 제2 도전형을 갖는 단광자 아발란치 다이오드가 제공될 수 있다.
상기 제1 저농도 도핑 영역 상에 제공되는 제2 웰;을 더 포함하되, 상기 제2 웰은 상기 제2 도전형을 가질 수 있다.
상기 제2 웰의 상면은 상기 가드링의 상면보다 높이 배치될 수 있다.
상기 제1 웰 및 상기 콘택 사이에 제공되는 완화 영역;을 더 포함하되, 상기 완화 영역은 상기 제2 도전형을 갖되, 상기 콘택보다 낮은 도핑 농도를 가질 수 있다.
상기 완화 영역의 상면은 상기 가드링의 상면보다 높이 배치될 수 있다.
상기 가드링 상에 제공되는 폴리 실리콘 패턴을 더 포함할 수 있다.
일 측면에 있어서, 고농도 도핑 영역, 상기 고농도 도핑 영역을 덮는 제1 저농도 도핑 영역, 상기 제1 저농도 도핑 영역의 측면 상에 제공되는 가드링, 상기 제1 저농도 도핑 영역 및 상기 가드링을 덮는 제1 웰, 및 상기 제1 웰과 전기적으로 연결되는 콘택을 포함하되, 상기 고농도 도핑 영역, 상기 제1 저농도 도핑 영역, 및 상기 가드링은 제1 도전형을 갖고, 상기 제1 웰 및 상기 콘택은 제2 도전형을 갖는 단광자 아발란치 다이오드를 포함하는 전자 장치가 제공될 수 있다.
일 측면에 있어서, 단광자 아발란치 다이오드를 포함하고, 상기 단광자 아발란치 다이오드는, 고농도 도핑 영역, 상기 고농도 도핑 영역을 덮는 제1 저농도 도핑 영역, 상기 제1 저농도 도핑 영역의 측면 상에 제공되는 가드링, 상기 제1 저농도 도핑 영역 및 상기 가드링을 덮는 제1 웰, 및 상기 제1 웰과 전기적으로 연결되는 콘택을 포함하되, 상기 고농도 도핑 영역, 상기 제1 저농도 도핑 영역, 및 상기 가드링은 제1 도전형을 갖고, 상기 제1 웰 및 상기 콘택은 제2 도전형을 갖는 전자 장치를 포함하는 라이다 장치가 제공될 수 있다.
본 개시는 개선된 노이즈 특성을 갖는 단광자 아발란치 다이오드, 전자 장치, 및 라이다 장치를 제공할 수 있다.
본 개시는 개선된 효율을 갖는 단광자 아발란치 다이오드, 전자 장치, 및 라이다 장치를 제공할 수 있다.
본 개시는 낮은 항복 전압을 갖는 단광자 아발란치 다이오드 및 이를 포함하는 전자 장치 및 라이다 장치를 제공할 수 있다.
본 개시는 가드링 형성 없이 동작하는 단광자 아발란치 다이오드 및 이를 포함하는 전자 장치 및 라이다 장치를 제공할 수 있다.
본 개시는 보다 안정적으로 동작하는 단광자 아발란치 다이오드, 전자 장치, 및 라이다 장치를 제공할 수 있다.
본 개시는 향상된 가드링과 함께 보다 우수한 특성을 갖는 단광자 아발란치 다이오드 및 이를 포함하는 전자 장치 및 라이다 장치를 제공할 수 있다.
발명의 효과는 상기 개시에 한정되지 않는다.
도 1은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 2는 도 1의 단광자 아발란치 다이오드의 A-A'선을 따른 단면도이다.
도 3은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 4는 도 3의 단광자 아발란치 다이오드의 B-B'선을 따르는 단면도이다.
도 5는 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 6은 도 5의 단광자 아발란치 다이오드의 C-C'선을 따르는 단면도이다.
도7은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 8은 도 7의 단광자 아발란치 다이오드의 D-D'선을 따르는 단면도이다.
도 9는 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 10은 도 9의 단광자 아발란치 다이오드의 E-E'선을 따르는 단면도이다.
도 11은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 12는 도 11의 단광자 아발란치 다이오드의 F-F'선을 따른 단면도이다.
도 13은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 14는 도 13의 단광자 아발란치 다이오드의 G-G'선을 따른 단면도이다.
도 15는 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 16은 도 15의 단광자 아발란치 다이오드의 H-H'선을 따르는 단면도이다.
도 17은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 18은 도 17의 단광자 아발란치 다이오드의 I-I'선을 따르는 단면도이다.
도 19는 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 20은 도 19의 단광자 아발란치 다이오드의 J-J'선을 따르는 단면도이다.
도 21은 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다.
도 22는 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다.　
도 23은 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다.
도 24는 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다.
도 25는 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다.
도 26은 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다.　
도 27은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 도 15의 H-H'선에 대응하는 단면도이다.
도 28은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 도 15의 H-H'선에 대응하는 단면도이다.
도 29는 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 30은 도 29의 단광자 아발란치 다이오드의 I-I'선을 따르는 단면도이다.
도 31은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 32는 도 31의 단광자 아발란치 다이오드의 J-J'선을 따르는 단면도이다.
도 33은 예시적인 실시예에 따른 단광자 검출기의 단면도이다.
도 34는 예시적인 실시예에 따른 단광자 검출기의 단면도이다.
도 35는 예시적인 실시예에 따른 단광자 검출기의 단면도이다.
도 36은 도 35의 회절 패턴의 평면도이다.
도 37은 예시적인 실시예에 따른 단광자 검출기의 단면도이다.
도 38은　예시적인 실시예에 따른 단광자 검출기 어레이의 평면도이다.
도 39는　도 38의 K-K'선을 따르는 단면도이다.
도 40은 도 39의 출력 패턴, 바이어스 패턴, 및 실드 패턴의 평면도이다.
도 41은　도 38의 K-K'선을 따르는 단면도이다.
도 42는　도 38의 K-K'선을 따르는 단면도이다.
도 43은　도 38의 K-K'선을 따르는 단면도이다.
도 44는　도 38의 K-K'선을 따르는 단면도이다.
도 45는　도 38의 K-K'선을 따르는 단면도이다.
도 46은　도 38의 K-K'선을 따르는 단면도이다.
도 47은　도 38의 K-K'선을 따르는 단면도이다.
도 48은　예시적인 실시예에 따른 전자 장치를 설명하기 위한 블록도이다.
도 49 및 도 50은　예시적인 실시예에 따른 라이다(LiDAR) 장치를 차량에 적용한 경우를 보여주는 개념도들이다.
도 51은 예시적인 실시예에 따른 단광자 검출기의 단면도이다.
도 52는　도 38의 K-K'선을 따르는 단면도이다.
일 측면에 있어서, 고농도 도핑 영역; 상기 고농도 도핑 영역을 덮는 제1 저농도 도핑 영역; 상기 제1 저농도 도핑 영역의 측면 상에 제공되는 가드링; 상기 제1 저농도 도핑 영역 및 상기 가드링을 덮는 제1 웰; 및 상기 제1 웰과 전기적으로 연결되는 콘택;을 포함하되, 상기 고농도 도핑 영역, 상기 제1 저농도 도핑 영역, 및 상기 가드링은 제1 도전형을 갖고, 상기 제1 웰 및 상기 콘택은 제2 도전형을 갖는 단광자 아발란치 다이오드가 제공될 수 있다.
일 측면에 있어서, 고농도 도핑 영역; 상기 고농도 도핑 영역 상에 제공되는 제1 저농도 도핑 영역; 상기 제1 저농도 도핑 영역의 측면 상에 제공되는 가드링; 상기 제1 저농도 도핑 영역 및 상기 가드링을 덮는 제1 웰; 및 상기 제1 웰과 전기적으로 연결되는 콘택;을 포함하되, 상기 고농도 도핑 영역 및 상기 가드링은 제1 도전형을 갖고, 상기 제1 저농도 도핑 영역, 상기 제1 웰, 및 상기 콘택은 제2 도전형을 갖는 단광자 아발란치 다이오드가 제공될 수 있다.
일 측면에 있어서, 고농도 도핑 영역, 상기 고농도 도핑 영역을 덮는 제1 저농도 도핑 영역, 상기 제1 저농도 도핑 영역의 측면 상에 제공되는 가드링, 상기 제1 저농도 도핑 영역 및 상기 가드링을 덮는 제1 웰, 및 상기 제1 웰과 전기적으로 연결되는 콘택을 포함하되, 상기 고농도 도핑 영역, 상기 제1 저농도 도핑 영역, 및 상기 가드링은 제1 도전형을 갖고, 상기 제1 웰 및 상기 콘택은 제2 도전형을 갖는 단광자 아발란치 다이오드를 포함하는 전자 장치가 제공될 수 있다.
일 측면에 있어서, 단광자 아발란치 다이오드를 포함하고, 상기 단광자 아발란치 다이오드는, 고농도 도핑 영역, 상기 고농도 도핑 영역을 덮는 제1 저농도 도핑 영역, 상기 제1 저농도 도핑 영역의 측면 상에 제공되는 가드링, 상기 제1 저농도 도핑 영역 및 상기 가드링을 덮는 제1 웰, 및 상기 제1 웰과 전기적으로 연결되는 콘택을 포함하되, 상기 고농도 도핑 영역, 상기 제1 저농도 도핑 영역, 및 상기 가드링은 제1 도전형을 갖고, 상기 제1 웰 및 상기 콘택은 제2 도전형을 갖는 전자 장치를 포함하는 라이다 장치가 제공될 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
이하에서, “상면”은 도면 상에서 위쪽에 배치된 면을 의미할 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 “부” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미한다.
도 1은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 2는 도 1의 단광자 아발란치 다이오드의 A-A'선을 따른 단면도이다.
도 1 및 도 2를 참조하면, 단광자 아발란치 다이오드(1000)가 제공될 수 있다. 단광자 아발란치 다이오드(1000)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1000)는 반도체 기판(100)에 형성된 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 콘택(121), 제1 완화 영역(122), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 콘택(121), 및 제1 완화 영역(122)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 콘택(121), 및 제1 완화 영역(122)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제1 웰(120)은 반도체 기판(100) 내에 제공될 수 있다. 제1 웰(120)과 후면(100b) 사이에 매립 영역(110)이 배치될 수 있다. 제1 웰(120)의 상면 및 측면은 매립 영역(110)에 직접 접할 수 있다. 제1 웰(120)의 도전형은 p형일 수 있다. 예를 들어, 제1 웰(120)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제1 웰(120)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제1 웰(120)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제1 고농도 도핑 영역(140)은 제1 웰(120)과 전면(100a) 사이에 제공될 수 있다. 제1 고농도 도핑 영역(140)은 전면(100a) 상에 노출될 수 있다. 제1 고농도 도핑 영역(140)의 도전형은 n형일 수 있다. 제1 고농도 도핑 영역(140)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 퀜칭 저항 혹은 퀜칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1000)에 신호를 전송하거나, 단광자 아발란치 다이오드(1000)로부터 신호를 수신할 수 있다.
제1 저농도 도핑 영역(141)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1000)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제1 저농도 도핑 영역(141)은 반도체 소자의 크기가 작아짐에 따라 발생하는 단채널 효과를 줄이거나 방지하도록 구성될 수 있다. 예를 들어, 단채널 효과는 단광자 아발란치 다이오드(1000)에 광자가 입사하지 않았음에도 전류가 흐르는 것일 수 있다. 제1 저농도 도핑 영역(141)은 제1 고농도 도핑 영역(140)과 제1 웰(120) 사이에 제공될 수 있다. 제1 저농도 도핑 영역(141)은 제1 고농도 도핑 영역(140)의 상면 및 측면에 접할 수 있다. 제1 저농도 도핑 영역(141)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 저농도 도핑 영역(141)은 제1 고농도 도핑 영역(140)을 둘러쌀 수 있다. 제1 저농도 도핑 영역(141)의 도전형은 n형일 수 있다. 제1 저농도 도핑 영역(141)은 제1 고농도 도핑 영역(140)보다 낮은 도핑 농도를 가질 수 있다. 예를 들어, 제1 저농도 도핑 영역(141)의 도핑 농도는 1x1015 ~ 1x1019 cm-3일 수 있다. 제1 저농도 도핑 영역(141)을 이용하여 공핍 영역(106)을 형성함에 따라, 단광자 아발란치 다이오드(1000)의 터널링 노이즈(tunneling noise) 및 트랩 지원된 터널링 노이즈(trap-assisted tunneling noise)가 감소될 수 있고, 단광자 아발란치 다이오드(1000)의 작동 파장 대역이 넓어질 수 있다.
제1 가드링(142)은 제1 저농도 도핑 영역(141)의 측면 상에 제공될 수 있다. 제1 가드링(142)은 제1 저농도 도핑 영역(141)을 둘러쌀 수 있다. 예를 들어, 제1 가드링(142)은 제1 저농도 도핑 영역(141)의 측면을 따라 연장하는 고리 형상을 가질 수 있다. 제1 가드링(142)은 제1 저농도 도핑 영역(141)에 직접 접할 수 있다. 다른 예에서, 제1 가드링(142)은 제1 저농도 도핑 영역(141)으로부터 이격될 수 있다. 제1 가드링(142)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 가드링(142)은 제1 저농도 도핑 영역(141)을 둘러쌀 수 있다. 제1 가드링(142)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제1 가드링(142)과 후면(100b) 사이의 거리는 제1 저농도 도핑 영역(141)과 후면(100b) 사이의 거리보다 작을 수 있다. 제1 가드링(142)은 제1 웰(120)에 의해 매립 영역(110)으로부터 이격될 수 있다. 제1 가드링(142)의 도전형은 n형일 수 있다. 제1 가드링(142)의 도핑 농도는 제1 저농도 도핑 영역(141)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제1 가드링(142)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 제1 가드링(142)은 단광자 아발란치 다이오드(1000)의 항복 특성을 개선할 수 있다. 구체적으로, 제1 가드링(142)은 공핍 영역(106)의 일 부분에 전계가 집중되는 것을 완화하여, 조기항복현상(premature breakdown)을 방지할 수 있다. 조기항복현상은 공핍 영역(106) 전역에 충분한 크기의 전기장이 인가되기 전에 공핍 영역(106)의 일 부분에서 먼저 항복현상이 발생하는 것으로, 공핍 영역(106)의 일 부분에 전계가 집중됨에 따라 발생한다.
제1 콘택(121)은 제1 가드링(142)의 측면 상에 제공될 수 있다. 제1 콘택(121)은 제1 가드링(142)을 사이에 두고 제1 저농도 도핑 영역(141)의 반대편에 제공될 수 있다. 제1 콘택(121)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 콘택(121)은 제1 가드링(142)을 둘러쌀 수 있다. 다른 예에서, 제1 콘택(121)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 콘택들은 단광자 아발란치 다이오드(1000) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제1 콘택(121)의 도전형은 p형일 수 있다. 제1 콘택(121)의 도핑 농도는 제1 웰(120)의 도핑 농도보다 높을 수 있다. 예를 들어, 제1 콘택(121)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 콘택(121)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 콘택(121)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제1 완화 영역(122)은 제1 콘택(121)과 제1 웰(120) 사이에 제공될 수 있다. 제1 완화 영역(122)은 제1 콘택(121) 및 제1 웰(120)에 전기적으로 연결될 수 있다. 제1 완화 영역(122)은 제1 콘택(121)과 제1 웰(120)의 차이를 완화할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)을 따라 연장할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면에 직접 접할 수 있다. 제1 완화 영역(122)의 상면 및 일 측면은 제1 웰(120)에 접할 수 있다. 제1 완화 영역(122)의 타 측면은 제1 웰(120)에 의해 노출되어, 매립 영역(110)에 접할 수 있다. 제1 완화 영역(122)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 완화 영역(122)은 제1 가드링(142)을 둘러쌀 수 있다. 제1 완화 영역(122)은 제1 가드링(142)으로부터 이격될 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이로 제1 웰(120)이 연장할 수 있다. 예를 들어, 제1 완화 영역(122)과 제1 가드링(142) 사이의 영역은 제1 웰(120)로 채워질 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이에서 제1 웰(120)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 제1 웰(120)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제1 완화 영역(122)과 제1 가드링(142) 사이에서 전면(100a)에 인접한 영역은 기판 영역(102)으로 채워질 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제1 완화 영역(122)의 도전형은 p형일 수 있다. 제1 완화 영역(122)의 도핑 농도는 제1 콘택(121)의 도핑 농도보다 낮고, 제1 웰(120)의 도핑 농도와 유사하거나 그보다 높을 수 있다. 예를 들어, 제1 완화 영역(122)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
소자 분리 패턴(104)은 제1 완화 영역(122)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제1 완화 영역(122)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1000) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제1 완화 영역(122) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1000)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
본 개시는 제1 저농도 도핑 영역(141)을 공핍 영역(106) 형성에 이용하여, 터널링 노이즈(tunneling noise) 특성 및 트랩 지원된 터널링 노이즈(trap-assisted tunneling noise) 특성이 개선되고, 넓은 파장 대역에서 작동하는 단광자 아발란치 다이오드(1000)를 제공할 수 있다.
도 3은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 4는 도 3의 단광자 아발란치 다이오드의 B-B'선을 따르는 단면도이다.
도 3 및 도 4를 참조하면, 단광자 아발란치 다이오드(1100)가 제공될 수 있다. 단광자 아발란치 다이오드(1100)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1100)는 반도체 기판(100)에 형성된 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 콘택(121), 제1 완화 영역(122), 제2 웰(123), 제2 저농도 도핑 영역(124), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 콘택(121), 제1 완화 영역(122), 제2 웰(123), 및 제2 저농도 도핑 영역(124)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 콘택(121), 제1 완화 영역(122), 제2 웰(123), 및 제2 저농도 도핑 영역(124)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다.
제1 웰(120)은 반도체 기판(100) 내에 제공될 수 있다. 제1 웰(120)과 후면(100b) 사이에 매립 영역(110)이 배치될 수 있다. 제1 웰(120)의 상면 및 측면은 매립 영역(110)에 직접 접할 수 있다. 제1 웰(120)의 도전형은 p형일 수 있다. 예를 들어, 제1 웰(120)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제1 웰(120)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제1 웰(120)의 도핑 농도는 단광자 아발란치 다이오드(1100)의 전면(100a)에 가까울수록 작아질 수 있다.
제1 고농도 도핑 영역(140)은 제1 웰(120)과 전면(100a) 사이에 제공될 수 있다. 제1 고농도 도핑 영역(140)은 전면(100a) 상에 노출될 수 있다. 제1 고농도 도핑 영역(140)의 도전형은 n형일 수 있다. 제1 고농도 도핑 영역(140)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 퀜칭 저항 혹은 퀜칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1100)에 신호를 전송하거나, 단광자 아발란치 다이오드(1100)로부터 신호를 수신할 수 있다.
제1 저농도 도핑 영역(141)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1100)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제1 저농도 도핑 영역(141)은 반도체 소자의 크기가 작아짐에 따라 발생하는 단채널 효과를 줄이거나 방지하도록 구성될 수 있다. 예를 들어, 단채널 효과는 단광자 아발란치 다이오드(1100)에 광자가 입사하지 않았음에도 전류가 흐르는 것일 수 있다. 제1 저농도 도핑 영역(141)은 제1 고농도 도핑 영역(140)과 제1 웰(120) 사이에 제공될 수 있다. 제1 저농도 도핑 영역(141)은 제1 고농도 도핑 영역(140)의 상면 및 측면에 접할 수 있다. 제1 저농도 도핑 영역(141)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 저농도 도핑 영역(141)은 제1 고농도 도핑 영역(140)을 둘러쌀 수 있다. 제1 저농도 도핑 영역(141)의 도전형은 n형일 수 있다. 제1 저농도 도핑 영역(141)은 제1 고농도 도핑 영역(140)보다 낮은 도핑 농도를 가질 수 있다. 예를 들어, 제1 저농도 도핑 영역(141)의 도핑 농도는 1x1015 ~ 1x1019 cm-3일 수 있다.
제1 가드링(142)은 제1 저농도 도핑 영역(141)의 측면 상에 제공될 수 있다. 제1 가드링(142)은 제1 저농도 도핑 영역(141)을 둘러쌀 수 있다. 예를 들어, 제1 가드링(142)은 제1 저농도 도핑 영역(141)의 측면을 따라 연장하는 고리 형상을 가질 수 있다. 제1 가드링(142)은 제1 저농도 도핑 영역(141)에 직접 접할 수 있다. 다른 예에서, 제1 가드링(142)은 제1 저농도 도핑 영역(141)으로부터 이격될 수 있다. 제1 가드링(142)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 가드링(142)은 제1 저농도 도핑 영역(141)을 둘러쌀 수 있다. 제1 가드링(142)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제1 가드링(142)과 후면(100b) 사이의 거리는 제1 저농도 도핑 영역(141)과 후면(100b) 사이의 거리보다 작을 수 있다. 제1 가드링(142)은 제1 웰(120)에 의해 매립 영역(110)으로부터 이격될 수 있다. 제1 가드링(142)의 도전형은 n형일 수 있다. 제1 가드링(142)의 도핑 농도는 제1 저농도 도핑 영역(141)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제1 가드링(142)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 제1 가드링(142)은 단광자 아발란치 다이오드(1100)의 항복 특성을 개선할 수 있다. 구체적으로, 제1 가드링(142)은 공핍 영역(106)의 일 부분에 전계가 집중되는 것을 완화하여, 조기항복현상(premature breakdown)을 방지할 수 있다. 조기항복현상은 공핍 영역(106) 전역에 충분한 크기의 전기장이 인가되기 전에 공핍 영역(106)의 일 부분에서 먼저 항복현상이 발생하는 것으로, 공핍 영역(106)의 일 부분에 더 큰 전계가 집중됨에 따라 발생한다.
제1 콘택(121)은 제1 가드링(142)의 측면 상에 제공될 수 있다. 제1 콘택(121)은 제1 가드링(142)을 사이에 두고 제1 저농도 도핑 영역(141)의 반대편에 제공될 수 있다. 제1 콘택(121)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 콘택(121)은 제1 가드링(142)을 둘러쌀 수 있다. 다른 예에서, 제1 콘택(121)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 콘택들은 단광자 아발란치 다이오드(1100) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제1 콘택(121)의 도전형은 p형일 수 있다. 제1 콘택(121)의 도핑 농도는 제1 웰(120)의 도핑 농도보다 높을 수 있다. 예를 들어, 제1 콘택(121)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 콘택(121)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 콘택(121)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제1 완화 영역(122)은 제1 콘택(121)과 제1 웰(120) 사이에 제공될 수 있다. 제1 완화 영역(122)은 제1 콘택(121) 및 제1 웰(120)에 전기적으로 연결될 수 있다. 제1 완화 영역(122)은 제1 콘택(121)과 제1 웰(120)의 차이를 완화할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)을 따라 연장할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면에 직접 접할 수 있다. 제1 완화 영역(122)의 상면 및 일 측면은 제1 웰(120)에 접할 수 있다. 제1 완화 영역(122)의 타 측면은 제1 웰(120)에 의해 노출되어, 매립 영역(110)에 접할 수 있다. 제1 완화 영역(122)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 완화 영역(122)은 제1 가드링(142)을 둘러쌀 수 있다. 제1 완화 영역(122)은 제1 가드링(142)으로부터 이격될 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이로 제1 웰(120)이 연장할 수 있다. 예를 들어, 제1 완화 영역(122)과 제1 가드링(142) 사이의 영역은 제1 웰(120)로 채워질 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이에서 제1 웰(120)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 제1 웰(120)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제1 완화 영역(122)과 제1 가드링(142) 사이에서 전면(100a)에 인접한 영역은 기판 영역(102)으로 채워질 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제1 완화 영역(122)의 도전형은 p형일 수 있다. 제1 완화 영역(122)의 도핑 농도는 제1 콘택(121)의 도핑 농도보다 낮고, 제1 웰(120)의 도핑 농도와 유사하거나 그보다 높을 수 있다. 예를 들어, 제1 완화 영역(122)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
단광자 아발란치 다이오드(1100)는 도 1 및 도 2를 참조하여 설명된 단광자 아발란치 다이오드(1000)와 달리, 제2 웰(123) 및 제2 저농도 도핑 영역(124)을 더 포함할 수 있다. 제2 웰(123)은 제1 저농도 도핑 영역(141)과 제1 웰(120) 사이에 제공될 수 있다. 제2 웰(123)은 제1 웰(120)에 접할 수 있다. 제2 웰(123)은 고리 형상을 갖는 제1 가드링(142)의 내측 영역에 제공될 수 있다. 전면(100a)을 바라보는 관점에서, 제2 웰(123)은 제1 가드링(142)에 의해 둘러싸일 수 있다. 제2 웰(123)의 도전형은 p형일 수 있다. 예를 들어, 제2 웰(123)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 제2 웰(123)은 공핍 영역에서 전기장(Electric Field)을 증가시켜 아발란치 효과를 강화할 수 있다. 제2 웰(123)은 제1 웰(120)에서의 전자 혹은 정공이 제1 고농도 도핑 영역(140)으로 보다 잘 이동할 수 있도록 할 수 있다.
제2 저농도 도핑 영역(124)은 제2 웰(123)과 제1 저농도 도핑 영역(141) 사이에 제공될 수 있다. 제2 저농도 도핑 영역(124)은 제2 웰(123)과 제1 저농도 도핑 영역(141)에 접할 수 있다. 제2 저농도 도핑 영역(124)은 고리 형상을 갖는 제1 가드링(142)의 내측 영역에 제공될 수 있다. 전면(100a)을 바라보는 관점에서, 제2 저농도 도핑 영역(124)은 제1 가드링(142)에 의해 둘러싸일 수 있다. 제2 저농도 도핑 영역(124)의 도전형은 p형일 수 있다. 제2 저농도 도핑 영역(124)은 제1 콘택(121)의 도핑 농도보다 낮은 도핑 농도를 가질 수 있다. 예를 들어, 제2 저농도 도핑 영역(124)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다.
제1 저농도 도핑 영역(141) 및 제2 저농도 도핑 영역(124)을 이용하여 PN 접합을 형성함에 따라, 단광자 아발란치 다이오드(1100)의 터널링 노이즈 및 트랩 지원된 터널링 노이즈가 감소될 수 있고, 넓은 파장 대역에서 작동하는 단광자 아발란치 다이오드(1100)가 제공될 수 있다.
소자 분리 패턴(104)은 제1 완화 영역(122)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제1 완화 영역(122)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1100) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제1 완화 영역(122) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1100)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
본 개시는 제1 저농도 도핑 영역(141) 및 제2 저농도 도핑 영역(124)을 PN 접합 형성에 이용하여, 터널링 노이즈 특성 및 트랩 지원된 터널링 노이즈 특성이 개선되고 넓은 파장 대역에서 작동하는 단광자 아발란치 다이오드(1100)를 제공할 수 있다.
도 5는 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 6은 도 5의 단광자 아발란치 다이오드의 C-C'선을 따르는 단면도이다.
도 5 및 도 6을 참조하면, 단광자 아발란치 다이오드(1200)가 제공될 수 있다. 단광자 아발란치 다이오드(1200)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1200)는 반도체 기판(100)에 형성된 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 가드링(142), 제1 콘택(121), 제1 완화 영역(122), 추가 완화 영역(125), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 가드링(142), 제1 콘택(121), 제1 완화 영역(122), 및 추가 완화 영역(125)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 가드링(142), 제1 콘택(121), 제1 완화 영역(122), 및 추가 완화 영역(125)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제1 웰(120)은 반도체 기판(100) 내에 제공될 수 있다. 제1 웰(120)과 후면(100b) 사이에 매립 영역(110)이 배치될 수 있다. 제1 웰(120)의 상면 및 측면은 매립 영역(110)에 직접 접할 수 있다. 제1 웰(120)의 도전형은 p형일 수 있다. 예를 들어, 제1 웰(120)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제1 웰(120)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제1 웰(120)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제1 고농도 도핑 영역(140)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1200)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제1 고농도 도핑 영역(140)은 전면(100a) 상에 노출될 수 있다. 제1 고농도 도핑 영역(140)은 제1 웰(120)과 전면(100a) 사이에 제공될 수 있다. 제1 고농도 도핑 영역(140)과 제1 웰(120)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 배열될 수 있다. 제1 고농도 도핑 영역(140)의 폭은 제1 웰(120)의 폭보다 클 수 있다. 상기 폭들은 전면(100a)에 평행한 방향을 따르는 크기일 수 있다. 제1 웰(120)이 제1 고농도 도핑 영역(140)보다 작은 폭을 갖도록 구성됨에 따라, 전기장은 제1 웰(120)과 제1 고농도 도핑 영역(140)의 계면에 인접한 영역(즉, PN 접합면에 인접한 영역)에 큰 세기를 갖도록 형성될 수 있고, 의도하지 않은 전계 집중으로 인한 조기항복현상의 발생 방지되어 단광자 아발란치 다이오드(1200)의 동작 안정성이 개선될 수 있다. 예를 들어, 단광자 아발란치 다이오드(1200)는 다른 실시예에서 설명된 제1 가드링(142)을 포함하지 않더라도 안정적으로 작동될 수 있다.
제1 고농도 도핑 영역(140)은 제1 웰(120)의 측면으로부터 돌출될 수 있다. 제1 고농도 도핑 영역(140)의 도전형은 n형일 수 있다. 제1 고농도 도핑 영역(140)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 퀜칭 저항 혹은 퀜칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1200)에 신호를 전송하거나, 단광자 아발란치 다이오드(1200)로부터 신호를 수신할 수 있다.
제1 가드링(142)은 제1 웰(120) 및 제1 고농도 도핑 영역(140)의 측면 상에 제공될 수 있다. 제1 가드링(142)은 제1 웰(120) 및 제1 고농도 도핑 영역(140)을 둘러쌀 수 있다. 예를 들어, 제1 가드링(142)은 제1 웰(120) 및 제1 고농도 도핑 영역(140)의 측면을 따라 연장하는 고리 형상을 가질 수 있다. 제1 가드링(142)은 제1 웰(120) 및 제1 고농도 도핑 영역(140)에 직접 접할 수 있다. 다른 예에서, 제1 가드링(142)은 제1 웰(120) 및 제1 고농도 도핑 영역(140)으로부터 이격될 수 있다. 제1 가드링(142)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 가드링(142)은 제1 저농도 도핑 영역(141)을 둘러쌀 수 있다. 제1 가드링(142)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제1 가드링(142)과 후면(100b) 사이의 거리는 제1 고농도 도핑 영역(140)과 후면(100b) 사이의 거리보다 작을 수 있다. 제1 가드링(142)과 후면(100b) 사이의 거리는 제1 웰(120)과 후면(100b) 사이의 거리보다 클 수 있다. 제1 가드링(142)은 매립 영역(110)에 접할 수 있다. 제1 가드링(142)의 도전형은 n형일 수 있다. 제1 가드링(142)의 도핑 농도는 제1 고농도 도핑 영역(140)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제1 가드링(142)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 제1 가드링(142)은 단광자 아발란치 다이오드(1200)의 항복 특성을 개선할 수 있다. 구체적으로, 제1 가드링(142)은 공핍 영역(106)의 일 부분에 전계가 집중되는 것을 완화하여, 조기항복현상(premature breakdown)을 방지할 수 있다. 조기항복현상은 공핍 영역(106) 전역에 충분한 크기의 전기장이 인가되기 전에 공핍 영역(106)의 일 부분에서 먼저 항복현상이 발생하는 것으로, 공핍 영역(106)의 일 부분에 전계가 집중됨에 따라 발생한다.
전면(100a) 상에 폴리 실리콘 패턴(105)이 제공될 수 있다. 폴리 실리콘 패턴(105)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 제1 가드링(142)과 중첩할 수 있다. 폴리 실리콘 패턴(105)은 제1 가드링(142)과 직접 접할 수 있다. 폴리 실리콘 패턴(105)이 제1 가드링(142) 상에 형성됨에 따라, 제1 가드링(142)의 조기항복현상을 방지하는 특성이 향상될 수 있다. 일 실시예에서, 제1 가드링(142)의 조기항복현상을 방지하는 특성을 향상하기 위해 필요에 따라 폴리 실리콘 패턴(105)에 전압이 인가될 수 있다. 예를 들어, 폴리 실리콘 패턴(105)에 요구되는 정전압, AC 전압, 또는 pulsed DC 전압이 인가될 수 있다. 일 실시예에서, 폴리 실리콘 패턴(105)은 단광자 아발란치 다이오드(1200)의 애노드(anode) 또는 캐소드(cathode)와 전기적으로 연결되어 전압이 인가될 수 있다. 예를 들어, 폴리 실리콘 패턴(105)은 제1 고농도 도핑 영역(140) 또는 제1 콘택(121)과 전기적으로 연결될 수 있다. 제1 가드링(142) 상에 폴리 실리콘 패턴(105)이 제공되는 구성은 본 실시예뿐만 아니라, 본 명세서에서 설명되는 다른 가드링 상 혹은 공핍 영역의 모퉁이 부근에 제공될 수 있다.
제1 콘택(121)은 제1 가드링(142)의 측면 상에 제공될 수 있다. 제1 콘택(121)은 제1 가드링(142)을 사이에 두고 제1 고농도 도핑 영역(140)의 반대편에 제공될 수 있다. 제1 콘택(121)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 콘택(121)은 제1 가드링(142)을 둘러쌀 수 있다. 다른 예에서, 제1 콘택(121)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 콘택들은 단광자 아발란치 다이오드(1200) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제1 콘택(121)의 도전형은 p형일 수 있다. 제1 콘택(121)의 도핑 농도는 제1 웰(120)의 도핑 농도보다 높을 수 있다. 예를 들어, 제1 콘택(121)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 콘택(121)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 콘택(121)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제1 완화 영역(122)은 제1 콘택(121)과 매립 영역(110) 사이에 제공될 수 있다. 제1 완화 영역(122)은 제1 콘택(121) 및 매립 영역(110)에 전기적으로 연결될 수 있다. 제1 완화 영역(122)은 제1 콘택(121)과 매립 영역(110)의 차이를 완화할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)을 따라 연장할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면에 직접 접할 수 있다. 제1 완화 영역(122)의 상면 및 측면은 매립 영역(110)에 접할 수 있다. 제1 완화 영역(122)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 완화 영역(122)은 제1 가드링(142)을 둘러쌀 수 있다. 제1 완화 영역(122)은 제1 가드링(142)으로부터 이격될 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이로 매립 영역(110)이 연장할 수 있다. 예를 들어, 제1 완화 영역(122)과 제1 가드링(142) 사이의 영역은 매립 영역(110)으로 채워질 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이에서 매립 영역(110)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 제1 웰(120)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제1 완화 영역(122)과 제1 가드링(142) 사이에서 전면(100a)에 인접한 영역은 기판 영역(102)으로 채워질 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제1 완화 영역(122)의 도전형은 p형일 수 있다. 제1 완화 영역(122)의 도핑 농도는 제1 콘택(121)의 도핑 농도보다 낮고, 제1 웰(120)의 도핑 농도와 유사하거나 그보다 높을 수 있다. 예를 들어, 제1 완화 영역(122)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
추가 완화 영역(125)은 제1 완화 영역(122)의 상면 상에 제공될 수 있다. 추가 완화 영역(125)은 제1 완화 영역(122)에 직접 접할 수 있다. 추가 완화 영역(125)의 측면은 제1 완화 영역(122)의 측면에 정렬될 수 있다. 추가 완화 영역(125)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 추가 완화 영역(125)과 후면(100b) 사이의 거리는 제1 가드링(142)과 후면(100b) 사이의 거리보다 작을 수 있다. 추가 완화 영역(125)의 도전형은 p형일 수 있다. 예를 들어, 추가 완화 영역(125)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 추가 완화 영역(125) 및 제1 완화 영역(122)은 제1 콘택(121)과 매립 영역(110)의 전기적 연결 특성을 향상시킬 수 있다. 예를 들어, 추가 완화 영역(125) 및 제1 완화 영역(122)은 전압이 제1 콘택(121)을 통해 매립 영역(110)에 인가될 때 전압 강하를 줄이거나 방지하고, 매립 영역(110)에 균일하게 전압이 인가되도록 구성될 수 있다.
소자 분리 패턴(104)은 제1 완화 영역(122)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제1 완화 영역(122)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1200) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제1 완화 영역(122) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1200)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
일 실시예에서, 제1 고농도 도핑 영역(140) 및 제1 웰(120) 사이에 도 1 및 도 2를 참조하여 설명된 제1 저농도 도핑 영역(도 1 및 도 2의 141)이 더 제공될 수 있다. 이에 따라, 단광자 아발란치 다이오드(1200)는 개선된 터널링 노이즈 특성 및 트랩 지원된 터널링 노이즈 특성을 갖고, 넓은 파장 대역에서 작동될 수 있다.
본 개시는 동작 안정성이 개선된 단광자 아발란치 다이오드(1200)를 제공할 수 있다.
도7은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 8은 도 7의 단광자 아발란치 다이오드의 D-D'선을 따르는 단면도이다.
도 7 및 도 8을 참조하면, 단광자 아발란치 다이오드(1300)가 제공될 수 있다. 단광자 아발란치 다이오드(1300)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1300)는 반도체 기판(100)에 형성된 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 가드링(142), 제1 콘택(121), 제1 완화 영역(122), 추가 완화 영역(125), 제3 웰(126), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 가드링(142), 제1 콘택(121), 제1 완화 영역(122), 추가 완화 영역(125), 및 제3 웰(126)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 가드링(142), 제1 콘택(121), 제1 완화 영역(122), 추가 완화 영역(125), 및 제3 웰(126)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제1 웰(120)은 반도체 기판(100) 내에 제공될 수 있다. 제1 웰(120)과 후면(100b) 사이에 매립 영역(110)이 배치될 수 있다. 제1 웰(120)의 상면 및 측면은 매립 영역(110)에 직접 접할 수 있다. 제1 웰(120)의 도전형은 p형일 수 있다. 예를 들어, 제1 웰(120)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제1 웰(120)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제1 웰(120)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제1 고농도 도핑 영역(140)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1300)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제1 고농도 도핑 영역(140)은 전면(100a) 상에 노출될 수 있다. 제1 고농도 도핑 영역(140)은 제1 웰(120)과 전면(100a) 사이에 제공될 수 있다. 제1 고농도 도핑 영역(140)과 제1 웰(120)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 배열될 수 있다. 제1 고농도 도핑 영역(140)의 폭은 제1 웰(120)의 폭보다 클 수 있다. 상기 폭들은 전면(100a)에 평행한 방향을 따르는 크기일 수 있다. 제1 고농도 도핑 영역(140)은 제1 웰(120)의 측면으로부터 돌출될 수 있다. 제1 고농도 도핑 영역(140)의 도전형은 n형일 수 있다. 제1 고농도 도핑 영역(140)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 퀜칭 저항 혹은 퀜칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1300)에 신호를 전송하거나, 단광자 아발란치 다이오드(1300)로부터 신호를 수신할 수 있다.
제1 가드링(142)은 제1 웰(120) 및 제1 고농도 도핑 영역(140)의 측면 상에 제공될 수 있다. 제1 가드링(142)은 제1 웰(120) 및 제1 고농도 도핑 영역(140)을 둘러쌀 수 있다. 예를 들어, 제1 가드링(142)은 제1 웰(120) 및 제1 고농도 도핑 영역(140)의 측면을 따라 연장하는 고리 형상을 가질 수 있다. 제1 가드링(142)은 제1 웰(120) 및 제1 고농도 도핑 영역(140)에 직접 접할 수 있다. 다른 예에서, 제1 가드링(142)은 제1 웰(120) 및 제1 고농도 도핑 영역(140)으로부터 이격될 수 있다. 제1 가드링(142)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 가드링(142)은 제1 저농도 도핑 영역(141)을 둘러쌀 수 있다. 제1 가드링(142)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제1 가드링(142)과 후면(100b) 사이의 거리는 제3 웰(126)과 후면(100b) 사이의 거리보다 작을 수 있다. 제1 가드링(142)은 매립 영역(110)에 접할 수 있다. 제1 가드링(142)의 도전형은 n형일 수 있다. 제1 가드링(142)의 도핑 농도는 제1 고농도 도핑 영역(140)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제1 가드링(142)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 제1 가드링(142)은 단광자 아발란치 다이오드(1300)의 항복 특성을 개선할 수 있다. 구체적으로, 제1 가드링(142)은 공핍 영역(106)의 일 부분에 전계가 집중되는 것을 완화하여, 조기항복현상(premature breakdown)을 방지할 수 있다. 조기항복현상은 공핍 영역(106) 전역에 충분한 크기의 전기장이 인가되기 전에 공핍 영역(106)의 일 부분에서 먼저 항복현상이 발생하는 것으로, 공핍 영역(106)의 일 부분에 전계가 집중됨에 따라 발생한다.
제1 콘택(121)은 제1 가드링(142)의 측면 상에 제공될 수 있다. 제1 콘택(121)은 제1 가드링(142)을 사이에 두고 제1 고농도 도핑 영역(140)의 반대편에 제공될 수 있다. 제1 콘택(121)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 콘택(121)은 제1 가드링(142)을 둘러쌀 수 있다. 다른 예에서, 제1 콘택(121)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 콘택들은 단광자 아발란치 다이오드(1300) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제1 콘택(121)의 도전형은 p형일 수 있다. 제1 콘택(121)의 도핑 농도는 제1 웰(120)의 도핑 농도보다 높을 수 있다. 예를 들어, 제1 콘택(121)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 콘택(121)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 콘택(121)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제1 완화 영역(122)은 제1 콘택(121)과 매립 영역(110) 사이에 제공될 수 있다. 제1 완화 영역(122)은 제1 콘택(121) 및 매립 영역(110)에 전기적으로 연결될 수 있다. 제1 완화 영역(122)은 제1 콘택(121)과 매립 영역(110)의 차이를 완화할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)을 따라 연장할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면에 직접 접할 수 있다. 제1 완화 영역(122)의 상면 및 측면은 매립 영역(110)에 접할 수 있다. 제1 완화 영역(122)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 완화 영역(122)은 제1 가드링(142)을 둘러쌀 수 있다. 제1 완화 영역(122)은 제1 가드링(142)으로부터 이격될 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이로 매립 영역(110)이 연장할 수 있다. 예를 들어, 제1 완화 영역(122)과 제1 가드링(142) 사이의 영역은 매립 영역(110)으로 채워질 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이에서 매립 영역(110)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 제1 웰(120)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제1 완화 영역(122)과 제1 가드링(142) 사이에서 전면(100a)에 인접한 영역은 기판 영역(102)으로 채워질 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제1 완화 영역(122)의 도전형은 p형일 수 있다. 제1 완화 영역(122)의 도핑 농도는 제1 콘택(121)의 도핑 농도보다 낮고, 제1 웰(120)의 도핑 농도와 유사하거나 그보다 높을 수 있다. 예를 들어, 제1 완화 영역(122)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
추가 완화 영역(125)은 제1 완화 영역(122)의 상면 상에 제공될 수 있다. 추가 완화 영역(125)은 제1 완화 영역(122)에 직접 접할 수 있다. 추가 완화 영역(125)의 측면은 제1 완화 영역(122)의 측면에 정렬될 수 있다. 추가 완화 영역(125)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 추가 완화 영역(125)과 후면(100b) 사이의 거리는 제1 가드링(142)과 후면(100b) 사이의 거리보다 작을 수 있다. 추가 완화 영역(125)의 도전형은 p형일 수 있다. 예를 들어, 추가 완화 영역(125)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 추가 완화 영역(125) 및 제1 완화 영역(122)은 제1 콘택(121)과 매립 영역(110)의 전기적 연결 특성을 향상시킬 수 있다. 예를 들어, 추가 완화 영역(125) 및 제1 완화 영역(122)은 전압이 제1 콘택(121)을 통해 매립 영역(110)에 인가될 때 전압 강하를 줄이거나 방지하고, 매립 영역(110)에 균일하게 전압이 인가되도록 구성될 수 있다.
제3 웰(126)은 제1 고농도 도핑 영역(140) 및 제1 웰(120) 사이에 제공될 수 있다. 제3 웰(126)은 제1 고농도 도핑 영역(140) 및 제1 웰(120)에 직접 접할 수 있다. 제3 웰(126)은 제1 고농도 도핑 영역(140)의 상면 상에 배치될 수 있다. 제3 웰(126)의 도전형은 p형일 수 있다. 예를 들어, 제3 웰(126)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 제3 웰(126)은 제1 고농도 도핑 영역(140)보다 작은 폭을 가질 수 있다. 상기 폭은 전면(100a)에 평행한 방향을 따르는 크기일 수 있다. 제3 웰(126)이 제1 고농도 도핑 영역(140)보다 작은 폭을 가짐에 따라, 제3 웰(126)과 제1 고농도 도핑 영역(140)의 계면에 인접한 영역(즉, PN 접합면에 인접한 영역)에 큰 세기를 갖는 전기장이 형성될 수 있다. 이에 따라, 의도하지 않은 전계 집중으로 인한 조기항복현상의 발생이 방지될 수 있고, 단광자 아발란치 다이오드(1300)의 동작 안정성이 개선될 수 있다.
소자 분리 패턴(104)은 제1 완화 영역(122)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제1 완화 영역(122)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1300) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제1 완화 영역(122) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1300)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
일 실시예에서, 제1 고농도 도핑 영역(140) 및 제3 웰(126) 사이에 도 1 및 도 2를 참조하여 설명된 제1 저농도 도핑 영역(도 1 및 도 2의 141)이 더 제공될 수 있다. 이에 따라, 단광자 아발란치 다이오드(1300)는 개선된 터널링 노이즈 특성 및 트랩 지원된 터널링 노이즈 특성을 갖고, 넓은 파장 대역에서 작동될 수 있다.
본 개시는 제3 웰(126)이 제1 고농도 도핑 영역(140)보다 작은 폭을 갖도록 구성되어, 제3 웰(126)과 제1 고농도 도핑 영역(140)의 계면에 인접한 영역(즉, PN 접합면에 인접한 영역)에 큰 세기를 갖는 전기장이 형성되는 단광자 아발란치 다이오드(1300)를 제공할 수 있다. 이에 따라, 의도하지 않은 전계 집중으로 인한 조기항복현상의 발생이 방지되고 동작 안정성이 개선된 단광자 아발란치 다이오드(1300)를 제공될 수 있다.
도 9는 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 10은 도 9의 단광자 아발란치 다이오드의 E-E'선을 따르는 단면도이다.
도 9 및 도 10을 참조하면, 단광자 아발란치 다이오드(1400)가 제공될 수 있다. 단광자 아발란치 다이오드(1400)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1400)는 반도체 기판(100)에 형성된 매립 영역(110), 제1 고농도 도핑 영역(140), 제2 저농도 도핑 영역(124), 제1 콘택(121), 제1 완화 영역(122), 추가 완화 영역(125), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제1 고농도 도핑 영역(140), 제2 저농도 도핑 영역(124), 제1 콘택(121), 제1 완화 영역(122), 및 추가 완화 영역(125)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제1 고농도 도핑 영역(140), 제2 저농도 도핑 영역(124), 제1 콘택(121), 제1 완화 영역(122), 및 추가 완화 영역(125)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제1 고농도 도핑 영역(140)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1400)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제1 고농도 도핑 영역(140)은 전면(100a) 상에 노출될 수 있다. 제1 고농도 도핑 영역(140)의 도전형은 n형일 수 있다. 제1 고농도 도핑 영역(140)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 퀜칭 저항 혹은 퀜칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1400)에 신호를 전송하거나, 단광자 아발란치 다이오드(1400)로부터 신호를 수신할 수 있다.
제2 저농도 도핑 영역(124)은 공핍 영역(106)을 형성하도록 구성될 수 있다. 제2 저농도 도핑 영역(124)은 제1 고농도 도핑 영역(140)과 매립 영역(110) 사이에 제공될 수 있다. 제2 저농도 도핑 영역(124)은 제1 고농도 도핑 영역(140)과 매립 영역(110)에 접할 수 있다. 제2 저농도 도핑 영역(124)은 제1 고농도 도핑 영역(140)의 상면 상에 배치될 수 있다. 제2 저농도 도핑 영역(124)은 제1 고농도 도핑 영역(140) 보다 작은 폭을 가질 수 있다. 상기 폭은 전면(100a)에 평행한 방향을 따르는 크기일 수 있다. 제2 저농도 도핑 영역(124)이 제1 고농도 도핑 영역(140)보다 작은 폭을 가짐에 따라, 제2 저농도 도핑 영역(124)과 제1 고농도 도핑 영역(140)의 계면에 인접한 영역(즉, PN 접합면에 인접한 영역)에 큰 세기를 갖는 전기장이 형성될 수 있다. 이에 따라, 의도하지 않은 전계 집중으로 인한 조기항복현상의 발생이 방지될 수 있고, 단광자 아발란치 다이오드(1400)의 동작 안정성이 개선될 수 있다. 제2 저농도 도핑 영역(124)의 도전형은 p형일 수 있다. 예를 들어, 제2 저농도 도핑 영역(124)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다.
제1 콘택(121)은 제1 고농도 도핑 영역(140) 및 제2 저농도 도핑 영역(124)의 측면 상에 제공될 수 있다. 제1 콘택(121)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 콘택(121)은 제1 고농도 도핑 영역(140) 및 제2 저농도 도핑 영역(124)을 둘러쌀 수 있다. 다른 예에서, 제1 콘택(121)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 콘택들은 단광자 아발란치 다이오드(1400) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제1 콘택(121)의 도전형은 p형일 수 있다. 제1 콘택(121)의 도핑 농도는 매립 영역(110)의 도핑 농도보다 높을 수 있다. 예를 들어, 제1 콘택(121)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 콘택(121)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 콘택(121)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제1 완화 영역(122)은 제1 콘택(121)과 매립 영역(110) 사이에 제공될 수 있다. 제1 완화 영역(122)은 제1 콘택(121) 및 매립 영역(110)에 전기적으로 연결될 수 있다. 제1 완화 영역(122)은 제1 콘택(121)과 매립 영역(110)의 차이를 완화할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)을 따라 연장할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면에 직접 접할 수 있다. 제1 완화 영역(122)의 상면 및 측면은 매립 영역(110)에 접할 수 있다. 제1 완화 영역(122)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 완화 영역(122)은 제1 고농도 도핑 영역(140) 및 제2 저농도 도핑 영역(124)을 둘러쌀 수 있다. 제1 완화 영역(122)은 제1 고농도 도핑 영역(140) 및 제2 저농도 도핑 영역(124)으로부터 이격될 수 있다. 제1 완화 영역(122)과 제1 고농도 도핑 영역(140) 사이로 매립 영역(110)이 연장할 수 있다. 예를 들어, 제1 완화 영역(122)과 제1 고농도 도핑 영역(140) 사이의 영역 및 제1 완화 영역(122)과 제2 저농도 도핑 영역(124) 사이의 영역은 매립 영역(110)으로 채워질 수 있다. 제1 완화 영역(122)과 제1 고농도 도핑 영역(140) 사이에서 매립 영역(110)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 매립 영역(110)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제1 완화 영역(122)과 제1 고농도 도핑 영역(140) 사이 및 제1 완화 영역(122)과 제2 저농도 도핑 영역(124) 사이에서 전면(100a)에 인접한 영역은 기판 영역(102)으로 채워질 수 있다. 제1 완화 영역(122)과 제1 고농도 도핑 영역(140) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제1 완화 영역(122)의 도전형은 p형일 수 있다. 제1 완화 영역(122)의 도핑 농도는 제1 콘택(121)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제1 완화 영역(122)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
추가 완화 영역(125)은 제1 완화 영역(122)의 상면 상에 제공될 수 있다. 추가 완화 영역(125)은 제1 완화 영역(122)에 직접 접할 수 있다. 추가 완화 영역(125)의 측면은 제1 완화 영역(122)의 측면에 정렬될 수 있다. 추가 완화 영역(125)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 추가 완화 영역(125)과 후면(100b) 사이의 거리는 제2 저농도 도핑 영역(124)과 후면(100b) 사이의 거리보다 작을 수 있다. 추가 완화 영역(125)의 도전형은 p형일 수 있다. 예를 들어, 추가 완화 영역(125)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 추가 완화 영역(125) 및 제1 완화 영역(122)은 제1 콘택(121)과 매립 영역(110)의 전기적 연결 특성을 향상시킬 수 있다. 예를 들어, 추가 완화 영역(125) 및 제1 완화 영역(122)은 전압이 제1 콘택(121)을 통해 매립 영역(110)에 인가될 때 전압 강하를 줄이거나 방지하고, 매립 영역(110)에 균일하게 전압이 인가되도록 구성될 수 있다.
매립 영역(110)의 도핑 농도가 전면(100a)에 가까울수록 작아짐에 따라, 제1 고농도 도핑 영역(140)과 제2 저농도 도핑 영역(124)의 측면 상에 버추얼 가드링(210)이 형성될 수 있다. 버추얼 가드링(210)은 불순물의 도핑 농도가 낮아서 제1 고농도 도핑 영역(140) 및 제2 저농도 도핑 영역(124)에 대해 가드링 역할을 할 수 있는 매립 영역(110) 혹은 기판 영역(102)의 일부일 수 있다. 구체적으로, 버추얼 가드링(210)은 공핍 영역(106)의 일 부분에 전계가 집중되는 것을 완화하여, 조기항복현상(premature breakdown)을 방지할 수 있다. 조기항복현상은 공핍 영역(106) 전역에 충분한 크기의 전기장이 인가되기 전에 공핍 영역(106)의 일 부분에서 먼저 항복현상이 발생하는 것으로, 공핍 영역(106)의 일 부분에 전계가 집중됨에 따라 발생한다. 버추얼 가드링(210)에 의해 단광자 아발란치 다이오드(1400)의 항복 특성이 개선될 수 있다. 버추얼 가드링(210)은 제1 고농도 도핑 영역(140), 제2 저농도 도핑 영역(124), 및 공핍 영역(106)을 둘러쌀 수 있다. 예를 들어, 버추얼 가드링(210)은 제1 고농도 도핑 영역(140), 제2 저농도 도핑 영역(124), 및 공핍 영역(106)의 측면을 따라 연장하는 고리 형상을 가질 수 있다.
소자 분리 패턴(104)은 제1 완화 영역(122)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제1 완화 영역(122)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1400) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제1 완화 영역(122) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1400)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
본 개시는 제1 고농도 도핑 영역(140) 및 제2 저농도 도핑 영역(124)을 PN 접합 형성에 이용하여, 터널링 노이즈 특성 및 트랩 지원된 터널링 노이즈 특성이 개선되고 넓은 파장 대역에서 작동하는 단광자 아발란치 다이오드(1400)를 제공할 수 있다.
본 개시는 제2 저농도 도핑 영역(124)이 제1 고농도 도핑 영역(140)보다 작은 폭을 갖도록 구성되어, 제2 저농도 도핑 영역(124)과 제1 고농도 도핑 영역(140)의 계면에 인접한 영역(즉, PN 접합면에 인접한 영역)에 큰 세기를 갖는 전기장이 형성되는 단광자 아발란치 다이오드(1400)를 제공할 수 있다. 이에 따라, 의도하지 않은 전계 집중으로 인한 조기항복현상의 발생이 방지되고 동작 안정성이 개선된 단광자 아발란치 다이오드(1400)를 제공될 수 있다.
도 11은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 12는 도 11의 단광자 아발란치 다이오드의 F-F'선을 따른 단면도이다.
도 11 및 도 12를 참조하면, 단광자 아발란치 다이오드(1500)가 제공될 수 있다. 단광자 아발란치 다이오드(1500)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1500)는 반도체 기판(100)에 형성된 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제4 웰(143), 제5 웰(144), 제1 콘택(121), 제1 완화 영역(122), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제4 웰(143), 제5 웰(144), 제1 콘택(121), 및 제1 완화 영역(122)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제4 웰(143), 제5 웰(144), 제1 콘택(121), 및 제1 완화 영역(122)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제1 고농도 도핑 영역(140)은 제1 웰(120)과 전면(100a) 사이에 제공될 수 있다. 제1 고농도 도핑 영역(140)은 전면(100a) 상에 노출될 수 있다. 제1 고농도 도핑 영역(140)의 도전형은 n형일 수 있다. 제1 고농도 도핑 영역(140)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 퀜칭 저항 혹은 퀜칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1500)에 신호를 전송하거나, 단광자 아발란치 다이오드(1500)로부터 신호를 수신할 수 있다.
제4 웰(143)은 제1 고농도 도핑 영역(140)과 매립 영역(110) 사이에 제공될 수 있다. 제4 웰(143)은 제1 고농도 도핑 영역(140)의 상면 및 측면에 접할 수 있다. 제4 웰(143)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제4 웰(143)은 제1 고농도 도핑 영역(140)을 둘러쌀 수 있다. 제4 웰(143)의 도전형은 n형일 수 있다. 예를 들어, 제4 웰(143)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
제5 웰(144)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1500)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제5 웰(144)은 제4 웰(143)과 매립 영역(110) 사이에 제공될 수 있다. 제5 웰(144)은 제4 웰(143)의 상면 및 측면에 접할 수 있다. 제5 웰(144)은 매립 영역(110)에 접할 수 있다. 제5 웰(144)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제5 웰(144)은 제4 웰(143)을 둘러쌀 수 있다. 제5 웰(144)의 도전형은 n형일 수 있다. 예를 들어, 제5 웰(144)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다.
공핍 영역(106)은 제4 웰(143) 및 제5 웰(144)에 의해 요구되는 깊이에 형성될 수 있다. 깊이는 전면(100a)으로부터 후면(100b)을 향하는 방향을 따라 전면(100a)으로부터 이격된 거리를 지칭할 수 있다. 공핍 영역(106)의 깊이에 따라 단광자 아발란치 다이오드(1500)의 파장 대역에 따른 검출 효율이 달라질 수 있다. 예를 들어, 단광자 아발란치 다이오드(1500)가 높은 검출 효율을 갖는 파장 대역은 공핍 영역(106)의 깊이에 의해 조절될 수 있다. 따라서, 본 개시는 요구되는 파장 대역에 대해 높은 검출 효율을 갖는 단광자 아발란치 다이오드(1500)를 제공할 수 있다.
제1 웰(120)은 제5 웰(144)의 측면 상에 제공될 수 있다. 제1 웰(120)은 제5 웰(144)의 측면을 둘러쌀 수 있다. 예를 들어, 제1 웰(120)은 제5 웰(144)의 측면을 따라 연장할 수 있다. 제5 웰(144)은 제1 웰(120)의 상면으로부터 돌출될 수 있다. 제1 웰(120)의 도전형은 p형일 수 있다. 예를 들어, 제1 웰(120)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제1 웰(120)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제1 웰(120)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제1 콘택(121)은 제5 웰(144)의 측면 상에 제공될 수 있다. 제1 콘택(121)은 제5 웰(144)을 사이에 두고 제4 웰(143)의 반대편에 제공될 수 있다. 제1 콘택(121)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 콘택(121)은 제5 웰(144)을 둘러쌀 수 있다. 다른 예에서, 제1 콘택(121)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 콘택들은 단광자 아발란치 다이오드(1500) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제1 콘택(121)의 도전형은 p형일 수 있다. 제1 콘택(121)의 도핑 농도는 제1 웰(120)의 도핑 농도보다 높을 수 있다. 예를 들어, 제1 콘택(121)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 콘택(121)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 콘택(121)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제1 완화 영역(122)은 제1 콘택(121)과 제1 웰(120) 사이에 제공될 수 있다. 제1 완화 영역(122)은 제1 콘택(121) 및 제1 웰(120)에 전기적으로 연결될 수 있다. 제1 완화 영역(122)은 제1 콘택(121)과 제1 웰(120)의 차이를 완화할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)을 따라 연장할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면에 직접 접할 수 있다. 제1 완화 영역(122)의 상면 및 일 측면은 제1 웰(120)에 접할 수 있다. 제1 완화 영역(122)의 타 측면은 제1 웰(120)에 의해 노출되어, 매립 영역(110)에 접할 수 있다. 제1 완화 영역(122)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 완화 영역(122)은 제5 웰(144)을 둘러쌀 수 있다. 제1 완화 영역(122)은 제5 웰(144)로부터 이격될 수 있다. 제1 완화 영역(122)과 제5 웰(144) 사이로 제1 웰(120)이 연장할 수 있다. 예를 들어, 제1 완화 영역(122)과 제5 웰(144) 사이의 영역은 제1 웰(120)로 채워질 수 있다. 제1 완화 영역(122)과 제5 웰(144) 사이에서 제1 웰(120)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 제1 웰(120)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제1 완화 영역(122)과 제5 웰(144) 사이에서 전면(100a)에 인접한 영역 중 전면(100a)에 가까운 부분은 매립 영역(110)으로 채워질 수 있다. 제1 완화 영역(122)과 제5 웰(144) 사이에서 매립 영역(110)은 전면(100a) 상에 노출될 수 있다. 예를 들어, 제1 완화 영역(122)과 제5 웰(144) 사이에서 전면(100a)에 인접한 영역 중 전면(100a)에 가까운 부분은 기판 영역(102)으로 채워질 수 있다. 제1 완화 영역(122)과 제5 웰(144) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제1 완화 영역(122)의 도전형은 p형일 수 있다. 제1 완화 영역(122)의 도핑 농도는 제1 콘택(121)의 도핑 농도보다 낮고, 제1 웰(120)의 도핑 농도와 유사하거나 그보다 높을 수 있다. 예를 들어, 제1 완화 영역(122)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
매립 영역(110) 및 제1 웰(120)의 도핑 농도가 전면(100a)에 가까울수록 작아짐에 따라, 제5 웰(144)의 측면 상에 버추얼 가드링(210)이 형성될 수 있다. 구체적으로, 버추얼 가드링(210)은 공핍 영역(106)의 일 부분에 전계가 집중되는 것을 완화하여, 조기항복현상(premature breakdown)을 방지할 수 있다. 조기항복현상은 공핍 영역(106) 전역에 충분한 크기의 전기장이 인가되기 전에 일 부분에서 먼저 항복현상이 발생하는 것으로, 일 부분에 전계가 집중됨에 따라 발생한다. 버추얼 가드링(210)에 의해 단광자 아발란치 다이오드(1500)의 항복 특성이 개선될 수 있다. 버추얼 가드링(210)은 제5 웰(144)을 둘러쌀 수 있다. 예를 들어, 버추얼 가드링(210)은 제5 웰(144)의 측면을 따라 연장하는 고리 형상을 가질 수 있다.
소자 분리 패턴(104)은 제1 완화 영역(122)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제1 완화 영역(122)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1500) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제1 완화 영역(122) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1500)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
본 개시는 요구되는 파장 대역에 대해 높은 검출 효율을 갖는 단광자 아발란치 다이오드(1500)를 제공할 수 있다.
도 13은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 14는 도 13의 단광자 아발란치 다이오드의G-G'선을 따른 단면도이다.
도 13 및 도 14를 참조하면, 단광자 아발란치 다이오드(1600)가 제공될 수 있다. 단광자 아발란치 다이오드(1600)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1600)는 반도체 기판(100)에 형성된 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제4 웰(143), 제1 콘택(121), 제1 완화 영역(122), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제4 웰(143), 제1 콘택(121), 및 제1 완화 영역(122)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제4 웰(143), 제1 콘택(121), 및 제1 완화 영역(122)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제1 고농도 도핑 영역(140)은 제1 웰(120)과 전면(100a) 사이에 제공될 수 있다. 제1 고농도 도핑 영역(140)은 전면(100a) 상에 노출될 수 있다. 제1 고농도 도핑 영역(140)의 도전형은 n형일 수 있다. 제1 고농도 도핑 영역(140)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 퀜칭 저항 혹은 퀜칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1600)에 신호를 전송하거나, 단광자 아발란치 다이오드(1600)로부터 신호를 수신할 수 있다.
제4 웰(143)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1600)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제4 웰(143)은 제1 고농도 도핑 영역(140)과 매립 영역(110) 사이에 제공될 수 있다. 제4 웰(143)은 제1 고농도 도핑 영역(140)의 상면 및 측면에 접할 수 있다. 제4 웰(143)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제4 웰(143)은 제1 고농도 도핑 영역(140)을 둘러쌀 수 있다. 제4 웰(143)의 도전형은 n형일 수 있다. 예를 들어, 제4 웰(143)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
제1 웰(120)은 제4 웰(143)의 상면 상에 제공될 수 있다. 제1 웰(120)은 제4 웰(143) 및 매립 영역(110) 사이에 제공될 수 있다. 제1 웰(120)은 제4 웰(143) 및 매립 영역(110)에 접할 수 있다. 제1 웰(120)은 제4 웰(143)보다 작은 폭을 가질 수 있다. 제1 웰(120)의 도전형은 p형일 수 있다. 예를 들어, 제1 웰(120)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 제1 웰(120)이 제4 웰(143)보다 작은 폭을 갖도록 구성됨에 따라, 전기장은 제1 웰(120)과 제4 웰(143)의 계면에 인접한 영역(즉, PN 접합면에 인접한 영역)에 큰 세기를 갖도록 형성될 수 있고, 의도하지 않은 전계 집중으로 인한 조기항복현상의 발생 방지되어 단광자 아발란치 다이오드(1600)의 동작 안정성이 개선될 수 있다. 예를 들어, 단광자 아발란치 다이오드(1600)는 다른 실시예에서 설명된 제1 가드링(142)을 포함하지 않더라도 안정적으로 작동될 수 있다.
제1 콘택(121)은 제4 웰(143)의 측면 상에 제공될 수 있다. 제1 콘택(121)은 제4 웰(143)을 사이에 두고 제1 고농도 도핑 영역(140)의 반대편에 제공될 수 있다. 제1 콘택(121)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 콘택(121)은 제4 웰(143)을 둘러쌀 수 있다. 다른 예에서, 제1 콘택(121)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 콘택들은 단광자 아발란치 다이오드(1600) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제1 콘택(121)의 도전형은 p형일 수 있다. 제1 콘택(121)의 도핑 농도는 제1 웰(120)의 도핑 농도보다 높을 수 있다. 예를 들어, 제1 콘택(121)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 콘택(121)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 콘택(121)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제1 완화 영역(122)은 제1 콘택(121)과 제4 웰(143) 사이에 제공될 수 있다. 제1 완화 영역(122)은 제1 콘택(121) 및 제4 웰(143)에 전기적으로 연결될 수 있다. 제1 완화 영역(122)은 제1 콘택(121)과 제4 웰(143)의 차이를 완화할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)을 따라 연장할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면에 직접 접할 수 있다. 제1 완화 영역(122)의 상면 및 측면은 제1 웰(120)에 접할 수 있다. 제1 완화 영역(122)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 완화 영역(122)은 제4 웰(143)을 둘러쌀 수 있다. 제1 완화 영역(122)은 제4 웰(143)로부터 이격될 수 있다. 제1 완화 영역(122)과 제4 웰(143) 사이로 매립 영역(110)이 연장할 수 있다. 예를 들어, 제1 완화 영역(122)과 제4 웰(143) 사이의 영역은 매립 영역(110)으로 채워질 수 있다. 제1 완화 영역(122)과 제4 웰(143) 사이에서 매립 영역(110)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 매립 영역(110)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제1 완화 영역(122)과 제4 웰(143) 사이의 영역에서 전면(100a)에 인접한 영역은 기판 영역(102)으로 채워질 수 있다. 제1 완화 영역(122)과 제4 웰(143) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제1 완화 영역(122)의 도전형은 p형일 수 있다. 제1 완화 영역(122)의 도핑 농도는 제1 콘택(121)의 도핑 농도보다 낮고, 제1 웰(120)의 도핑 농도와 유사하거나 그보다 높을 수 있다. 예를 들어, 제1 완화 영역(122)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
소자 분리 패턴(104)은 제1 완화 영역(122)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제1 완화 영역(122)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1600) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제1 완화 영역(122) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1600)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
본 개시는 동작 안정성이 개선된 단광자 아발란치 다이오드(1600)를 제공할 수 있다.
도 15는 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 16은 도 15의 단광자 아발란치 다이오드의 H-H'선을 따르는 단면도이다.
도 15 및 도 16을 참조하면, 단광자 아발란치 다이오드(1700)가 제공될 수 있다. 단광자 아발란치 다이오드(1700)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1700)는 반도체 기판(100)에 형성된 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제3 저농도 도핑 영역(154), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 제2 완화 영역(152), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제3 저농도 도핑 영역(154), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 및 제2 완화 영역(152)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제3 저농도 도핑 영역(154), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 및 제2 완화 영역(152)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제6 웰(153)은 반도체 기판(100) 내에 제공될 수 있다. 제6 웰(153)과 후면(100b) 사이에 매립 영역(110)이 배치될 수 있다. 제6 웰(153)의 상면 및 측면은 매립 영역(110)에 직접 접할 수 있다. 제6 웰(153)의 도전형은 n형일 수 있다. 제6 웰(153)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제6 웰(153)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제6 웰(153)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제6 웰(153)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제2 고농도 도핑 영역(130)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1700)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제2 고농도 도핑 영역(130)은 제6 웰(153)과 전면(100a) 사이에 제공될 수 있다. 제2 고농도 도핑 영역(130)은 전면(100a) 상에 노출될 수 있다. 제2 고농도 도핑 영역(130)의 도전형은 p형일 수 있다. 예를 들어, 제2 고농도 도핑 영역(130)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 퀜칭 저항 혹은 퀜칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1700)에 신호를 전송하거나, 단광자 아발란치 다이오드(1700)로부터 신호를 수신할 수 있다.
제3 저농도 도핑 영역(154)은 제2 고농도 도핑 영역(130)과 제6 웰(153) 사이에 제공될 수 있다. 제3 저농도 도핑 영역(154)은 제2 고농도 도핑 영역(130)의 상면 상에 제공될 수 있다. 제3 저농도 도핑 영역(154)은 반도체 소자의 크기가 작아짐에 따라 발생하는 단채널 효과를 줄이거나 방지하도록 구성될 수 있다. 예를 들어, 단채널 효과는 단광자 아발란치 다이오드(1700)에 광자가 입사하지 않았음에도 전류가 흐르는 것일 수 있다. 제3 저농도 도핑 영역(154)의 도전형은 n형일 수 있다. 예를 들어, 제3 저농도 도핑 영역(154)의 도핑 농도는 1x1015 ~ 1x1019 cm-3일 수 있다. 일 실시예에서, 제3 저농도 도핑 영역(154)은 공핍 영역(106)의 크기를 확장하도록 구성될 수 있다. 예를 들어, 제3 저농도 도핑 영역(154)이 제2 고농도 도핑 영역(130)의 일부와 중첩되도록 형성되어, 제3 저농도 도핑 영역(154)과 중첩하는 제2 고농도 도핑 영역(130)의 도핑 농도가 낮아질 수 있다. 제2 고농도 도핑 영역(130)의 도핑 농도 저하에 따라 공핍 영역(106)의 크기가 확장될 수 있다. 이에 따라, 단광자 아발란치 다이오드(1700)의 터널링 노이즈(tunneling noise) 및 트랩 지원된 터널링 노이즈(trap-assisted tunneling noise)가 감소될 수 있고, 단광자 아발란치 다이오드(1700)의 작동 파장 대역이 넓어질 수 있다. 일 실시예에서, 제3 저농도 도핑 영역(154)은 단광자 아발란치 다이오드(1700)의 항복 전압을 낮출 수 있다. 예를 들어, 제3 저농도 도핑 영역(154)이 제2 고농도 도핑 영역(130)과 중첩하지 않도록 형성되고 후술되는 제8 웰(155)보다 높은 도핑 농도를 갖는 경우, 단광자 아발란치 다이오드(1700)의 항복 전압이 낮아질 수 있다.
제8 웰(155)은 제3 저농도 도핑 영역(154)과 제6 웰(153) 사이에 제공될 수 있다. 제8 웰(155)은 제8 웰(155)의 상면 상에 제공될 수 있다. 제8 웰(155)의 도전형은 n형일 수 있다. 예를 들어, 제8 웰(155)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
제2 가드링(131)은 제2 고농도 도핑 영역(130), 제3 저농도 도핑 영역(154), 및 제8 웰(155)의 측면 상에 제공될 수 있다. 제2 가드링(131)은 제2 고농도 도핑 영역(130), 제3 저농도 도핑 영역(154), 및 제8 웰(155)을 둘러쌀 수 있다. 예를 들어, 제2 가드링(131)은 제2 고농도 도핑 영역(130), 제3 저농도 도핑 영역(154), 및 제8 웰(155)의 측면을 따라 연장하는 고리 형상을 가질 수 있다. 제2 가드링(131)은 제2 고농도 도핑 영역(130), 제3 저농도 도핑 영역(154), 및 제8 웰(155)에 직접 접할 수 있다. 다른 예에서, 제2 가드링(131)은 제2 고농도 도핑 영역(130), 제3 저농도 도핑 영역(154), 및 제8 웰(155)로부터 이격될 수 있다. 제2 가드링(131)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 가드링(131)은 제2 고농도 도핑 영역(130)을 둘러쌀 수 있다. 제2 가드링(131)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 가드링(131)과 후면(100b) 사이의 거리는 제8 웰(155)과 후면(100b) 사이의 거리보다 클 수 있다. 제2 가드링(131)은 제6 웰(153)에 접할 수 있다. 제2 가드링(131)의 도전형은 p형일 수 있다. 제2 가드링(131)의 도핑 농도는 제2 고농도 도핑 영역(130)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제2 가드링(131)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 제2 가드링(131)은 단광자 아발란치 다이오드(1700)의 항복 특성을 개선할 수 있다. 구체적으로, 제2 가드링(131)은 공핍 영역(106)의 일 부분에 전계가 집중되는 것을 완화하여, 조기항복현상(premature breakdown)을 방지할 수 있다. 조기항복현상은 공핍 영역(106) 전역에 충분한 크기의 전기장이 인가되기 전에 공핍 영역(106)의 일 부분에서 먼저 항복현상이 발생하는 것으로, 공핍 영역(106)의 일 부분에 전계가 집중됨에 따라 발생한다.
제2 콘택(151)은 제2 가드링(131)의 측면 상에 제공될 수 있다. 제2 콘택(151)은 제2 가드링(131)을 사이에 두고 제2 고농도 도핑 영역(130)의 반대편에 제공될 수 있다. 제2 콘택(151)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 콘택(151)은 제2 가드링(131)을 둘러쌀 수 있다. 다른 예에서, 제2 콘택(151)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 제2 콘택들(151)은 단광자 아발란치 다이오드(1700) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제2 콘택(151)의 도전형은 n형일 수 있다. 제2 콘택(151)의 도핑 농도는 제6 웰(153)의 도핑 농도보다 높을 수 있다. 예를 들어, 제2 콘택(151)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 콘택(151)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 콘택(151)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153) 사이에 제공될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)에 전기적으로 연결될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)의 차이를 완화할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)을 따라 연장할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면에 직접 접할 수 있다. 제2 완화 영역(152)의 상면 및 일 측면은 제6 웰(153)에 접할 수 있다. 제2 완화 영역(152)의 타 측면은 제6 웰(153)에 의해 노출되어, 매립 영역(110)에 접할 수 있다. 제2 완화 영역(152)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 완화 영역(152)은 제2 가드링(131)을 둘러쌀 수 있다. 제2 완화 영역(152)은 제2 가드링(131)으로부터 이격될 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이로 제6 웰(153)이 연장할 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이의 영역은 제6 웰(153)로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 제6 웰(153)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 제6 웰(153)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이에서 전면(100a)에 인접한 영역은 매립 영역(110)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 매립 영역(110)은 전면(100a) 상에 노출될 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이에서 전면(100a)에 인접한 영역은 기판 영역(102)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제2 완화 영역(152)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 완화 영역(152)과 후면(100b) 사이의 거리는 제2 가드링(131)과 후면(100b) 사이의 거리보다 작을 수 있다. 제2 완화 영역(152)의 도전형은 n형일 수 있다. 제2 완화 영역(152)의 도핑 농도는 제2 콘택(151)의 도핑 농도보다 낮고, 제6 웰(153)의 도핑 농도와 유사하거나 그보다 높을 수 있다. 예를 들어, 제2 완화 영역(152)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
소자 분리 패턴(104)은 제2 완화 영역(152)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제2 완화 영역(152)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1700) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제2 완화 영역(152) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1700)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
본 개시는 제3 저농도 도핑 영역(154)을 이용하여, 터널링 노이즈 특성 및 트랩 지원된 터널링 노이즈 특성이 개선되고 넓은 파장 대역에서 작동하는 단광자 아발란치 다이오드(1700)를 제공할 수 있다. 본 개시는 제3 저농도 도핑 영역(154)을 이용하여, 낮은 항복 전압을 갖는 단광자 아발란치 다이오드(1700)를 제공할 수 있다.
도 17은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 18은 도 17의 단광자 아발란치 다이오드의 I-I'선을 따르는 단면도이다.
도 17 및 도 18을 참조하면, 단광자 아발란치 다이오드(1800)가 제공될 수 있다. 단광자 아발란치 다이오드(1800)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1800)는 반도체 기판(100)에 형성된 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제7 웰(132), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 제2 완화 영역(152), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제7 웰(132), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 및 제2 완화 영역(152)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제7 웰(132), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 및 제2 완화 영역(152)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제2 고농도 도핑 영역(130)은 전면(100a) 상에 노출될 수 있다. 제2 고농도 도핑 영역(130)의 도전형은 p형일 수 있다. 예를 들어, 제2 고농도 도핑 영역(130)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 퀜칭 저항 혹은 퀜칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1800)에 신호를 전송하거나, 단광자 아발란치 다이오드(1800)로부터 신호를 수신할 수 있다.
제7 웰(132)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1800)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제7 웰(132)은 제2 고농도 도핑 영역(130)과 매립 영역(110) 사이에 제공될 수 있다. 제7 웰(132)은 제2 고농도 도핑 영역(130)의 상면 및 측면에 접할 수 있다. 제7 웰(132)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제7 웰(132)은 제2 고농도 도핑 영역(130)을 둘러쌀 수 있다. 제7 웰(132)의 도전형은 p형일 수 있다. 예를 들어, 제7 웰(132)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
제8 웰(155)은 제7 웰(132)과 매립 영역(110) 사이에 제공될 수 있다. 제8 웰(155)은 제7 웰(132)의 상면 상에 제공될 수 있다. 제8 웰(155)의 도전형은 n형일 수 있다. 예를 들어, 제8 웰(155)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 제8 웰(155)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 제7 웰(132)과 제8 웰(155)에 의해 요구되는 깊이에 공핍 영역(106)이 형성될 수 있다. 깊이는 전면(100a)으로부터 후면(100b)을 향하는 방향을 따라 전면(100a)으로부터 이격된 거리를 지칭할 수 있다. 공핍 영역(106)의 깊이에 따라 단광자 아발란치 다이오드(1800)의 파장 대역에 따른 검출 효율이 달라질 수 있다. 예를 들어, 단광자 아발란치 다이오드(1800)가 높은 검출 효율을 갖는 파장 대역은 공핍 영역(106)의 깊이에 의해 조절될 수 있다. 따라서, 본 개시는 요구되는 파장 대역에 대해 높은 검출 효율을 갖는 단광자 아발란치 다이오드(1800)를 제공할 수 있다.
제2 가드링(131)은 제2 고농도 도핑 영역(130), 제7 웰(132), 및 제8 웰(155)의 측면 상에 제공될 수 있다. 제2 가드링(131)은 제2 고농도 도핑 영역(130), 제7 웰(132), 및 제8 웰(155)을 둘러쌀 수 있다. 예를 들어, 제2 가드링(131)은 제2 고농도 도핑 영역(130), 제7 웰(132), 및 제8 웰(155)의 측면을 따라 연장하는 고리 형상을 가질 수 있다. 제2 가드링(131)은 제2 고농도 도핑 영역(130), 제7 웰(132), 및 제8 웰(155)에 직접 접할 수 있다. 다른 예에서, 제2 가드링(131)은 제2 고농도 도핑 영역(130), 제7 웰(132), 및 제8 웰(155)로부터 이격될 수 있다. 제2 가드링(131)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 가드링(131)은 제2 고농도 도핑 영역(130) 및 제7 웰(132)을 둘러쌀 수 있다. 제2 가드링(131)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 가드링(131)과 후면(100b) 사이의 거리는 제8 웰(155)과 후면(100b) 사이의 거리보다 작을 수 있다. 제2 가드링(131)의 도전형은 p형일 수 있다. 제2 가드링(131)의 도핑 농도는 제2 고농도 도핑 영역(130)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제2 가드링(131)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 제2 가드링(131)은 단광자 아발란치 다이오드(1800)의 항복 특성을 개선할 수 있다. 구체적으로, 제2 가드링(131)은 공핍 영역(106)의 일 부분에 전계가 집중되는 것을 완화하여, 조기항복현상(premature breakdown)을 방지할 수 있다. 조기항복현상은 공핍 영역(106) 전역에 충분한 크기의 전기장이 인가되기 전에 공핍 영역(106)의 일 부분에서 먼저 항복현상이 발생하는 것으로, 공핍 영역(106)의 일 부분에 전계가 집중됨에 따라 발생한다.
제6 웰(153)은 제2 가드링(131)과 매립 영역(110) 사이에 제공될 수 있다. 제6 웰(153)은 제2 가드링(131)의 상면 및 측면을 덮을 수 있다. 예를 들어, 제6 웰(153)은 제2 가드링(131)을 따라 연장하는 고리 형상을 가질 수 있다. 제2 가드링(131)의 내측에 제8 웰(155)의 상면이 노출될 수 있다. 제6 웰(153)의 상면 및 측면은 매립 영역(110)에 직접 접할 수 있다. 제6 웰(153)의 도전형은 n형일 수 있다. 예를 들어, 제6 웰(153)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제6 웰(153)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제6 웰(153)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다. 제6 웰(153)은 제8 웰(155)을 후술되는 제2 콘택(151) 및 제2 완화 영역(152)에 전기적으로 연결할 수 있다. 예를 들어, 제6 웰(153)을 통해 제8 웰(155)에 캐소드 전압이 인가될 수 있다.
제2 콘택(151)은 제2 가드링(131)의 측면 상에 제공될 수 있다. 제2 콘택(151)은 제2 가드링(131)을 사이에 두고 제2 고농도 도핑 영역(130)의 반대편에 제공될 수 있다. 제2 콘택(151)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 콘택(151)은 제2 가드링(131)을 둘러쌀 수 있다. 다른 예에서, 제2 콘택(151)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 제2 콘택들(151)은 단광자 아발란치 다이오드(1800) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제2 콘택(151)의 도전형은 n형일 수 있다. 제2 콘택(151)의 도핑 농도는 제6 웰(153)의 도핑 농도보다 높을 수 있다. 예를 들어, 제2 콘택(151)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 콘택(151)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 콘택(151)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153) 사이에 제공될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)에 전기적으로 연결될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)의 차이를 완화할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)을 따라 연장할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면에 직접 접할 수 있다. 제2 완화 영역(152)의 상면 및 일 측면은 제6 웰(153)에 접할 수 있다. 제2 완화 영역(152)의 타 측면은 제6 웰(153)에 의해 노출되어, 매립 영역(110)에 접할 수 있다. 제2 완화 영역(152)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 완화 영역(152)은 제2 가드링(131)을 둘러쌀 수 있다. 제2 완화 영역(152)은 제2 가드링(131)으로부터 이격될 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이로 제6 웰(153)이 연장할 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이의 영역은 제6 웰(153)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 제6 웰(153)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 제6 웰(153)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이에서 전면(100a)에 인접한 영역은 매립 영역(110)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 매립 영역(110)은 전면(100a) 상에 노출될 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이에서 전면(100a)에 인접한 영역은 기판 영역(102)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제2 완화 영역(152)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 완화 영역(152)과 후면(100b) 사이의 거리는 제2 가드링(131)과 후면(100b) 사이의 거리보다 클 수 있다. 제2 완화 영역(152)의 도전형은 n형일 수 있다. 제2 완화 영역(152)의 도핑 농도는 제2 콘택(151)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제2 완화 영역(152)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
소자 분리 패턴(104)은 제2 완화 영역(152)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제2 완화 영역(152)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1800) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제2 완화 영역(152) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1800)는 소자 분리 패턴(104)은 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다. 본 개시는 요구되는 파장 대역에 대해 높은 검출 효율을 갖는 단광자 아발란치 다이오드(1800)를 제공할 수 있다.
도 19는 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 20은 도 19의 단광자 아발란치 다이오드의 J-J'선을 따르는 단면도이다.
도 19 및 도 20을 참조하면, 단광자 아발란치 다이오드(1900)가 제공될 수 있다. 단광자 아발란치 다이오드(1900)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1900)는 반도체 기판(100)에 형성된 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제4 저농도 도핑 영역(133), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 제2 완화 영역(152), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제4 저농도 도핑 영역(133), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 및 제2 완화 영역(152)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제4 저농도 도핑 영역(133), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 및 제2 완화 영역(152)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제2 고농도 도핑 영역(130)은 전면(100a) 상에 노출될 수 있다. 제2 고농도 도핑 영역(130)의 도전형은 p형일 수 있다. 예를 들어, 제2 고농도 도핑 영역(130)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 퀜칭 저항 혹은 퀜칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1900)에 신호를 전송하거나, 단광자 아발란치 다이오드(1900)로부터 신호를 수신할 수 있다.
제4 저농도 도핑 영역(133)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1900)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제4 저농도 도핑 영역(133)은 반도체 소자의 크기가 작아짐에 따라 발생하는 단채널 효과를 줄이거나 방지하도록 구성될 수 있다. 예를 들어, 단채널 효과는 단광자 아발란치 다이오드(1900)에 광자가 입사하지 않았음에도 전류가 흐르는 것일 수 있다. 제4 저농도 도핑 영역(133)은 제2 고농도 도핑 영역(130)과 제6 웰(153) 사이에 제공될 수 있다. 제4 저농도 도핑 영역(133)은 제2 고농도 도핑 영역(130)의 상면 및 측면에 접할 수 있다. 제4 저농도 도핑 영역(133)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제4 저농도 도핑 영역(133)은 제2 고농도 도핑 영역(130)을 둘러쌀 수 있다. 제4 저농도 도핑 영역(133)의 도전형은 p형일 수 있다. 제4 저농도 도핑 영역(133)은 제2 고농도 도핑 영역(130)보다 낮은 도핑 농도를 가질 수 있다. 예를 들어, 제4 저농도 도핑 영역(133)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 제4 저농도 도핑 영역(133)을 이용하여 공핍 영역(106)을 형성함에 따라, 단광자 아발란치 다이오드(1900)의 터널링 노이즈 및 트랩 지원된 터널링 노이즈가 감소될 수 있고, 단광자 아발란치 다이오드(1900)의 작동 파장 대역이 넓어질 수 있다.
제8 웰(155)은 제4 저농도 도핑 영역(133)과 매립 영역(110) 사이에 제공될 수 있다. 제8 웰(155)은 제4 저농도 도핑 영역(133)의 상면 상에 제공될 수 있다. 제8 웰(155)의 도전형은 n형일 수 있다. 예를 들어, 제8 웰(155)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 제8 웰(155)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다.
제2 가드링(131)은 제4 저농도 도핑 영역(133) 및 제8 웰(155)의 측면 상에 제공될 수 있다. 제2 가드링(131)은 제4 저농도 도핑 영역(133) 및 제8 웰(155)을 둘러쌀 수 있다. 예를 들어, 제2 가드링(131)은 제4 저농도 도핑 영역(133) 및 제8 웰(155)의 측면을 따라 연장하는 고리 형상을 가질 수 있다. 제2 가드링(131)은 제4 저농도 도핑 영역(133) 및 제8 웰(155)에 직접 접할 수 있다. 다른 예에서, 제2 가드링(131)은 제4 저농도 도핑 영역(133) 및 제8 웰(155)로부터 이격될 수 있다. 제2 가드링(131)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 가드링(131)은 제4 저농도 도핑 영역(133)을 둘러쌀 수 있다. 제2 가드링(131)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 가드링(131)과 후면(100b) 사이의 거리는 제8 웰(155)과 후면(100b) 사이의 거리보다 작을 수 있다. 제2 가드링(131)의 도전형은 p형일 수 있다. 제2 가드링(131)의 도핑 농도는 제2 고농도 도핑 영역(130)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제2 가드링(131)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 제2 가드링(131)은 단광자 아발란치 다이오드(1900)의 항복 특성을 개선할 수 있다. 구체적으로, 제2 가드링(131)은 공핍 영역(106)의 일 부분에 전계가 집중되는 것을 완화하여, 조기항복현상(premature breakdown)을 방지할 수 있다. 조기항복현상은 공핍 영역(106) 전역에 충분한 크기의 전기장이 인가되기 전에 공핍 영역(106)의 일 부분에서 먼저 항복현상이 발생하는 것으로, 공핍 영역(106)의 일 부분에 전계가 집중됨에 따라 발생한다.
제6 웰(153)은 제2 가드링(131)과 매립 영역(110) 사이 및 제8 웰(155)과 매립 영역(110) 사이에 제공될 수 있다. 제6 웰(153)은 제2 가드링(131) 및 제8 웰(155)을 덮을 수 있다. 제6 웰(153)은 제2 완화 영역(152)의 상면 및 일 측면을 덮고, 제2 완화 영역(152)의 타 측면은 노출할 수 있다. 제6 웰(153)의 상면 및 측면은 매립 영역(110)에 직접 접할 수 있다. 제6 웰(153)의 도전형은 n형일 수 있다. 예를 들어, 제6 웰(153)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제6 웰(153)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제6 웰(153)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제2 콘택(151)은 제2 가드링(131)의 측면 상에 제공될 수 있다. 제2 콘택(151)은 제2 가드링(131)을 사이에 두고 제2 고농도 도핑 영역(130)의 반대편에 제공될 수 있다. 제2 콘택(151)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 콘택(151)은 제2 가드링(131)을 둘러쌀 수 있다. 다른 예에서, 제2 콘택(151)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 제2 콘택들(151)은 단광자 아발란치 다이오드(1900) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제2 콘택(151)의 도전형은 n형일 수 있다. 제2 콘택(151)의 도핑 농도는 제6 웰(153)의 도핑 농도보다 높을 수 있다. 예를 들어, 제2 콘택(151)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 콘택(151)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 콘택(151)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153) 사이에 제공될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)에 전기적으로 연결될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)의 차이를 완화할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)을 따라 연장할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면에 직접 접할 수 있다. 제2 완화 영역(152)의 상면 및 일 측면은 제6 웰(153)에 접할 수 있다. 제2 완화 영역(152)의 타 측면은 제6 웰(153)에 의해 노출되어, 매립 영역(110)에 접할 수 있다. 제2 완화 영역(152)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 완화 영역(152)은 제2 가드링(131)을 둘러쌀 수 있다. 제2 완화 영역(152)은 제2 가드링(131)으로부터 이격될 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이로 제6 웰(153)이 연장할 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이의 영역은 제6 웰(153)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 제6 웰(153)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 제6 웰(153)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이에서 전면(100a)에 인접한 영역은 매립 영역(110)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 매립 영역(110)은 전면(100a) 상에 노출될 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이의 영역에서 전면(100a)에 인접한 기판 영역(102)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제2 완화 영역(152)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 완화 영역(152)과 후면(100b) 사이의 거리는 제2 가드링(131)과 후면(100b) 사이의 거리보다 클 수 있다. 제2 완화 영역(152)의 도전형은 n형일 수 있다. 제2 완화 영역(152)의 도핑 농도는 제2 콘택(151)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제2 완화 영역(152)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
소자 분리 패턴(104)은 제2 완화 영역(152)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제2 완화 영역(152)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1900) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제2 완화 영역(152) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1900)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
본 개시는 제4 저농도 도핑 영역(133)을 공핍 영역(106) 형성에 이용하여, 터널링 노이즈 특성 및 트랩 지원된 터널링 노이즈 특성이 개선되고, 넓은 파장 대역에서 작동하는 단광자 아발란치 다이오드(1900)를 제공할 수 있다.
도 21은 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다. 설명의 간결함을 위해 도 1에 도시된 것과의 차이점이 설명된다.　
도 21을 참조하면,　단광자 아발란치 다이오드(1000)가 제공될 수 있다. 도 1에 도시된 것과 달리, 단광자 아발란치 다이오드(1000)는 정사각 형상을 가질 수 있다. 구체적으로, 제1 고농도 도핑 영역(140)은 정사각 형상을 가질 수 있고, 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 제1 고농도 도핑 영역(140)을 둘러싸는 정사각 고리 형상을 가질 수 있다. 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 제1 고농도 도핑 영역(140)으로부터 멀어지는 방향으로 차례대로 배열될 수 있다. 예를 들어, 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 동일한 중심을 가질 수 있다.　
도 22는 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다.　설명의 간결함을 위해 도 1에 도시된 것과의 차이점이 설명된다.　
도 22를 참조하면, 단광자 아발란치 다이오드(1000)가 제공될 수 있다. 도 1에 도시된 것과 달리, 단광자 아발란치 다이오드(1000)는 모퉁이가 라운드진 정사각 형상을 가질 수 있다. 구체적으로, 제1 고농도 도핑 영역(140)은 모퉁이가 라운드진 정사각 형상을 가질 수 있고, 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 제1 고농도 도핑 영역(140)을 둘러싸는　모퉁이가 라운드진 정사각 고리 형상을 가질 수 있다. 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 제1 고농도 도핑 영역(140)으로부터 멀어지는 방향으로 차례대로 배열될 수 있다. 예를 들어, 제1 고농도 도핑 영역(140), 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 은 동일한 중심을 가질 수 있다.　
도 23은 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다.　설명의 간결함을 위해 도 1에 도시된 것과의 차이점이 설명된다.　　
도 23을 참조하면, 단광자 아발란치 다이오드(1000)가 제공될 수 있다. 도 1에 도시된 것과 달리, 단광자 아발란치 다이오드(1000)는　직사각 형상을 가질 수 있다. 구체적으로, 제1 고농도 도핑 영역(140)은 직사각 형상을 가질 수 있고, 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 제1 고농도 도핑 영역(140)을 둘러싸는 직사각 고리 형상을 가질 수 있다. 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 제1 고농도 도핑 영역(140)으로부터 멀어지는 방향으로 차례대로 배열될 수 있다. 예를 들어, 제1 고농도 도핑 영역(140), 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 동일한 중심을 가질 수 있다.　
도 24는 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다.　설명의 간결함을 위해 도 1에 도시된 것과의 차이점이 설명된다.　
도 24를 참조하면, 단광자 아발란치 다이오드(1000)가 제공될 수 있다. 도 1에 도시된 것과 달리, 단광자 아발란치 다이오드(1000)는　모퉁이가 라운드진 직사각 형상을 가질 수 있다. 구체적으로, 제1 고농도 도핑 영역(140)은 모퉁이가 라운드진 직사각 형상을 가질 수 있고, 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 제1 고농도 도핑 영역(140)을 둘러싸는 모퉁이가 라운드진 직사각 고리 형상을 가질 수 있다. 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 제1 고농도 도핑 영역(140)으로부터 멀어지는 방향으로 차례대로 배열될 수 있다. 예를 들어, 제1 고농도 도핑 영역(140), 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 동일한 중심을 가질 수 있다.　
도 25는 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다.　설명의 간결함을 위해 도 1에 도시된 것과의 차이점이 설명된다.　
도 25를 참조하면, 단광자 아발란치 다이오드(1000)가 제공될 수 있다. 도 1에 도시된 것과 달리, 단광자 아발란치 다이오드(1000)는 타원 형상을 가질 수 있다. 구체적으로, 제1 고농도 도핑 영역(140)은 타원 형상을 가질 수 있고, 제1 가드링(142), 제1 완화 영역(122), 제1 웰(120), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 제1 고농도 도핑 영역(140)을 둘러싸는 타원 고리 형상을 가질 수 있다. 제1 가드링(142), 제1 완화 영역(122), 제1 웰(120), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 제1 고농도 도핑 영역(140)으로부터 멀어지는 방향으로 차례대로 배열될 수 있다. 예를 들어, 제1 고농도 도핑 영역(140), 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 동일한 중심을 가질 수 있다.　
도 26은 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다.　설명의 간결함을 위해 도 1에 도시된 것과의 차이점이 설명된다.　
도 26을 참조하면, 단광자 아발란치 다이오드(1000)가 제공될 수 있다. 도 1에 도시된 것과 달리, 단광자 아발란치 다이오드(1000)는　팔각 형상을 가질 수 있다. 구체적으로, 제1 고농도 도핑 영역(140)은　팔각 형상을 가질 수 있고, 제1 가드링(142), 제1 완화 영역(122), 제1 웰(120), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 제1 고농도 도핑 영역(140)을 둘러싸는　팔각 고리 형상을 가질 수 있다. 제1 가드링(142), 제1 완화 영역(122), 제1 웰(120), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 제1 고농도 도핑 영역(140)으로부터 멀어지는 방향으로 차례대로 배열될 수 있다. 예를 들어, 제1 고농도 도핑 영역(140), 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 동일한 중심을 가질 수 있다.　
도 27은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 도 15의 H-H'선에 대응하는 단면도이다.
도 15 및 도 27을 참조하면, 단광자 아발란치 다이오드(1710)가 제공될 수 있다. 단광자 아발란치 다이오드(1710)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1710)는 반도체 기판(100)에 형성된 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제2 가드링(131), 제2 콘택(151), 제2 완화 영역(152), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제2 가드링(131), 제2 콘택(151), 및 제2 완화 영역(152)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제2 가드링(131), 제2 콘택(151), 및 제2 완화 영역(152)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제6 웰(153)은 반도체 기판(100) 내에 제공될 수 있다. 제6 웰(153)과 후면(100b) 사이에 매립 영역(110)이 배치될 수 있다. 제6 웰(153)의 상면 및 측면은 매립 영역(110)에 직접 접할 수 있다. 제6 웰(153)의 도전형은 n형일 수 있다. 제6 웰(153)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제6 웰(153)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제6 웰(153)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제6 웰(153)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제2 고농도 도핑 영역(130)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1710)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제2 고농도 도핑 영역(130)은 제6 웰(153)과 전면(100a) 사이에 제공될 수 있다. 제2 고농도 도핑 영역(130)은 전면(100a) 상에 노출될 수 있다. 제2 고농도 도핑 영역(130)의 도전형은 p형일 수 있다. 예를 들어, 제2 고농도 도핑 영역(130)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 퀜칭 저항 혹은 퀜칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1710)에 신호를 전송하거나, 단광자 아발란치 다이오드(1710)로부터 신호를 수신할 수 있다.
제2 가드링(131)은 제2 고농도 도핑 영역(130)의 측면 상에 제공될 수 있다. 제2 가드링(131)은 제2 고농도 도핑 영역(130)을 둘러쌀 수 있다. 예를 들어, 제2 가드링(131)은 제2 고농도 도핑 영역(130)의 측면을 따라 연장하는 고리 형상을 가질 수 있다. 제2 가드링(131)은 제2 고농도 도핑 영역(130)에 직접 접할 수 있다. 다른 예에서, 제2 가드링(131)은 제2 고농도 도핑 영역(130)으로부터 이격될 수 있다. 제2 가드링(131)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 가드링(131)은 제2 고농도 도핑 영역(130)을 둘러쌀 수 있다. 제2 가드링(131)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 가드링(131)과 후면(100b) 사이의 거리는 제8 웰(155)과 후면(100b) 사이의 거리보다 클 수 있다. 제2 가드링(131)은 제6 웰(153)에 접할 수 있다. 제2 가드링(131)의 도전형은 p형일 수 있다. 제2 가드링(131)의 도핑 농도는 제2 고농도 도핑 영역(130)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제2 가드링(131)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 제2 가드링(131)은 단광자 아발란치 다이오드(1710)의 항복 특성을 개선할 수 있다. 구체적으로, 제2 가드링(131)은 공핍 영역(106)의 일 부분에 전계가 집중되는 것을 완화하여, 조기항복현상(premature breakdown)을 방지할 수 있다. 조기항복현상은 공핍 영역(106) 전역에 충분한 크기의 전기장이 인가되기 전에 공핍 영역(106)의 일 부분에서 먼저 항복현상이 발생하는 것으로, 공핍 영역(106)의 일 부분에 전계가 집중됨에 따라 발생한다.
제2 콘택(151)은 제2 가드링(131)의 측면 상에 제공될 수 있다. 제2 콘택(151)은 제2 가드링(131)을 사이에 두고 제2 고농도 도핑 영역(130)의 반대편에 제공될 수 있다. 제2 콘택(151)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 콘택(151)은 제2 가드링(131)을 둘러쌀 수 있다. 다른 예에서, 제2 콘택(151)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 제2 콘택들(151)은 단광자 아발란치 다이오드(1710) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제2 콘택(151)의 도전형은 n형일 수 있다. 제2 콘택(151)의 도핑 농도는 제6 웰(153)의 도핑 농도보다 높을 수 있다. 예를 들어, 제2 콘택(151)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 콘택(151)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 콘택(151)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153) 사이에 제공될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)에 전기적으로 연결될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)의 차이를 완화할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)을 따라 연장할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면에 직접 접할 수 있다. 제2 완화 영역(152)의 상면 및 일 측면은 제6 웰(153)에 접할 수 있다. 제2 완화 영역(152)의 타 측면은 제6 웰(153)에 의해 노출되어, 매립 영역(110)에 접할 수 있다. 제2 완화 영역(152)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 완화 영역(152)은 제2 가드링(131)을 둘러쌀 수 있다. 제2 완화 영역(152)은 제2 가드링(131)으로부터 이격될 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이로 제6 웰(153)이 연장할 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이의 영역은 제6 웰(153)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 제6 웰(153)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 제6 웰(153)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이에서 전면(100a)에 인접한 영역은 매립 영역(110)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 매립 영역(110)은 전면(100a) 상에 노출될 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이에서 전면(100a)에 인접한 영역은 기판 영역(102)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제2 완화 영역(152)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 완화 영역(152)과 후면(100b) 사이의 거리는 제2 가드링(131)과 후면(100b) 사이의 거리보다 작을 수 있다. 제2 완화 영역(152)의 도전형은 n형일 수 있다. 제2 완화 영역(152)의 도핑 농도는 제2 콘택(151)의 도핑 농도보다 낮고, 제6 웰(153)의 도핑 농도와 유사하거나 그보다 높을 수 있다. 예를 들어, 제2 완화 영역(152)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
소자 분리 패턴(104)은 제2 완화 영역(152)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제2 완화 영역(152)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1710) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제2 완화 영역(152) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1710)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
도 28은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 도 15의 H-H'선에 대응하는 단면도이다.
도 15 및 도 28을 참조하면, 단광자 아발란치 다이오드(1720)가 제공될 수 있다. 단광자 아발란치 다이오드(1720)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1720)는 반도체 기판(100)에 형성된 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 제2 완화 영역(152), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 및 제2 완화 영역(152)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 및 제2 완화 영역(152)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제6 웰(153)은 반도체 기판(100) 내에 제공될 수 있다. 제6 웰(153)과 후면(100b) 사이에 매립 영역(110)이 배치될 수 있다. 제6 웰(153)의 상면 및 측면은 매립 영역(110)에 직접 접할 수 있다. 제6 웰(153)의 도전형은 n형일 수 있다. 제6 웰(153)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제6 웰(153)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제6 웰(153)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제6 웰(153)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제2 고농도 도핑 영역(130)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1720)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제2 고농도 도핑 영역(130)은 제6 웰(153)과 전면(100a) 사이에 제공될 수 있다. 제2 고농도 도핑 영역(130)은 전면(100a) 상에 노출될 수 있다. 제2 고농도 도핑 영역(130)의 도전형은 p형일 수 있다. 예를 들어, 제2 고농도 도핑 영역(130)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 퀜칭 저항 혹은 퀜칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1720)에 신호를 전송하거나, 단광자 아발란치 다이오드(1720)로부터 신호를 수신할 수 있다.
제8 웰(155)은 제2 고농도 도핑 영역(130)과 제6 웰(153) 사이에 제공될 수 있다. 제8 웰(155)은 제2 고농도 도핑 영역(130)의 상면 상에 제공될 수 있다. 제8 웰(155)의 도전형은 n형일 수 있다. 예를 들어, 제8 웰(155)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
제2 가드링(131)은 제2 고농도 도핑 영역(130) 및 제8 웰(155)의 측면 상에 제공될 수 있다. 제2 가드링(131)은 제2 고농도 도핑 영역(130) 및 제8 웰(155)을 둘러쌀 수 있다. 예를 들어, 제2 가드링(131)은 제2 고농도 도핑 영역(130) 및 제8 웰(155)의 측면을 따라 연장하는 고리 형상을 가질 수 있다. 제2 가드링(131)은 제2 고농도 도핑 영역(130) 및 제8 웰(155)에 직접 접할 수 있다. 다른 예에서, 제2 가드링(131)은 제2 고농도 도핑 영역(130) 및 제8 웰(155)로부터 이격될 수 있다. 제2 가드링(131)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 가드링(131)은 제2 고농도 도핑 영역(130)을 둘러쌀 수 있다. 제2 가드링(131)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 가드링(131)과 후면(100b) 사이의 거리는 제8 웰(155)과 후면(100b) 사이의 거리보다 클 수 있다. 제2 가드링(131)은 제6 웰(153)에 접할 수 있다. 제2 가드링(131)의 도전형은 p형일 수 있다. 제2 가드링(131)의 도핑 농도는 제2 고농도 도핑 영역(130)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제2 가드링(131)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 제2 가드링(131)은 단광자 아발란치 다이오드(1720)의 항복 특성을 개선할 수 있다. 구체적으로, 제2 가드링(131)은 공핍 영역(106)의 일 부분에 전계가 집중되는 것을 완화하여, 조기항복현상(premature breakdown)을 방지할 수 있다. 조기항복현상은 공핍 영역(106) 전역에 충분한 크기의 전기장이 인가되기 전에 공핍 영역(106)의 일 부분에서 먼저 항복현상이 발생하는 것으로, 공핍 영역(106)의 일 부분에 전계가 집중됨에 따라 발생한다.
제2 콘택(151)은 제2 가드링(131)의 측면 상에 제공될 수 있다. 제2 콘택(151)은 제2 가드링(131)을 사이에 두고 제2 고농도 도핑 영역(130)의 반대편에 제공될 수 있다. 제2 콘택(151)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 콘택(151)은 제2 가드링(131)을 둘러쌀 수 있다. 다른 예에서, 제2 콘택(151)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 제2 콘택들(151)은 단광자 아발란치 다이오드(1720) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제2 콘택(151)의 도전형은 n형일 수 있다. 제2 콘택(151)의 도핑 농도는 제6 웰(153)의 도핑 농도보다 높을 수 있다. 예를 들어, 제2 콘택(151)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 콘택(151)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 콘택(151)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153) 사이에 제공될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)에 전기적으로 연결될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)의 차이를 완화할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)을 따라 연장할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면에 직접 접할 수 있다. 제2 완화 영역(152)의 상면 및 일 측면은 제6 웰(153)에 접할 수 있다. 제2 완화 영역(152)의 타 측면은 제6 웰(153)에 의해 노출되어, 매립 영역(110)에 접할 수 있다. 제2 완화 영역(152)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 완화 영역(152)은 제2 가드링(131)을 둘러쌀 수 있다. 제2 완화 영역(152)은 제2 가드링(131)으로부터 이격될 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이로 제6 웰(153)이 연장할 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이의 영역은 제6 웰(153)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 제6 웰(153)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 제6 웰(153)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이에서 전면(100a)에 인접한 영역은 매립 영역(110)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 매립 영역(110)은 전면(100a) 상에 노출될 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이에서 전면(100a)에 인접한 영역은 기판 영역(102)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제2 완화 영역(152)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 완화 영역(152)과 후면(100b) 사이의 거리는 제2 가드링(131)과 후면(100b) 사이의 거리보다 작을 수 있다. 제2 완화 영역(152)의 도전형은 n형일 수 있다. 제2 완화 영역(152)의 도핑 농도는 제2 콘택(151)의 도핑 농도보다 낮고, 제6 웰(153)의 도핑 농도와 유사하거나 그보다 높을 수 있다. 예를 들어, 제2 완화 영역(152)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
소자 분리 패턴(104)은 제2 완화 영역(152)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제2 완화 영역(152)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1720) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제2 완화 영역(152) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1720)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
도 29는 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 30은 도 29의 단광자 아발란치 다이오드의 I-I'선을 따르는 단면도이다.
도 29 및 도 30을 참조하면, 단광자 아발란치 다이오드(1730)가 제공될 수 있다. 단광자 아발란치 다이오드(1730)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1730)는 반도체 기판(100)에 형성된 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제8 웰(155), 제2 콘택(151), 제2 완화 영역(152), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제8 웰(155), 제2 콘택(151), 및 제2 완화 영역(152)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제8 웰(155), 제2 콘택(151), 및 제2 완화 영역(152)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제6 웰(153)은 반도체 기판(100) 내에 제공될 수 있다. 제6 웰(153)과 후면(100b) 사이에 매립 영역(110)이 배치될 수 있다. 제6 웰(153)의 상면 및 측면은 매립 영역(110)에 직접 접할 수 있다. 제6 웰(153)의 도전형은 n형일 수 있다. 제6 웰(153)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제6 웰(153)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제6 웰(153)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제6 웰(153)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제2 고농도 도핑 영역(130)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1730)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제2 고농도 도핑 영역(130)은 제6 웰(153)과 전면(100a) 사이에 제공될 수 있다. 제2 고농도 도핑 영역(130)은 전면(100a) 상에 노출될 수 있다. 제2 고농도 도핑 영역(130)의 도전형은 p형일 수 있다. 예를 들어, 제2 고농도 도핑 영역(130)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 퀜칭 저항 혹은 퀜칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1730)에 신호를 전송하거나, 단광자 아발란치 다이오드(1730)로부터 신호를 수신할 수 있다.
제8 웰(155)은 제2 고농도 도핑 영역(130)과 제6 웰(153) 사이에 제공될 수 있다. 제8 웰(155)은 제2 고농도 도핑 영역(130)의 상면 상에 제공될 수 있다. 제8 웰(155)의 도전형은 n형일 수 있다. 예를 들어, 제8 웰(155)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
매립 영역(110)은 제2 고농도 도핑 영역(130) 및 제8 웰(155)의 측면 상에 더 제공될 수 있다. 매립 영역(110)은 제2 고농도 도핑 영역(130) 및 제8 웰(155)을 둘러쌀 수 있다. 예를 들어, 매립 영역(110)은 제2 고농도 도핑 영역(130) 및 제8 웰(155)의 측면을 따라 연장하는 고리 형상을 가질 수 있다. 매립 영역(110)은 제2 고농도 도핑 영역(130) 및 제8 웰(155)에 직접 접할 수 있다.
제2 콘택(151)은 매립 영역(110)을 사이에 두고 제2 고농도 도핑 영역(130)의 반대편에 제공될 수 있다. 제2 콘택(151)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 콘택(151)은 매립 영역(110)을 둘러쌀 수 있다. 다른 예에서, 제2 콘택(151)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 제2 콘택들(151)은 단광자 아발란치 다이오드(1730) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제2 콘택(151)의 도전형은 n형일 수 있다. 제2 콘택(151)의 도핑 농도는 제6 웰(153)의 도핑 농도보다 높을 수 있다. 예를 들어, 제2 콘택(151)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 콘택(151)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 콘택(151)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153) 사이에 제공될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)에 전기적으로 연결될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)의 차이를 완화할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)을 따라 연장할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면에 직접 접할 수 있다. 제2 완화 영역(152)의 상면 및 일 측면은 제6 웰(153)에 접할 수 있다. 제2 완화 영역(152)의 타 측면은 제6 웰(153)에 의해 노출되어, 매립 영역(110)에 접할 수 있다. 제2 완화 영역(152)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 완화 영역(152)은 매립 영역(110)을 둘러쌀 수 있다. 제2 완화 영역(152)은 매립 영역(110)으로부터 이격될 수 있다. 제2 완화 영역(152)과 제8 웰(155) 사이로 제6 웰(153)이 연장할 수 있다. 제6 웰(153)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 제2 완화 영역(152)과 제8 웰(155) 사이에서 전면(100a)에 인접한 영역은 매립 영역(110)으로 채워질 수 있다. 제2 완화 영역(152)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 완화 영역(152)과 후면(100b) 사이의 거리는 제2 고농도 도핑 영역(130) 측면 상의 매립 영역(110)과 후면(100b) 사이의 거리보다 작을 수 있다. 제2 완화 영역(152)의 도전형은 n형일 수 있다. 제2 완화 영역(152)의 도핑 농도는 제2 콘택(151)의 도핑 농도보다 낮고, 제6 웰(153)의 도핑 농도와 유사하거나 그보다 높을 수 있다. 예를 들어, 제2 완화 영역(152)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 소자 분리 패턴(104)은 제2 완화 영역(152)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제2 완화 영역(152)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1730) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제2 완화 영역(152) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1730)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
도 31은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 32는 도 31의 단광자 아발란치 다이오드의 J-J'선을 따르는 단면도이다.
도 31 및 도 32를 참조하면, 단광자 아발란치 다이오드(1740)가 제공될 수 있다. 단광자 아발란치 다이오드(1740)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1740)는 반도체 기판(100)에 형성된 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제7 웰(132), 제2 콘택(151), 제2 완화 영역(152), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제7 웰(132), 제2 콘택(151), 및 제2 완화 영역(152)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제7 웰(132), 제2 콘택(151), 및 제2 완화 영역(152)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제6 웰(153)은 반도체 기판(100) 내에 제공될 수 있다. 제6 웰(153)과 후면(100b) 사이에 매립 영역(110)이 배치될 수 있다. 제6 웰(153)의 상면 및 측면은 매립 영역(110)에 직접 접할 수 있다. 제6 웰(153)의 도전형은 n형일 수 있다. 제6 웰(153)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제6 웰(153)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제6 웰(153)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제6 웰(153)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제2 고농도 도핑 영역(130)은 제6 웰(153)과 전면(100a) 사이에 제공될 수 있다. 제2 고농도 도핑 영역(130)은 전면(100a) 상에 노출될 수 있다. 제2 고농도 도핑 영역(130)의 도전형은 p형일 수 있다. 예를 들어, 제2 고농도 도핑 영역(130)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 퀜칭 저항 혹은 퀜칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1740)에 신호를 전송하거나, 단광자 아발란치 다이오드(1740)로부터 신호를 수신할 수 있다.
제7 웰(132)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1740)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제7 웰(132)은 제2 고농도 도핑 영역(130)과 제6 웰(153) 사이에 제공될 수 있다. 제7 웰(132)은 제2 고농도 도핑 영역(130)의 상면 및 측면에 접할 수 있다. 제7 웰(132)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제7 웰(132)은 제2 고농도 도핑 영역(130)을 둘러쌀 수 있다. 제7 웰(132)의 도전형은 p형일 수 있다. 예를 들어, 제7 웰(132)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
매립 영역(110)은 제7 웰(132)의 측면 상에 더 제공될 수 있다. 매립 영역(110)은 제7 웰(132)을 둘러쌀 수 있다. 예를 들어, 매립 영역(110)은 제8 웰(155)의 측면을 따라 연장하는 고리 형상을 가질 수 있다. 매립 영역(110)은 제8 웰(155)에 직접 접할 수 있다.
제2 콘택(151)은 매립 영역(110)을 사이에 두고 제2 고농도 도핑 영역(130)의 반대편에 제공될 수 있다. 제2 콘택(151)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 콘택(151)은 매립 영역(110)을 둘러쌀 수 있다. 다른 예에서, 제2 콘택(151)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 제2 콘택들(151)은 단광자 아발란치 다이오드(1740) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제2 콘택(151)의 도전형은 n형일 수 있다. 제2 콘택(151)의 도핑 농도는 제6 웰(153)의 도핑 농도보다 높을 수 있다. 예를 들어, 제2 콘택(151)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 콘택(151)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 콘택(151)은 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153) 사이에 제공될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)에 전기적으로 연결될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)의 차이를 완화할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)을 따라 연장할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면에 직접 접할 수 있다. 제2 완화 영역(152)의 상면 및 일 측면은 제6 웰(153)에 접할 수 있다. 제2 완화 영역(152)의 타 측면은 제6 웰(153)에 의해 노출되어, 매립 영역(110)에 접할 수 있다. 제2 완화 영역(152)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 완화 영역(152)은 매립 영역(110)을 둘러쌀 수 있다. 제2 완화 영역(152)은 매립 영역(110)으로부터 이격될 수 있다. 제2 완화 영역(152)과 제7 웰(132) 사이로 제6 웰(153)이 연장할 수 있다. 제6 웰(153)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 제2 완화 영역(152)과 제7 웰(132) 사이에서 전면(100a)에 인접한 영역은 매립 영역(110)으로 채워질 수 있다. 제2 완화 영역(152)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 완화 영역(152)과 후면(100b) 사이의 거리는 제2 고농도 도핑 영역(130) 측면 상의 매립 영역(110)과 후면(100b) 사이의 거리보다 작을 수 있다. 제2 완화 영역(152)의 도전형은 n형일 수 있다. 제2 완화 영역(152)의 도핑 농도는 제2 콘택(151)의 도핑 농도보다 낮고, 제6 웰(153)의 도핑 농도와 유사하거나 그보다 높을 수 있다. 예를 들어, 제2 완화 영역(152)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 소자 분리 패턴(104)은 제2 완화 영역(152)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제2 완화 영역(152)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1740) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제2 완화 영역(152) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1740)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
도 33은 예시적인 실시예에 따른 단광자 검출기의 단면도이다. 설명의 간결함을 위해, 도 1 및 도 2를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.　
도 33을 참조하면, 단광자 검출기(SPD1)가 제공될 수 있다.　단광자 검출기(SPD1)는 단광자 아발란치 다이오드(1), 제어층(200), 연결층(300),　및 렌즈부(400)를 포함할 수 있다. 단광자 검출기(SPD1)는 후면 조사(Back Side Illumination, BSI) 방식의 이미지 센서일 수 있다. 전면(frontside)은 단광자 아발란치 다이오드(1) 제조시 여러 반도체 공정이 수행되는 면일 수 있고, 후면(backside)은 전면의 반대편에 배치되는 면일 수 있다. 예를 들어, 본 개시의 단광자 아발란치 다이오드들(1000 내지 1900)의 상면 및 바닥면은 각각 전면(100a) 및 후면(100b)일 수 있다. 후면 조사 방식은 단광자 아발란치 다이오드(1)의 후면(100b)으로 광이 입사하는 것을 지칭할 수 있다. 후술되는 전면 조사 방식은 단광자 아발란치 다이오드(1)의 전면으로 광이 입사하는 것을 지칭할 수 있다. 단광자 아발란치 다이오드(1)는 도 1 및 도 2를 참조하여 설명되는 단광자 아발란치 다이오드(1000)와 실질적으로 동일할 수 있다. 다만, 이는 예시적인 것이다. 다른 예에서, 단광자 아발란치 다이오드(1)는 앞에서 설명된 단광자 아발란치 다이오드들(1100 내지 1900) 중 어느 하나일 수 있다. 설명의 편의를 위해, 단광자 아발란치 다이오드(1)는 도 2에 도시된 단광자 아발란치 다이오드(1000)의 상하가 반전된 것으로 도시되었다. 따라서, 단광자 아발란치 다이오드(1)의 상면 및 바닥면은 각각 후면(100b) 및 전면(100a)일 수 있다.
제어층(200)은 단광자 아발란치 다이오드(1)의 전면 상에 제공될 수 있다. 제어층(200)은 단광자 아발란치 다이오드(1)의 작동에 필요한 회로를 포함할 수 있다. 예를 들어, 제어층(200)은 회로가 형성된 칩일 수 있다. 회로는 필요에 따른 다양한 전자 소자들에 의해 구현될 수 있다. 회로는 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 픽셀 회로를 포함할 수 있다. 퀜칭 저항(또는 퀜칭 회로)은 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(1)가 또 다른 광자를 검출할 수 있도록 구성될 수 있다. 픽셀 회로는 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭회로, 카운터, 게이트 회로, 시간-디지털 변환기(time-to-digital converter) 등으로 구성될 수 있다. 또한, 회로는 DC-DC 컨버터(DC-to-DC converter) 및 기타 전원 관리 직접 회로(power management integrated circuit)를 포함할 수 있다. 회로는 단광자 아발란치 다이오드(1)로 신호를 전송하거나, 단광자 아발란치 다이오드(1)로부터 신호를 수신할 수 있다.
연결층(300)은 단광자 아발란치 다이오드(1)와 제어층(200) 사이에 제공될 수 있다. 연결층(300)은 절연층(306), 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c), 및 수직 연결부(304)를 포함할 수 있다. 예를 들어, 절연층(306)은 실리콘 산화물(예를 들어, SiO2), 실리콘 질화물(예를 들어, SiN), 실리콘 산질화물(예를 들어, SiON), 또는 이들의 조합을 포함할 수 있다.　예를 들어, 수직 연결부(304)는 컨택(Contact) 혹은 비아(Via)를 포함할 수 있다.
출력 패턴(302a)은 제1 고농도 도핑 영역(140)에 전기적으로 연결될 수 있다. 출력 패턴(302a)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 출력 패턴(302a)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 출력 패턴(302a)은 제1 고농도 도핑 영역(140)과 제어층(200)의 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)과 출력 패턴(302a) 사이에 수직 연결부(304)가 제공되고, 출력 패턴(302a)과 제어층(200) 사이에 Cu-Cu 본딩이 제공될 수 있다. 출력 패턴(302a)은 단광자 아발란치 다이오드(1)로부터 검출 신호를 추출하도록 구성될 수 있다.
바이어스 패턴(302b)은 제1콘택(121)에 전기적으로 연결될 수 있다. 바이어스 패턴(302b)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 바이어스 패턴(302b)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 바이어스 패턴(302b)은 제1 콘택(121)과 제어층(200)의 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 콘택(121)과 바이어스 패턴(302b) 사이에 수직 연결부(304)가 제공되고, 바이어스 패턴(302b)과 제어층(200) 사이에 Cu-Cu 본딩이 제공될 수 있다. 바이어스 패턴(302b)은 단광자 아발란치 다이오드(1)에 바이어스를 인가하도록 구성될 수 있다.
실드 패턴(302c)은 출력 패턴(302a)과 바이어스 패턴(302b) 사이를 전기적으로 차폐할 수 있다. 예를 들어, 실드 패턴(302c)은 출력 패턴(302a)에 의해 추출되는 검출 신호가 바이어스 패턴(302b)에 인가되는 바이어스 신호에 의해 영향을 받지 않도록 구성될 수 있다. 실드 패턴(302c)은 출력 패턴(302a) 및 바이어스 패턴(302b)으로부터 전기적으로 분리될 수 있다. 예를 들어, 실드 패턴(302c)은 출력 패턴(302a) 및 바이어스 패턴(302b)으로부터 이격될 수 있다.
출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드(1)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드(1)로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드(1)의 광 흡수 효율이 개선될 수 있다.
렌즈부(400)는 단광자 아발란치 다이오드(1)의 후면(100b) 상에 제공될 수 있다. 렌즈부(400)는 렌즈(402)를 포함할 수 있다. 렌즈(402)는 입사 광을 포커싱하여 단광자 아발란치 다이오드(1)에 전달할 수 있다. 예를 들어, 렌즈(402)는 마이크로 렌즈(microlens), 프레넬 렌즈(Fresnel lens), 또는 메타 렌즈(Metalens)를 포함할 수 있다. 다만, 렌즈(402)의 종류는 한정되지 않으며, 필요에 따라 결정될 수 있다. 일 예에서, 렌즈(402)의 중심축은 단광자 아발란치 다이오드(1)의 중심축에 정렬될 수 있다. 렌즈(402)의 중심축과 단광자 아발란치 다이오드(1)의 중심축은 각각 렌즈(402)의 중심과 단광자 아발란치 다이오드(1)의 중심을 지나되 단광자 아발란치 다이오드(1)와 렌즈(402)의 적층 방향에 평행한 가상의 축일 수 있다. 일 예에서, 렌즈(402)의 중심축은 단광자 아발란치 다이오드(1)의 중심축과 어긋나게 정렬될 수 있다. 일 실시예에서, 렌즈(402)의 폭은 단광자 아발란치 다이오드(1) 폭의 반 정도로 하여 2x2 형태로 구현될 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드(1) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
도 34는 예시적인 실시예에 따른 단광자 검출기의 단면도이다. 설명의 간결함을 위해, 도 1 및 도 2를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.　
도 34를 참조하면, 단광자 검출기(SPD2)가 제공될 수 있다.　단광자 검출기(SPD2)는 단광자 아발란치 다이오드(1), 연결층(300),　및 렌즈부(400)를 포함할 수 있다. 단광자 검출기(SPD2)는 후면 조사(Back Side Illumination, BSI) 방식의 이미지 센서일 수 있다. 단광자 아발란치 다이오드(1)는 도 1 및 도 2를 참조하여 설명되는 단광자 아발란치 다이오드(1000)와 실질적으로 동일할 수 있다. 다만, 이는 예시적인 것이다. 다른 예에서, 단광자 아발란치 다이오드(1)는 앞에서 설명된 단광자 아발란치 다이오드들(1100 내지 1900) 중 어느 하나일 수 있다. 설명의 편의를 위해, 단광자 아발란치 다이오드(1)는 도 2에 도시된 단광자 아발란치 다이오드(1000)의 상하가 반전된 것으로 도시되었다. 단광자 아발란치 다이오드(1)의 상면 및 바닥면은 각각 후면(100b) 및 전면(100a)일 수 있다.
단광자 아발란치 다이오드(1)는 전면(100a)에 인접한 영역에 단광자 아발란치 다이오드(1)의 작동에 필요한 회로를 포함할 수 있다. 회로는 필요에 따른 다양한 전자 소자들에 의해 구현될 수 있다. 회로는 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 픽셀 회로를 포함할 수 있다. 퀜칭 저항(또는 퀜칭 회로)은 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(1)가 또 다른 광자를 검출할 수 있도록 구성될 수 있다. 픽셀 회로는 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭회로, 카운터, 게이트 회로, 시간-디지털 변환기(time-to-digital converter) 등으로 구성될 수 있다. 또한, 회로는 DC-DC 컨버터(DC-to-DC converter) 및 기타 전원 관리 직접 회로(power management integrated circuit)를 포함할 수 있다. 회로는 단광자 아발란치 다이오드(1)로 신호를 전송하거나, 단광자 아발란치 다이오드(1)로부터 신호를 수신할 수 있다.
연결층(300)은 단광자 아발란치 다이오드(1)의 전면(100a) 상에 제공될 수 있다. 연결층(300)은 절연층(306), 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c), 및 수직 연결부(304)를 포함할 수 있다. 예를 들어, 절연층(306)은 실리콘 산화물(예를 들어, SiO2), 실리콘 질화물(예를 들어, SiN), 실리콘 산질화물(예를 들어, SiON), 또는 이들의 조합을 포함할 수 있다.　예를 들어, 수직 연결부(304)는 컨택(Contact) 또는 비아(Via)를 포함할 수 있다.
출력 패턴(302a)은 제1 고농도 도핑 영역(140)에 전기적으로 연결될 수 있다. 출력 패턴(302a)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 출력 패턴(302a)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 출력 패턴(302a)은 제1 고농도 도핑 영역(140)과 단광자 아발란치 다이오드(1)에 포함된 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)과 출력 패턴(302a) 사이 및 출력 패턴(302a)과 회로 사이에 수직 연결부(304)가 제공될 수 있다. 출력 패턴(302a)은 단광자 아발란치 다이오드(1)로부터 검출 신호를 추출하도록 구성될 수 있다.
바이어스 패턴(302b)은 제1콘택(121)에 전기적으로 연결될 수 있다. 바이어스 패턴(302b)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 바이어스 패턴(302b)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 바이어스 패턴(302b)은 제1 콘택(121)과 단광자 아발란치 다이오드(1)에 포함된 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 콘택(121)과 바이어스 패턴(302b) 사이 및 바이어스 패턴(302b)과 회로 사이에 수직 연결부(304)가 제공될 수 있다. 바이어스 패턴(302b)은 단광자 아발란치 다이오드(1)에 바이어스를 인가하도록 구성될 수 있다.
실드 패턴(302c)은 출력 패턴(302a)과 바이어스 패턴(302b) 사이를 전기적으로 차폐할 수 있다. 예를 들어, 실드 패턴(302c)은 출력 패턴(302a)에 의해 추출되는 검출 신호가 바이어스 패턴(302b)에 인가되는 바이어스 신호에 의해 영향을 받지 않도록 구성될 수 있다.
출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드(1)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드(1)로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드(1)의 광 흡수 효율이 개선될 수 있다.
렌즈부(400)는 단광자 아발란치 다이오드(1)의 후면(100b) 상에 제공될 수 있다. 렌즈부(400)는 렌즈(402)를 포함할 수 있다. 렌즈(402)는 입사 광을 포커싱하여 단광자 아발란치 다이오드(1)에 전달할 수 있다. 예를 들어, 렌즈(402)는 마이크로 렌즈(microlens), 프레넬 렌즈(Fresnel lens), 또는 메타 렌즈(Metalens)를 포함할 수 있다. 다만, 렌즈(402)의 종류는 한정되지 않으며, 필요에 따라 결정될 수 있다. 일 예에서, 렌즈(402)의 중심축은 단광자 아발란치 다이오드(1)의 중심축에 정렬될 수 있다. 렌즈(402)의 중심축과 단광자 아발란치 다이오드(1)의 중심축은 각각 렌즈(402)의 중심과 단광자 아발란치 다이오드(1)의 중심을 지나되 단광자 아발란치 다이오드(1)와 렌즈(402)의 적층 방향에 평행한 가상의 축일 수 있다. 일 예에서, 렌즈(402)의 중심축은 단광자 아발란치 다이오드(1)의 중심축과 어긋나게 정렬될 수 있다. 일 실시예에서, 렌즈(402)의 폭은 단광자 아발란치 다이오드(1) 폭의 반 정도로 하여 2x2 형태로 구현될 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드(1) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
도 35는 예시적인 실시예에 따른 단광자 검출기의 단면도이다. 도 36은 도 35의 제1 회절 패턴의 평면도이다. 설명의 간결함을 위해, 도 1 및 도 2를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.　
도 35를 참조하면, 단광자 검출기(SPD3)가 제공될 수 있다.　단광자 검출기(SPD3)는 단광자 아발란치 다이오드(1), 제어층(200), 연결층(300),　및 렌즈부(400)를 포함할 수 있다. 단광자 검출기(SPD3)는 후면 조사(Back Side Illumination, BSI) 방식의 이미지 센서일 수 있다. 전면(frontside)은 단광자 아발란치 다이오드(1) 제조시 여러 반도체 공정이 수행되는 면일 수 있고, 후면(backside)은 전면의 반대편에 배치되는 면일 수 있다. 예를 들어, 본 개시의 단광자 아발란치 다이오드들(1000 내지 1900)의 상면 및 바닥면은 각각 전면(100a) 및 후면(100b)일 수 있다. 후면 조사 방식은 단광자 아발란치 다이오드(1)의 후면(100b)으로 광이 입사하는 것을 지칭할 수 있다. 후술되는 전면 조사 방식은 단광자 아발란치 다이오드(1)의 전면으로 광이 입사하는 것을 지칭할 수 있다. 단광자 아발란치 다이오드(1)는 도 1 및 도 2를 참조하여 설명되는 단광자 아발란치 다이오드(1000)와 실질적으로 동일할 수 있다. 다만, 이는 예시적인 것이다. 다른 예에서, 단광자 아발란치 다이오드(1)는 앞에서 설명된 단광자 아발란치 다이오드들(1100 내지 1900) 중 어느 하나일 수 있다. 설명의 편의를 위해, 단광자 아발란치 다이오드(1)는 도 2에 도시된 단광자 아발란치 다이오드(1000)의 상하가 반전된 것으로 도시되었다. 따라서, 단광자 아발란치 다이오드(1)의 상면 및 바닥면은 각각 후면(100b) 및 전면(100a)일 수 있다.
제어층(200)은 단광자 아발란치 다이오드(1)의 전면 상에 제공될 수 있다. 제어층(200)은 단광자 아발란치 다이오드(1)의 작동에 필요한 회로를 포함할 수 있다. 예를 들어, 제어층(200)은 회로가 형성된 칩일 수 있다. 회로는 필요에 따른 다양한 전자 소자들에 의해 구현될 수 있다. 회로는 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 픽셀 회로를 포함할 수 있다. 퀜칭 저항(또는 퀜칭 회로)은 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(1)가 또 다른 광자를 검출할 수 있도록 구성될 수 있다. 픽셀 회로는 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭회로, 카운터, 게이트 회로, 시간-디지털 변환기(time-to-digital converter) 등으로 구성될 수 있다. 또한, 회로는 DC-DC 컨버터(DC-to-DC converter) 및 기타 전원 관리 직접 회로(power management integrated circuit)를 포함할 수 있다. 회로는 단광자 아발란치 다이오드(1)로 신호를 전송하거나, 단광자 아발란치 다이오드(1)로부터 신호를 수신할 수 있다.
연결층(300)은 단광자 아발란치 다이오드(1)와 제어층(200) 사이에 제공될 수 있다. 연결층(300)은 절연층(306), 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c), 및 수직 연결부(304)를 포함할 수 있다. 예를 들어, 절연층(306)은 실리콘 산화물(예를 들어, SiO2), 실리콘 질화물(예를 들어, SiN), 실리콘 산질화물(예를 들어, SiON), 또는 이들의 조합을 포함할 수 있다.　예를 들어, 수직 연결부(304)는 컨택(Contact) 또는 비아(Via)를 포함할 수 있다.
출력 패턴(302a)은 제1 고농도 도핑 영역(140)에 전기적으로 연결될 수 있다. 출력 패턴(302a)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 출력 패턴(302a)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 출력 패턴(302a)은 제1 고농도 도핑 영역(140)과 제어층(200)의 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)과 출력 패턴(302a) 사이에 수직 연결부(304)가 제공되고, 출력 패턴(302a)과 제어층(200) 사이에 Cu-Cu 본딩이 제공될 수 있다. 출력 패턴(302a)은 단광자 아발란치 다이오드(1)로부터 검출 신호를 추출하도록 구성될 수 있다.
바이어스 패턴(302b)은 제1콘택(121)에 전기적으로 연결될 수 있다. 바이어스 패턴(302b)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 바이어스 패턴(302b)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 바이어스 패턴(302b)은 제1 콘택(121)과 제어층(200)의 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 콘택(121)과 바이어스 패턴(302b) 사이에 수직 연결부(304)가 제공되고, 바이어스 패턴(302b)과 제어층(200) 사이에 Cu-Cu 본딩이 제공될 수 있다. 바이어스 패턴(302b)은 단광자 아발란치 다이오드(1)에 바이어스를 인가하도록 구성될 수 있다.
실드 패턴(302c)은 출력 패턴(302a)과 바이어스 패턴(302b) 사이를 전기적으로 차폐할 수 있다. 예를 들어, 실드 패턴(302c)은 출력 패턴(302a)에 의해 추출되는 검출 신호가 바이어스 패턴(302b)에 인가되는 바이어스 신호에 의해 영향을 받지 않도록 구성될 수 있다.
출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드(1)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드(1)로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드(1)의 광 흡수 효율이 개선될 수 있다.
렌즈부(400)는 단광자 아발란치 다이오드(1)의 후면(100b) 상에 제공될 수 있다. 도 36을 참조하면, 렌즈부(400)는 제1 회절 패턴들(404)을 포함할 수 있다. 제1 회절 패턴들(404)은 입사 광을 회절시켜, 단광자 아발란치 다이오드(1) 내에서 광의 흡수 길이(absorption length)를 늘릴 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1)의 후면(100b)에 제1 회절 패턴들(404) 대신 산란 패턴들이 제공될 수 있다. 산란 패턴들은, 예를 들어, 십자가 혹은 엑스(X) 형태의 패턴들일 수 있다. 다른 예에서, 산란 패턴들은 십자가와 엑스(X)가 결합된 형태 혹은 각각이 연결된 형태의 패턴들일 수 있다. 렌즈부(400)에 의해 단광자 아발란치 다이오드(1)의 광 흡수 효율이 개선될 수 있다. 일 실시예에서, 제1 회절 패턴들(404)과 단광자 아발란치 다이오드(1) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다.
도 37은 예시적인 실시예에 따른 단광자 검출기의 단면도이다. 설명의 간결함을 위해, 도 1 및 도 2를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.　
도 37을 참조하면, 단광자 검출기(SPD4)가 제공될 수 있다.　단광자 검출기(SPD4)는 단광자 아발란치 다이오드(1), 제어층(200), 연결층(300),　및 렌즈부(400)를 포함할 수 있다. 단광자 검출기(SPD4)는 전면 조사(Front Side Illumination, FSI) 방식의 이미지 센서일 수 있다. 단광자 아발란치 다이오드(1)는 도 1 및 도 2를 참조하여 설명되는 단광자 아발란치 다이오드(1000)와 실질적으로 동일할 수 있다. 다만, 이는 예시적인 것이다. 다른 예에서, 단광자 아발란치 다이오드(1)는 앞에서 설명된 단광자 아발란치 다이오드들(1100 내지 1900) 중 어느 하나일 수 있다. 단광자 아발란치 다이오드(1)의 상면 및 바닥면은 각각 전면(100a) 및 후면(100b)일 수 있다.
단광자 아발란치 다이오드(1)는 전면(100a)에 인접한 영역에 단광자 아발란치 다이오드(1)의 작동에 필요한 회로를 포함할 수 있다. 회로는 필요에 따른 다양한 전자 소자들에 의해 구현될 수 있다. 회로는 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 픽셀 회로를 포함할 수 있다. 퀜칭 저항(또는 퀜칭 회로)은 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(1)가 또 다른 광자를 검출할 수 있도록 구성될 수 있다. 픽셀 회로는 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭회로, 카운터, 게이트 회로, 시간-디지털 변환기(time-to-digital converter) 등으로 구성될 수 있다. 또한, 회로는 DC-DC 컨버터(DC-to-DC converter) 및 기타 전원 관리 직접 회로(power management integrated circuit)를 포함할 수 있다. 회로는 단광자 아발란치 다이오드(1)로 신호를 전송하거나, 단광자 아발란치 다이오드(1)로부터 신호를 수신할 수 있다.
연결층(300)은 단광자 아발란치 다이오드(1)의 전면(100a) 상에 제공될 수 있다. 연결층(300)은 절연층(306), 출력 도전 라인(303a), 바이어스 도전 라인(303b), 및 수직 연결부(304)를 포함할 수 있다. 예를 들어, 절연층(306)은 실리콘 산화물(예를 들어, SiO2), 실리콘 질화물(예를 들어, SiN), 실리콘 산질화물(예를 들어, SiON), 또는 이들의 조합을 포함할 수 있다. 예를 들어, 수직 연결부(304)는 컨택(Contact) 혹은 비아(Via)를 포함할 수 있다.　
출력 도전 라인(303a)은 제1 고농도 도핑 영역(140)에 전기적으로 연결될 수 있다. 출력 도전 라인(303a)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 출력 도전 라인(303a)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 출력 도전 라인(303a)은 제1 고농도 도핑 영역(140)과 단광자 아발란치 다이오드(1)에 포함된 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)과 출력 도전 라인(303a) 사이 및 출력 도전 라인(303a)과 회로 사이에 수직 연결부(304)가 제공될 수 있다. 출력 도전 라인(303a)은 단광자 아발란치 다이오드(1)로부터 검출 신호를 추출하도록 구성될 수 있다.
바이어스 도전 라인(303b)은 제1콘택(121)에 전기적으로 연결될 수 있다. 바이어스 도전 라인(303b)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 바이어스 도전 라인(303b)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 바이어스 도전 라인(303b)은 제1 콘택(121)과 단광자 아발란치 다이오드(1)에 포함된 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 콘택(121)과 바이어스 도전 라인(303b) 사이 및 바이어스 도전 라인(303b)과 회로 사이에 수직 연결부(304)가 제공될 수 있다. 바이어스 도전 라인(303b)은 단광자 아발란치 다이오드(1)에 바이어스를 인가하도록 구성될 수 있다.
렌즈부(400)는 연결층(300) 상에 제공될 수 있다. 렌즈부(400)는 연결층(300)을 사이에 두고 단광자 아발란치 다이오드(1)의 반대편에 제공될 수 있다. 렌즈부(400)는 렌즈(402)를 포함할 수 있다. 렌즈(402)는 입사 광을 포커싱하여 단광자 아발란치 다이오드(1)에 전달할 수 있다. 예를 들어, 렌즈(402)는 마이크로 렌즈(microlens), 프레넬 렌즈(Fresnel lens), 또는 메타 렌즈(Metalens)를 포함할 수 있다. 다만, 렌즈(402)의 종류는 한정되지 않으며, 필요에 따라 결정될 수 있다. 일 예에서, 렌즈(402)의 중심축은 단광자 아발란치 다이오드(1)의 중심축에 정렬될 수 있다. 렌즈(402)의 중심축과 단광자 아발란치 다이오드(1)의 중심축은 각각 렌즈(402)의 중심과 단광자 아발란치 다이오드(1)의 중심을 지나되 단광자 아발란치 다이오드(1)와 렌즈(402)의 적층 방향에 평행한 가상의 축일 수 있다. 일 예에서, 렌즈(402)의 중심축은 단광자 아발란치 다이오드(1)의 중심축과 어긋나게 정렬될 수 있다. 일 실시예에서, 렌즈(402)의 폭은 단광자 아발란치 다이오드(1) 폭의 반 정도로 하여 2x2 형태로 구현될 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드(1) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
도 38은　예시적인 실시예에 따른 단광자 검출기 어레이의 평면도이다. 도 39는　도 38의 K-K'선을 따르는 단면도이다. 도 40은 도 39의 출력 패턴, 바이어스 패턴, 및 실드 패턴의 평면도이다. 설명의 간결함을 위해, 도 33을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 38 및 도 39를 참조하면, 단광자 검출기 어레이(SPA1(SPA))가 제공될 수 있다. 단광자 검출기 어레이(SPA1(SPA))는 2차원으로 배열되는 픽셀들(PX)을 포함할 수 있다. 픽셀들(PX)의 각각은 도 33을 참조하여 설명된 단광자 검출기(도 33의 SPD1)를 포함할 수 있다. 픽셀들(PX)의 매립 영역들(110), 제어층들(200),　연결층들(300), 및 렌즈부들(400)은 서로 연결될 수 있다.　단광자 검출기들(도 33의 SPD1)의 단광자 아발란치 다이오드들(1)이 연결되어, 단광자 검출기 어레이(SPA1(SPA))의 단광자 아발란치 다이오드층(1a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 연결층들(300)이 연결되어, 단광자 검출기 어레이(SPA1(SPA))의 연결층(300a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 제어층들(200)이 연결되어, 단광자 검출기 어레이(SPA1(SPA))의 제어층(200a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 렌즈부들(400)이 연결되어, 단광자 검출기 어레이(SPA1(SPA))의 렌즈부(400a)를 형성할 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드층(1a) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
연결층(300)은 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c)을 포함할 수 있다. 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드층(1a)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드층(1a)으로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드층(1a)의 광 흡수 효율이 개선될 수 있다.
서로 다른 픽셀들(PX)에 각각 포함되되 서로 바로 인접하는 한 쌍의 제1 콘택들(121)은 하나의 바이어스 패턴(302b)을 공유하도록 구성될 수 있다. 예를 들어, 하나의 바이어스 패턴(302b)과 한 쌍의 제1 콘택들(121)은 한 쌍의 수직 연결부들(304)에 의해 각각 전기적으로 연결될 수 있다. 서로 바로 인접하는 픽셀들(PX) 사이에 소자 분리 패턴(104)이 배치될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 예를 들어, 수직 연결부(304)는 컨택(Contact) 또는 비아(Via)를 포함할 수 있다.
도 41은　도 38의 K-K'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 34를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 38 및 도 41을 참조하면, 단광자 검출기 어레이(SPA2(SPA))가 제공될 수 있다. 단광자 검출기 어레이(SPA2(SPA))는 2차원으로 배열되는 픽셀들(PX)을 포함할 수 있다. 픽셀들(PX)의 각각은 도 34를 참조하여 설명된 단광자 검출기(도 34의 SPD2)를 포함할 수 있다. 단광자 검출기들(도 34의 SPD2)의 매립 영역들(110), 연결층들(300), 및 렌즈부들(400)은 서로 연결될 수 있다.　단광자 검출기들(도 34의 SPD2)의 단광자 아발란치 다이오드들(1)이 연결되어, 단광자 검출기 어레이(SPA2(SPA))의 단광자 아발란치 다이오드층(1a)을 형성할 수 있다. 단광자 검출기들(도 34의 SPD2)의 연결층들(300)이 연결되어, 단광자 검출기 어레이(SPA2(SPA))의 연결층(300a)을 형성할 수 있다. 단광자 검출기들(도 34의 SPD2)의 렌즈부들(400)이 연결되어, 단광자 검출기 어레이(SPA2(SPA))의 렌즈부(400a)를 형성할 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드층(1a) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
연결층(300)은 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c)을 포함할 수 있다. 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드층(1a)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드층(1a)으로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드층(1a)의 광 흡수 효율이 개선될 수 있다.
서로 다른 픽셀들(PX)에 각각 포함되되 서로 바로 인접하는 한 쌍의 제1 콘택들(121)은 하나의 바이어스 패턴(302b)을 공유하도록 구성될 수 있다. 예를 들어, 하나의 바이어스 패턴(302b)과 한 쌍의 제1 콘택들(121)은 한 쌍의 수직 연결부들(304)에 의해 각각 전기적으로 연결될 수 있다. 서로 바로 인접하는 픽셀들(PX) 사이에 소자 분리 패턴(104)이 배치될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 예를 들어, 수직 연결부(304)는 컨택(Contact) 혹은 비아(Via)를 포함할 수 있다.
도 42는　도 38의 K-K'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 35를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 38 및 도 42를 참조하면, 단광자 검출기 어레이(SPA3(SPA))가 제공될 수 있다. 단광자 검출기 어레이(SPA3(SPA))는 2차원으로 배열되는 픽셀들(PX)을 포함할 수 있다. 픽셀들(PX)의 각각은 도 35 및 도 36을 참조하여 설명된 단광자 검출기(도 35의 SPD3)를 포함할 수 있다. 단광자 검출기들(도 35의 SPD3)의 매립 영역들(110), 연결층들(300), 및 렌즈부들(400)은 서로 연결될 수 있다.　단광자 검출기들(도 35의 SPD3)의 단광자 아발란치 다이오드들(1)이 연결되어, 단광자 검출기 어레이(SPA3(SPA))의 단광자 아발란치 다이오드층(1a)을 형성할 수 있다. 단광자 검출기들(도 35의 SPD3)의 연결층들(300)이 연결되어, 단광자 검출기 어레이(SPA3(SPA))의 연결층(300a)을 형성할 수 있다. 단광자 검출기들(도 35의 SPD3)의 제어층들(200)이 연결되어, 단광자 검출기 어레이(SPA3(SPA))의 제어층(200a)을 형성할 수 있다. 단광자 검출기들(도 35의 SPD3)의 렌즈부들(400)이 연결되어, 단광자 검출기 어레이(SPA3(SPA))의 렌즈부(400a)를 형성할 수 있다.
렌즈부(400a)는 회절 패턴들(404)을 포함할 수 있다. 회절 패턴들(404)은 입사 광을 회절시켜, 단광자 아발란치 다이오드층(1a) 내에서 광의 흡수 길이(absorption length)를 늘릴 수 있다. 다른 예에서, 단광자 아발란치 다이오드층(1a)의 후면(100b)에 회절 패턴들(404) 대신 산란 패턴들이 제공될 수 있다. 산란 패턴들은, 예를 들어, 십자가 혹은 엑스(X) 형태의 패턴들일 수 있다. 다른 예에서, 산란 패턴들은 십자가와 엑스(X)가 결합된 형태 혹은 각각이 연결된 형태의 패턴들일 수 있다. 렌즈부(400)에 의해 단광자 아발란치 다이오드층(1a)의 광 흡수 효율이 개선될 수 있다. 일 실시예에서, 회절 패턴들(404)과 단광자 아발란치 다이오드층(1a) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다.
연결층(300)은 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c)을 포함할 수 있다. 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드층(1a)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드층(1a)으로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드층(1a)의 광 흡수 효율이 개선될 수 있다.
서로 다른 픽셀들(PX)에 각각 포함되되 서로 바로 인접하는 한 쌍의 제1 콘택들(121)은 하나의 바이어스 패턴(302b)을 공유하도록 구성될 수 있다. 예를 들어, 하나의 바이어스 패턴(302b)과 한 쌍의 제1 콘택들(121)은 한 쌍의 수직 연결부들(304)에 의해 각각 전기적으로 연결될 수 있다. 서로 바로 인접하는 픽셀들(PX) 사이에 소자 분리 패턴(104)이 배치될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 예를 들어, 한 쌍의 수직 연결부들(304)은 컨택(Contact) 혹은 비아(Via)를 포함할 수 있다.
도 43은　도 38의 K-K'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 37을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 38 및 도 43을 참조하면, 단광자 검출기 어레이(SPA4(SPA))가 제공될 수 있다. 단광자 검출기 어레이(SPA4(SPA))는 2차원으로 배열되는 픽셀들(PX)을 포함할 수 있다. 픽셀들(PX)의 각각은 도 37을 참조하여 설명된 단광자 검출기(도 37의 SPD4)를 포함할 수 있다. 단광자 검출기들(도 37의 SPD4)의 매립 영역들(110), 연결층들(300), 및 렌즈부들(400)은 서로 연결될 수 있다.　단광자 검출기들(도 37의 SPD4)의 단광자 아발란치 다이오드들(1)이 연결되어, 단광자 검출기 어레이(SPA4(SPA))의 단광자 아발란치 다이오드층(1a)을 형성할 수 있다. 단광자 검출기들(도 37의 SPD4)의 연결층들(300)이 연결되어, 단광자 검출기 어레이(SPA4(SPA))의 연결층(300a)을 형성할 수 있다. 단광자 검출기들(도 37의 SPD4)의 제어층들(200)이 연결되어, 단광자 검출기 어레이(SPA4(SPA))의 제어층(200a)을 형성할 수 있다. 단광자 검출기들(도 37의 SPD4)의 렌즈부들(400)이 연결되어, 단광자 검출기 어레이(SPA4(SPA))의 렌즈부(400a)를 형성할 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드층(1a) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
연결층(300)은 절연층(306), 출력 도전 라인(303a), 바이어스 도전 라인(303b), 및 수직 연결부(304)를 포함할 수 있다. 수직 연결부(304)는 컨택(Contact) 혹은 비아(Via)를 포함할 수 있다. 예를 들어, 절연층(306)은 실리콘 산화물(예를 들어, SiO2), 실리콘 질화물(예를 들어, SiN), 실리콘 산질화물(예를 들어, SiON), 또는 이들의 조합을 포함할 수 있다.　본 개시의 단광자 검출기 어레이(SPA4(SPA))는 전면(100a)으로 광이 입사하도록 구성되므로, 입사 광은 렌즈부(400a) 및 연결층(300a)을 차례로 지나서 단광자 아발란치 다이오드층(1a)에 도달할 수 있다. 따라서, 도 39, 도 41, 및 도 42에 도시된 단광자 검출기 어레이들(SPA1, SPA2, SPA3)과 달리, 입사 광이 단광자 아발란치 다이오드층(1a)에 도달하는 것을 방해하지 않도록 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c) 대신 출력 도전 라인(303a) 및 바이어스 도전 라인(303b)을 포함할 수 있다.
출력 도전 라인(303a)은 제1 고농도 도핑 영역(140)에 전기적으로 연결될 수 있다. 출력 도전 라인(303a)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 출력 도전 라인(303a)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 출력 도전 라인(303a)은 제1 고농도 도핑 영역(140)과 단광자 아발란치 다이오드층(1a)에 포함된 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)과 출력 도전 라인(303a) 사이 및 출력 도전 라인(303a)과 회로 사이에 수직 연결부(304)가 제공될 수 있다. 출력 도전 라인(303a)은 단광자 아발란치 다이오드층(1a)으로부터 검출 신호를 추출하도록 구성될 수 있다.
바이어스 도전 라인(303b)은 제1콘택(121)에 전기적으로 연결될 수 있다. 바이어스 도전 라인(303b)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 바이어스 도전 라인(303b)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 바이어스 도전 라인(303b)은 제1 콘택(121)과 단광자 아발란치 다이오드층(1a)에 포함된 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 콘택(121)과 바이어스 도전 라인(303b) 사이 및 바이어스 도전 라인(303b)과 회로 사이에 수직 연결부(304)가 제공될 수 있다. 바이어스 도전 라인(303b)은 단광자 아발란치 다이오드층(1a)에 바이어스를 인가하도록 구성될 수 있다.
서로 다른 픽셀들(PX)에 각각 포함되되 서로 바로 인접하는 한 쌍의 제1 콘택들(121)은 하나의 바이어스 패턴(302b)을 공유하도록 구성될 수 있다. 예를 들어, 하나의 바이어스 패턴(302b)과 한 쌍의 제1 콘택들(121)은 한 쌍의 수직 연결부들(304)에 의해 각각 전기적으로 연결될 수 있다. 서로 바로 인접하는 픽셀들(PX) 사이에 소자 분리 패턴(104)이 배치될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다.
도 44는　도 38의 K-K'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 33을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 38 및 도 44를 참조하면, 단광자 검출기 어레이(SPA5(SPA))가 제공될 수 있다. 단광자 검출기 어레이(SPA5(SPA))는 2차원으로 배열되는 픽셀들(PX)을 포함할 수 있다. 픽셀들(PX)의 각각은 도 33을 참조하여 설명된 단광자 검출기(도 33의 SPD1)를 포함할 수 있다. 픽셀들(PX)의 매립 영역들(110), 제어층들(200),　연결층들(300), 및 렌즈부들(400)은 서로 연결될 수 있다.　단광자 검출기들(도 33의 SPD1)의 단광자 아발란치 다이오드들(1)이 연결되어, 단광자 검출기 어레이(SPA5(SPA))의 단광자 아발란치 다이오드층(1a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 연결층들(300)이 연결되어, 단광자 검출기 어레이(SPA5(SPA))의 연결층(300a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 제어층들(200)이 연결되어, 단광자 검출기 어레이(SPA5(SPA))의 제어층(200a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 렌즈부들(400)이 연결되어, 단광자 검출기 어레이(SPA5(SPA))의 렌즈부(400a)를 형성할 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드층(1a) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
연결층(300)은 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c)을 포함할 수 있다. 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드층(1a)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드층(1a)으로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드층(1a)의 광 흡수 효율이 개선될 수 있다. 서로 다른 픽셀들(PX)에 각각 포함되되 서로 바로 인접하는 한 쌍의 제1 콘택들(121)은 하나의 바이어스 패턴(302b)을 공유하도록 구성될 수 있다. 예를 들어, 하나의 바이어스 패턴(302b)과 한 쌍의 제1 콘택들(121)은 한 쌍의 수직 연결부들(304)에 의해 각각 전기적으로 연결될 수 있다. 수직 연결부(304)는 컨택(Contact) 혹은 비아(Via)를 포함할 수 있다.
서로 바로 인접하는 픽셀들(PX) 사이에 소자 분리 패턴(104)이 배치될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)과 후면(100b) 사이에 수직 분리 패턴(107)이 제공될 수 있다. 수직 분리 패턴(107)의 일 단부는 소자 분리 패턴(104)에 직접 접할 수 있고, 타 단부는 후면(100b) 상에서 노출될 수 있다. 예를 들어, 수직 분리 패턴(107)의 상면은 후면(100b)과 실질적으로 동일한 레벨에 위치할 수 있다. 수직 분리 패턴(107)은 매립 영역(110)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 수직 분리 패턴(107)은 FTI(Full Trench Isolation)일 수 있다. 일 실시예에서, 수직 분리 패턴(107)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti)과 같은 금속 혹은 폴리 실리콘 혹은 하프늄옥사이드(HfO2), 지르코늄옥사이드(지르코니아, ZrO2), 탄탈륨옥사이드(TaO)와 같은 고유전율(high-k) 물질들을 포함할 수 있다.
도 45는　도 38의 K-K'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 33을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 38 및 도 45를 참조하면, 단광자 검출기 어레이(SPA6(SPA))가 제공될 수 있다. 단광자 검출기 어레이(SPA6(SPA))는 2차원으로 배열되는 픽셀들(PX)을 포함할 수 있다. 픽셀들(PX)의 각각은 도 33을 참조하여 설명된 단광자 검출기(도 33의 SPD1)를 포함할 수 있다. 픽셀들(PX)의 매립 영역들(110), 제어층들(200),　연결층들(300), 및 렌즈부들(400)은 서로 연결될 수 있다.　단광자 검출기들(도 33의 SPD1)의 단광자 아발란치 다이오드들(1)이 연결되어, 단광자 검출기 어레이(SPA6(SPA))의 단광자 아발란치 다이오드층(1a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 연결층들(300)이 연결되어, 단광자 검출기 어레이(SPA6(SPA))의 연결층(300a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 제어층들(200)이 연결되어, 단광자 검출기 어레이(SPA6(SPA))의 제어층(200a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 렌즈부들(400)이 연결되어, 단광자 검출기 어레이(SPA6(SPA))의 렌즈부(400a)를 형성할 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드층(1a) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
연결층(300)은 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c)을 포함할 수 있다. 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드층(1a)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드층(1a)으로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드층(1a)의 광 흡수 효율이 개선될 수 있다. 서로 다른 픽셀들(PX)에 각각 포함되되 서로 바로 인접하는 한 쌍의 제1 콘택들(121)은 하나의 바이어스 패턴(302b)을 공유하도록 구성될 수 있다. 예를 들어, 하나의 바이어스 패턴(302b)과 한 쌍의 제1 콘택들(121)은 한 쌍의 수직 연결부들(340)에 의해 각각 전기적으로 연결될 수 있다. 수직 연결부(304)는 컨택(Contact) 혹은 비아(Via)를 포함할 수 있다.
서로 바로 인접하는 픽셀들(PX) 사이에 수직 분리 패턴(107)이 제공될 수 있다. 수직 분리 패턴(107)의 일 단부는 전면(100a) 상에 노출될 수 있고, 타 단부는 후면(100b) 상에서 노출될 수 있다. 예를 들어, 수직 분리 패턴(107)의 바닥면 및 상면은 각각 전면(100a) 및 후면(100b)과 실질적으로 동일한 레벨에 위치할 수 있다. 수직 분리 패턴(107)은 매립 영역(110)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 수직 분리 패턴(107)은 FTI(Full Trench Isolation)일 수 있다. 일 실시예에서, 수직 분리 패턴(107)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti)과 같은 금속 혹은 폴리 실리콘 혹은 하프늄옥사이드(HfO2), 지르코늄옥사이드(지르코니아, ZrO2), 탄탈륨옥사이드(TaO)와 같은 고유전율(high-k) 물질들을 포함할 수 있다.
도 46은　도 38의 K-K'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 33을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 38 및 도 46을 참조하면, 단광자 검출기 어레이(SPA7(SPA))가 제공될 수 있다. 단광자 검출기 어레이(SPA7(SPA))는 2차원으로 배열되는 픽셀들(PX)을 포함할 수 있다. 픽셀들(PX)의 각각은 도 33을 참조하여 설명된 단광자 검출기(도 33의 SPD1)를 포함할 수 있다. 픽셀들(PX)의 매립 영역들(110), 제어층들(200),　연결층들(300), 및 렌즈부들(400)은 서로 연결될 수 있다.　단광자 검출기들(도 33의 SPD1)의 단광자 아발란치 다이오드들(1)이 연결되어, 단광자 검출기 어레이(SPA7(SPA))의 단광자 아발란치 다이오드층(1a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 연결층들(300)이 연결되어, 단광자 검출기 어레이(SPA7(SPA))의 연결층(300a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 제어층들(200)이 연결되어, 단광자 검출기 어레이(SPA7(SPA))의 제어층(200a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 렌즈부들(400)이 연결되어, 단광자 검출기 어레이(SPA7(SPA))의 렌즈부(400a)를 형성할 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드층(1a) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
연결층(300)은 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c)을 포함할 수 있다. 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드층(1a)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드층(1a)으로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드층(1a)의 광 흡수 효율이 개선될 수 있다. 서로 다른 픽셀들(PX)에 각각 포함되되 서로 바로 인접하는 한 쌍의 제1 콘택들(121)은 하나의 바이어스 패턴(302b)을 공유하도록 구성될 수 있다. 예를 들어, 하나의 바이어스 패턴(302b)과 한 쌍의 제1 콘택들(121)은 한 쌍의 수직 연결부들(304)에 의해 각각 전기적으로 연결될 수 있다. 수직 연결부(304)는 컨택(Contact) 혹은 비아(Via)를 포함할 수 있다.
서로 바로 인접하는 픽셀들(PX) 사이에 소자 분리 패턴(104)이 배치될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)과 후면(100b) 사이에 수직 분리 패턴(107)이 제공될 수 있다. 수직 분리 패턴(107)의 일 단부는 소자 분리 패턴(104)에 인접하게 배치될 수 있고, 타 단부는 후면(100b) 상에서 노출될 수 있다. 수직 분리 패턴(107)은 소자 분리 패턴(104)으로부터 이격될 수 있다. 수직 분리 패턴(107)의 바닥면은 소자 분리 패턴(104)과 마주할 수 있다. 수직 분리 패턴(107)과 소자 분리 패턴(104) 사이에 매립 영역(110)이 제공될 수 있다. 예를 들어, 수직 분리 패턴(107)의 상면은 후면(100b)과 실질적으로 동일한 레벨에 위치할 수 있다. 수직 분리 패턴(107)은 매립 영역(110)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 수직 분리 패턴(107)은 DTI(Deep Trench Isolation)일 수 있다. 예를 들어, 수직 분리 패턴(107)은 Partial DTI(Deep Trench Isolation)일 수 있다. 일 실시예에서, 수직 분리 패턴(107)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti)과 같은 금속 혹은 폴리 실리콘 혹은 하프늄옥사이드(HfO2), 지르코늄옥사이드(지르코니아, ZrO2), 탄탈륨옥사이드(TaO)와 같은 고유전율(high-k) 물질들을 포함할 수 있다.
도 47은　도 38의 K-K'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 33을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 38 및 도 47을 참조하면, 단광자 검출기 어레이(SPA8(SPA))가 제공될 수 있다. 단광자 검출기 어레이(SPA8(SPA))는 2차원으로 배열되는 픽셀들(PX)을 포함할 수 있다. 픽셀들(PX)의 각각은 도 33을 참조하여 설명된 단광자 검출기(도 33의 SPD1)를 포함할 수 있다. 픽셀들(PX)의 매립 영역들(110), 제어층들(200),　연결층들(300), 및 렌즈부들(400)은 서로 연결될 수 있다.　단광자 검출기들(도 33의 SPD1)의 단광자 아발란치 다이오드들(1)이 연결되어, 단광자 검출기 어레이(SPA8(SPA))의 단광자 아발란치 다이오드층(1a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 연결층들(300)이 연결되어, 단광자 검출기 어레이(SPA8(SPA))의 연결층(300a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 제어층들(200)이 연결되어, 단광자 검출기 어레이(SPA8(SPA))의 제어층(200a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 렌즈부들(400)이 연결되어, 단광자 검출기 어레이(SPA8(SPA))의 렌즈부(400a)를 형성할 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드층(1a) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
연결층(300)은 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c)을 포함할 수 있다. 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드층(1a)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드층(1a)으로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드층(1a)의 광 흡수 효율이 개선될 수 있다. 서로 다른 픽셀들(PX)에 각각 포함되되 서로 바로 인접하는 한 쌍의 제1 콘택들(121)은 하나의 바이어스 패턴(302b)을 공유하도록 구성될 수 있다. 예를 들어, 하나의 바이어스 패턴(302b)과 한 쌍의 제1 콘택들(121)은 한 쌍의 수직 연결부들(304)에 의해 각각 전기적으로 연결될 수 있다. 수직 연결부(304)는 컨택(Contact) 혹은 비아(Via)를 포함할 수 있다.
서로 바로 인접하는 픽셀들(PX) 사이에 수직 분리 패턴(107)이 제공될 수 있다. 수직 분리 패턴(107)의 일 단부는 전면(100a)으로부터 이격될 수 있다. 수직 분리 패턴(107)의 일 단부와 연결층(300a) 사이에 매립 영역(110)이 제공될 수 있다. 수직 분리 패턴(107)의 타 단부는 후면(100b) 상에서 노출될 수 있다. 예를 들어, 수직 분리 패턴(107)의 상면은 후면(100b)과 실질적으로 동일한 레벨에 위치할 수 있다. 수직 분리 패턴(107)은 매립 영역(110)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 수직 분리 패턴(107)은 DTI(Deep Trench Isolation)일 수 있다. 예를 들어, 수직 분리 패턴(107)은 Partial DTI(Deep Trench Isolation)일 수 있다. 일 실시예에서, 수직 분리 패턴(107)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti)과 같은 금속 혹은 폴리 실리콘 혹은 하프늄옥사이드(HfO2), 지르코늄옥사이드(지르코니아, ZrO2), 탄탈륨옥사이드(TaO)와 같은 고유전율(high-k) 물질들을 포함할 수 있다.
도 48은　예시적인 실시예에 따른 전자 장치를 설명하기 위한 블록도이다.
도 48을 참조하면,　참조하면, 전자 장치(2000)가 제공될 수 있다. 전자 장치(2000)는 피사체(미도시)를 향해 광을 조사하고, 피사체에 의해 반사되어 전자 장치(2000)로 돌아오는 광을 감지할 수 있다. 전자 장치(2000)는 빔 스티어링 장치(2010)를 포함할 수 있다. 빔 스티어링 장치(2010)는 전자 장치(2000)　외부로 방출되는 광의 조사 방향을 조절할 수 있다. 빔 스티어링 장치(2010)는 기계식 또는 비기계식(반도체식) 빔 스티어링 장치일 수 있다. 전자 장치(2000)는 빔 스티어링 장치(2010)　내에 광원부를 포함하거나, 빔 스티어링 장치(2010)와 별도로 구비된 광원부를 포함할 수 있다. 빔 스티어링 장치(2010)는 스캐닝(scanning) 방식의 광 방출 장치일 수 있다. 다만, 전자 장치(2000)의 광 방출 장치는 빔 스티어링 장치(2010)에 한정되는 것은 아니다. 다른 예에서, 전자 장치(2000)는 빔 스티어링 장치(2010)　대신 또는 빔 스티어링 장치(2010)와 함께 플래시(flash) 방식의 광 방출 장치를 포함할 수 있다. 플래시 방식의 광 방출 장치는 스캐닝 과정없이 시야각(field of view)을 모두 포함하는 영역에 한 번에 광을 조사할 수 있다.
빔 스티어링 장치(2010)에 의해 조향된 광은 피사체에 의해 반사되어 전자 장치(2000)로 돌아올 수 있다. 전자 장치(2000)는 피사체에 의해 반사된 광을 검출하기 위한 검출부(2030)를 포함할 수 있다. 검출부(2030)는 복수의 광 검출 요소를 포함할 수 있고, 그 밖에 다른 광학 부재를 더 포함할 수 있다. 복수의 광 검출 요소는 위에서 설명된 단광자 아발란치 다이오드들(1000 내지 1900) 중 어느 하나를 포함할 수 있다. 또한, 전자 장치(2000)는 빔 스티어링 장치(2010)　및 검출부(2030)　중 적어도 하나에 연결된 회로부(2020)를 더 포함할 수 있다. 회로부(2020)는 데이터를 획득하여 연산하는 연산부를 포함할 수 있고, 구동부 및 제어부 등을 더 포함할 수 있다. 또한, 회로부(2020)는 전원부 및 메모리 등을 더 포함할 수 있다.
전자 장치(2000)가 하나의 장치 내에 빔 스티어링 장치(2010)　및 검출부(2030)를 포함하는 경우를 도시하였지만, 빔 스티어링 장치(2010)　및 검출부(2030)는 하나의 장치로 구비되지 않고, 별도의 장치에 분리되어 구비될 수도 있다. 또한, 회로부(2020)는 빔 스티어링 장치(2010)나 검출부(2030)에 유선으로 연결되지 않고, 무선 통신으로 연결될 수 있다.
이상에서 설명한 실시예에 따른 전자 장치(2000)는 다양한 전자 장치에 적용될 수 있다. 일례로, 상기 전자 장치(2000)는 라이다(Light Detection And Ranging, LiDAR) 장치에 적용될 수 있다. 상기 라이다(LiDAR) 장치는 위상 천이(phase-shift) 방식 또는 TOF(time-of-flight) 방식의 장치일 수 있다. 또한, 실시예에 따른 단광자 아발란치 다이오드들(1000 내지 1900) 또는 이를 포함하는 전자 장치(2000)는 스마트폰, 웨어러블 기기(증강 현실 및 가상 현실 구현 안경형 기기 등), 사물 인터넷(Internet of Things(IoT)) 기기, 가전 기기, 태블릿 PC(Personal Computer), PDA(Personal Digital Assistant), PMP(portable Multimedia Player), 내비게이션(navigation), 드론(drone), 로봇, 무인자동차, 자율주행차, 첨단 운전자 보조 시스템(Advanced Drivers Assistance System; ADAS) 등과 같은 전자 기기에 탑재될 수 있다.
도 49 및 도 50은　예시적인 실시예에 따른 라이다(LiDAR) 장치를 차량에 적용한 경우를 보여주는 개념도들이다.
도 49 및 도 50을 참조하면, 차량(3000)에 라이다(LiDAR) 장치(3010)가　적용될 수 있다. 차량에 적용된 라이다(LiDAR) 장치(3010)를　이용하여 피사체(4000)에 대한 정보가 획득될 수 있다. 차량(3000)은 자율 주행 기능을 갖는 자동차일 수 있다. 라이다(LiDAR) 장치(3010)는 차량(3000)이 진행하는 방향에 있는 물체나 사람, 즉, 피사체(4000)를 탐지할 수 있다. 라이다(LiDAR) 장치(3010)는 송신 신호와 검출 신호 사이의 시간 차이 등의 정보를 이용해서, 피사체(4000)까지의 거리를 측정할 수 있다. 라이다(LiDAR) 장치(3010)는 스캔 범위 내에 있는 가까운 피사체(4010)와 멀리 있는 피사체(4020)에 대한 정보를 획득할 수 있다. 라이다(LiDAR) 장치(3010)는 도 48을　참조하여 설명되는 전자 장치(2000)를 포함할 수 있다.　차량(3000)의 앞쪽에 라이다(LiDAR) 장치(3010)가 배치되어, 차량(3000)이 진행하는 방향에 있는 피사체(4000)를 탐지하는 것으로 도시되었으나, 이는 한정적인 것이 아니다. 다른 예에서, 라이다(LiDAR) 장치(3010)는 차량(3000)　주변의 피사체(4000)를 모두 탐지할 수 있도록 차량(3000)　상의 복수의 위치에 배치될 수 있다. 예를 들어, 4개의 라이다(LiDAR) 장치들(3010)이 차량(3000)의 앞쪽, 뒤쪽, 및 양 옆쪽들에 각각 배치될 수 있다. 또 다른 예에서, 라이다(LiDAR) 장치(3010)는 차량(3000)　지붕 위에 배치되고, 회전하며 차량(3000)　주변의 피사체(4000)를 모두 탐지할 수 있다.
도 51은 예시적인 실시예에 따른 단광자 검출기의 단면도이다. 설명의 간결함을 위해, 도 1 및 도 2를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.　
도 51을 참조하면, 단광자 검출기(SPD5)가 제공될 수 있다.　단광자 검출기(SPD5)는 단광자 아발란치 다이오드(1), 제어층(200), 연결층(300),　및 렌즈부(400)를 포함할 수 있다. 단광자 검출기(SPD5)는 후면 조사(Back Side Illumination, BSI) 방식의 이미지 센서일 수 있다. 전면(frontside)은 단광자 아발란치 다이오드(1) 제조시 여러 반도체 공정이 수행되는 면일 수 있고, 후면(backside)은 전면의 반대편에 배치되는 면일 수 있다. 예를 들어, 본 개시의 단광자 아발란치 다이오드들(1000 내지 1900)의 상면 및 바닥면은 각각 전면(100a) 및 후면(100b)일 수 있다. 후면 조사 방식은 단광자 아발란치 다이오드(1)의 후면(100b)으로 광이 입사하는 것을 지칭할 수 있다. 후술되는 전면 조사 방식은 단광자 아발란치 다이오드(1)의 전면으로 광이 입사하는 것을 지칭할 수 있다. 단광자 아발란치 다이오드(1)는 도 1 및 도 2를 참조하여 설명되는 단광자 아발란치 다이오드(1000)와 실질적으로 동일할 수 있다. 다만, 이는 예시적인 것이다. 다른 예에서, 단광자 아발란치 다이오드(1)는 앞에서 설명된 단광자 아발란치 다이오드들(1100 내지 1900) 중 어느 하나일 수 있다. 설명의 편의를 위해, 단광자 아발란치 다이오드(1)는 도 2에 도시된 단광자 아발란치 다이오드(1000)의 상하가 반전된 것으로 도시되었다. 따라서, 단광자 아발란치 다이오드(1)의 상면 및 바닥면은 각각 후면(100b) 및 전면(100a)일 수 있다.
제어층(200)은 단광자 아발란치 다이오드(1)의 전면 상에 제공될 수 있다. 제어층(200)은 단광자 아발란치 다이오드(1)의 작동에 필요한 회로를 포함할 수 있다. 예를 들어, 제어층(200)은 회로가 형성된 칩일 수 있다. 회로는 필요에 따른 다양한 전자 소자들에 의해 구현될 수 있다. 회로는 퀜칭 저항(quenching resistor)(또는 퀜칭 회로(quenching circuit)) 및 픽셀 회로를 포함할 수 있다. 퀜칭 저항(또는 퀜칭 회로)은 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(1)가 또 다른 광자를 검출할 수 있도록 구성될 수 있다. 픽셀 회로는 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭회로, 카운터, 게이트 회로, 시간-디지털 변환기(time-to-digital converter) 등으로 구성될 수 있다. 또한, 회로는 DC-DC 컨버터(DC-to-DC converter) 및 기타 전원 관리 직접 회로(power management integrated circuit)를 포함할 수 있다. 회로는 단광자 아발란치 다이오드(1)로 신호를 전송하거나, 단광자 아발란치 다이오드(1)로부터 신호를 수신할 수 있다.
연결층(300)은 단광자 아발란치 다이오드(1)와 제어층(200) 사이에 제공될 수 있다. 연결층(300)은 절연층(306), 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c), 및 수직 연결부(304)를 포함할 수 있다. 예를 들어, 절연층(306)은 실리콘 산화물(예를 들어, SiO2), 실리콘 질화물(예를 들어, SiN), 실리콘 산질화물(예를 들어, SiON), 또는 이들의 조합을 포함할 수 있다.　예를 들어, 수직 연결부(304)는 컨택(Contact) 또는 비아(Via)를 포함할 수 있다.
출력 패턴(302a)은 제1 고농도 도핑 영역(140)에 전기적으로 연결될 수 있다. 출력 패턴(302a)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 출력 패턴(302a)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 출력 패턴(302a)은 제1 고농도 도핑 영역(140)과 제어층(200)의 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)과 출력 패턴(302a) 사이에 수직 연결부(304)가 제공되고, 출력 패턴(302a)과 제어층(200) 사이에 Cu-Cu 본딩이 제공될 수 있다. 출력 패턴(302a)은 단광자 아발란치 다이오드(1)로부터 검출 신호를 추출하도록 구성될 수 있다.
바이어스 패턴(302b)은 제1콘택(121)에 전기적으로 연결될 수 있다. 바이어스 패턴(302b)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 바이어스 패턴(302b)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 바이어스 패턴(302b)은 제1 콘택(121)과 제어층(200)의 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 콘택(121)과 바이어스 패턴(302b) 사이에 수직 연결부(304)가 제공되고, 바이어스 패턴(302b)과 제어층(200) 사이에 Cu-Cu 본딩이 제공될 수 있다. 바이어스 패턴(302b)은 단광자 아발란치 다이오드(1)에 바이어스를 인가하도록 구성될 수 있다.
실드 패턴(302c)은 출력 패턴(302a)과 바이어스 패턴(302b) 사이를 전기적으로 차폐할 수 있다. 예를 들어, 실드 패턴(302c)은 출력 패턴(302a)에 의해 추출되는 검출 신호가 바이어스 패턴(302b)에 인가되는 바이어스 신호에 의해 영향을 받지 않도록 구성될 수 있다.
출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드(1)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드(1)로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드(1)의 광 흡수 효율이 개선될 수 있다.
단광자 아발란치 다이오드(1)의 후면(100b)에 제2 회절 패턴들(108)이 제공될 수 있다. 예를 들어, 제2 회절 패턴들(108)은 단광자 아발란치 다이오드(1)의 후면(100b)을 식각하여 형성될 수 있다. 제2 회절 패턴들(108)은 입사 광을 회절시켜, 단광자 아발란치 다이오드(1) 내에서 광의 흡수 길이(absorption length)를 늘릴 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1)의 후면(100b)에 제2 회절 패턴들(108) 대신 산란 패턴들이 형성될 수 있다. 산란 패턴들은 단광자 아발란치 다이오드(1)의 후면(100b)을 식각하여 형성될 수 있다. 산란 패턴들은, 예를 들어, 십자가 혹은 엑스(X) 형태의 패턴들일 수 있다. 다른 예에서, 산란 패턴들은 십자가와 엑스(X)가 결합된 형태 혹은 각각이 연결된 형태의 패턴들일 수 있다.
렌즈부(400)는 단광자 아발란치 다이오드(1)의 후면(100b) 상에 제공될 수 있다. 렌즈부(400)는 제2 회절 패턴들(108)을 덮을 수 있다. 렌즈부(400)는 렌즈(402)를 포함할 수 있다. 렌즈(402)는 입사 광을 포커싱하여 단광자 아발란치 다이오드(1)에 전달할 수 있다. 예를 들어, 렌즈(402)는 마이크로 렌즈(microlens), 프레넬 렌즈(Fresnel lens), 또는 메타 렌즈(Metalens)를 포함할 수 있다. 다만, 렌즈(402)의 종류는 한정되지 않으며, 필요에 따라 결정될 수 있다. 일 예에서, 렌즈(402)의 중심축은 단광자 아발란치 다이오드(1)의 중심축에 정렬될 수 있다. 렌즈(402)의 중심축과 단광자 아발란치 다이오드(1)의 중심축은 각각 렌즈(402)의 중심과 단광자 아발란치 다이오드(1)의 중심을 지나되 단광자 아발란치 다이오드(1)와 렌즈(402)의 적층 방향에 평행한 가상의 축일 수 있다. 일 예에서, 렌즈(402)의 중심축은 단광자 아발란치 다이오드(1)의 중심축과 어긋나게 정렬될 수 있다. 일 실시예에서, 렌즈(402)의 폭은 단광자 아발란치 다이오드(1) 폭의 반 정도로 하여 2x2 형태로 구현될 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드(1) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
도 52는　도 38의 K-K'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 51을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 52를 참조하면, 단광자 검출기 어레이(SPA9(SPA))가 제공될 수 있다. 단광자 검출기 어레이(SPA9(SPA))는 2차원으로 배열되는 픽셀들(PX)을 포함할 수 있다. 픽셀들(PX)의 각각은 도 51을 참조하여 설명된 단광자 검출기(도 51의 SPD5)를 포함할 수 있다. 픽셀들(PX)의 매립 영역들(110), 제어층들(200),　연결층들(300), 및 렌즈부들(400)은 서로 연결될 수 있다.　단광자 검출기들(도 51의 SPD5)의 단광자 아발란치 다이오드들(1)이 연결되어, 단광자 검출기 어레이(SPA9(SPA))의 단광자 아발란치 다이오드층(1a)을 형성할 수 있다. 단광자 검출기들(도 51의 SPD5)의 연결층들(300)이 연결되어, 단광자 검출기 어레이(SPA9(SPA))의 연결층(300a)을 형성할 수 있다. 단광자 검출기들(도 51의 SPD5)의 제어층들(200)이 연결되어, 단광자 검출기 어레이(SPA9(SPA))의 제어층(200a)을 형성할 수 있다.
단광자 아발란치 다이오드층(1a)의 후면(100b)에 제2 회절 패턴들(108)이 제공될 수 있다. 예를 들어, 제2 회절 패턴들(108)은 단광자 아발란치 다이오드층(1a)의 후면(100b)을 식각하여 형성될 수 있다. 제2 회절 패턴들(108)은 입사 광을 회절시켜, 단광자 아발란치 다이오드층(1a) 내에서 광의 흡수 길이(absorption length)를 늘릴 수 있다. 다른 예에서, 단광자 아발란치 다이오드층(1a)의 후면(100b)에 제2 회절 패턴들(108) 대신 산란 패턴들이 형성될 수 있다. 산란 패턴들은 단광자 아발란치 다이오드층(1a)의 후면(100b)을 식각하여 형성될 수 있다. 산란 패턴들은, 예를 들어, 십자가 혹은 엑스(X) 형태의 패턴들일 수 있다. 다른 예에서, 산란 패턴들은 십자가와 엑스(X)가 결합된 형태 혹은 각각이 연결된 형태의 패턴들일 수 있다.
단광자 검출기들(도 51의 SPD5)의 렌즈부들(400)이 연결되어, 단광자 검출기 어레이(SPA9(SPA))의 렌즈부(400a)를 형성할 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드층(1a) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
연결층(300)은 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c)을 포함할 수 있다. 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드층(1a)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드층(1a)으로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드층(1a)의 광 흡수 효율이 개선될 수 있다.
서로 다른 픽셀들(PX)에 각각 포함되되 서로 바로 인접하는 한 쌍의 제1 콘택들(121)은 하나의 바이어스 패턴(302b)을 공유하도록 구성될 수 있다. 예를 들어, 하나의 바이어스 패턴(302b)과 한 쌍의 제1 콘택들(121)은 한 쌍의 수직 연결부들(304)에 의해 각각 전기적으로 연결될 수 있다. 서로 바로 인접하는 픽셀들(PX) 사이에 소자 분리 패턴(104)이 배치될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 예를 들어, 수직 연결부(304)는 컨택(Contact) 또는 비아(Via)를 포함할 수 있다.
본 개시의 기술적 사상의 실시예들에 대한 이상의 설명은 본 개시의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 개시의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 개시의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (12)

  1. 고농도 도핑 영역;
    상기 고농도 도핑 영역을 덮는 제1 저농도 도핑 영역;
    상기 제1 저농도 도핑 영역의 측면 상에 제공되는 가드링;
    상기 제1 저농도 도핑 영역 및 상기 가드링을 덮는 제1 웰; 및
    상기 제1 웰과 전기적으로 연결되는 콘택;을 포함하되,
    상기 고농도 도핑 영역, 상기 제1 저농도 도핑 영역, 및 상기 가드링은 제1 도전형을 갖고,
    상기 제1 웰 및 상기 콘택은 제2 도전형을 갖는 단광자 아발란치 다이오드.
  2. 제 1 항에 있어서,
    상기 제1 웰 및 상기 콘택 사이에 제공되는 완화 영역;을 더 포함하되,
    상기 완화 영역은 상기 제2 도전형을 갖되, 상기 콘택보다 낮은 도핑 농도를 갖는 단광자 아발란치 다이오드.
  3. 제 1 항에 있어서,
    상기 가드링 상에 제공되는 폴리 실리콘 패턴;을 더 포함하는 단광자 아발란치 다이오드.
  4. 제 1 항에 있어서,
    상기 제1 저농도 도핑 영역 상에 제공되는 제2 저농도 도핑 영역; 및
    상기 제2 저농도 도핑 영역과 상기 제1 웰 사이에 제공되는 제2 웰;을 더 포함하되,
    상기 제2 저농도 도핑 영역 및 상기 제2 웰은 상기 제2 도전형을 갖는 단광자 아발란치 다이오드.
  5. 제 4 항에 있어,
    상기 가드링은 상기 제2 웰의 상면으로부터 돌출되는 단광자 아발란치 다이오드.
  6. 고농도 도핑 영역;
    상기 고농도 도핑 영역 상에 제공되는 제1 저농도 도핑 영역;
    상기 제1 저농도 도핑 영역의 측면 상에 제공되는 가드링;
    상기 제1 저농도 도핑 영역 및 상기 가드링을 덮는 제1 웰; 및
    상기 제1 웰과 전기적으로 연결되는 콘택;을 포함하되,
    상기 고농도 도핑 영역 및 상기 가드링은 제1 도전형을 갖고,
    상기 제1 저농도 도핑 영역, 상기 제1 웰, 및 상기 콘택은 제2 도전형을 갖는 단광자 아발란치 다이오드.
  7. 제 6 항에 있어서,
    상기 제1 저농도 도핑 영역 상에 제공되는 제2 웰;을 더 포함하되,
    상기 제2 웰은 상기 제2 도전형을 갖는 상기 단광자 아발란치 다이오드.
  8. 제 7 항에 있어서,
    상기 제2 웰의 상면은 상기 가드링의 상면보다 높이 배치되는 단광자 아발란치 다이오드.
  9. 제 6 항에 있어서,
    상기 제1 웰 및 상기 콘택 사이에 제공되는 완화 영역;을 더 포함하되,
    상기 완화 영역은 상기 제2 도전형을 갖되, 상기 콘택보다 낮은 도핑 농도를 갖는 단광자 아발란치 다이오드.
  10. 제 6 항에 있어서,
    상기 가드링 상에 제공되는 폴리 실리콘 패턴;을 더 포함하는 단광자 아발란치 다이오드.
  11. 단광자 아발란치 다이오드를 포함하는 전자 장치에 있어서,
    상기 단광자 아발란치 다이오드는, 고농도 도핑 영역, 상기 고농도 도핑 영역을 덮는 제1 저농도 도핑 영역, 상기 제1 저농도 도핑 영역의 측면 상에 제공되는 가드링, 상기 제1 저농도 도핑 영역 및 상기 가드링을 덮는 제1 웰, 및 상기 제1 웰과 전기적으로 연결되는 콘택을 포함하되, 상기 고농도 도핑 영역, 상기 제1 저농도 도핑 영역, 및 상기 가드링은 제1 도전형을 갖고, 상기 제1 웰 및 상기 콘택은 제2 도전형을 갖는 전자 장치.
  12. 전자 장치를 포함하는 라이다 장치에 있어서,
    상기 전자 장치는 단광자 아발란치 다이오드를 포함하고,
    상기 단광자 아발란치 다이오드는, 고농도 도핑 영역, 상기 고농도 도핑 영역을 덮는 제1 저농도 도핑 영역, 상기 제1 저농도 도핑 영역의 측면 상에 제공되는 가드링, 상기 제1 저농도 도핑 영역 및 상기 가드링을 덮는 제1 웰, 및 상기 제1 웰과 전기적으로 연결되는 콘택을 포함하되, 상기 고농도 도핑 영역, 상기 제1 저농도 도핑 영역, 및 상기 가드링은 제1 도전형을 갖고, 상기 제1 웰 및 상기 콘택은 제2 도전형을 갖는 라이다 장치.
PCT/KR2023/015143 2022-09-28 2023-09-27 단광자 아발란치 다이오드, 전자 장치, 및 라이다 장치 WO2024072167A1 (ko)

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