KR20240044332A - 단광자 아발란치 다이오드, 전자 장치, 및 라이다 장치 - Google Patents

단광자 아발란치 다이오드, 전자 장치, 및 라이다 장치 Download PDF

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KR20240044332A
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Abstract

단광자 아발란치 다이오드는 고농도 도핑 영역, 고농도 도핑 영역을 덮는 제1 저농도 도핑 영역, 제1 저농도 도핑 영역의 측면 상에 제공되는 가드링, 제1 저농도 도핑 영역 및 가드링을 덮는 제1 웰, 및 제1 웰과 전기적으로 연결되는 콘택을 포함하되, 고농도 도핑 영역, 제1 저농도 도핑 영역, 및 가드링은 제1 도전형을 갖고, 제1 웰 및 콘택은 제2 도전형을 갖는다.

Description

단광자 아발란치 다이오드, 전자 장치, 및 라이다 장치{SINGLE PHOTON AVALANCHE DIODE, ELECTRONIC DEVICE, AND LiDAR DEVICE}
본 개시는 단광자 아발란치 다이오드, 전자 장치, 및 라이다 장치에 관한 것이다.
아발란치 포토다이오드(avalanche photodiode: APD)는 아발란치 증배(avalanche multiplication)로 인한 높은 이득을 제공하기 위해 높은 바이어스 전압이 p-n 접합부에 인가되는 고체 상태(solid-state)의 광 검출기이다. 반도체의 밴드갭보다 큰 에너지를 가진 입사 광자가 포토다이오드에 도달하면 전자-정공쌍(electron-hole pair: EHP)이 생성된다. 높은 전기장은 광 생성(photo-generated) 전자를 (+) 쪽으로 빠르게 가속하며, 이렇게 가속된 전자에 의한 충격 이온화(impact ionization)에 의해 추가의 전자-정공쌍들이 연달아 생성되게 되고, 그 다음에 이러한 전자 모두가 양극 쪽으로 가속된다. 이와 유사하게 정공도 (-) 쪽으로 빠르게 가속되며 동일한 현상을 일으킨다. 이러한 프로세스는 광 생성 전자 혹은 정공의 아발란치 증배로 이어지는 과정을 반복한다. 따라서 APD는 광전자증배관(photomultiplier tubes)과 유사하게 동작하는 반도체 기반의 소자이다. 선형 모드 APD는 바이어스 전압을 제어하여 이득을 설정하고 선형 모드에서 수십~수천의 이득을 얻을 수 있는 효과적인 증폭기이다.
단광자 아발란치 다이오드(single-photon avalanche diode: SPAD)는 가이거(Geiger) 모드에서 동작하도록 p-n 접합부가 그 항복 전압(breakdown voltage) 이상으로 바이어싱되는 APD로서, 단일 입사 광자가 아발란치 현상을 트리거(trigger)하며 매우 큰 전류를 발생시킬 수 있고, 이에 따라 ??칭(quenching) 저항 혹은 회로 등과 함께 쉽게 측정 가능한 펄스를 얻을 수 있다. 즉, SPAD는 선형 모드 APD와 비교하여 큰 펄스를 생성하는 장치로 동작한다. 아발란치를 트리거링 한 후에, 아발란치 프로세스를 ??칭하기 위해 항복 전압 이하로 바이어스 전압을 감소시키도록 ??칭 저항 혹은 회로(quenching resistor or circuit)가 사용된다. 일단 ??칭되면 또 다른 광자의 검출을 위해 SPAD가 리셋되도록 바이어스 전압이 항복 전압 이상으로 다시 상승된다.
SPAD는 ??칭 저항 혹은 회로를 비롯하여 리차지(recharge) 회로, 메모리, 게이트 회로, 카운터, 시간-디지털 변환기(time-to-digital converter) 등과 함께 구성될 수 있다. SPAD 픽셀은 반도체 기반이기 때문에 수월하게 어레이로 구성할 수 있다.
해결하고자 하는 과제는 개선된 노이즈 특성을 갖는 단광자 아발란치 다이오드, 전자 장치, 및 라이다 장치를 제공하는 것에 있다.
해결하고자 하는 과제는 개선된 효율을 갖는 단광자 아발란치 다이오드, 전자 장치, 및 라이다 장치를 제공하는 것에 있다.
해결하고자 하는 과제는 낮은 항복 전압을 갖는 단광자 아발란치 다이오드 및 이를 포함하는 전자 장치 및 라이다 장치를 제공하는 것에 있다.
해결하고자 하는 과제는 가드링 형성 없이 동작하는 단광자 아발란치 다이오드 및 이를 포함하는 전자 장치 및 라이다 장치를 제공하는 것에 있다.
해결하고자 하는 과제는 보다 안정적으로 동작하는 단광자 아발란치 다이오드, 전자 장치, 및 라이다 장치를 제공하는 것에 있다.
해결하고자 하는 과제는 향상된 가드링과 함께 보다 단광자 아발란치 다이오드 및 이를 포함하는 전자 장치 및 라이다 장치를 제공하는 것에 있다.
다만, 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.
일 측면에 있어서, 고농도 도핑 영역; 상기 고농도 도핑 영역을 덮는 제1 저농도 도핑 영역; 상기 제1 저농도 도핑 영역의 측면 상에 제공되는 가드링; 상기 제1 저농도 도핑 영역 및 상기 가드링을 덮는 제1 웰; 및 상기 제1 웰과 전기적으로 연결되는 콘택;을 포함하되, 상기 고농도 도핑 영역, 상기 제1 저농도 도핑 영역, 및 상기 가드링은 제1 도전형을 갖고, 상기 제1 웰 및 상기 콘택은 제2 도전형을 갖는 단광자 아발란치 다이오드가 제공될 수 있다.
상기 제1 웰 및 상기 콘택 사이에 제공되는 완화 영역;을 더 포함하되, 상기 완화 영역은 상기 제2 도전형을 갖되, 상기 콘택보다 낮은 도핑 농도를 가질 수 있다.
상기 완화 영역은 상기 가드링으로부터 이격되고, 상기 완화 영역과 상기 가드링 사이로 상기 제1 웰이 연장할 수 있다.
상기 제1 저농도 도핑 영역 상에 제공되는 제2 저농도 도핑 영역; 및 상기 제2 저농도 도핑 영역과 상기 제1 웰 사이에 제공되는 제2 웰;을 더 포함하되, 상기 제2 저농도 도핑 영역 및 상기 제2 웰은 상기 제2 도전형을 가질 수 있다.
상기 가드링 상에 제공되는 폴리 실리콘 패턴을 더 포함할 수 있다.
상기 가드링은 상기 제2 웰의 상면으로부터 돌출될 수 있다.
일 측면에 있어서, 고농도 도핑 영역; 상기 고농도 도핑 영역 상에 제공되는 제1 저농도 도핑 영역; 상기 제1 저농도 도핑 영역의 측면 상에 제공되는 가드링; 상기 제1 저농도 도핑 영역 및 상기 가드링을 덮는 제1 웰; 및 상기 제1 웰과 전기적으로 연결되는 콘택;을 포함하되, 상기 고농도 도핑 영역 및 상기 가드링은 제1 도전형을 갖고, 상기 제1 저농도 도핑 영역, 상기 제1 웰, 및 상기 콘택은 제2 도전형을 갖는 단광자 아발란치 다이오드가 제공될 수 있다.
상기 제1 저농도 도핑 영역 상에 제공되는 제2 웰;을 더 포함하되, 상기 제2 웰은 상기 제2 도전형을 가질 수 있다.
상기 제2 웰의 상면은 상기 가드링의 상면보다 높이 배치될 수 있다.
상기 제1 웰 및 상기 콘택 사이에 제공되는 완화 영역;을 더 포함하되, 상기 완화 영역은 상기 제2 도전형을 갖되, 상기 콘택보다 낮은 도핑 농도를 가질 수 있다.
상기 완화 영역의 상면은 상기 가드링의 상면보다 높이 배치될 수 있다.
상기 가드링 상에 제공되는 폴리 실리콘 패턴을 더 포함할 수 있다.
일 측면에 있어서, 고농도 도핑 영역, 상기 고농도 도핑 영역을 덮는 제1 저농도 도핑 영역, 상기 제1 저농도 도핑 영역의 측면 상에 제공되는 가드링, 상기 제1 저농도 도핑 영역 및 상기 가드링을 덮는 제1 웰, 및 상기 제1 웰과 전기적으로 연결되는 콘택을 포함하되, 상기 고농도 도핑 영역, 상기 제1 저농도 도핑 영역, 및 상기 가드링은 제1 도전형을 갖고, 상기 제1 웰 및 상기 콘택은 제2 도전형을 갖는 단광자 아발란치 다이오드를 포함하는 전자 장치가 제공될 수 있다.
일 측면에 있어서, 단광자 아발란치 다이오드를 포함하고, 상기 단광자 아발란치 다이오드는, 고농도 도핑 영역, 상기 고농도 도핑 영역을 덮는 제1 저농도 도핑 영역, 상기 제1 저농도 도핑 영역의 측면 상에 제공되는 가드링, 상기 제1 저농도 도핑 영역 및 상기 가드링을 덮는 제1 웰, 및 상기 제1 웰과 전기적으로 연결되는 콘택을 포함하되, 상기 고농도 도핑 영역, 상기 제1 저농도 도핑 영역, 및 상기 가드링은 제1 도전형을 갖고, 상기 제1 웰 및 상기 콘택은 제2 도전형을 갖는 전자 장치를 포함하는 라이다 장치가 제공될 수 있다.
본 개시는 개선된 노이즈 특성을 갖는 단광자 아발란치 다이오드, 전자 장치, 및 라이다 장치를 제공할 수 있다.
본 개시는 개선된 효율을 갖는 단광자 아발란치 다이오드, 전자 장치, 및 라이다 장치를 제공할 수 있다.
본 개시는 낮은 항복 전압을 갖는 단광자 아발란치 다이오드 및 이를 포함하는 전자 장치 및 라이다 장치를 제공할 수 있다.
본 개시는 가드링 형성 없이 동작하는 단광자 아발란치 다이오드 및 이를 포함하는 전자 장치 및 라이다 장치를 제공할 수 있다.
본 개시는 보다 안정적으로 동작하는 단광자 아발란치 다이오드, 전자 장치, 및 라이다 장치를 제공할 수 있다.
본 개시는 향상된 가드링과 함께 보다 우수한 특성을 갖는 단광자 아발란치 다이오드 및 이를 포함하는 전자 장치 및 라이다 장치를 제공할 수 있다.
발명의 효과는 상기 개시에 한정되지 않는다.
도 1은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 2는 도 1의 단광자 아발란치 다이오드의 A-A'선을 따른 단면도이다.
도 3은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 4는 도 3의 단광자 아발란치 다이오드의 B-B'선을 따르는 단면도이다.
도 5는 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 6은 도 5의 단광자 아발란치 다이오드의 C-C'선을 따르는 단면도이다.
도7은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 8은 도 7의 단광자 아발란치 다이오드의 D-D'선을 따르는 단면도이다.
도 9는 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 10은 도 9의 단광자 아발란치 다이오드의 E-E'선을 따르는 단면도이다.
도 11은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 12는 도 11의 단광자 아발란치 다이오드의 F-F'선을 따른 단면도이다.
도 13은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 14는 도 13의 단광자 아발란치 다이오드의 G-G'선을 따른 단면도이다.
도 15는 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 16은 도 15의 단광자 아발란치 다이오드의 H-H'선을 따르는 단면도이다.
도 17은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 18은 도 17의 단광자 아발란치 다이오드의 I-I'선을 따르는 단면도이다.
도 19는 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 20은 도 19의 단광자 아발란치 다이오드의 J-J'선을 따르는 단면도이다.
도 21은 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다.
도 22는 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다.　
도 23은 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다.
도 24는 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다.
도 25는 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다.
도 26은 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다.　
도 27은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 도 15의 H-H'선에 대응하는 단면도이다.
도 28은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 도 15의 H-H'선에 대응하는 단면도이다.
도 29는 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 30은 도 29의 단광자 아발란치 다이오드의 I-I'선을 따르는 단면도이다.
도 31은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다.
도 32는 도 31의 단광자 아발란치 다이오드의 J-J'선을 따르는 단면도이다.
도 33은 예시적인 실시예에 따른 단광자 검출기의 단면도이다.
도 34는 예시적인 실시예에 따른 단광자 검출기의 단면도이다.
도 35는 예시적인 실시예에 따른 단광자 검출기의 단면도이다.
도 36은 도 35의 회절 패턴의 평면도이다.
도 37은 예시적인 실시예에 따른 단광자 검출기의 단면도이다.
도 38은　예시적인 실시예에 따른 단광자 검출기 어레이의 평면도이다.
도 39는　도 38의 K-K'선을 따르는 단면도이다.
도 40은 도 39의 출력 패턴, 바이어스 패턴, 및 실드 패턴의 평면도이다.
도 41은　도 38의 K-K'선을 따르는 단면도이다.
도 42는　도 38의 K-K'선을 따르는 단면도이다.
도 43은　도 38의 K-K'선을 따르는 단면도이다.
도 44는　도 38의 K-K'선을 따르는 단면도이다.
도 45는　도 38의 K-K'선을 따르는 단면도이다.
도 46은　도 38의 K-K'선을 따르는 단면도이다.
도 47은　도 38의 K-K'선을 따르는 단면도이다.
도 48은　예시적인 실시예에 따른 전자 장치를 설명하기 위한 블록도이다.
도 49 및 도 50은　예시적인 실시예에 따른 라이다(LiDAR) 장치를 차량에 적용한 경우를 보여주는 개념도들이다.
도 51은 예시적인 실시예에 따른 단광자 검출기의 단면도이다.
도 52는　도 38의 K-K'선을 따르는 단면도이다.
이하, 첨부된 도면을 참조하여 본 개시의 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
이하에서, “상면”은 도면 상에서 위쪽에 배치된 면을 의미할 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 “부” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미한다.
도 1은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 2는 도 1의 단광자 아발란치 다이오드의 A-A'선을 따른 단면도이다.
도 1 및 도 2를 참조하면, 단광자 아발란치 다이오드(1000)가 제공될 수 있다. 단광자 아발란치 다이오드(1000)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1000)는 반도체 기판(100)에 형성된 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 콘택(121), 제1 완화 영역(122), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 콘택(121), 및 제1 완화 영역(122)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 콘택(121), 및 제1 완화 영역(122)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제1 웰(120)은 반도체 기판(100) 내에 제공될 수 있다. 제1 웰(120)과 후면(100b) 사이에 매립 영역(110)이 배치될 수 있다. 제1 웰(120)의 상면 및 측면은 매립 영역(110)에 직접 접할 수 있다. 제1 웰(120)의 도전형은 p형일 수 있다. 예를 들어, 제1 웰(120)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제1 웰(120)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제1 웰(120)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제1 고농도 도핑 영역(140)은 제1 웰(120)과 전면(100a) 사이에 제공될 수 있다. 제1 고농도 도핑 영역(140)은 전면(100a) 상에 노출될 수 있다. 제1 고농도 도핑 영역(140)의 도전형은 n형일 수 있다. 제1 고농도 도핑 영역(140)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. ??칭 저항 혹은 ??칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1000)에 신호를 전송하거나, 단광자 아발란치 다이오드(1000)로부터 신호를 수신할 수 있다.
제1 저농도 도핑 영역(141)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1000)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제1 저농도 도핑 영역(141)은 반도체 소자의 크기가 작아짐에 따라 발생하는 단채널 효과를 줄이거나 방지하도록 구성될 수 있다. 예를 들어, 단채널 효과는 단광자 아발란치 다이오드(1000)에 광자가 입사하지 않았음에도 전류가 흐르는 것일 수 있다. 제1 저농도 도핑 영역(141)은 제1 고농도 도핑 영역(140)과 제1 웰(120) 사이에 제공될 수 있다. 제1 저농도 도핑 영역(141)은 제1 고농도 도핑 영역(140)의 상면 및 측면에 접할 수 있다. 제1 저농도 도핑 영역(141)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 저농도 도핑 영역(141)은 제1 고농도 도핑 영역(140)을 둘러쌀 수 있다. 제1 저농도 도핑 영역(141)의 도전형은 n형일 수 있다. 제1 저농도 도핑 영역(141)은 제1 고농도 도핑 영역(140)보다 낮은 도핑 농도를 가질 수 있다. 예를 들어, 제1 저농도 도핑 영역(141)의 도핑 농도는 1x1015 ~ 1x1019 cm-3일 수 있다. 제1 저농도 도핑 영역(141)을 이용하여 공핍 영역(106)을 형성함에 따라, 단광자 아발란치 다이오드(1000)의 터널링 노이즈(tunneling noise) 및 트랩 지원된 터널링 노이즈(trap-assisted tunneling noise)가 감소될 수 있고, 단광자 아발란치 다이오드(1000)의 작동 파장 대역이 넓어질 수 있다.
제1 가드링(142)은 제1 저농도 도핑 영역(141)의 측면 상에 제공될 수 있다. 제1 가드링(142)은 제1 저농도 도핑 영역(141)을 둘러쌀 수 있다. 예를 들어, 제1 가드링(142)은 제1 저농도 도핑 영역(141)의 측면을 따라 연장하는 고리 형상을 가질 수 있다. 제1 가드링(142)은 제1 저농도 도핑 영역(141)에 직접 접할 수 있다. 다른 예에서, 제1 가드링(142)은 제1 저농도 도핑 영역(141)으로부터 이격될 수 있다. 제1 가드링(142)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 가드링(142)은 제1 저농도 도핑 영역(141)을 둘러쌀 수 있다. 제1 가드링(142)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제1 가드링(142)과 후면(100b) 사이의 거리는 제1 저농도 도핑 영역(141)과 후면(100b) 사이의 거리보다 작을 수 있다. 제1 가드링(142)은 제1 웰(120)에 의해 매립 영역(110)으로부터 이격될 수 있다. 제1 가드링(142)의 도전형은 n형일 수 있다. 제1 가드링(142)의 도핑 농도는 제1 저농도 도핑 영역(141)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제1 가드링(142)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 제1 가드링(142)은 단광자 아발란치 다이오드(1000)의 항복 특성을 개선할 수 있다. 구체적으로, 제1 가드링(142)은 공핍 영역(106)의 일 부분에 전계가 집중되는 것을 완화하여, 조기항복현상(premature breakdown)을 방지할 수 있다. 조기항복현상은 공핍 영역(106) 전역에 충분한 크기의 전기장이 인가되기 전에 공핍 영역(106)의 일 부분에서 먼저 항복현상이 발생하는 것으로, 공핍 영역(106)의 일 부분에 전계가 집중됨에 따라 발생한다.
제1 콘택(121)은 제1 가드링(142)의 측면 상에 제공될 수 있다. 제1 콘택(121)은 제1 가드링(142)을 사이에 두고 제1 저농도 도핑 영역(141)의 반대편에 제공될 수 있다. 제1 콘택(121)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 콘택(121)은 제1 가드링(142)을 둘러쌀 수 있다. 다른 예에서, 제1 콘택(121)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 콘택들은 단광자 아발란치 다이오드(1000) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제1 콘택(121)의 도전형은 p형일 수 있다. 제1 콘택(121)의 도핑 농도는 제1 웰(120)의 도핑 농도보다 높을 수 있다. 예를 들어, 제1 콘택(121)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 콘택(121)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 콘택(121)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제1 완화 영역(122)은 제1 콘택(121)과 제1 웰(120) 사이에 제공될 수 있다. 제1 완화 영역(122)은 제1 콘택(121) 및 제1 웰(120)에 전기적으로 연결될 수 있다. 제1 완화 영역(122)은 제1 콘택(121)과 제1 웰(120)의 차이를 완화할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)을 따라 연장할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면에 직접 접할 수 있다. 제1 완화 영역(122)의 상면 및 일 측면은 제1 웰(120)에 접할 수 있다. 제1 완화 영역(122)의 타 측면은 제1 웰(120)에 의해 노출되어, 매립 영역(110)에 접할 수 있다. 제1 완화 영역(122)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 완화 영역(122)은 제1 가드링(142)을 둘러쌀 수 있다. 제1 완화 영역(122)은 제1 가드링(142)으로부터 이격될 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이로 제1 웰(120)이 연장할 수 있다. 예를 들어, 제1 완화 영역(122)과 제1 가드링(142) 사이의 영역은 제1 웰(120)로 채워질 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이에서 제1 웰(120)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 제1 웰(120)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제1 완화 영역(122)과 제1 가드링(142) 사이에서 전면(100a)에 인접한 영역은 기판 영역(102)으로 채워질 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제1 완화 영역(122)의 도전형은 p형일 수 있다. 제1 완화 영역(122)의 도핑 농도는 제1 콘택(121)의 도핑 농도보다 낮고, 제1 웰(120)의 도핑 농도와 유사하거나 그보다 높을 수 있다. 예를 들어, 제1 완화 영역(122)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
소자 분리 패턴(104)은 제1 완화 영역(122)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제1 완화 영역(122)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1000) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제1 완화 영역(122) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1000)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
본 개시는 제1 저농도 도핑 영역(141)을 공핍 영역(106) 형성에 이용하여, 터널링 노이즈(tunneling noise) 특성 및 트랩 지원된 터널링 노이즈(trap-assisted tunneling noise) 특성이 개선되고, 넓은 파장 대역에서 작동하는 단광자 아발란치 다이오드(1000)를 제공할 수 있다.
도 3은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 4는 도 3의 단광자 아발란치 다이오드의 B-B'선을 따르는 단면도이다.
도 3 및 도 4를 참조하면, 단광자 아발란치 다이오드(1100)가 제공될 수 있다. 단광자 아발란치 다이오드(1100)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1100)는 반도체 기판(100)에 형성된 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 콘택(121), 제1 완화 영역(122), 제2 웰(123), 제2 저농도 도핑 영역(124), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 콘택(121), 제1 완화 영역(122), 제2 웰(123), 및 제2 저농도 도핑 영역(124)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 콘택(121), 제1 완화 영역(122), 제2 웰(123), 및 제2 저농도 도핑 영역(124)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다.
제1 웰(120)은 반도체 기판(100) 내에 제공될 수 있다. 제1 웰(120)과 후면(100b) 사이에 매립 영역(110)이 배치될 수 있다. 제1 웰(120)의 상면 및 측면은 매립 영역(110)에 직접 접할 수 있다. 제1 웰(120)의 도전형은 p형일 수 있다. 예를 들어, 제1 웰(120)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제1 웰(120)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제1 웰(120)의 도핑 농도는 단광자 아발란치 다이오드(1100)의 전면(100a)에 가까울수록 작아질 수 있다.
제1 고농도 도핑 영역(140)은 제1 웰(120)과 전면(100a) 사이에 제공될 수 있다. 제1 고농도 도핑 영역(140)은 전면(100a) 상에 노출될 수 있다. 제1 고농도 도핑 영역(140)의 도전형은 n형일 수 있다. 제1 고농도 도핑 영역(140)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. ??칭 저항 혹은 ??칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1100)에 신호를 전송하거나, 단광자 아발란치 다이오드(1100)로부터 신호를 수신할 수 있다.
제1 저농도 도핑 영역(141)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1100)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제1 저농도 도핑 영역(141)은 반도체 소자의 크기가 작아짐에 따라 발생하는 단채널 효과를 줄이거나 방지하도록 구성될 수 있다. 예를 들어, 단채널 효과는 단광자 아발란치 다이오드(1100)에 광자가 입사하지 않았음에도 전류가 흐르는 것일 수 있다. 제1 저농도 도핑 영역(141)은 제1 고농도 도핑 영역(140)과 제1 웰(120) 사이에 제공될 수 있다. 제1 저농도 도핑 영역(141)은 제1 고농도 도핑 영역(140)의 상면 및 측면에 접할 수 있다. 제1 저농도 도핑 영역(141)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 저농도 도핑 영역(141)은 제1 고농도 도핑 영역(140)을 둘러쌀 수 있다. 제1 저농도 도핑 영역(141)의 도전형은 n형일 수 있다. 제1 저농도 도핑 영역(141)은 제1 고농도 도핑 영역(140)보다 낮은 도핑 농도를 가질 수 있다. 예를 들어, 제1 저농도 도핑 영역(141)의 도핑 농도는 1x1015 ~ 1x1019 cm-3일 수 있다.
제1 가드링(142)은 제1 저농도 도핑 영역(141)의 측면 상에 제공될 수 있다. 제1 가드링(142)은 제1 저농도 도핑 영역(141)을 둘러쌀 수 있다. 예를 들어, 제1 가드링(142)은 제1 저농도 도핑 영역(141)의 측면을 따라 연장하는 고리 형상을 가질 수 있다. 제1 가드링(142)은 제1 저농도 도핑 영역(141)에 직접 접할 수 있다. 다른 예에서, 제1 가드링(142)은 제1 저농도 도핑 영역(141)으로부터 이격될 수 있다. 제1 가드링(142)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 가드링(142)은 제1 저농도 도핑 영역(141)을 둘러쌀 수 있다. 제1 가드링(142)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제1 가드링(142)과 후면(100b) 사이의 거리는 제1 저농도 도핑 영역(141)과 후면(100b) 사이의 거리보다 작을 수 있다. 제1 가드링(142)은 제1 웰(120)에 의해 매립 영역(110)으로부터 이격될 수 있다. 제1 가드링(142)의 도전형은 n형일 수 있다. 제1 가드링(142)의 도핑 농도는 제1 저농도 도핑 영역(141)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제1 가드링(142)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 제1 가드링(142)은 단광자 아발란치 다이오드(1100)의 항복 특성을 개선할 수 있다. 구체적으로, 제1 가드링(142)은 공핍 영역(106)의 일 부분에 전계가 집중되는 것을 완화하여, 조기항복현상(premature breakdown)을 방지할 수 있다. 조기항복현상은 공핍 영역(106) 전역에 충분한 크기의 전기장이 인가되기 전에 공핍 영역(106)의 일 부분에서 먼저 항복현상이 발생하는 것으로, 공핍 영역(106)의 일 부분에 더 큰 전계가 집중됨에 따라 발생한다.
제1 콘택(121)은 제1 가드링(142)의 측면 상에 제공될 수 있다. 제1 콘택(121)은 제1 가드링(142)을 사이에 두고 제1 저농도 도핑 영역(141)의 반대편에 제공될 수 있다. 제1 콘택(121)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 콘택(121)은 제1 가드링(142)을 둘러쌀 수 있다. 다른 예에서, 제1 콘택(121)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 콘택들은 단광자 아발란치 다이오드(1100) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제1 콘택(121)의 도전형은 p형일 수 있다. 제1 콘택(121)의 도핑 농도는 제1 웰(120)의 도핑 농도보다 높을 수 있다. 예를 들어, 제1 콘택(121)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 콘택(121)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 콘택(121)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제1 완화 영역(122)은 제1 콘택(121)과 제1 웰(120) 사이에 제공될 수 있다. 제1 완화 영역(122)은 제1 콘택(121) 및 제1 웰(120)에 전기적으로 연결될 수 있다. 제1 완화 영역(122)은 제1 콘택(121)과 제1 웰(120)의 차이를 완화할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)을 따라 연장할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면에 직접 접할 수 있다. 제1 완화 영역(122)의 상면 및 일 측면은 제1 웰(120)에 접할 수 있다. 제1 완화 영역(122)의 타 측면은 제1 웰(120)에 의해 노출되어, 매립 영역(110)에 접할 수 있다. 제1 완화 영역(122)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 완화 영역(122)은 제1 가드링(142)을 둘러쌀 수 있다. 제1 완화 영역(122)은 제1 가드링(142)으로부터 이격될 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이로 제1 웰(120)이 연장할 수 있다. 예를 들어, 제1 완화 영역(122)과 제1 가드링(142) 사이의 영역은 제1 웰(120)로 채워질 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이에서 제1 웰(120)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 제1 웰(120)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제1 완화 영역(122)과 제1 가드링(142) 사이에서 전면(100a)에 인접한 영역은 기판 영역(102)으로 채워질 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제1 완화 영역(122)의 도전형은 p형일 수 있다. 제1 완화 영역(122)의 도핑 농도는 제1 콘택(121)의 도핑 농도보다 낮고, 제1 웰(120)의 도핑 농도와 유사하거나 그보다 높을 수 있다. 예를 들어, 제1 완화 영역(122)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
단광자 아발란치 다이오드(1100)는 도 1 및 도 2를 참조하여 설명된 단광자 아발란치 다이오드(1000)와 달리, 제2 웰(123) 및 제2 저농도 도핑 영역(124)을 더 포함할 수 있다. 제2 웰(123)은 제1 저농도 도핑 영역(141)과 제1 웰(120) 사이에 제공될 수 있다. 제2 웰(123)은 제1 웰(120)에 접할 수 있다. 제2 웰(123)은 고리 형상을 갖는 제1 가드링(142)의 내측 영역에 제공될 수 있다. 전면(100a)을 바라보는 관점에서, 제2 웰(123)은 제1 가드링(142)에 의해 둘러싸일 수 있다. 제2 웰(123)의 도전형은 p형일 수 있다. 예를 들어, 제2 웰(123)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 제2 웰(123)은 공핍 영역에서 전기장(Electric Field)을 증가시켜 아발란치 효과를 강화할 수 있다. 제2 웰(123)은 제1 웰(120)에서의 전자 혹은 정공이 제1 고농도 도핑 영역(140)으로 보다 잘 이동할 수 있도록 할 수 있다.
제2 저농도 도핑 영역(124)은 제2 웰(123)과 제1 저농도 도핑 영역(141) 사이에 제공될 수 있다. 제2 저농도 도핑 영역(124)은 제2 웰(123)과 제1 저농도 도핑 영역(141)에 접할 수 있다. 제2 저농도 도핑 영역(124)은 고리 형상을 갖는 제1 가드링(142)의 내측 영역에 제공될 수 있다. 전면(100a)을 바라보는 관점에서, 제2 저농도 도핑 영역(124)은 제1 가드링(142)에 의해 둘러싸일 수 있다. 제2 저농도 도핑 영역(124)의 도전형은 p형일 수 있다. 제2 저농도 도핑 영역(124)은 제1 콘택(121)의 도핑 농도보다 낮은 도핑 농도를 가질 수 있다. 예를 들어, 제2 저농도 도핑 영역(124)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다.
제1 저농도 도핑 영역(141) 및 제2 저농도 도핑 영역(142)을 이용하여 PN 접합을 형성함에 따라, 단광자 아발란치 다이오드(1100)의 터널링 노이즈 및 트랩 지원된 터널링 노이즈가 감소될 수 있고, 넓은 파장 대역에서 작동하는 단광자 아발란치 다이오드(1100)가 제공될 수 있다.
소자 분리 패턴(104)은 제1 완화 영역(122)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제1 완화 영역(122)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1100) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제1 완화 영역(122) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1100)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
본 개시는 제1 저농도 도핑 영역(141) 및 제2 저농도 도핑 영역(124)을 PN 접합 형성에 이용하여, 터널링 노이즈 특성 및 트랩 지원된 터널링 노이즈 특성이 개선되고 넓은 파장 대역에서 작동하는 단광자 아발란치 다이오드(1000)를 제공할 수 있다.
도 5는 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 6은 도 5의 단광자 아발란치 다이오드의 C-C'선을 따르는 단면도이다.
도 5 및 도 6을 참조하면, 단광자 아발란치 다이오드(1200)가 제공될 수 있다. 단광자 아발란치 다이오드(1200)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1200)는 반도체 기판(100)에 형성된 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 가드링(142), 제1 콘택(121), 제1 완화 영역(122), 추가 완화 영역(125), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 가드링(142), 제1 콘택(121), 제1 완화 영역(122), 및 추가 완화 영역(125)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 가드링(142), 제1 콘택(121), 제1 완화 영역(122), 및 추가 완화 영역(125)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제1 웰(120)은 반도체 기판(100) 내에 제공될 수 있다. 제1 웰(120)과 후면(100b) 사이에 매립 영역(110)이 배치될 수 있다. 제1 웰(120)의 상면 및 측면은 매립 영역(110)에 직접 접할 수 있다. 제1 웰(120)의 도전형은 p형일 수 있다. 예를 들어, 제1 웰(120)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제1 웰(120)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제1 웰(120)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제1 고농도 도핑 영역(140)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1200)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제1 고농도 도핑 영역(140)은 전면(100a) 상에 노출될 수 있다. 제1 고농도 도핑 영역(140)은 제1 웰(120)과 전면(100a) 사이에 제공될 수 있다. 제1 고농도 도핑 영역(140)과 제1 웰(120)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 배열될 수 있다. 제1 고농도 도핑 영역(140)의 폭은 제1 웰(120)의 폭보다 클 수 있다. 상기 폭들은 전면(100a)에 평행한 방향을 따르는 크기일 수 있다. 제1 웰(120)이 제1 고농도 도핑 영역(140)보다 작은 폭을 갖도록 구성됨에 따라, 전기장은 제1 웰(120)과 제1 고농도 도핑 영역(140)의 계면에 인접한 영역(즉, PN 접합면에 인접한 영역)에 큰 세기를 갖도록 형성될 수 있고, 의도하지 않은 전계 집중으로 인한 조기항복현상의 발생 방지되어 단광자 아발란치 다이오드(1200)의 동작 안정성이 개선될 수 있다. 예를 들어, 단광자 아발란치 다이오드(1200)는 다른 실시예에서 설명된 가드링(142)을 포함하지 않더라도 안정적으로 작동될 수 있다.
제1 고농도 도핑 영역(140)은 제1 웰(120)의 측면으로부터 돌출될 수 있다. 제1 고농도 도핑 영역(140)은 제1 웰(120) 제1 고농도 도핑 영역(140)의 도전형은 n형일 수 있다. 제1 고농도 도핑 영역(140)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. ??칭 저항 혹은 ??칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1200)에 신호를 전송하거나, 단광자 아발란치 다이오드(1200)로부터 신호를 수신할 수 있다.
제1 가드링(142)은 제1 웰(120) 및 제1 고농도 도핑 영역(140)의 측면 상에 제공될 수 있다. 제1 가드링(142)은 제1 웰(120) 및 제1 고농도 도핑 영역(140)을 둘러쌀 수 있다. 예를 들어, 제1 가드링(142)은 제1 웰(120) 및 제1 고농도 도핑 영역(140)의 측면을 따라 연장하는 고리 형상을 가질 수 있다. 제1 가드링(142)은 제1 웰(120) 및 제1 고농도 도핑 영역(140)에 직접 접할 수 있다. 다른 예에서, 제1 가드링(142)은 제1 웰(120) 및 제1 고농도 도핑 영역(140)으로부터 이격될 수 있다. 제1 가드링(142)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 가드링(142)은 제1 저농도 도핑 영역(141)을 둘러쌀 수 있다. 제1 가드링(142)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제1 가드링(142)과 후면(100b) 사이의 거리는 제1 고농도 도핑 영역(140)과 후면(100b) 사이의 거리보다 작을 수 있다. 제1 가드링(142)과 후면(100b) 사이의 거리는 제1 웰(120)과 후면(100b) 사이의 거리보다 클 수 있다. 제1 가드링(142)은 매립 영역(110)에 접할 수 있다. 제1 가드링(142)의 도전형은 n형일 수 있다. 제1 가드링(142)의 도핑 농도는 제1 고농도 도핑 영역(140)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제1 가드링(142)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 제1 가드링(142)은 단광자 아발란치 다이오드(1200)의 항복 특성을 개선할 수 있다. 구체적으로, 제1 가드링(142)은 공핍 영역(106)의 일 부분에 전계가 집중되는 것을 완화하여, 조기항복현상(premature breakdown)을 방지할 수 있다. 조기항복현상은 공핍 영역(106) 전역에 충분한 크기의 전기장이 인가되기 전에 공핍 영역(106)의 일 부분에서 먼저 항복현상이 발생하는 것으로, 공핍 영역(106)의 일 부분에 전계가 집중됨에 따라 발생한다.
전면(100a) 상에 폴리 실리콘 패턴(105)이 제공될 수 있다. 폴리 실리콘 패턴(105)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 제1 가드링(142)과 중첩할 수 있다. 폴리 실리콘 패턴(105)은 제1 가드링(142)과 직접 접할 수 있다. 폴리 실리콘 패턴(105)이 제1 가드링(142) 상에 형성됨에 따라, 제1 가드링(142)의 조기항복현상을 방지하는 특성이 향상될 수 있다. 일 실시예에서, 제1 가드링(142)의 조기항복현상을 방지하는 특성을 향상하기 위해 필요에 따라 폴리 실리콘 패턴(105)에 전압이 인가될 수 있다. 예를 들어, 폴리 실리콘 패턴(105)에 요구되는 정전압, AC 전압, 또는 pulsed DC 전압이 인가될 수 있다. 일 실시예에서, 폴리 실리콘 패턴(105)은 단광자 아발란치 다이오드(1200)의 애노드(anode) 또는 캐소드(cathode)와 전기적으로 연결되어 전압이 인가될 수 있다. 예를 들어, 폴리 실리콘 패턴(105)은 고농도 도핑 영역(140) 또는 제1 콘택(121)과 전기적으로 연결될 수 있다. 제1 가드링(142) 상에 폴리 실리콘 패턴(105)이 제공되는 구성은 본 실시예뿐만 아니라, 본 명세서에서 설명되는 다른 가드링 상 혹은 공핍 영역의 모퉁이 부근에 제공될 수 있다.
제1 콘택(121)은 제1 가드링(142)의 측면 상에 제공될 수 있다. 제1 콘택(121)은 제1 가드링(142)을 사이에 두고 제1 고농도 도핑 영역(140)의 반대편에 제공될 수 있다. 제1 콘택(121)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 콘택(121)은 제1 가드링(142)을 둘러쌀 수 있다. 다른 예에서, 제1 콘택(121)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 콘택들은 단광자 아발란치 다이오드(1200) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제1 콘택(121)의 도전형은 p형일 수 있다. 제1 콘택(121)의 도핑 농도는 제1 웰(120)의 도핑 농도보다 높을 수 있다. 예를 들어, 제1 콘택(121)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 콘택(121)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 콘택(121)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제1 완화 영역(122)은 제1 콘택(121)과 매립 영역(110) 사이에 제공될 수 있다. 제1 완화 영역(122)은 제1 콘택(121) 및 매립 영역(110)에 전기적으로 연결될 수 있다. 제1 완화 영역(122)은 제1 콘택(121)과 매립 영역(110)의 차이를 완화할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)을 따라 연장할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면에 직접 접할 수 있다. 제1 완화 영역(122)의 상면 및 측면은 매립 영역(110)에 접할 수 있다. 제1 완화 영역(122)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 완화 영역(122)은 제1 가드링(142)을 둘러쌀 수 있다. 제1 완화 영역(122)은 제1 가드링(142)으로부터 이격될 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이로 매립 영역(110)이 연장할 수 있다. 예를 들어, 제1 완화 영역(122)과 제1 가드링(142) 사이의 영역은 매립 영역(110)으로 채워질 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이에서 매립 영역(110)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 제1 웰(120)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제1 완화 영역(122)과 제1 가드링(142) 사이에서 전면(100a)에 인접한 영역은 기판 영역(102)으로 채워질 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제1 완화 영역(122)의 도전형은 p형일 수 있다. 제1 완화 영역(122)의 도핑 농도는 제1 콘택(121)의 도핑 농도보다 낮고, 제1 웰(120)의 도핑 농도와 유사하거나 그보다 높을 수 있다. 예를 들어, 제1 완화 영역(122)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
추가 완화 영역(125)은 완화 영역(122)의 상면 상에 제공될 수 있다. 추가 완화 영역(125)은 완화 영역(122)에 직접 접할 수 있다. 추가 완화 영역(125)의 측면은 완화 영역(122)의 측면에 정렬될 수 있다. 추가 완화 영역(125)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 추가 완화 영역(125)과 후면(100b) 사이의 거리는 제1 가드링(142)과 후면(100b) 사이의 거리보다 작을 수 있다. 추가 완화 영역(125)의 도전형은 p형일 수 있다. 예를 들어, 추가 완화 영역(125)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 추가 완화 영역(125) 및 제1 완화 영역(122)은 제1 콘택(121)과 매립 영역(110)의 전기적 연결 특성을 향상시킬 수 있다. 예를 들어, 추가 완화 영역(125) 및 제1 완화 영역(122)은 전압이 제1 콘택(121)을 통해 매립 영역(110)에 인가될 때 전압 강하를 줄이거나 방지하고, 매립 영역(110)에 균일하게 전압이 인가되도록 구성될 수 있다.
소자 분리 패턴(104)은 제1 완화 영역(122)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제1 완화 영역(122)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1200) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제1 완화 영역(122) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1200)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
일 실시예에서, 제1 고농도 도핑 영역(140) 및 제1 웰(120) 사이에 도 1 및 도 2를 참조하여 설명된 제1 저농도 도핑 영역(도 1 및 도 2의 141)이 더 제공될 수 있다. 이에 따라, 단광자 아발란치 다이오드(1200)는 개선된 터널링 노이즈 특성 및 트랩 지원된 터널링 노이즈 특성을 갖고, 넓은 파장 대역에서 작동될 수 있다.
본 개시는 동작 안정성이 개선된 단광자 아발란치 다이오드(1200)를 제공할 수 있다.
도7은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 8은 도 7의 단광자 아발란치 다이오드의 D-D'선을 따르는 단면도이다.
도 7 및 도 8을 참조하면, 단광자 아발란치 다이오드(1300)가 제공될 수 있다. 단광자 아발란치 다이오드(1300)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1300)는 반도체 기판(100)에 형성된 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 가드링(142), 제1 콘택(121), 제1 완화 영역(122), 추가 완화 영역(125), 제3 웰(126), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 가드링(142), 제1 콘택(121), 제1 완화 영역(122), 추가 완화 영역(125), 및 제3 웰(126)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제1 가드링(142), 제1 콘택(121), 제1 완화 영역(122), 추가 완화 영역(125), 및 제3 웰(126)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제1 웰(120)은 반도체 기판(100) 내에 제공될 수 있다. 제1 웰(120)과 후면(100b) 사이에 매립 영역(110)이 배치될 수 있다. 제1 웰(120)의 상면 및 측면은 매립 영역(110)에 직접 접할 수 있다. 제1 웰(120)의 도전형은 p형일 수 있다. 예를 들어, 제1 웰(120)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제1 웰(120)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제1 웰(120)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제1 고농도 도핑 영역(140)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1300)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제1 고농도 도핑 영역(140)은 전면(100a) 상에 노출될 수 있다. 제1 고농도 도핑 영역(140)은 제1 웰(120)과 전면(100a) 사이에 제공될 수 있다. 제1 고농도 도핑 영역(140)과 제1 웰(120)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 배열될 수 있다. 제1 고농도 도핑 영역(140)의 폭은 제1 웰(120)의 폭보다 클 수 있다. 상기 폭들은 전면(100a)에 평행한 방향을 따르는 크기일 수 있다. 제1 고농도 도핑 영역(140)은 제1 웰(120)의 측면으로부터 돌출될 수 있다. 제1 고농도 도핑 영역(140)은 제1 웰(120) 제1 고농도 도핑 영역(140)의 도전형은 n형일 수 있다. 제1 고농도 도핑 영역(140)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. ??칭 저항 혹은 ??칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1300)에 신호를 전송하거나, 단광자 아발란치 다이오드(1300)로부터 신호를 수신할 수 있다.
제1 가드링(142)은 제1 웰(120) 및 제1 고농도 도핑 영역(140)의 측면 상에 제공될 수 있다. 제1 가드링(142)은 제1 웰(120) 및 제1 고농도 도핑 영역(140)을 둘러쌀 수 있다. 예를 들어, 제1 가드링(142)은 제1 웰(120) 및 제1 고농도 도핑 영역(140)의 측면을 따라 연장하는 고리 형상을 가질 수 있다. 제1 가드링(142)은 제1 웰(120) 및 제1 고농도 도핑 영역(140)에 직접 접할 수 있다. 다른 예에서, 제1 가드링(142)은 제1 웰(120) 및 제1 고농도 도핑 영역(140)으로부터 이격될 수 있다. 제1 가드링(142)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 가드링(142)은 제1 저농도 도핑 영역(141)을 둘러쌀 수 있다. 제1 가드링(142)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제1 가드링(142)과 후면(100b) 사이의 거리는 제3 웰(126)과 후면(100b) 사이의 거리보다 작을 수 있다. 제1 가드링(142)은 매립 영역(110)에 접할 수 있다. 제1 가드링(142)의 도전형은 n형일 수 있다. 제1 가드링(142)의 도핑 농도는 제1 고농도 도핑 영역(140)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제1 가드링(142)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 제1 가드링(142)은 단광자 아발란치 다이오드(1300)의 항복 특성을 개선할 수 있다. 구체적으로, 제1 가드링(142)은 공핍 영역(106)의 일 부분에 전계가 집중되는 것을 완화하여, 조기항복현상(premature breakdown)을 방지할 수 있다. 조기항복현상은 공핍 영역(106) 전역에 충분한 크기의 전기장이 인가되기 전에 공핍 영역(106)의 일 부분에서 먼저 항복현상이 발생하는 것으로, 공핍 영역(106)의 일 부분에 전계가 집중됨에 따라 발생한다.
제1 콘택(121)은 제1 가드링(142)의 측면 상에 제공될 수 있다. 제1 콘택(121)은 제1 가드링(142)을 사이에 두고 제1 고농도 도핑 영역(140)의 반대편에 제공될 수 있다. 제1 콘택(121)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 콘택(121)은 제1 가드링(142)을 둘러쌀 수 있다. 다른 예에서, 제1 콘택(121)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 콘택들은 단광자 아발란치 다이오드(1300) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제1 콘택(121)의 도전형은 p형일 수 있다. 제1 콘택(121)의 도핑 농도는 제1 웰(120)의 도핑 농도보다 높을 수 있다. 예를 들어, 제1 콘택(121)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 콘택(121)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 콘택(121)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제1 완화 영역(122)은 제1 콘택(121)과 매립 영역(110) 사이에 제공될 수 있다. 제1 완화 영역(122)은 제1 콘택(121) 및 매립 영역(110)에 전기적으로 연결될 수 있다. 제1 완화 영역(122)은 제1 콘택(121)과 매립 영역(110)의 차이를 완화할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)을 따라 연장할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면에 직접 접할 수 있다. 제1 완화 영역(122)의 상면 및 측면은 매립 영역(110)에 접할 수 있다. 제1 완화 영역(122)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 완화 영역(122)은 제1 가드링(142)을 둘러쌀 수 있다. 제1 완화 영역(122)은 제1 가드링(142)으로부터 이격될 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이로 매립 영역(110)이 연장할 수 있다. 예를 들어, 제1 완화 영역(122)과 제1 가드링(142) 사이의 영역은 매립 영역(110)으로 채워질 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이에서 매립 영역(110)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 제1 웰(120)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제1 완화 영역(122)과 제1 가드링(142) 사이에서 전면(100a)에 인접한 영역은 기판 영역(102)으로 채워질 수 있다. 제1 완화 영역(122)과 제1 가드링(142) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제1 완화 영역(122)의 도전형은 p형일 수 있다. 제1 완화 영역(122)의 도핑 농도는 제1 콘택(121)의 도핑 농도보다 낮고, 제1 웰(120)의 도핑 농도와 유사하거나 그보다 높을 수 있다. 예를 들어, 제1 완화 영역(122)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
추가 완화 영역(125)은 완화 영역(122)의 상면 상에 제공될 수 있다. 추가 완화 영역(125)은 완화 영역(122)에 직접 접할 수 있다. 추가 완화 영역(125)의 측면은 완화 영역(122)의 측면에 정렬될 수 있다. 추가 완화 영역(125)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 추가 완화 영역(125)과 후면(100b) 사이의 거리는 제1 가드링(142)과 후면(100b) 사이의 거리보다 작을 수 있다. 추가 완화 영역(125)의 도전형은 p형일 수 있다. 예를 들어, 추가 완화 영역(125)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 추가 완화 영역(125) 및 제1 완화 영역(122)은 제1 콘택(121)과 매립 영역(110)의 전기적 연결 특성을 향상시킬 수 있다. 예를 들어, 추가 완화 영역(125) 및 제1 완화 영역(122)은 전압이 제1 콘택(121)을 통해 매립 영역(110)에 인가될 때 전압 강하를 줄이거나 방지하고, 매립 영역(110)에 균일하게 전압이 인가되도록 구성될 수 있다.
제3 웰(126)은 제1 고농도 도핑 영역(140) 및 제1 웰(120) 사이에 제공될 수 있다. 제3 웰(126)은 제1 고농도 도핑 영역(140) 및 제1 웰(120)에 직접 접할 수 있다. 제3 웰(126)은 제1 고농도 도핑 영역(140)의 상면 상에 배치될 수 있다. 제3 웰(126)의 도전형은 p형일 수 있다. 예를 들어, 제3 웰(126)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 제3 웰(126)은 제1 고농도 도핑 영역(140)보다 작은 폭을 가질 수 있다. 상기 폭은 전면(100a)에 평행한 방향을 따르는 크기일 수 있다. 제3 웰(126)이 제1 고농도 도핑 영역(140)보다 작은 폭을 가짐에 따라, 제3 웰(126)과 제1 고농도 도핑 영역(140)의 계면에 인접한 영역(즉, PN 접합면에 인접한 영역)에 큰 세기를 갖는 전기장이 형성될 수 있다. 이에 따라, 의도하지 않은 전계 집중으로 인한 조기항복현상의 발생이 방지될 수 있고, 단광자 아발란치 다이오드(1300)의 동작 안정성이 개선될 수 있다.
소자 분리 패턴(104)은 제1 완화 영역(122)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제1 완화 영역(122)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1300) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제1 완화 영역(122) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1300)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
일 실시예에서, 제1 고농도 도핑 영역(140) 및 제3 웰(126) 사이에 도 1 및 도 2를 참조하여 설명된 제1 저농도 도핑 영역(도 1 및 도 2의 141)이 더 제공될 수 있다. 이에 따라, 단광자 아발란치 다이오드(1300)는 개선된 터널링 노이즈 특성 및 트랩 지원된 터널링 노이즈 특성을 갖고, 넓은 파장 대역에서 작동될 수 있다.
본 개시는 제3 웰(126)이 제1 고농도 도핑 영역(140)보다 작은 폭을 갖도록 구성되어, 제3 웰(126)과 제1 고농도 도핑 영역(140)의 계면에 인접한 영역(즉, PN 접합면에 인접한 영역)에 큰 세기를 갖는 전기장이 형성되는 단광자 아발란치 다이오드(1300)를 제공할 수 있다. 이에 따라, 의도하지 않은 전계 집중으로 인한 조기항복현상의 발생이 방지되고 동작 안정성이 개선된 단광자 아발란치 다이오드(1300)를 제공될 수 있다.
도 9는 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 10은 도 9의 단광자 아발란치 다이오드의 E-E'선을 따르는 단면도이다.
도 9 및 도 10을 참조하면, 단광자 아발란치 다이오드(1400)가 제공될 수 있다. 단광자 아발란치 다이오드(1400)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1400)는 반도체 기판(100)에 형성된 매립 영역(110), 제1 고농도 도핑 영역(140), 제2 저농도 도핑 영역(124), 제1 콘택(121), 제1 완화 영역(122), 추가 완화 영역(125), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제1 고농도 도핑 영역(140), 제2 저농도 도핑 영역(124), 제1 콘택(121), 제1 완화 영역(122), 및 추가 완화 영역(125)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제1 고농도 도핑 영역(140), 제2 저농도 도핑 영역(124), 제1 콘택(121), 제1 완화 영역(122), 및 추가 완화 영역(125)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제1 고농도 도핑 영역(140)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1400)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제1 고농도 도핑 영역(140)은 전면(100a) 상에 노출될 수 있다. 제1 고농도 도핑 영역(140)의 도전형은 n형일 수 있다. 제1 고농도 도핑 영역(140)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. ??칭 저항 혹은 ??칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1400)에 신호를 전송하거나, 단광자 아발란치 다이오드(1400)로부터 신호를 수신할 수 있다.
제2 저농도 도핑 영역(124)은 공핍 영역(106)을 형성하도록 구성될 수 있다. 제2 저농도 도핑 영역(124)은 제1 고농도 도핑 영역(140)과 매립 영역(110) 사이에 제공될 수 있다. 제2 저농도 도핑 영역(124)은 제1 고농도 도핑 영역(140)과 매립 영역(110)에 접할 수 있다. 제2 저농도 도핑 영역(124)은 제1 고농도 도핑 영역(140)의 상면 상에 배치될 수 있다. 제2 저농도 도핑 영역(124)은 제1 고농도 도핑 영역(140) 보다 작은 폭을 가질 수 있다. 상기 폭은 전면(100a)에 평행한 방향을 따르는 크기일 수 있다. 제2 저농도 도핑 영역(124)이 제1 고농도 도핑 영역(140)보다 작은 폭을 가짐에 따라, 제2 저농도 도핑 영역(124)과 제1 고농도 도핑 영역(140)의 계면에 인접한 영역(즉, PN 접합면에 인접한 영역)에 큰 세기를 갖는 전기장이 형성될 수 있다. 이에 따라, 의도하지 않은 전계 집중으로 인한 조기항복현상의 발생이 방지될 수 있고, 단광자 아발란치 다이오드(1400)의 동작 안정성이 개선될 수 있다. 제2 저농도 도핑 영역(124)의 도전형은 p형일 수 있다. 예를 들어, 제2 저농도 도핑 영역(124)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다.
제1 콘택(121)은 제1 고농도 도핑 영역(140) 및 제2 저농도 도핑 영역(124)의 측면 상에 제공될 수 있다. 제1 콘택(121)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 콘택(121)은 제1 고농도 도핑 영역(140) 및 제2 저농도 도핑 영역(124)을 둘러쌀 수 있다. 다른 예에서, 제1 콘택(121)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 콘택들은 단광자 아발란치 다이오드(1400) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제1 콘택(121)의 도전형은 p형일 수 있다. 제1 콘택(121)의 도핑 농도는 매립 영역(110)의 도핑 농도보다 높을 수 있다. 예를 들어, 제1 콘택(121)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 콘택(121)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 콘택(121)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제1 완화 영역(122)은 제1 콘택(121)과 매립 영역(110) 사이에 제공될 수 있다. 제1 완화 영역(122)은 제1 콘택(121) 및 매립 영역(110)에 전기적으로 연결될 수 있다. 제1 완화 영역(122)은 제1 콘택(121)과 매립 영역(110)의 차이를 완화할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)을 따라 연장할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면에 직접 접할 수 있다. 제1 완화 영역(122)의 상면 및 측면은 매립 영역(110)에 접할 수 있다. 제1 완화 영역(122)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 완화 영역(122)은 제1 고농도 도핑 영역(140) 및 제2 저농도 도핑 영역(124)을 둘러쌀 수 있다. 제1 완화 영역(122)은 제1 고농도 도핑 영역(140) 및 제2 저농도 도핑 영역(124)으로부터 이격될 수 있다. 제1 완화 영역(122)과 제1 고농도 도핑 영역(140) 사이로 매립 영역(110)이 연장할 수 있다. 예를 들어, 제1 완화 영역(122)과 제1 고농도 도핑 영역(140) 사이의 영역 및 제1 완화 영역(122)과 제2 저농도 도핑 영역(124) 사이의 영역은 매립 영역(110)으로 채워질 수 있다. 제1 완화 영역(122)과 제1 고농도 도핑 영역(140) 사이에서 매립 영역(110)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 매립 영역(110)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제1 완화 영역(122)과 제1 고농도 도핑 영역(140) 사이 및 제1 완화 영역(122)과 제2 저농도 도핑 영역(124) 사이에서 전면(100a)에 인접한 영역은 기판 영역(102)으로 채워질 수 있다. 제1 완화 영역(122)과 제1 고농도 도핑 영역(140) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제1 완화 영역(122)의 도전형은 p형일 수 있다. 제1 완화 영역(122)의 도핑 농도는 제1 콘택(121)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제1 완화 영역(122)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
추가 완화 영역(125)은 완화 영역(122)의 상면 상에 제공될 수 있다. 추가 완화 영역(125)은 완화 영역(122)에 직접 접할 수 있다. 추가 완화 영역(125)의 측면은 완화 영역(122)의 측면에 정렬될 수 있다. 추가 완화 영역(125)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 추가 완화 영역(125)과 후면(100b) 사이의 거리는 제2 저농도 도핑 영역(124)과 후면(100b) 사이의 거리보다 작을 수 있다. 추가 완화 영역(125)의 도전형은 p형일 수 있다. 예를 들어, 추가 완화 영역(125)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 추가 완화 영역(125) 및 제1 완화 영역(122)은 제1 콘택(121)과 매립 영역(110)의 전기적 연결 특성을 향상시킬 수 있다. 예를 들어, 추가 완화 영역(125) 및 제1 완화 영역(122)은 전압이 제1 콘택(121)을 통해 매립 영역(110)에 인가될 때 전압 강하를 줄이거나 방지하고, 매립 영역(110)에 균일하게 전압이 인가되도록 구성될 수 있다.
매립 영역(110)의 도핑 농도가 전면(100a)에 가까울수록 작아짐에 따라, 제1 고농도 도핑 영역(140)과 제2 저농도 도핑 영역(124)의 측면 상에 버추얼 가드링(210)이 형성될 수 있다. 버추얼 가드링(210)은 불순물의 도핑 농도가 낮아서 제1 고농도 도핑 영역(140) 및 제2 저농도 도핑 영역(124)에 대해 가드링 역할을 할 수 있는 매립 영역(110) 혹은 기판 영역(102)의 일부일 수 있다. 구체적으로, 버추얼 가드링(210)은 공핍 영역(106)의 일 부분에 전계가 집중되는 것을 완화하여, 조기항복현상(premature breakdown)을 방지할 수 있다. 조기항복현상은 공핍 영역(106) 전역에 충분한 크기의 전기장이 인가되기 전에 공핍 영역(106)의 일 부분에서 먼저 항복현상이 발생하는 것으로, 공핍 영역(106)의 일 부분에 전계가 집중됨에 따라 발생한다. 버추얼 가드링(210)에 의해 단광자 아발란치 다이오드(1400)의 항복 특성이 개선될 수 있다. 버추얼 가드링(210)은 제1 고농도 도핑 영역(140), 제2 저농도 도핑 영역(124), 및 공핍 영역(106)을 둘러쌀 수 있다. 예를 들어, 버추얼 가드링(210)은 제1 고농도 도핑 영역(140), 제2 저농도 도핑 영역(124), 및 공핍 영역(106)의 측면을 따라 연장하는 고리 형상을 가질 수 있다.
소자 분리 패턴(104)은 제1 완화 영역(122)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제1 완화 영역(122)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1400) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제1 완화 영역(122) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1400)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
본 개시는 제1 고농도 도핑 영역(140) 및 제2 저농도 도핑 영역(124)을 PN 접합 형성에 이용하여, 터널링 노이즈 특성 및 트랩 지원된 터널링 노이즈 특성이 개선되고 넓은 파장 대역에서 작동하는 단광자 아발란치 다이오드(1400)를 제공할 수 있다.
본 개시는 제2 저농도 도핑 영역(124)이 제1 고농도 도핑 영역(140)보다 작은 폭을 갖도록 구성되어, 제2 저농도 도핑 영역(124)과 제1 고농도 도핑 영역(140)의 계면에 인접한 영역(즉, PN 접합면에 인접한 영역)에 큰 세기를 갖는 전기장이 형성되는 단광자 아발란치 다이오드(1400)를 제공할 수 있다. 이에 따라, 의도하지 않은 전계 집중으로 인한 조기항복현상의 발생이 방지되고 동작 안정성이 개선된 단광자 아발란치 다이오드(1400)를 제공될 수 있다.
도 11은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 12는 도 11의 단광자 아발란치 다이오드의 F-F'선을 따른 단면도이다.
도 11 및 도 12를 참조하면, 단광자 아발란치 다이오드(1500)가 제공될 수 있다. 단광자 아발란치 다이오드(1500)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1500)는 반도체 기판(100)에 형성된 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제4 웰(143), 제5 웰(144), 제1 콘택(121), 제1 완화 영역(122), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제4 웰(143), 제5 웰(144), 제1 콘택(121), 및 제1 완화 영역(122)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제4 웰(143), 제5 웰(144), 제1 콘택(121), 및 제1 완화 영역(122)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제1 고농도 도핑 영역(140)은 제1 웰(120)과 전면(100a) 사이에 제공될 수 있다. 제1 고농도 도핑 영역(140)은 전면(100a) 상에 노출될 수 있다. 제1 고농도 도핑 영역(140)의 도전형은 n형일 수 있다. 제1 고농도 도핑 영역(140)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. ??칭 저항 혹은 ??칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1500)에 신호를 전송하거나, 단광자 아발란치 다이오드(1500)로부터 신호를 수신할 수 있다.
제4 웰(143)은 제1 고농도 도핑 영역(140)과 매립 영역(110) 사이에 제공될 수 있다. 제4 웰(143)은 제1 고농도 도핑 영역(140)의 상면 및 측면에 접할 수 있다. 제4 웰(143)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제4 웰(143)은 제1 고농도 도핑 영역(140)을 둘러쌀 수 있다. 제4 웰(143)의 도전형은 n형일 수 있다. 예를 들어, 제4 웰(143)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
제5 웰(144)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1500)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제5 웰(144)은 제4 웰(143)과 매립 영역(110) 사이에 제공될 수 있다. 제5 웰(144)은 제4 웰(143)의 상면 및 측면에 접할 수 있다. 제5 웰(144)은 매립 영역(110)에 접할 수 있다. 제5 웰(144)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제5 웰(144)은 제4 웰(143)을 둘러쌀 수 있다. 제5 웰(144)의 도전형은 n형일 수 있다. 예를 들어, 제5 웰(144)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다.
공핍 영역(106)은 제4 웰(143) 및 제5 웰(144)에 의해 요구되는 깊이에 형성될 수 있다. 깊이는 전면(100a)으로부터 후면(100b)을 향하는 방향을 따라 전면(100a)으로부터 이격된 거리를 지칭할 수 있다. 공핍 영역(106)의 깊이에 따라 단광자 아발란치 다이오드(1500)의 파장 대역에 따른 검출 효율이 달라질 수 있다. 예를 들어, 단광자 아발란치 다이오드(1500)가 높은 검출 효율을 갖는 파장 대역은 공핍 영역(106)의 깊이에 의해 조절될 수 있다. 따라서, 본 개시는 요구되는 파장 대역에 대해 높은 검출 효율을 갖는 단광자 아발란치 다이오드(1500)를 제공할 수 있다.
제1 웰(120)은 제5 웰(144)의 측면 상에 제공될 수 있다. 제1 웰(120)은 제5 웰(144)의 측면을 둘러쌀 수 있다. 예를 들어, 제1 웰(120)은 제5 웰(144)의 측면을 따라 연장할 수 있다. 제5 웰(144)은 제1 웰(120)의 상면으로부터 돌출될 수 있다. 제1 웰(120)의 도전형은 p형일 수 있다. 예를 들어, 제1 웰(120)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제1 웰(120)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제1 웰(120)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제1 콘택(121)은 제5 웰(144)의 측면 상에 제공될 수 있다. 제1 콘택(121)은 제5 웰(144)을 사이에 두고 제4 웰(143)의 반대편에 제공될 수 있다. 제1 콘택(121)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 콘택(121)은 제5 웰(144)을 둘러쌀 수 있다. 다른 예에서, 제1 콘택(121)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 콘택들은 단광자 아발란치 다이오드(1500) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제1 콘택(121)의 도전형은 p형일 수 있다. 제1 콘택(121)의 도핑 농도는 제1 웰(120)의 도핑 농도보다 높을 수 있다. 예를 들어, 제1 콘택(121)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 콘택(121)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 콘택(121)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제1 완화 영역(122)은 제1 콘택(121)과 제1 웰(120) 사이에 제공될 수 있다. 제1 완화 영역(122)은 제1 콘택(121) 및 제1 웰(120)에 전기적으로 연결될 수 있다. 제1 완화 영역(122)은 제1 콘택(121)과 제1 웰(120)의 차이를 완화할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)을 따라 연장할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면에 직접 접할 수 있다. 제1 완화 영역(122)의 상면 및 일 측면은 제1 웰(120)에 접할 수 있다. 제1 완화 영역(122)의 타 측면은 제1 웰(120)에 의해 노출되어, 매립 영역(110)에 접할 수 있다. 제1 완화 영역(122)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 완화 영역(122)은 제5 웰(144)을 둘러쌀 수 있다. 제1 완화 영역(122)은 제5 웰(144)로부터 이격될 수 있다. 제1 완화 영역(122)과 제5 웰(144) 사이로 제1 웰(120)이 연장할 수 있다. 예를 들어, 제1 완화 영역(122)과 제5 웰(144) 사이의 영역은 제1 웰(120)로 채워질 수 있다. 제1 완화 영역(122)과 제5 웰(144) 사이에서 제1 웰(120)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 제1 웰(120)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제1 완화 영역(122)과 제5 웰(144) 사이에서 전면(100a)에 인접한 영역 중 전면(100a)에 가까운 부분은 매립 영역(110)으로 채워질 수 있다. 제1 완화 영역(122)과 제5 웰(144) 사이에서 매립 영역(110)은 전면(100a) 상에 노출될 수 있다. 예를 들어, 제1 완화 영역(122)과 제5 웰(144) 사이에서 전면(100a)에 인접한 영역 중 전면(100a)에 가까운 부분은 기판 영역(102)으로 채워질 수 있다. 제1 완화 영역(122)과 제5 웰(144) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제1 완화 영역(122)의 도전형은 p형일 수 있다. 제1 완화 영역(122)의 도핑 농도는 제1 콘택(121)의 도핑 농도보다 낮고, 제1 웰(120)의 도핑 농도와 유사하거나 그보다 높을 수 있다. 예를 들어, 제1 완화 영역(122)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
매립 영역(110) 및 제1 웰(120)의 도핑 농도가 전면(100a)에 가까울수록 작아짐에 따라, 제5 웰(144)의 측면 상에 버추얼 가드링(210)이 형성될 수 있다. 구체적으로, 버추얼 가드링(210)은 공핍 영역(106)의 일 부분에 전계가 집중되는 것을 완화하여, 조기항복현상(premature breakdown)을 방지할 수 있다. 조기항복현상은 공핍 영역(106) 전역에 충분한 크기의 전기장이 인가되기 전에 일 부분에서 먼저 항복현상이 발생하는 것으로, 일 부분에 전계가 집중됨에 따라 발생한다. 버추얼 가드링(210)에 의해 단광자 아발란치 다이오드(1500)의 항복 특성이 개선될 수 있다. 버추얼 가드링(210)은 제5 웰(144)을 둘러쌀 수 있다. 예를 들어, 버추얼 가드링(210)은 제5 웰(144)의 측면을 따라 연장하는 고리 형상을 가질 수 있다.
소자 분리 패턴(104)은 제1 완화 영역(122)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제1 완화 영역(122)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1500) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제1 완화 영역(122) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1500)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
본 개시는 요구되는 파장 대역에 대해 높은 검출 효율을 갖는 단광자 아발란치 다이오드(1500)를 제공할 수 있다.
도 13은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 14는 도 13의 단광자 아발란치 다이오드의G-G'선을 따른 단면도이다.
도 13 및 도 14를 참조하면, 단광자 아발란치 다이오드(1600)가 제공될 수 있다. 단광자 아발란치 다이오드(1600)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1600)는 반도체 기판(100)에 형성된 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제4 웰(143), 제1 콘택(121), 제1 완화 영역(122), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제4 웰(143), 제1 콘택(121), 및 제1 완화 영역(122)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제1 웰(120), 제1 고농도 도핑 영역(140), 제4 웰(143), 제1 콘택(121), 및 제1 완화 영역(122)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제1 고농도 도핑 영역(140)은 제1 웰(120)과 전면(100a) 사이에 제공될 수 있다. 제1 고농도 도핑 영역(140)은 전면(100a) 상에 노출될 수 있다. 제1 고농도 도핑 영역(140)의 도전형은 n형일 수 있다. 제1 고농도 도핑 영역(140)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 고농도 도핑 영역(140)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. ??칭 저항 혹은 ??칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1600)에 신호를 전송하거나, 단광자 아발란치 다이오드(1600)로부터 신호를 수신할 수 있다.
제4 웰(143)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1600)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제4 웰(143)은 제1 고농도 도핑 영역(140)과 매립 영역(110) 사이에 제공될 수 있다. 제4 웰(143)은 제1 고농도 도핑 영역(140)의 상면 및 측면에 접할 수 있다. 제4 웰(143)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제4 웰(143)은 제1 고농도 도핑 영역(140)을 둘러쌀 수 있다. 제4 웰(143)의 도전형은 n형일 수 있다. 예를 들어, 제4 웰(143)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
제1 웰(120)은 제4 웰(143)의 상면 상에 제공될 수 있다. 제1 웰(120)은 제4 웰(143) 및 매립 영역(110) 사이에 제공될 수 있다. 제1 웰(120)은 제4 웰(143) 및 매립 영역(110)에 접할 수 있다. 제1 웰(120)은 제4 웰(143)보다 작은 폭을 가질 수 있다. 제1 웰(120)의 도전형은 p형일 수 있다. 예를 들어, 제1 웰(120)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 제1 웰(120)이 제4 웰(143)보다 작은 폭을 갖도록 구성됨에 따라, 전기장은 제1 웰(120)과 제4 웰(143)의 계면에 인접한 영역(즉, PN 접합면에 인접한 영역)에 큰 세기를 갖도록 형성될 수 있고, 의도하지 않은 전계 집중으로 인한 조기항복현상의 발생 방지되어 단광자 아발란치 다이오드(1600)의 동작 안정성이 개선될 수 있다. 예를 들어, 단광자 아발란치 다이오드(1600)는 다른 실시예에서 설명된 가드링(142)을 포함하지 않더라도 안정적으로 작동될 수 있다.
제1 콘택(121)은 제4 웰(143)의 측면 상에 제공될 수 있다. 제1 콘택(121)은 제4 웰(143)을 사이에 두고 제1 고농도 도핑 영역(140)의 반대편에 제공될 수 있다. 제1 콘택(121)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 콘택(121)은 제4 웰(143)을 둘러쌀 수 있다. 다른 예에서, 제1 콘택(121)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 콘택들은 단광자 아발란치 다이오드(1600) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제1 콘택(121)의 도전형은 p형일 수 있다. 제1 콘택(121)의 도핑 농도는 제1 웰(120)의 도핑 농도보다 높을 수 있다. 예를 들어, 제1 콘택(121)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제1 콘택(121)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제1 콘택(121)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제1 완화 영역(122)은 제1 콘택(121)과 제4 웰(143) 사이에 제공될 수 있다. 제1 완화 영역(122)은 제1 콘택(121) 및 제4 웰(143)에 전기적으로 연결될 수 있다. 제1 완화 영역(122)은 제1 콘택(121)과 제4 웰(143)의 차이를 완화할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)을 따라 연장할 수 있다. 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제1 완화 영역(122)은 제1 콘택(121)의 측면 및 상면에 직접 접할 수 있다. 제1 완화 영역(122)의 상면 및 측면은 제1 웰(120)에 접할 수 있다. 제1 완화 영역(122)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제1 완화 영역(122)은 제4 웰(143)을 둘러쌀 수 있다. 제1 완화 영역(122)은 제4 웰(143)로부터 이격될 수 있다. 제1 완화 영역(122)과 제4 웰(143) 사이로 매립 영역(110)이 연장할 수 있다. 예를 들어, 제1 완화 영역(122)과 제4 웰(143) 사이의 영역은 매립 영역(110)으로 채워질 수 있다. 제1 완화 영역(122)과 제4 웰(143) 사이에서 매립 영역(110)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 매립 영역(110)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제1 완화 영역(122)과 제4 웰(143) 사이의 영역에서 전면(100a)에 인접한 영역은 기판 영역(102)으로 채워질 수 있다. 제1 완화 영역(122)과 제4 웰(143) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제1 완화 영역(122)의 도전형은 p형일 수 있다. 제1 완화 영역(122)의 도핑 농도는 제1 콘택(121)의 도핑 농도보다 낮고, 제1 웰(120)의 도핑 농도와 유사하거나 그보다 높을 수 있다. 예를 들어, 제1 완화 영역(122)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
소자 분리 패턴(104)은 제1 완화 영역(122)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제1 완화 영역(122)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1600) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제1 완화 영역(122) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1600)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
본 개시는 동작 안정성이 개선된 단광자 아발란치 다이오드(1600)를 제공할 수 있다.
도 15는 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 16은 도 15의 단광자 아발란치 다이오드의 H-H'선을 따르는 단면도이다.
도 15 및 도 16을 참조하면, 단광자 아발란치 다이오드(1700)가 제공될 수 있다. 단광자 아발란치 다이오드(1700)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1700)는 반도체 기판(100)에 형성된 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제3 저농도 도핑 영역(154), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 제2 완화 영역(152), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제3 저농도 도핑 영역(154), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 및 제2 완화 영역(152)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제3 저농도 도핑 영역(154), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 및 제2 완화 영역(152)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제6 웰(153)은 반도체 기판(100) 내에 제공될 수 있다. 제6 웰(153)과 후면(100b) 사이에 매립 영역(110)이 배치될 수 있다. 제6 웰(153)의 상면 및 측면은 매립 영역(110)에 직접 접할 수 있다. 제6 웰(153)의 도전형은 n형일 수 있다. 제6 웰(153)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제6 웰(153)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제6 웰(153)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제6 웰(153)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제2 고농도 도핑 영역(130)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1700)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제2 고농도 도핑 영역(130)은 제6 웰(153)과 전면(100a) 사이에 제공될 수 있다. 제2 고농도 도핑 영역(130)은 전면(100a) 상에 노출될 수 있다. 제2 고농도 도핑 영역(130)의 도전형은 p형일 수 있다. 예를 들어, 제2 고농도 도핑 영역(130)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. ??칭 저항 혹은 ??칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1700)에 신호를 전송하거나, 단광자 아발란치 다이오드(1700)로부터 신호를 수신할 수 있다.
제3 저농도 도핑 영역(154)은 제2 고농도 도핑 영역(130)과 제6 웰(153) 사이에 제공될 수 있다. 제3 저농도 도핑 영역(154)은 제2 고농도 도핑 영역(130)의 상면 상에 제공될 수 있다. 제3 저농도 도핑 영역(154)은 반도체 소자의 크기가 작아짐에 따라 발생하는 단채널 효과를 줄이거나 방지하도록 구성될 수 있다. 예를 들어, 단채널 효과는 단광자 아발란치 다이오드(1700)에 광자가 입사하지 않았음에도 전류가 흐르는 것일 수 있다. 제3 저농도 도핑 영역(154)의 도전형은 n형일 수 있다. 예를 들어, 제3 저농도 도핑 영역(154)의 도핑 농도는 1x1015 ~ 1x1019 cm-3일 수 있다. 일 실시예에서, 제3 저농도 도핑 영역(154)은 공핍 영역(106)의 크기를 확장하도록 구성될 수 있다. 예를 들어, 제3 저농도 도핑 영역(154)이 제2 고농도 도핑 영역(150)의 일부와 중첩되도록 형성되어, 제3 저농도 도핑 영역(154)과 중첩하는 제2 고농도 도핑 영역(150)의 도핑 농도가 낮아질 수 있다. 제2 고농도 도핑 영역(150)의 도핑 농도 저하에 따라 공핍 영역(106)의 크기가 확장될 수 있다. 이에 따라, 단광자 아발란치 다이오드(1700)의 터널링 노이즈(tunneling noise) 및 트랩 지원된 터널링 노이즈(trap-assisted tunneling noise)가 감소될 수 있고, 단광자 아발란치 다이오드(1700)의 작동 파장 대역이 넓어질 수 있다. 일 실시예에서, 제3 저농도 도핑 영역(154)은 단광자 아발란치 다이오드(1700)의 항복 전압을 낮출 수 있다. 예를 들어, 제3 저농도 도핑 영역(154)이 제2 고농도 도핑 영역(150)과 중첩하지 않도록 형성되고 후술되는 제8 웰(155)보다 높은 도핑 농도를 갖는 경우, 단광자 아발란치 다이오드(1700)의 항복 전압이 낮아질 수 있다.
제8 웰(155)은 제3 저농도 도핑 영역(154)과 제6 웰(153) 사이에 제공될 수 있다. 제8 웰(155)은 제8 웰(155)의 상면 상에 제공될 수 있다. 제8 웰(155)의 도전형은 n형일 수 있다. 예를 들어, 제8 웰(155)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
제2 가드링(131)은 제2 고농도 도핑 영역(130), 제3 저농도 도핑 영역(154), 및 제8 웰(155)의 측면 상에 제공될 수 있다. 제2 가드링(131)은 제2 고농도 도핑 영역(130), 제3 저농도 도핑 영역(154), 및 제8 웰(155)을 둘러쌀 수 있다. 예를 들어, 제2 가드링(131)은 제2 고농도 도핑 영역(130), 제3 저농도 도핑 영역(154), 및 제8 웰(155)의 측면을 따라 연장하는 고리 형상을 가질 수 있다. 제2 가드링(131)은 제2 고농도 도핑 영역(130), 제3 저농도 도핑 영역(154), 및 제8 웰(155)에 직접 접할 수 있다. 다른 예에서, 제2 가드링(131)은 제2 고농도 도핑 영역(130), 제3 저농도 도핑 영역(154), 및 제8 웰(155)로부터 이격될 수 있다. 제2 가드링(131)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 가드링(131)은 제2 고농도 도핑 영역(130)을 둘러쌀 수 있다. 제2 가드링(131)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 가드링(131)과 후면(100b) 사이의 거리는 제8 웰(155)과 후면(100b) 사이의 거리보다 클 수 있다. 제2 가드링(131)은 제6 웰(153)에 접할 수 있다. 제2 가드링(131)의 도전형은 p형일 수 있다. 제2 가드링(131)의 도핑 농도는 제2 고농도 도핑 영역(130)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제2 가드링(131)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 제2 가드링(131)은 단광자 아발란치 다이오드(1700)의 항복 특성을 개선할 수 있다. 구체적으로, 제2 가드링(131)은 공핍 영역(106)의 일 부분에 전계가 집중되는 것을 완화하여, 조기항복현상(premature breakdown)을 방지할 수 있다. 조기항복현상은 공핍 영역(106) 전역에 충분한 크기의 전기장이 인가되기 전에 공핍 영역(106)의 일 부분에서 먼저 항복현상이 발생하는 것으로, 공핍 영역(106)의 일 부분에 전계가 집중됨에 따라 발생한다.
제2 콘택(151)은 제2 가드링(131)의 측면 상에 제공될 수 있다. 제2 콘택(151)은 제2 가드링(131)을 사이에 두고 제2 고농도 도핑 영역(130)의 반대편에 제공될 수 있다. 제2 콘택(151)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 콘택(151)은 제2 가드링(131)을 둘러쌀 수 있다. 다른 예에서, 제2 콘택(151)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 제2 콘택들(151)은 단광자 아발란치 다이오드(1700) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제2 콘택(151)의 도전형은 n형일 수 있다. 제2 콘택(151)의 도핑 농도는 제6 웰(153)의 도핑 농도보다 높을 수 있다. 예를 들어, 제2 콘택(151)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 콘택(151)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 콘택(151)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153) 사이에 제공될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)에 전기적으로 연결될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)의 차이를 완화할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)을 따라 연장할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면에 직접 접할 수 있다. 제2 완화 영역(152)의 상면 및 일 측면은 제6 웰(153)에 접할 수 있다. 제2 완화 영역(152)의 타 측면은 제6 웰(153)에 의해 노출되어, 매립 영역(110)에 접할 수 있다. 제2 완화 영역(152)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 완화 영역(152)은 제2 가드링(131)을 둘러쌀 수 있다. 제2 완화 영역(152)은 제2 가드링(131)으로부터 이격될 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이로 제6 웰(153)이 연장할 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이의 영역은 제6 웰(153)로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 제6 웰(153)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 제6 웰(153)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이에서 전면(100a)에 인접한 영역은 매립 영역(110)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 매립 영역(110)은 전면(100a) 상에 노출될 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이에서 전면(100a)에 인접한 영역은 기판 영역(102)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제2 완화 영역(152)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 완화 영역(152)과 후면(100b) 사이의 거리는 제2 가드링(131)과 후면(100b) 사이의 거리보다 작을 수 있다. 제2 완화 영역(152)의 도전형은 n형일 수 있다. 제2 완화 영역(152)의 도핑 농도는 제2 콘택(151)의 도핑 농도보다 낮고, 제6 웰(153)의 도핑 농도와 유사하거나 그보다 높을 수 있다. 예를 들어, 제2 완화 영역(152)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
소자 분리 패턴(104)은 제2 완화 영역(152)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제2 완화 영역(152)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1700) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제2 완화 영역(152) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1700)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
본 개시는 제3 저농도 도핑 영역(154)을 이용하여, 터널링 노이즈 특성 및 트랩 지원된 터널링 노이즈 특성이 개선되고 넓은 파장 대역에서 작동하는 단광자 아발란치 다이오드(1700)를 제공할 수 있다. 본 개시는 제3 저농도 도핑 영역(154)을 이용하여, 낮은 항복 전압을 갖는 단광자 아발란치 다이오드(1700)를 제공할 수 있다.
도 17은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 18은 도 17의 단광자 아발란치 다이오드의 I-I'선을 따르는 단면도이다.
도 17 및 도 18을 참조하면, 단광자 아발란치 다이오드(1800)가 제공될 수 있다. 단광자 아발란치 다이오드(1800)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1800)는 반도체 기판(100)에 형성된 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제7 웰(132), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 제2 완화 영역(152), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제7 웰(132), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 및 제2 완화 영역(152)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제7 웰(132), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 및 제2 완화 영역(152)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제2 고농도 도핑 영역(130)은 전면(100a) 상에 노출될 수 있다. 제2 고농도 도핑 영역(130)의 도전형은 p형일 수 있다. 예를 들어, 제2 고농도 도핑 영역(130)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. ??칭 저항 혹은 ??칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1800)에 신호를 전송하거나, 단광자 아발란치 다이오드(1800)로부터 신호를 수신할 수 있다.
제7 웰(132)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1800)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제7 웰(132)은 제2 고농도 도핑 영역(130)과 매립 영역(110) 사이에 제공될 수 있다. 제7 웰(132)은 제2 고농도 도핑 영역(130)의 상면 및 측면에 접할 수 있다. 제7 웰(132)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제7 웰(132)은 제2 고농도 도핑 영역(130)을 둘러쌀 수 있다. 제7 웰(132)의 도전형은 p형일 수 있다. 예를 들어, 제7 웰(132)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
제8 웰(155)은 제7 웰(132)과 매립 영역(110) 사이에 제공될 수 있다. 제8 웰(155)은 제7 웰(132)의 상면 상에 제공될 수 있다. 제8 웰(155)의 도전형은 n형일 수 있다. 예를 들어, 제8 웰(155)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 제8 웰(155)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 제7 웰(132)과 제8 웰(155)에 의해 요구되는 깊이에 공핍 영역(106)이 형성될 수 있다. 깊이는 전면(100a)으로부터 후면(100b)을 향하는 방향을 따라 전면(100a)으로부터 이격된 거리를 지칭할 수 있다. 공핍 영역(106)의 깊이에 따라 단광자 아발란치 다이오드(1800)의 파장 대역에 따른 검출 효율이 달라질 수 있다. 예를 들어, 단광자 아발란치 다이오드(1800)가 높은 검출 효율을 갖는 파장 대역은 공핍 영역(106)의 깊이에 의해 조절될 수 있다. 따라서, 본 개시는 요구되는 파장 대역에 대해 높은 검출 효율을 갖는 단광자 아발란치 다이오드(1800)를 제공할 수 있다.
제2 가드링(131)은 제2 고농도 도핑 영역(130), 제7 웰(132), 및 제8 웰(155)의 측면 상에 제공될 수 있다. 제2 가드링(131)은 제2 고농도 도핑 영역(130), 제7 웰(132), 및 제8 웰(155)을 둘러쌀 수 있다. 예를 들어, 제2 가드링(131)은 제2 고농도 도핑 영역(130), 제7 웰(132), 및 제8 웰(155)의 측면을 따라 연장하는 고리 형상을 가질 수 있다. 제2 가드링(131)은 제2 고농도 도핑 영역(130), 제7 웰(132), 및 제8 웰(155)에 직접 접할 수 있다. 다른 예에서, 제2 가드링(131)은 제2 고농도 도핑 영역(130), 제7 웰(132), 및 제8 웰(155)로부터 이격될 수 있다. 제2 가드링(131)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 가드링(131)은 제2 고농도 도핑 영역(130) 및 제7 웰(132)을 둘러쌀 수 있다. 제2 가드링(131)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 가드링(131)과 후면(100b) 사이의 거리는 제8 웰(155)과 후면(100b) 사이의 거리보다 작을 수 있다. 제2 가드링(131)의 도전형은 p형일 수 있다. 제2 가드링(131)의 도핑 농도는 제2 고농도 도핑 영역(130)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제2 가드링(131)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 제2 가드링(131)은 단광자 아발란치 다이오드(1800)의 항복 특성을 개선할 수 있다. 구체적으로, 제2 가드링(131)은 공핍 영역(106)의 일 부분에 전계가 집중되는 것을 완화하여, 조기항복현상(premature breakdown)을 방지할 수 있다. 조기항복현상은 공핍 영역(106) 전역에 충분한 크기의 전기장이 인가되기 전에 공핍 영역(106)의 일 부분에서 먼저 항복현상이 발생하는 것으로, 공핍 영역(106)의 일 부분에 전계가 집중됨에 따라 발생한다.
제6 웰(153)은 제2 가드링(131)과 매립 영역(110) 사이에 제공될 수 있다. 제6 웰(153)은 제2 가드링(131)의 상면 및 측면을 덮을 수 있다. 예를 들어, 제6 웰(153)은 제2 가드링(131)을 따라 연장하는 고리 형상을 가질 수 있다. 제2 가드링(131)의 내측에 제8 웰(155)의 상면이 노출될 수 있다. 제6 웰(153)의 상면 및 측면은 매립 영역(110)에 직접 접할 수 있다. 제6 웰(153)의 도전형은 n형일 수 있다. 예를 들어, 제6 웰(153)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제6 웰(153)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제6 웰(153)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다. 제6 웰(153)은 제8 웰(155)을 후술되는 제2 콘택(151) 및 제2 완화 영역(152)에 전기적으로 연결할 수 있다. 예를 들어, 제6 웰(153)을 통해 제8 웰(155)에 캐소드 전압이 인가될 수 있다.
제2 콘택(151)은 제2 가드링(131)의 측면 상에 제공될 수 있다. 제2 콘택(151)은 제2 가드링(131)을 사이에 두고 제2 고농도 도핑 영역(130)의 반대편에 제공될 수 있다. 제2 콘택(151)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 콘택(151)은 제2 가드링(131)을 둘러쌀 수 있다. 다른 예에서, 제2 콘택(151)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 제2 콘택들(151)은 단광자 아발란치 다이오드(1800) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제2 콘택(151)의 도전형은 n형일 수 있다. 제2 콘택(151)의 도핑 농도는 제6 웰(153)의 도핑 농도보다 높을 수 있다. 예를 들어, 제2 콘택(151)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 콘택(151)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 콘택(151)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153) 사이에 제공될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)에 전기적으로 연결될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)의 차이를 완화할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)을 따라 연장할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면에 직접 접할 수 있다. 제2 완화 영역(152)의 상면 및 일 측면은 제6 웰(153)에 접할 수 있다. 제2 완화 영역(152)의 타 측면은 제6 웰(153)에 의해 노출되어, 매립 영역(110)에 접할 수 있다. 제2 완화 영역(152)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 완화 영역(152)은 제2 가드링(131)을 둘러쌀 수 있다. 제2 완화 영역(152)은 제2 가드링(131)으로부터 이격될 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이로 제6 웰(153)이 연장할 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이의 영역은 제6 웰(153)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 제6 웰(153)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 제6 웰(153)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이에서 전면(100a)에 인접한 영역은 매립 영역(110)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 매립 영역(110)은 전면(100a) 상에 노출될 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이에서 전면(100a)에 인접한 영역은 기판 영역(102)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제2 완화 영역(152)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 완화 영역(152)과 후면(100b) 사이의 거리는 제2 가드링(131)과 후면(100b) 사이의 거리보다 클 수 있다. 제2 완화 영역(152)의 도전형은 n형일 수 있다. 제2 완화 영역(152)의 도핑 농도는 제2 콘택(151)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제2 완화 영역(152)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
소자 분리 패턴(104)은 제2 완화 영역(152)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제2 완화 영역(152)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1800) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제2 완화 영역(152) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1800)는 소자 분리 패턴(104)은 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다. 본 개시는 요구되는 파장 대역에 대해 높은 검출 효율을 갖는 단광자 아발란치 다이오드(1800)를 제공할 수 있다.
도 19는 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 20은 도 19의 단광자 아발란치 다이오드의 J-J'선을 따르는 단면도이다.
도 19 및 도 20을 참조하면, 단광자 아발란치 다이오드(1900)가 제공될 수 있다. 단광자 아발란치 다이오드(1900)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1900)는 반도체 기판(100)에 형성된 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제4 저농도 도핑 영역(133), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 제2 완화 영역(152), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제4 저농도 도핑 영역(133), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 및 제2 완화 영역(152)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제4 저농도 도핑 영역(133), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 및 제2 완화 영역(152)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제2 고농도 도핑 영역(130)은 전면(100a) 상에 노출될 수 있다. 제2 고농도 도핑 영역(130)의 도전형은 p형일 수 있다. 예를 들어, 제2 고농도 도핑 영역(130)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. ??칭 저항 혹은 ??칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1900)에 신호를 전송하거나, 단광자 아발란치 다이오드(1900)로부터 신호를 수신할 수 있다.
제4 저농도 도핑 영역(133)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1900)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제4 저농도 도핑 영역(133)은 반도체 소자의 크기가 작아짐에 따라 발생하는 단채널 효과를 줄이거나 방지하도록 구성될 수 있다. 예를 들어, 단채널 효과는 단광자 아발란치 다이오드(1900)에 광자가 입사하지 않았음에도 전류가 흐르는 것일 수 있다. 제4 저농도 도핑 영역(133)은 제2 고농도 도핑 영역(130)과 제6 웰(153) 사이에 제공될 수 있다. 제4 저농도 도핑 영역(133)은 제2 고농도 도핑 영역(130)의 상면 및 측면에 접할 수 있다. 제4 저농도 도핑 영역(133)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제4 저농도 도핑 영역(133)은 제2 고농도 도핑 영역(130)을 둘러쌀 수 있다. 제4 저농도 도핑 영역(133)의 도전형은 p형일 수 있다. 제4 저농도 도핑 영역(133)은 제2 고농도 도핑 영역(130)보다 낮은 도핑 농도를 가질 수 있다. 예를 들어, 제4 저농도 도핑 영역(133)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 제4 저농도 도핑 영역(133)을 이용하여 공핍 영역(106)을 형성함에 따라, 단광자 아발란치 다이오드(1900)의 터널링 노이즈 및 트랩 지원된 터널링 노이즈가 감소될 수 있고, 단광자 아발란치 다이오드(1900)의 작동 파장 대역이 넓어질 수 있다.
제8 웰(155)은 제4 저농도 도핑 영역(133)과 매립 영역(110) 사이에 제공될 수 있다. 제8 웰(155)은 제4 저농도 도핑 영역(133)의 상면 상에 제공될 수 있다. 제8 웰(155)의 도전형은 n형일 수 있다. 예를 들어, 제8 웰(155)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 제8 웰(155)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다.
제2 가드링(131)은 제4 저농도 도핑 영역(133) 및 제8 웰(155)의 측면 상에 제공될 수 있다. 제2 가드링(131)은 제4 저농도 도핑 영역(133) 및 제8 웰(155)을 둘러쌀 수 있다. 예를 들어, 제2 가드링(131)은 제4 저농도 도핑 영역(133) 및 제8 웰(155)의 측면을 따라 연장하는 고리 형상을 가질 수 있다. 제2 가드링(131)은 제4 저농도 도핑 영역(133) 및 제8 웰(155)에 직접 접할 수 있다. 다른 예에서, 제2 가드링(131)은 제4 저농도 도핑 영역(133) 및 제8 웰(155)로부터 이격될 수 있다. 제2 가드링(131)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 가드링(131)은 제4 저농도 도핑 영역(133)을 둘러쌀 수 있다. 제2 가드링(131)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 가드링(131)과 후면(100b) 사이의 거리는 제8 웰(155)과 후면(100b) 사이의 거리보다 작을 수 있다. 제2 가드링(131)의 도전형은 p형일 수 있다. 제2 가드링(131)의 도핑 농도는 제2 고농도 도핑 영역(130)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제2 가드링(131)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 제2 가드링(131)은 단광자 아발란치 다이오드(1900)의 항복 특성을 개선할 수 있다. 구체적으로, 제2 가드링(131)은 공핍 영역(106)의 일 부분에 전계가 집중되는 것을 완화하여, 조기항복현상(premature breakdown)을 방지할 수 있다. 조기항복현상은 공핍 영역(106) 전역에 충분한 크기의 전기장이 인가되기 전에 공핍 영역(106)의 일 부분에서 먼저 항복현상이 발생하는 것으로, 공핍 영역(106)의 일 부분에 전계가 집중됨에 따라 발생한다.
제6 웰(153)은 제2 가드링(131)과 매립 영역(110) 사이 및 제8 웰(155)과 매립 영역(110) 사이에 제공될 수 있다. 제6 웰(153)은 제2 가드링(131) 및 제8 웰(155)을 덮을 수 있다. 제6 웰(153)은 제2 완화 영역(152)의 상면 및 일 측면을 덮고, 제2 완화 영역(152)의 타 측면은 노출할 수 있다. 제6 웰(153)의 상면 및 측면은 매립 영역(110)에 직접 접할 수 있다. 제6 웰(153)의 도전형은 n형일 수 있다. 예를 들어, 제6 웰(153)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제6 웰(153)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제6 웰(153)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제2 콘택(151)은 제2 가드링(131)의 측면 상에 제공될 수 있다. 제2 콘택(151)은 제2 가드링(131)을 사이에 두고 제2 고농도 도핑 영역(130)의 반대편에 제공될 수 있다. 제2 콘택(151)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 콘택(151)은 제2 가드링(131)을 둘러쌀 수 있다. 다른 예에서, 제2 콘택(151)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 제2 콘택들(151)은 단광자 아발란치 다이오드(1900) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제2 콘택(151)의 도전형은 n형일 수 있다. 제2 콘택(151)의 도핑 농도는 제6 웰(153)의 도핑 농도보다 높을 수 있다. 예를 들어, 제2 콘택(151)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 콘택(151)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 콘택(151)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153) 사이에 제공될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)에 전기적으로 연결될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)의 차이를 완화할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)을 따라 연장할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면에 직접 접할 수 있다. 제2 완화 영역(152)의 상면 및 일 측면은 제6 웰(153)에 접할 수 있다. 제2 완화 영역(152)의 타 측면은 제6 웰(153)에 의해 노출되어, 매립 영역(110)에 접할 수 있다. 제2 완화 영역(152)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 완화 영역(152)은 제2 가드링(131)을 둘러쌀 수 있다. 제2 완화 영역(152)은 제2 가드링(131)으로부터 이격될 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이로 제6 웰(153)이 연장할 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이의 영역은 제6 웰(153)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 제6 웰(153)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 제6 웰(153)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이에서 전면(100a)에 인접한 영역은 매립 영역(110)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 매립 영역(110)은 전면(100a) 상에 노출될 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이의 영역에서 전면(100a)에 인접한 기판 영역(102)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제2 완화 영역(152)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 완화 영역(152)과 후면(100b) 사이의 거리는 제2 가드링(131)과 후면(100b) 사이의 거리보다 클 수 있다. 제2 완화 영역(152)의 도전형은 n형일 수 있다. 제2 완화 영역(152)의 도핑 농도는 제2 콘택(151)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제2 완화 영역(152)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
소자 분리 패턴(104)은 제2 완화 영역(152)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제2 완화 영역(152)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1900) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제2 완화 영역(152) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1900)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
본 개시는 제4 저농도 도핑 영역(133)을 공핍 영역(106) 형성에 이용하여, 터널링 노이즈 특성 및 트랩 지원된 터널링 노이즈 특성이 개선되고, 넓은 파장 대역에서 작동하는 단광자 아발란치 다이오드(1900)를 제공할 수 있다.
도 21은 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다. 설명의 간결함을 위해 도 1에 도시된 것과의 차이점이 설명된다.　
도 21을 참조하면,　단광자 아발란치 다이오드(1000)가 제공될 수 있다. 도 1에 도시된 것과 달리, 단광자 아발란치 다이오드(1000)는 정사각 형상을 가질 수 있다. 구체적으로, 고농도 도핑 영역(140)은 정사각 형상을 가질 수 있고, 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 고농도 도핑 영역(140)을 둘러싸는 정사각 고리 형상을 가질 수 있다. 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 고농도 도핑 영역(140)으로부터 멀어지는 방향으로 차례대로 배열될 수 있다. 예를 들어, 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 동일한 중심을 가질 수 있다.　
도 22는 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다.　설명의 간결함을 위해 도 1에 도시된 것과의 차이점이 설명된다.　
도 22를 참조하면, 단광자 아발란치 다이오드(1000)가 제공될 수 있다. 도 1에 도시된 것과 달리, 단광자 아발란치 다이오드(1000)는 모퉁이가 라운드진 정사각 형상을 가질 수 있다. 구체적으로, 고농도 도핑 영역(140)은 모퉁이가 라운드진 정사각 형상을 가질 수 있고, 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 고농도 도핑 영역(140)을 둘러싸는　모퉁이가 라운드진 정사각 고리 형상을 가질 수 있다. 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 고농도 도핑 영역(140)으로부터 멀어지는 방향으로 차례대로 배열될 수 있다. 예를 들어, 고농도 도핑 영역(140), 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 은 동일한 중심을 가질 수 있다.　
도 23은 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다.　설명의 간결함을 위해 도 1에 도시된 것과의 차이점이 설명된다.　　
도 23을 참조하면, 단광자 아발란치 다이오드(1000)가 제공될 수 있다. 도 1에 도시된 것과 달리, 단광자 아발란치 다이오드(1000)는　직사각 형상을 가질 수 있다. 구체적으로, 고농도 도핑 영역(140)은 직사각 형상을 가질 수 있고, 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 고농도 도핑 영역(140)을 둘러싸는 직사각 고리 형상을 가질 수 있다. 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 고농도 도핑 영역(140)으로부터 멀어지는 방향으로 차례대로 배열될 수 있다. 예를 들어, 고농도 도핑 영역(140), 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 동일한 중심을 가질 수 있다.　
도 24는 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다.　설명의 간결함을 위해 도 1에 도시된 것과의 차이점이 설명된다.　
도 24를 참조하면, 단광자 아발란치 다이오드(1000)가 제공될 수 있다. 도 1에 도시된 것과 달리, 단광자 아발란치 다이오드(1000)는　모퉁이가 라운드진 직사각 형상을 가질 수 있다. 구체적으로, 고농도 도핑 영역(140)은 모퉁이가 라운드진 직사각 형상을 가질 수 있고, 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 고농도 도핑 영역(140)을 둘러싸는 모퉁이가 라운드진 직사각 고리 형상을 가질 수 있다. 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 고농도 도핑 영역(140)으로부터 멀어지는 방향으로 차례대로 배열될 수 있다. 예를 들어, 고농도 도핑 영역(140), 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 동일한 중심을 가질 수 있다.　
도 25는 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다.　설명의 간결함을 위해 도 1에 도시된 것과의 차이점이 설명된다.　
도 25를 참조하면, 단광자 아발란치 다이오드(1000)가 제공될 수 있다. 도 1에 도시된 것과 달리, 단광자 아발란치 다이오드(1000)는 타원 형상을 가질 수 있다. 구체적으로, 고농도 도핑 영역(140)은 타원 형상을 가질 수 있고, 가드링(142), 제1 완화 영역(122), 제1 웰(120), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 고농도 도핑 영역(140)을 둘러싸는 타원 고리 형상을 가질 수 있다. 가드링(142), 제1 완화 영역(122), 제1 웰(120), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 고농도 도핑 영역(140)으로부터 멀어지는 방향으로 차례대로 배열될 수 있다. 예를 들어, 고농도 도핑 영역(140), 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 동일한 중심을 가질 수 있다.　
도 26은 예시적인 실시예들에 따른 도 2의 단광자 아발란치 다이오드의 평면도이다.　설명의 간결함을 위해 도 1에 도시된 것과의 차이점이 설명된다.　
도 26을 참조하면, 단광자 아발란치 다이오드(1000)가 제공될 수 있다. 도 1에 도시된 것과 달리, 단광자 아발란치 다이오드(1000)는　팔각 형상을 가질 수 있다. 구체적으로, 고농도 도핑 영역(140)은　팔각 형상을 가질 수 있고, 가드링(142), 제1 완화 영역(122), 제1 웰(120), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 고농도 도핑 영역(140)을 둘러싸는　팔각 고리 형상을 가질 수 있다. 가드링(142), 제1 완화 영역(122), 제1 웰(120), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 고농도 도핑 영역(140)으로부터 멀어지는 방향으로 차례대로 배열될 수 있다. 예를 들어, 고농도 도핑 영역(140), 제1 저농도 도핑 영역(141), 제1 가드링(142), 제1 웰(120), 제1 완화 영역(122), 제1 콘택(121), 매립 영역(110), 및 소자 분리 패턴(104)은 동일한 중심을 가질 수 있다.　
도 27은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 도 15의 H-H'선에 대응하는 단면도이다.
도 15 및 도 27을 참조하면, 단광자 아발란치 다이오드(1710)가 제공될 수 있다. 단광자 아발란치 다이오드(1710)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1710)는 반도체 기판(100)에 형성된 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제2 가드링(131), 제2 콘택(151), 제2 완화 영역(152), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제2 가드링(131), 제2 콘택(151), 및 제2 완화 영역(152)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제2 가드링(131), 제2 콘택(151), 및 제2 완화 영역(152)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제6 웰(153)은 반도체 기판(100) 내에 제공될 수 있다. 제6 웰(153)과 후면(100b) 사이에 매립 영역(110)이 배치될 수 있다. 제6 웰(153)의 상면 및 측면은 매립 영역(110)에 직접 접할 수 있다. 제6 웰(153)의 도전형은 n형일 수 있다. 제6 웰(153)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제6 웰(153)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제6 웰(153)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제6 웰(153)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제2 고농도 도핑 영역(130)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1710)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제2 고농도 도핑 영역(130)은 제6 웰(153)과 전면(100a) 사이에 제공될 수 있다. 제2 고농도 도핑 영역(130)은 전면(100a) 상에 노출될 수 있다. 제2 고농도 도핑 영역(130)의 도전형은 p형일 수 있다. 예를 들어, 제2 고농도 도핑 영역(130)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. ??칭 저항 혹은 ??칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1710)에 신호를 전송하거나, 단광자 아발란치 다이오드(1710)로부터 신호를 수신할 수 있다.
제2 가드링(131)은 제2 고농도 도핑 영역(130)의 측면 상에 제공될 수 있다. 제2 가드링(131)은 제2 고농도 도핑 영역(130)을 둘러쌀 수 있다. 예를 들어, 제2 가드링(131)은 제2 고농도 도핑 영역(130)의 측면을 따라 연장하는 고리 형상을 가질 수 있다. 제2 가드링(131)은 제2 고농도 도핑 영역(130)에 직접 접할 수 있다. 다른 예에서, 제2 가드링(131)은 제2 고농도 도핑 영역(130)으로부터 이격될 수 있다. 제2 가드링(131)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 가드링(131)은 제2 고농도 도핑 영역(130)을 둘러쌀 수 있다. 제2 가드링(131)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 가드링(131)과 후면(100b) 사이의 거리는 제8 웰(155)과 후면(100b) 사이의 거리보다 클 수 있다. 제2 가드링(131)은 제6 웰(153)에 접할 수 있다. 제2 가드링(131)의 도전형은 p형일 수 있다. 제2 가드링(131)의 도핑 농도는 제2 고농도 도핑 영역(130)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제2 가드링(131)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 제2 가드링(131)은 단광자 아발란치 다이오드(1710)의 항복 특성을 개선할 수 있다. 구체적으로, 제2 가드링(131)은 공핍 영역(106)의 일 부분에 전계가 집중되는 것을 완화하여, 조기항복현상(premature breakdown)을 방지할 수 있다. 조기항복현상은 공핍 영역(106) 전역에 충분한 크기의 전기장이 인가되기 전에 공핍 영역(106)의 일 부분에서 먼저 항복현상이 발생하는 것으로, 공핍 영역(106)의 일 부분에 전계가 집중됨에 따라 발생한다.
제2 콘택(151)은 제2 가드링(131)의 측면 상에 제공될 수 있다. 제2 콘택(151)은 제2 가드링(131)을 사이에 두고 제2 고농도 도핑 영역(130)의 반대편에 제공될 수 있다. 제2 콘택(151)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 콘택(151)은 제2 가드링(131)을 둘러쌀 수 있다. 다른 예에서, 제2 콘택(151)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 제2 콘택들(151)은 단광자 아발란치 다이오드(1710) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제2 콘택(151)의 도전형은 n형일 수 있다. 제2 콘택(151)의 도핑 농도는 제6 웰(153)의 도핑 농도보다 높을 수 있다. 예를 들어, 제2 콘택(151)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 콘택(151)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 콘택(151)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153) 사이에 제공될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)에 전기적으로 연결될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)의 차이를 완화할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)을 따라 연장할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면에 직접 접할 수 있다. 제2 완화 영역(152)의 상면 및 일 측면은 제6 웰(153)에 접할 수 있다. 제2 완화 영역(152)의 타 측면은 제6 웰(153)에 의해 노출되어, 매립 영역(110)에 접할 수 있다. 제2 완화 영역(152)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 완화 영역(152)은 제2 가드링(131)을 둘러쌀 수 있다. 제2 완화 영역(152)은 제2 가드링(131)으로부터 이격될 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이로 제6 웰(153)이 연장할 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이의 영역은 제6 웰(153)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 제6 웰(153)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 제6 웰(153)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이에서 전면(100a)에 인접한 영역은 매립 영역(110)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 매립 영역(110)은 전면(100a) 상에 노출될 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이에서 전면(100a)에 인접한 영역은 기판 영역(102)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제2 완화 영역(152)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 완화 영역(152)과 후면(100b) 사이의 거리는 제2 가드링(131)과 후면(100b) 사이의 거리보다 작을 수 있다. 제2 완화 영역(152)의 도전형은 n형일 수 있다. 제2 완화 영역(152)의 도핑 농도는 제2 콘택(151)의 도핑 농도보다 낮고, 제6 웰(153)의 도핑 농도와 유사하거나 그보다 높을 수 있다. 예를 들어, 제2 완화 영역(152)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
소자 분리 패턴(104)은 제2 완화 영역(152)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제2 완화 영역(152)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1710) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제2 완화 영역(152) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1710)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
도 28은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 도 15의 H-H'선에 대응하는 단면도이다.
도 15 및 도 28을 참조하면, 단광자 아발란치 다이오드(1720)가 제공될 수 있다. 단광자 아발란치 다이오드(1720)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1720)는 반도체 기판(100)에 형성된 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 제2 완화 영역(152), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 및 제2 완화 영역(152)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제8 웰(155), 제2 가드링(131), 제2 콘택(151), 및 제2 완화 영역(152)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제6 웰(153)은 반도체 기판(100) 내에 제공될 수 있다. 제6 웰(153)과 후면(100b) 사이에 매립 영역(110)이 배치될 수 있다. 제6 웰(153)의 상면 및 측면은 매립 영역(110)에 직접 접할 수 있다. 제6 웰(153)의 도전형은 n형일 수 있다. 제6 웰(153)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제6 웰(153)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제6 웰(153)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제6 웰(153)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제2 고농도 도핑 영역(130)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1720)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제2 고농도 도핑 영역(130)은 제6 웰(153)과 전면(100a) 사이에 제공될 수 있다. 제2 고농도 도핑 영역(130)은 전면(100a) 상에 노출될 수 있다. 제2 고농도 도핑 영역(130)의 도전형은 p형일 수 있다. 예를 들어, 제2 고농도 도핑 영역(130)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. ??칭 저항 혹은 ??칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1720)에 신호를 전송하거나, 단광자 아발란치 다이오드(1720)로부터 신호를 수신할 수 있다.
제8 웰(155)은 제2 고농도 도핑 영역(130)과 제6 웰(153) 사이에 제공될 수 있다. 제8 웰(155)은 제8 웰(155)의 상면 상에 제공될 수 있다. 제8 웰(155)의 도전형은 n형일 수 있다. 예를 들어, 제8 웰(155)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
제2 가드링(131)은 제2 고농도 도핑 영역(130) 및 제8 웰(155)의 측면 상에 제공될 수 있다. 제2 가드링(131)은 제2 고농도 도핑 영역(130) 및 제8 웰(155)을 둘러쌀 수 있다. 예를 들어, 제2 가드링(131)은 제2 고농도 도핑 영역(130) 및 제8 웰(155)의 측면을 따라 연장하는 고리 형상을 가질 수 있다. 제2 가드링(131)은 제2 고농도 도핑 영역(130) 및 제8 웰(155)에 직접 접할 수 있다. 다른 예에서, 제2 가드링(131)은 제2 고농도 도핑 영역(130) 및 제8 웰(155)로부터 이격될 수 있다. 제2 가드링(131)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 가드링(131)은 제2 고농도 도핑 영역(130)을 둘러쌀 수 있다. 제2 가드링(131)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 가드링(131)과 후면(100b) 사이의 거리는 제8 웰(155)과 후면(100b) 사이의 거리보다 클 수 있다. 제2 가드링(131)은 제6 웰(153)에 접할 수 있다. 제2 가드링(131)의 도전형은 p형일 수 있다. 제2 가드링(131)의 도핑 농도는 제2 고농도 도핑 영역(130)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제2 가드링(131)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 제2 가드링(131)은 단광자 아발란치 다이오드(1720)의 항복 특성을 개선할 수 있다. 구체적으로, 제2 가드링(131)은 공핍 영역(106)의 일 부분에 전계가 집중되는 것을 완화하여, 조기항복현상(premature breakdown)을 방지할 수 있다. 조기항복현상은 공핍 영역(106) 전역에 충분한 크기의 전기장이 인가되기 전에 공핍 영역(106)의 일 부분에서 먼저 항복현상이 발생하는 것으로, 공핍 영역(106)의 일 부분에 전계가 집중됨에 따라 발생한다.
제2 콘택(151)은 제2 가드링(131)의 측면 상에 제공될 수 있다. 제2 콘택(151)은 제2 가드링(131)을 사이에 두고 제2 고농도 도핑 영역(130)의 반대편에 제공될 수 있다. 제2 콘택(151)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 콘택(151)은 제2 가드링(131)을 둘러쌀 수 있다. 다른 예에서, 제2 콘택(151)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 제2 콘택들(151)은 단광자 아발란치 다이오드(1720) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제2 콘택(151)의 도전형은 n형일 수 있다. 제2 콘택(151)의 도핑 농도는 제6 웰(153)의 도핑 농도보다 높을 수 있다. 예를 들어, 제2 콘택(151)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 콘택(151)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 콘택(151)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153) 사이에 제공될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)에 전기적으로 연결될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)의 차이를 완화할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)을 따라 연장할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면에 직접 접할 수 있다. 제2 완화 영역(152)의 상면 및 일 측면은 제6 웰(153)에 접할 수 있다. 제2 완화 영역(152)의 타 측면은 제6 웰(153)에 의해 노출되어, 매립 영역(110)에 접할 수 있다. 제2 완화 영역(152)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 완화 영역(152)은 제2 가드링(131)을 둘러쌀 수 있다. 제2 완화 영역(152)은 제2 가드링(131)으로부터 이격될 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이로 제6 웰(153)이 연장할 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이의 영역은 제6 웰(153)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 제6 웰(153)은 전면(100a) 상에 노출될 수 있다. 일 예에서, 제6 웰(153)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이에서 전면(100a)에 인접한 영역은 매립 영역(110)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 매립 영역(110)은 전면(100a) 상에 노출될 수 있다. 예를 들어, 제2 완화 영역(152)과 제2 가드링(131) 사이에서 전면(100a)에 인접한 영역은 기판 영역(102)으로 채워질 수 있다. 제2 완화 영역(152)과 제2 가드링(131) 사이에서 기판 영역(102)은 전면(100a) 상에 노출될 수 있다. 제2 완화 영역(152)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 완화 영역(152)과 후면(100b) 사이의 거리는 제2 가드링(131)과 후면(100b) 사이의 거리보다 작을 수 있다. 제2 완화 영역(152)의 도전형은 n형일 수 있다. 제2 완화 영역(152)의 도핑 농도는 제2 콘택(151)의 도핑 농도보다 낮고, 제6 웰(153)의 도핑 농도와 유사하거나 그보다 높을 수 있다. 예를 들어, 제2 완화 영역(152)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
소자 분리 패턴(104)은 제2 완화 영역(152)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제2 완화 영역(152)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1720) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제2 완화 영역(152) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1720)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
도 29는 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 30은 도 29의 단광자 아발란치 다이오드의 I-I'선을 따르는 단면도이다.
도 29 및 도 30을 참조하면, 단광자 아발란치 다이오드(1730)가 제공될 수 있다. 단광자 아발란치 다이오드(1730)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1730)는 반도체 기판(100)에 형성된 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제8 웰(155), 제2 콘택(151), 제2 완화 영역(152), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제8 웰(155), 제2 콘택(151), 및 제2 완화 영역(152)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제8 웰(155), 제2 콘택(151), 및 제2 완화 영역(152)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제6 웰(153)은 반도체 기판(100) 내에 제공될 수 있다. 제6 웰(153)과 후면(100b) 사이에 매립 영역(110)이 배치될 수 있다. 제6 웰(153)의 상면 및 측면은 매립 영역(110)에 직접 접할 수 있다. 제6 웰(153)의 도전형은 n형일 수 있다. 제6 웰(153)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제6 웰(153)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제6 웰(153)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제6 웰(153)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제2 고농도 도핑 영역(130)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1730)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제2 고농도 도핑 영역(130)은 제6 웰(153)과 전면(100a) 사이에 제공될 수 있다. 제2 고농도 도핑 영역(130)은 전면(100a) 상에 노출될 수 있다. 제2 고농도 도핑 영역(130)의 도전형은 p형일 수 있다. 예를 들어, 제2 고농도 도핑 영역(130)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. ??칭 저항 혹은 ??칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1730)에 신호를 전송하거나, 단광자 아발란치 다이오드(1730)로부터 신호를 수신할 수 있다.
제8 웰(155)은 제2 고농도 도핑 영역(130)과 제6 웰(153) 사이에 제공될 수 있다. 제8 웰(155)은 제8 웰(155)의 상면 상에 제공될 수 있다. 제8 웰(155)의 도전형은 n형일 수 있다. 예를 들어, 제8 웰(155)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
매립 영역(110)은 제2 고농도 도핑 영역(130) 및 제8 웰(155)의 측면 상에 더 제공될 수 있다. 매립 영역(110)은 제2 고농도 도핑 영역(130) 및 제8 웰(155)을 둘러쌀 수 있다. 예를 들어, 매립 영역(110)은 제2 고농도 도핑 영역(130) 및 제8 웰(155)의 측면을 따라 연장하는 고리 형상을 가질 수 있다. 매립 영역(110)은 제2 고농도 도핑 영역(130) 및 제8 웰(155)에 직접 접할 수 있다.
제2 콘택(151)은 매립 영역(110)을 사이에 두고 제2 고농도 도핑 영역(130)의 반대편에 제공될 수 있다. 제2 콘택(151)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 콘택(151)은 매립 영역(110)을 둘러쌀 수 있다. 다른 예에서, 제2 콘택(151)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 제2 콘택들(151)은 단광자 아발란치 다이오드(1730) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제2 콘택(151)의 도전형은 n형일 수 있다. 제2 콘택(151)의 도핑 농도는 제6 웰(153)의 도핑 농도보다 높을 수 있다. 예를 들어, 제2 콘택(151)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 콘택(151)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 콘택(151)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153) 사이에 제공될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)에 전기적으로 연결될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)의 차이를 완화할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)을 따라 연장할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면에 직접 접할 수 있다. 제2 완화 영역(152)의 상면 및 일 측면은 제6 웰(153)에 접할 수 있다. 제2 완화 영역(152)의 타 측면은 제6 웰(153)에 의해 노출되어, 매립 영역(110)에 접할 수 있다. 제2 완화 영역(152)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 완화 영역(152)은 매립 영역(110)을 둘러쌀 수 있다. 제2 완화 영역(152)은 매립 영역(110)으로부터 이격될 수 있다. 제2 완화 영역(152)과 제8 웰(155) 사이로 제6 웰(153)이 연장할 수 있다. 제6 웰(153)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 제2 완화 영역(152)과 제8 웰(155) 사이에서 전면(100a)에 인접한 영역은 매립 영역(110)으로 채워질 수 있다. 제2 완화 영역(152)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 완화 영역(152)과 후면(100b) 사이의 거리는 제2 고농도 도핑 영역(130) 측면 상의 매립 영역(110)과 후면(100b) 사이의 거리보다 작을 수 있다. 제2 완화 영역(152)의 도전형은 n형일 수 있다. 제2 완화 영역(152)의 도핑 농도는 제2 콘택(151)의 도핑 농도보다 낮고, 제6 웰(153)의 도핑 농도와 유사하거나 그보다 높을 수 있다. 예를 들어, 제2 완화 영역(152)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 소자 분리 패턴(104)은 제2 완화 영역(152)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제2 완화 영역(152)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1730) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제2 완화 영역(152) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1730)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
도 31은 예시적인 실시예들에 따른 단광자 아발란치 다이오드의 평면도이다. 도 32는 도 31의 단광자 아발란치 다이오드의 J-J'선을 따르는 단면도이다.
도 31 및 도 32를 참조하면, 단광자 아발란치 다이오드(1740)가 제공될 수 있다. 단광자 아발란치 다이오드(1740)는 가이거 모드 아발란치 다이오드(Geiger-mode APD, G-APD)로 지칭될 수 있다. 단광자 아발란치 다이오드(1740)는 반도체 기판(100)에 형성된 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제7 웰(132), 제2 콘택(151), 제2 완화 영역(152), 및 소자 분리 패턴(104)을 포함할 수 있다. 반도체 기판(100)은 에피택시 성장(epitaxial growth) 공정에 의해 형성되는 에피 층(epi layer)일 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 반도체 기판(100)의 도전형은 p형일 수 있다. 다만, 반도체 기판(100)의 도전형은 p형으로 한정되지 않는다. 다른 예에서, 반도체 기판(100)의 도전형은 n형일 수 있다. 반도체 기판(100)은 서로 대향하는 전면(100a) 및 후면(100b)을 포함할 수 있다. 예를 들어, 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제7 웰(132), 제2 콘택(151), 및 제2 완화 영역(152)은 반도체 기판(100)에 불순물이 주입되어 형성될 수 있다. 반도체 기판(100)에서 매립 영역(110), 제6 웰(153), 제2 고농도 도핑 영역(130), 제7 웰(132), 제2 콘택(151), 및 제2 완화 영역(152)을 제외한 나머지 영역은 기판 영역(102)으로 지칭될 수 있다.
매립 영역(110)은 전면(100a)으로부터 후면(100b)에 인접한 영역까지 연장하도록 제공될 수 있다. 매립 영역(110)의 상면 및 측면은 기판 영역(102)에 접할 수 있다. 예를 들어, 매립 영역(110)의 도전형은 p형일 수 있다. 매립 영역(110)은 3족 원소(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등) 또는 2족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 p형인 영역은 3족 또는 2족 원소를 불순물을 포함할 수 있다. 예를 들어, 매립 영역(110)의 도핑 농도는 1x1014 ~ 1x1018 cm-3일 수 있다. 일 예에서, 매립 영역(110)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 매립 영역(110)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제6 웰(153)은 반도체 기판(100) 내에 제공될 수 있다. 제6 웰(153)과 후면(100b) 사이에 매립 영역(110)이 배치될 수 있다. 제6 웰(153)의 상면 및 측면은 매립 영역(110)에 직접 접할 수 있다. 제6 웰(153)의 도전형은 n형일 수 있다. 제6 웰(153)은 5족 원소(예를 들어, 인(P), 비소(As), 안티몬(Sb) 등), 6족, 또는 7족 원소를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 5족, 6족, 또는 7족 원소를 불순물을 포함할 수 있다. 예를 들어, 제6 웰(153)의 도핑 농도는 1x1015 ~ 1x1018 cm-3일 수 있다. 일 예에서, 제6 웰(153)은 균일한 도핑 농도를 가질 수 있다. 일 예에서, 제6 웰(153)의 도핑 농도는 전면(100a)에 가까울수록 작아질 수 있다.
제2 고농도 도핑 영역(130)은 제6 웰(153)과 전면(100a) 사이에 제공될 수 있다. 제2 고농도 도핑 영역(130)은 전면(100a) 상에 노출될 수 있다. 제2 고농도 도핑 영역(130)의 도전형은 p형일 수 있다. 예를 들어, 제2 고농도 도핑 영역(130)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 고농도 도핑 영역(130)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. ??칭 저항 혹은 ??칭 회로는 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(SPAD)가 또 다른 광자를 검출할 수 있도록 할 수 있다. 기타 픽셀 회로는, 예를 들어, 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭 회로, 카운터, 게이트회로, 시간-디지털 변환기(time-to-digital converter) 등을 포함할 수 있다. 기타 픽셀 회로는 단광자 아발란치 다이오드(1740)에 신호를 전송하거나, 단광자 아발란치 다이오드(1740)로부터 신호를 수신할 수 있다.
제7 웰(132)은 공핍 영역(depletion region)(106)을 형성하도록 구성될 수 있다. 공핍 영역(106)의 크기는 예시적으로 도시된 것이며, 한정적인 것이 아니다. 단광자 아발란치 다이오드(1740)에 역 바이어스가 인가되는 경우, 공핍 영역(106)에 강한 전기장이 형성될 수 있다. 예를 들어, 전기장의 최대 세기는 약 3x105 ~ 1x106 V/cm일 수 있다. 공핍 영역(106)의 전기장에 의해 전자가 증배될 수 있으므로, 공핍 영역(106)은 증배 영역(multiplication region)으로 지칭될 수 있다. 제7 웰(132)은 제2 고농도 도핑 영역(130)과 제6 웰(153) 사이에 제공될 수 있다. 제7 웰(132)은 제2 고농도 도핑 영역(130)의 상면 및 측면에 접할 수 있다. 제7 웰(132)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제7 웰(132)은 제2 고농도 도핑 영역(130)을 둘러쌀 수 있다. 제7 웰(132)의 도전형은 p형일 수 있다. 예를 들어, 제7 웰(132)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다.
매립 영역(110)은 제7 웰(132)의 측면 상에 더 제공될 수 있다. 매립 영역(110)은 제7 웰(132)을 둘러쌀 수 있다. 예를 들어, 매립 영역(110)은 제8 웰(155)의 측면을 따라 연장하는 고리 형상을 가질 수 있다. 매립 영역(110)은 제8 웰(155)에 직접 접할 수 있다.
제2 콘택(151)은 매립 영역(110)을 사이에 두고 제2 고농도 도핑 영역(130)의 반대편에 제공될 수 있다. 제2 콘택(151)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 콘택(151)은 매립 영역(110)을 둘러쌀 수 있다. 다른 예에서, 제2 콘택(151)은 복수 개로 제공될 수 있다. 이 경우, 복수 개의 제2 콘택들(151)은 단광자 아발란치 다이오드(1740) 외부의 회로와 각각 전기적으로 연결될 수 있다. 제2 콘택(151)의 도전형은 n형일 수 있다. 제2 콘택(151)의 도핑 농도는 제6 웰(153)의 도핑 농도보다 높을 수 있다. 예를 들어, 제2 콘택(151)의 도핑 농도는 1x1015 ~ 2x1020 cm-3일 수 있다. 일 예에서, 제2 콘택(151)은 외부 전원, DC-DC 컨버터(DC-to-DC converter), 및 기타 전원 관리 직접 회로(power management integrated circuit) 중 적어도 하나에 전기적으로 연결될 수 있다. 일 예에서, 제2 콘택(151)은 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 기타 픽셀 회로(pixel circuit) 중 적어도 하나에 전기적으로 연결될 수 있다.
제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153) 사이에 제공될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)에 전기적으로 연결될 수 있다. 제2 완화 영역(152)은 제2 콘택(151)과 제6 웰(153)의 차이를 완화할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)을 따라 연장할 수 있다. 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면 상에 제공될 수 있다. 예를 들어, 제2 완화 영역(152)은 제2 콘택(151)의 측면 및 상면에 직접 접할 수 있다. 제2 완화 영역(152)의 상면 및 일 측면은 제6 웰(153)에 접할 수 있다. 제2 완화 영역(152)의 타 측면은 제6 웰(153)에 의해 노출되어, 매립 영역(110)에 접할 수 있다. 제2 완화 영역(152)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 제2 완화 영역(152)은 매립 영역(110)을 둘러쌀 수 있다. 제2 완화 영역(152)은 매립 영역(110)으로부터 이격될 수 있다. 제2 완화 영역(152)과 제7 웰(132) 사이로 제6 웰(153)이 연장할 수 있다. 제6 웰(153)은 전면(100a)에 인접한 영역에 제공되지 않을 수 있다. 제2 완화 영역(152)과 제7 웰(132) 사이에서 전면(100a)에 인접한 영역은 매립 영역(110)으로 채워질 수 있다. 제2 완화 영역(152)은 전면(100a)에서 후면(100b)을 향하는 방향을 따라 연장할 수 있다. 제2 완화 영역(152)과 후면(100b) 사이의 거리는 제2 고농도 도핑 영역(130) 측면 상의 매립 영역(110)과 후면(100b) 사이의 거리보다 작을 수 있다. 제2 완화 영역(152)의 도전형은 n형일 수 있다. 제2 완화 영역(152)의 도핑 농도는 제2 콘택(151)의 도핑 농도보다 낮고, 제6 웰(153)의 도핑 농도와 유사하거나 그보다 높을 수 있다. 예를 들어, 제2 완화 영역(152)의 도핑 농도는 1x1015 ~ 5x1017 cm-3일 수 있다. 소자 분리 패턴(104)은 제2 완화 영역(152)의 측면 상에 제공될 수 있다. 소자 분리 패턴(104)은 전면(100a) 상에 노출될 수 있다. 전면(100a) 상에서 소자 분리 패턴(104)은 제2 완화 영역(152)을 둘러쌀 수 있다. 소자 분리 패턴(104)은, 예를 들어, 반도체 기판(100)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)은 단광자 아발란치 다이오드(1740) 및 이와 다른 반도체 소자(예를 들어, 다른 단광자 아발란치 다이오드)를 전기적으로 분리시킬 수 있다. 소자 분리 패턴(104)이 매립 영역(110)에만 접하는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소자 분리 패턴(104)은 매립 영역(110) 뿐만 아니라 제2 완화 영역(152) 및 기판 영역(102)에 접하도록 형성될 수 있다. 다른 예에서, 소자 분리 패턴(104)은 제1 콘택(121)과 접하도록 형성될 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1740)는 소자 분리 패턴(104)을 포함하지 않을 수 있다. 각 영역들은 위에서 설명된 도전형과 반대 타입의 도전형을 가질 수 있다. 예를 들어, n형을 갖는 것으로 설명된 영역들은 p형을 가질 수 있고, p형을 갖는 것으로 설명된 영역들은 n형을 가질 수 있다.
도 33은 예시적인 실시예에 따른 단광자 검출기의 단면도이다. 설명의 간결함을 위해, 도 1 및 도 2를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.　
도 33을 참조하면, 단광자 검출기(SPD1)가 제공될 수 있다.　단광자 검출기(SPD1)는 단광자 아발란치 다이오드(1), 제어층(200), 연결층(300),　및 렌즈부(400)를 포함할 수 있다. 단광자 검출기(SPD1)는 후면 조사(Back Side Illumination, BSI) 방식의 이미지 센서일 수 있다. 전면(frontside)은 단광자 아발란치 다이오드(1) 제조시 여러 반도체 공정이 수행되는 면일 수 있고, 후면(backside)은 전면의 반대편에 배치되는 면일 수 있다. 예를 들어, 본 개시의 단광자 아발란치 다이오드들(1000 내지 1900)의 상면 및 바닥면은 각각 전면(100a) 및 후면(100b)일 수 있다. 후면 조사 방식은 단광자 아발란치 다이오드(1)의 후면(100b)으로 광이 입사하는 것을 지칭할 수 있다. 후술되는 전면 조사 방식은 단광자 아발란치 다이오드(1)의 전면으로 광이 입사하는 것을 지칭할 수 있다. 단광자 아발란치 다이오드(1)는 도 1 및 도 2를 참조하여 설명되는 단광자 아발란치 다이오드(1000)와 실질적으로 동일할 수 있다. 다만, 이는 예시적인 것이다. 다른 예에서, 단광자 아발란치 다이오드(1)는 앞에서 설명된 단광자 아발란치 다이오드들(1100 내지 1900) 중 어느 하나일 수 있다. 설명의 편의를 위해, 단광자 아발란치 다이오드(1)는 도 2에 도시된 단광자 아발란치 다이오드(1000)의 상하가 반전된 것으로 도시되었다. 따라서, 단광자 아발란치 다이오드(1)의 상면 및 바닥면은 각각 후면(100b) 및 전면(100a)일 수 있다.
제어층(200)은 단광자 아발란치 다이오드(1)의 전면 상에 제공될 수 있다. 제어층(200)은 단광자 아발란치 다이오드(1)의 작동에 필요한 회로를 포함할 수 있다. 예를 들어, 제어층(200)은 회로가 형성된 칩일 수 있다. 회로는 필요에 따른 다양한 전자 소자들에 의해 구현될 수 있다. 회로는 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 픽셀 회로를 포함할 수 있다. ??칭 저항(또는 ??칭 회로)은 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(1)가 또 다른 광자를 검출할 수 있도록 구성될 수 있다. 픽셀 회로는 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭회로, 카운터, 게이트 회로, 시간-디지털 변환기(time-to-digital converter) 등으로 구성될 수 있다. 또한, 회로는 DC-DC 컨버터(DC-to-DC converter) 및 기타 전원 관리 직접 회로(power management integrated circuit)를 포함할 수 있다. 회로는 단광자 아발란치 다이오드(1)로 신호를 전송하거나, 단광자 아발란치 다이오드(1)로부터 신호를 수신할 수 있다.
연결층(300)은 단광자 아발란치 다이오드(1)와 제어층(200) 사이에 제공될 수 있다. 연결층(300)은 절연층(306), 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c), 및 수직 연결부(304)를 포함할 수 있다. 예를 들어, 절연층(306)은 실리콘 산화물(예를 들어, SiO2), 실리콘 질화물(예를 들어, SiN), 실리콘 산질화물(예를 들어, SiON), 또는 이들의 조합을 포함할 수 있다.　예를 들어, 수직 연결부(304)는 컨택(Contact) 혹은 비아(Via)를 포함할 수 있다.
출력 패턴(302a)은 제1 고농도 도핑 영역(140)에 전기적으로 연결될 수 있다. 출력 패턴(302a)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 출력 패턴(302a)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 출력 패턴(302a)은 제1 고농도 도핑 영역(140)과 제어층(200)의 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)과 출력 패턴(302a) 사이에 수직 연결부(304)가 제공되고, 출력 패턴(302a)과 제어층(200) 사이에 Cu-Cu 본딩이 제공될 수 있다. 출력 패턴(302a)은 단광자 아발란치 다이오드(1)로부터 검출 신호를 추출하도록 구성될 수 있다.
바이어스 패턴(302b)은 제1콘택(121)에 전기적으로 연결될 수 있다. 바이어스 패턴(302b)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 바이어스 패턴(302b)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 바이어스 패턴(302b)은 제1 콘택(121)과 제어층(200)의 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 콘택(121)과 바이어스 패턴(302b) 사이에 수직 연결부(304)가 제공되고, 바이어스 패턴(302b)과 제어층(200) 사이에 Cu-Cu 본딩이 제공될 수 있다. 바이어스 패턴(302b)은 단광자 아발란치 다이오드(1)에 바이어스를 인가하도록 구성될 수 있다.
실드 패턴(302c)은 출력 패턴(302a)과 바이어스 패턴(302b) 사이를 전기적으로 차폐할 수 있다. 예를 들어, 실드 패턴(302c)은 출력 패턴(302a)에 의해 추출되는 검출 신호가 바이어스 패턴(302b)에 인가되는 바이어스 신호에 의해 영향을 받지 않도록 구성될 수 있다. 실드 패턴(302c)은 출력 패턴(302a) 및 바이어스 패턴(302b)으로부터 전기적으로 분리될 수 있다. 예를 들어, 실드 패턴(302c)은 출력 패턴(302a) 및 바이어스 패턴(302b)으로부터 이격될 수 있다.
출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드(1)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드(1)로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드(1)의 광 흡수 효율이 개선될 수 있다.
렌즈부(400)는 단광자 아발란치 다이오드(1)의 후면(100b) 상에 제공될 수 있다. 렌즈부(400)는 렌즈(402)를 포함할 수 있다. 렌즈(402)는 입사 광을 포커싱하여 단광자 아발란치 다이오드(1)에 전달할 수 있다. 예를 들어, 렌즈(402)는 마이크로 렌즈(microlens), 프레넬 렌즈(Fresnel lens), 또는 메타 렌즈(Metalens)를 포함할 수 있다. 다만, 렌즈(402)의 종류는 한정되지 않으며, 필요에 따라 결정될 수 있다. 일 예에서, 렌즈(402)의 중심축은 단광자 아발란치 다이오드(1)의 중심축에 정렬될 수 있다. 렌즈(402)의 중심축과 단광자 아발란치 다이오드(1)의 중심축은 각각 렌즈(402)의 중심과 단광자 아발란치 다이오드(1)의 중심을 지나되 단광자 아발란치 다이오드(1)와 렌즈(402)의 적층 방향에 평행한 가상의 축일 수 있다. 일 예에서, 렌즈(402)의 중심축은 단광자 아발란치 다이오드(1)의 중심축과 어긋나게 정렬될 수 있다. 일 실시예에서, 렌즈(402)의 폭은 단광자 아발란치 다이오드(1) 폭의 반 정도로 하여 2x2 형태로 구현될 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드(1) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
도 34는 예시적인 실시예에 따른 단광자 검출기의 단면도이다. 설명의 간결함을 위해, 도 1 및 도 2를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.　
도 34를 참조하면, 단광자 검출기(SPD2)가 제공될 수 있다.　단광자 검출기(SPD2)는 단광자 아발란치 다이오드(1), 연결층(300),　및 렌즈부(400)를 포함할 수 있다. 단광자 검출기(SPD2)는 후면 조사(Back Side Illumination, BSI) 방식의 이미지 센서일 수 있다. 단광자 아발란치 다이오드(1)는 도 1 및 도 2를 참조하여 설명되는 단광자 아발란치 다이오드(1000)와 실질적으로 동일할 수 있다. 다만, 이는 예시적인 것이다. 다른 예에서, 단광자 아발란치 다이오드(1)는 앞에서 설명된 단광자 아발란치 다이오드들(1100 내지 1900) 중 어느 하나일 수 있다. 설명의 편의를 위해, 단광자 아발란치 다이오드(1)는 도 2에 도시된 단광자 아발란치 다이오드(1000)의 상하가 반전된 것으로 도시되었다. 단광자 아발란치 다이오드(1)의 상면 및 바닥면은 각각 후면(100b) 및 전면(100a)일 수 있다.
단광자 아발란치 다이오드(1)는 전면(100a)에 인접한 영역에 단광자 아발란치 다이오드(1)의 작동에 필요한 회로를 포함할 수 있다. 회로는 필요에 따른 다양한 전자 소자들에 의해 구현될 수 있다. 회로는 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 픽셀 회로를 포함할 수 있다. ??칭 저항(또는 ??칭 회로)은 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(1)가 또 다른 광자를 검출할 수 있도록 구성될 수 있다. 픽셀 회로는 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭회로, 카운터, 게이트 회로, 시간-디지털 변환기(time-to-digital converter) 등으로 구성될 수 있다. 또한, 회로는 DC-DC 컨버터(DC-to-DC converter) 및 기타 전원 관리 직접 회로(power management integrated circuit)를 포함할 수 있다. 회로는 단광자 아발란치 다이오드(1)로 신호를 전송하거나, 단광자 아발란치 다이오드(1)로부터 신호를 수신할 수 있다.
연결층(300)은 단광자 아발란치 다이오드(1)의 전면(100a) 상에 제공될 수 있다. 연결층(300)은 절연층(306), 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c), 및 수직 연결부(304)를 포함할 수 있다. 예를 들어, 절연층(306)은 실리콘 산화물(예를 들어, SiO2), 실리콘 질화물(예를 들어, SiN), 실리콘 산질화물(예를 들어, SiON), 또는 이들의 조합을 포함할 수 있다.　예를 들어, 수직 연결부(304)는 컨택(Contact) 또는 비아(Via)를 포함할 수 있다.
출력 패턴(302a)은 제1 고농도 도핑 영역(140)에 전기적으로 연결될 수 있다. 출력 패턴(302a)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 출력 패턴(302a)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 출력 패턴(302a)은 제1 고농도 도핑 영역(140)과 단광자 아발란치 다이오드(1)에 포함된 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)과 출력 패턴(302a) 사이 및 출력 패턴(302a)과 회로 사이에 수직 연결부(304)가 제공될 수 있다. 출력 패턴(302a)은 단광자 아발란치 다이오드(1)로부터 검출 신호를 추출하도록 구성될 수 있다.
바이어스 패턴(302b)은 제1콘택(121)에 전기적으로 연결될 수 있다. 바이어스 패턴(302b)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 바이어스 패턴(302b)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 바이어스 패턴(302b)은 제1 콘택(121)과 단광자 아발란치 다이오드(1)에 포함된 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 콘택(121)과 바이어스 패턴(302b) 사이 및 바이어스 패턴(302b)과 회로 사이에 수직 연결부(304)가 제공될 수 있다. 바이어스 패턴(302b)은 단광자 아발란치 다이오드(1)에 바이어스를 인가하도록 구성될 수 있다.
실드 패턴(302c)은 출력 패턴(302a)과 바이어스 패턴(302b) 사이를 전기적으로 차폐할 수 있다. 예를 들어, 실드 패턴(302c)은 출력 패턴(302a)에 의해 추출되는 검출 신호가 바이어스 패턴(302b)에 인가되는 바이어스 신호에 의해 영향을 받지 않도록 구성될 수 있다.
출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드(1)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드(1)로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드(1)의 광 흡수 효율이 개선될 수 있다.
렌즈부(400)는 단광자 아발란치 다이오드(1)의 후면(100b) 상에 제공될 수 있다. 렌즈부(400)는 렌즈(402)를 포함할 수 있다. 렌즈(402)는 입사 광을 포커싱하여 단광자 아발란치 다이오드(1)에 전달할 수 있다. 예를 들어, 렌즈(402)는 마이크로 렌즈(microlens), 프레넬 렌즈(Fresnel lens), 또는 메타 렌즈(Metalens)를 포함할 수 있다. 다만, 렌즈(402)의 종류는 한정되지 않으며, 필요에 따라 결정될 수 있다. 일 예에서, 렌즈(402)의 중심축은 단광자 아발란치 다이오드(1)의 중심축에 정렬될 수 있다. 렌즈(402)의 중심축과 단광자 아발란치 다이오드(1)의 중심축은 각각 렌즈(402)의 중심과 단광자 아발란치 다이오드(1)의 중심을 지나되 단광자 아발란치 다이오드(1)와 렌즈(402)의 적층 방향에 평행한 가상의 축일 수 있다. 일 예에서, 렌즈(402)의 중심축은 단광자 아발란치 다이오드(1)의 중심축과 어긋나게 정렬될 수 있다. 일 실시예에서, 렌즈(402)의 폭은 단광자 아발란치 다이오드(1) 폭의 반 정도로 하여 2x2 형태로 구현될 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드(1) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
도 35는 예시적인 실시예에 따른 단광자 검출기의 단면도이다. 도 36은 도 35의 제1 회절 패턴의 평면도이다. 설명의 간결함을 위해, 도 1 및 도 2를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.　
도 35를 참조하면, 단광자 검출기(SPD3)가 제공될 수 있다.　단광자 검출기(SPD3)는 단광자 아발란치 다이오드(1), 제어층(200), 연결층(300),　및 렌즈부(400)를 포함할 수 있다. 단광자 검출기(SPD3)는 후면 조사(Back Side Illumination, BSI) 방식의 이미지 센서일 수 있다. 전면(frontside)은 단광자 아발란치 다이오드(1) 제조시 여러 반도체 공정이 수행되는 면일 수 있고, 후면(backside)은 전면의 반대편에 배치되는 면일 수 있다. 예를 들어, 본 개시의 단광자 아발란치 다이오드들(1000 내지 1900)의 상면 및 바닥면은 각각 전면(100a) 및 후면(100b)일 수 있다. 후면 조사 방식은 단광자 아발란치 다이오드(1)의 후면(100b)으로 광이 입사하는 것을 지칭할 수 있다. 후술되는 전면 조사 방식은 단광자 아발란치 다이오드(1)의 전면으로 광이 입사하는 것을 지칭할 수 있다. 단광자 아발란치 다이오드(1)는 도 1 및 도 2를 참조하여 설명되는 단광자 아발란치 다이오드(1000)와 실질적으로 동일할 수 있다. 다만, 이는 예시적인 것이다. 다른 예에서, 단광자 아발란치 다이오드(1)는 앞에서 설명된 단광자 아발란치 다이오드들(1100 내지 1900) 중 어느 하나일 수 있다. 설명의 편의를 위해, 단광자 아발란치 다이오드(1)는 도 2에 도시된 단광자 아발란치 다이오드(1000)의 상하가 반전된 것으로 도시되었다. 따라서, 단광자 아발란치 다이오드(1)의 상면 및 바닥면은 각각 후면(100b) 및 전면(100a)일 수 있다.
제어층(200)은 단광자 아발란치 다이오드(1)의 전면 상에 제공될 수 있다. 제어층(200)은 단광자 아발란치 다이오드(1)의 작동에 필요한 회로를 포함할 수 있다. 예를 들어, 제어층(200)은 회로가 형성된 칩일 수 있다. 회로는 필요에 따른 다양한 전자 소자들에 의해 구현될 수 있다. 회로는 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 픽셀 회로를 포함할 수 있다. ??칭 저항(또는 ??칭 회로)은 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(1)가 또 다른 광자를 검출할 수 있도록 구성될 수 있다. 픽셀 회로는 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭회로, 카운터, 게이트 회로, 시간-디지털 변환기(time-to-digital converter) 등으로 구성될 수 있다. 또한, 회로는 DC-DC 컨버터(DC-to-DC converter) 및 기타 전원 관리 직접 회로(power management integrated circuit)를 포함할 수 있다. 회로는 단광자 아발란치 다이오드(1)로 신호를 전송하거나, 단광자 아발란치 다이오드(1)로부터 신호를 수신할 수 있다.
연결층(300)은 단광자 아발란치 다이오드(1)와 제어층(200) 사이에 제공될 수 있다. 연결층(300)은 절연층(306), 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c), 및 수직 연결부(304)를 포함할 수 있다. 예를 들어, 절연층(306)은 실리콘 산화물(예를 들어, SiO2), 실리콘 질화물(예를 들어, SiN), 실리콘 산질화물(예를 들어, SiON), 또는 이들의 조합을 포함할 수 있다.　예를 들어, 수직 연결부(304)는 컨택(Contact) 또는 비아(Via)를 포함할 수 있다.
출력 패턴(302a)은 제1 고농도 도핑 영역(140)에 전기적으로 연결될 수 있다. 출력 패턴(302a)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 출력 패턴(302a)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 출력 패턴(302a)은 제1 고농도 도핑 영역(140)과 제어층(200)의 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)과 출력 패턴(302a) 사이에 수직 연결부(304)가 제공되고, 출력 패턴(302a)과 제어층(200) 사이에 Cu-Cu 본딩이 제공될 수 있다. 출력 패턴(302a)은 단광자 아발란치 다이오드(1)로부터 검출 신호를 추출하도록 구성될 수 있다.
바이어스 패턴(302b)은 제1콘택(121)에 전기적으로 연결될 수 있다. 바이어스 패턴(302b)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 바이어스 패턴(302b)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 바이어스 패턴(302b)은 제1 콘택(121)과 제어층(200)의 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 콘택(121)과 바이어스 패턴(302b) 사이에 수직 연결부(304)가 제공되고, 바이어스 패턴(302b)과 제어층(200) 사이에 Cu-Cu 본딩이 제공될 수 있다. 바이어스 패턴(302b)은 단광자 아발란치 다이오드(1)에 바이어스를 인가하도록 구성될 수 있다.
실드 패턴(302c)은 출력 패턴(302a)과 바이어스 패턴(302b) 사이를 전기적으로 차폐할 수 있다. 예를 들어, 실드 패턴(302c)은 출력 패턴(302a)에 의해 추출되는 검출 신호가 바이어스 패턴(302b)에 인가되는 바이어스 신호에 의해 영향을 받지 않도록 구성될 수 있다.
출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드(1)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드(1)로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드(1)의 광 흡수 효율이 개선될 수 있다.
렌즈부(400)는 단광자 아발란치 다이오드(1)의 후면(100b) 상에 제공될 수 있다. 도 36을 참조하면, 렌즈부(400)는 제1 회절 패턴들(404)을 포함할 수 있다. 제1 회절 패턴들(404)은 입사 광을 회절시켜, 단광자 아발란치 다이오드(1) 내에서 광의 흡수 길이(absorption length)를 늘릴 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1)의 후면(100b)에 제1 회절 패턴들(404) 대신 산란 패턴들이 제공될 수 있다. 산란 패턴들은, 예를 들어, 십자가 혹은 엑스(X) 형태의 패턴들일 수 있다. 다른 예에서, 산란 패턴들은 십자가와 엑스(X)가 결합된 형태 혹은 각각이 연결된 형태의 패턴들일 수 있다. 렌즈부(400)에 의해 단광자 아발란치 다이오드(1)의 광 흡수 효율이 개선될 수 있다. 일 실시예에서, 제1 회절 패턴들(404)과 단광자 아발란치 다이오드(1) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다.
도 37은 예시적인 실시예에 따른 단광자 검출기의 단면도이다. 설명의 간결함을 위해, 도 1 및 도 2를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.　
도 37을 참조하면, 단광자 검출기(SPD4)가 제공될 수 있다.　단광자 검출기(SPD4)는 단광자 아발란치 다이오드(1), 제어층(200), 연결층(300),　및 렌즈부(400)를 포함할 수 있다. 단광자 검출기(SPD4)는 전면 조사(Front Side Illumination, FSI) 방식의 이미지 센서일 수 있다. 단광자 아발란치 다이오드(1)는 도 1 및 도 2를 참조하여 설명되는 단광자 아발란치 다이오드(1000)와 실질적으로 동일할 수 있다. 다만, 이는 예시적인 것이다. 다른 예에서, 단광자 아발란치 다이오드(1)는 앞에서 설명된 단광자 아발란치 다이오드들(1100 내지 1900) 중 어느 하나일 수 있다. 단광자 아발란치 다이오드(1)의 상면 및 바닥면은 각각 전면(100a) 및 후면(100b)일 수 있다.
단광자 아발란치 다이오드(1)는 전면(100a)에 인접한 영역에 단광자 아발란치 다이오드(1)의 작동에 필요한 회로를 포함할 수 있다. 회로는 필요에 따른 다양한 전자 소자들에 의해 구현될 수 있다. 회로는 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 픽셀 회로를 포함할 수 있다. ??칭 저항(또는 ??칭 회로)은 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(1)가 또 다른 광자를 검출할 수 있도록 구성될 수 있다. 픽셀 회로는 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭회로, 카운터, 게이트 회로, 시간-디지털 변환기(time-to-digital converter) 등으로 구성될 수 있다. 또한, 회로는 DC-DC 컨버터(DC-to-DC converter) 및 기타 전원 관리 직접 회로(power management integrated circuit)를 포함할 수 있다. 회로는 단광자 아발란치 다이오드(1)로 신호를 전송하거나, 단광자 아발란치 다이오드(1)로부터 신호를 수신할 수 있다.
연결층(300)은 단광자 아발란치 다이오드(1)의 전면(100a) 상에 제공될 수 있다. 연결층(300)은 절연층(306), 출력 도전 라인(303a), 바이어스 도전 라인(303b), 및 수직 연결부(304)를 포함할 수 있다. 예를 들어, 절연층(306)은 실리콘 산화물(예를 들어, SiO2), 실리콘 질화물(예를 들어, SiN), 실리콘 산질화물(예를 들어, SiON), 또는 이들의 조합을 포함할 수 있다. 예를 들어, 수직 연결부(304)는 컨택(Contact) 혹은 비아(Via)를 포함할 수 있다.　
출력 도전 라인(303a)은 제1 고농도 도핑 영역(140)에 전기적으로 연결될 수 있다. 출력 도전 라인(303a)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 출력 도전 라인(303a)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 출력 도전 라인(303a)은 제1 고농도 도핑 영역(140)과 단광자 아발란치 다이오드(1)에 포함된 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)과 출력 도전 라인(303a) 사이 및 출력 도전 라인(303a)과 회로 사이에 수직 연결부(304)가 제공될 수 있다. 출력 도전 라인(303a)은 단광자 아발란치 다이오드(1)로부터 검출 신호를 추출하도록 구성될 수 있다.
바이어스 도전 라인(303b)은 제1콘택(121)에 전기적으로 연결될 수 있다. 바이어스 도전 라인(303b)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 바이어스 도전 라인(303b)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 바이어스 도전 라인(303b)은 제1 콘택(121)과 단광자 아발란치 다이오드(1)에 포함된 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 콘택(121)과 바이어스 도전 라인(303b) 사이 및 바이어스 도전 라인(303b)과 회로 사이에 수직 연결부(304)가 제공될 수 있다. 바이어스 도전 라인(303b)은 단광자 아발란치 다이오드(1)에 바이어스를 인가하도록 구성될 수 있다.
렌즈부(400)는 연결층(300) 상에 제공될 수 있다. 렌즈부(400)는 연결층(300)을 사이에 두고 단광자 아발란치 다이오드(1)의 반대편에 제공될 수 있다. 렌즈부(400)는 렌즈(402)를 포함할 수 있다. 렌즈(402)는 입사 광을 포커싱하여 단광자 아발란치 다이오드(1)에 전달할 수 있다. 예를 들어, 렌즈(402)는 마이크로 렌즈(microlens), 프레넬 렌즈(Fresnel lens), 또는 메타 렌즈(Metalens)를 포함할 수 있다. 다만, 렌즈(402)의 종류는 한정되지 않으며, 필요에 따라 결정될 수 있다. 일 예에서, 렌즈(402)의 중심축은 단광자 아발란치 다이오드(1)의 중심축에 정렬될 수 있다. 렌즈(402)의 중심축과 단광자 아발란치 다이오드(1)의 중심축은 각각 렌즈(402)의 중심과 단광자 아발란치 다이오드(1)의 중심을 지나되 단광자 아발란치 다이오드(1)와 렌즈(402)의 적층 방향에 평행한 가상의 축일 수 있다. 일 예에서, 렌즈(402)의 중심축은 단광자 아발란치 다이오드(1)의 중심축과 어긋나게 정렬될 수 있다. 일 실시예에서, 렌즈(402)의 폭은 단광자 아발란치 다이오드(1) 폭의 반 정도로 하여 2x2 형태로 구현될 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드(1) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
도 38은　예시적인 실시예에 따른 단광자 검출기 어레이의 평면도이다. 도 39는　도 38의 K-K'선을 따르는 단면도이다. 도 40은 도 39의 출력 패턴, 바이어스 패턴, 및 실드 패턴의 평면도이다. 설명의 간결함을 위해, 도 33을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 38 및 도 39를 참조하면, 단광자 검출기 어레이(SPA1(SPA))가 제공될 수 있다. 단광자 검출기 어레이(SPA1(SPA))는 2차원으로 배열되는 픽셀들(PX)을 포함할 수 있다. 픽셀들(PX)의 각각은 도 33을 참조하여 설명된 단광자 검출기(도 33의 SPD1)를 포함할 수 있다. 픽셀들(PX)의 매립 영역들(110), 제어층들(200),　연결층들(300), 및 렌즈부들(400)은 서로 연결될 수 있다.　단광자 검출기들(도 33의 SPD1)의 단광자 아발란치 다이오드들(1)이 연결되어, 단광자 검출기 어레이(SPA1(SPA))의 단광자 아발란치 다이오드층(1a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 연결층들(300)이 연결되어, 단광자 검출기 어레이(SPA1(SPA))의 연결층(300a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 제어층들(200)이 연결되어, 단광자 검출기 어레이(SPA1(SPA))의 제어층(200a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 렌즈부들(400)이 연결되어, 단광자 검출기 어레이(SPA1(SPA))의 렌즈부(400a)를 형성할 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드층(1a) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
연결층(300)은 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c)을 포함할 수 있다. 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드층(1a)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드층(1a)으로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드층(1a)의 광 흡수 효율이 개선될 수 있다.
서로 다른 픽셀들(PX)에 각각 포함되되 서로 바로 인접하는 한 쌍의 제1 콘택들(121)은 하나의 바이어스 패턴(302b)을 공유하도록 구성될 수 있다. 예를 들어, 하나의 바이어스 패턴(302b)과 한 쌍의 제1 콘택들(121)은 한 쌍의 수직 연결부들(304)에 의해 각각 전기적으로 연결될 수 있다. 서로 바로 인접하는 픽셀들(PX) 사이에 소자 분리 패턴(104)이 배치될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 예를 들어, 수직 연결부(304)는 컨택(Contact) 또는 비아(Via)를 포함할 수 있다.
도 41은　도 38의 K-K'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 34를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 38 및 도 41을 참조하면, 단광자 검출기 어레이(SPA2(SPA))가 제공될 수 있다. 단광자 검출기 어레이(SPA2(SPA))는 2차원으로 배열되는 픽셀들(PX)을 포함할 수 있다. 픽셀들(PX)의 각각은 도 34를 참조하여 설명된 단광자 검출기(도 34의 SPD2)를 포함할 수 있다. 단광자 검출기들(도 34의 SPD2)의 매립 영역들(110), 연결층들(300), 및 렌즈부들(400)은 서로 연결될 수 있다.　단광자 검출기들(도 34의 SPD2)의 단광자 아발란치 다이오드들(1)이 연결되어, 단광자 검출기 어레이(SPA2(SPA))의 단광자 아발란치 다이오드층(1a)을 형성할 수 있다. 단광자 검출기들(도 34의 SPD2)의 연결층들(300)이 연결되어, 단광자 검출기 어레이(SPA2(SPA))의 연결층(300a)을 형성할 수 있다. 단광자 검출기들(도 34의 SPD2)의 렌즈부들(400)이 연결되어, 단광자 검출기 어레이(SPA2(SPA))의 렌즈부(400a)를 형성할 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드층(1a) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
연결층(300)은 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c)을 포함할 수 있다. 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드층(1a)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드층(1a)으로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드층(1a)의 광 흡수 효율이 개선될 수 있다.
서로 다른 픽셀들(PX)에 각각 포함되되 서로 바로 인접하는 한 쌍의 제1 콘택들(121)은 하나의 바이어스 패턴(302b)을 공유하도록 구성될 수 있다. 예를 들어, 하나의 바이어스 패턴(302b)과 한 쌍의 제1 콘택들(121)은 한 쌍의 수직 연결부들(304)에 의해 각각 전기적으로 연결될 수 있다. 서로 바로 인접하는 픽셀들(PX) 사이에 소자 분리 패턴(104)이 배치될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 예를 들어, 수직 연결부(304)는 컨택(Contact) 혹은 비아(Via)를 포함할 수 있다.
도 42는　도 38의 K-K'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 35를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 38 및 도 42를 참조하면, 단광자 검출기 어레이(SPA3(SPA))가 제공될 수 있다. 단광자 검출기 어레이(SPA3(SPA))는 2차원으로 배열되는 픽셀들(PX)을 포함할 수 있다. 픽셀들(PX)의 각각은 도 35 및 도 36을 참조하여 설명된 단광자 검출기(도 35의 SPD3)를 포함할 수 있다. 단광자 검출기들(도 35의 SPD3)의 매립 영역들(110), 연결층들(300), 및 렌즈부들(400)은 서로 연결될 수 있다.　단광자 검출기들(도 35의 SPD3)의 단광자 아발란치 다이오드들(1)이 연결되어, 단광자 검출기 어레이(SPA3(SPA))의 단광자 아발란치 다이오드층(1a)을 형성할 수 있다. 단광자 검출기들(도 35의 SPD3)의 연결층들(300)이 연결되어, 단광자 검출기 어레이(SPA3(SPA))의 연결층(300a)을 형성할 수 있다. 단광자 검출기들(도 35의 SPD3)의 제어층들(200)이 연결되어, 단광자 검출기 어레이(SPA3(SPA))의 제어층(200a)을 형성할 수 있다. 단광자 검출기들(도 35의 SPD3)의 렌즈부들(400)이 연결되어, 단광자 검출기 어레이(SPA3(SPA))의 렌즈부(400a)를 형성할 수 있다.
렌즈부(400a)는 회절 패턴들(404)을 포함할 수 있다. 회절 패턴들(404)은 입사 광을 회절시켜, 단광자 아발란치 다이오드층(1a) 내에서 광의 흡수 길이(absorption length)를 늘릴 수 있다. 다른 예에서, 단광자 아발란치 다이오드층(1a)의 후면(100b)에 회절 패턴들(404) 대신 산란 패턴들이 제공될 수 있다. 산란 패턴들은, 예를 들어, 십자가 혹은 엑스(X) 형태의 패턴들일 수 있다. 다른 예에서, 산란 패턴들은 십자가와 엑스(X)가 결합된 형태 혹은 각각이 연결된 형태의 패턴들일 수 있다. 렌즈부(400)에 의해 단광자 아발란치 다이오드층(1a)의 광 흡수 효율이 개선될 수 있다. 일 실시예에서, 회절 패턴들(404)과 단광자 아발란치 다이오드층(1a) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다.
연결층(300)은 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c)을 포함할 수 있다. 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드층(1a)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드층(1a)으로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드층(1a)의 광 흡수 효율이 개선될 수 있다.
서로 다른 픽셀들(PX)에 각각 포함되되 서로 바로 인접하는 한 쌍의 제1 콘택들(121)은 하나의 바이어스 패턴(302b)을 공유하도록 구성될 수 있다. 예를 들어, 하나의 바이어스 패턴(302b)과 한 쌍의 제1 콘택들(121)은 한 쌍의 수직 연결부들(304)에 의해 각각 전기적으로 연결될 수 있다. 서로 바로 인접하는 픽셀들(PX) 사이에 소자 분리 패턴(104)이 배치될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 예를 들어, 한 쌍의 수직 연결부들(304)은 컨택(Contact) 혹은 비아(Via)를 포함할 수 있다.
도 43은　도 38의 K-K'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 37을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 38 및 도 43을 참조하면, 단광자 검출기 어레이(SPA4(SPA))가 제공될 수 있다. 단광자 검출기 어레이(SPA4(SPA))는 2차원으로 배열되는 픽셀들(PX)을 포함할 수 있다. 픽셀들(PX)의 각각은 도 37을 참조하여 설명된 단광자 검출기(도 37의 SPD4)를 포함할 수 있다. 단광자 검출기들(도 37의 SPD4)의 매립 영역들(110), 연결층들(300), 및 렌즈부들(400)은 서로 연결될 수 있다.　단광자 검출기들(도 37의 SPD4)의 단광자 아발란치 다이오드들(1)이 연결되어, 단광자 검출기 어레이(SPA4(SPA))의 단광자 아발란치 다이오드층(1a)을 형성할 수 있다. 단광자 검출기들(도 37의 SPD4)의 연결층들(300)이 연결되어, 단광자 검출기 어레이(SPA4(SPA))의 연결층(300a)을 형성할 수 있다. 단광자 검출기들(도 37의 SPD4)의 제어층들(200)이 연결되어, 단광자 검출기 어레이(SPA4(SPA))의 제어층(200a)을 형성할 수 있다. 단광자 검출기들(도 37의 SPD4)의 렌즈부들(400)이 연결되어, 단광자 검출기 어레이(SPA4(SPA))의 렌즈부(400a)를 형성할 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드층(1a) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
연결층(300)은 절연층(306), 출력 도전 라인(303a), 바이어스 도전 라인(303b), 및 수직 연결부(304)를 포함할 수 있다. 수직 연결부(304)는 컨택(Contact) 혹은 비아(Via)를 포함할 수 있다. 예를 들어, 절연층(306)은 실리콘 산화물(예를 들어, SiO2), 실리콘 질화물(예를 들어, SiN), 실리콘 산질화물(예를 들어, SiON), 또는 이들의 조합을 포함할 수 있다.　본 개시의 단광자 검출기 어레이(SPA4(SPA))는 전면(100a)으로 광이 입사하도록 구성되므로, 입사 광은 렌즈부(400a) 및 연결층(300a)을 차례로 지나서 단광자 아발란치 다이오드층(1a)에 도달할 수 있다. 따라서, 도 39, 도 41, 및 도 42에 도시된 단광자 검출기 어레이들(SPA1, SPA2, SPA3)과 달리, 입사 광이 단광자 아발란치 다이오드층(1a)에 도달하는 것을 방해하지 않도록 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c) 대신 출력 도전 라인(303a) 및 바이어스 도전 라인(303b)을 포함할 수 있다.
출력 도전 라인(303a)은 제1 고농도 도핑 영역(140)에 전기적으로 연결될 수 있다. 출력 도전 라인(303a)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 출력 도전 라인(303a)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 출력 도전 라인(303a)은 제1 고농도 도핑 영역(140)과 단광자 아발란치 다이오드층(1a)에 포함된 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)과 출력 도전 라인(303a) 사이 및 출력 도전 라인(303a)과 회로 사이에 수작 연결부(340)가 제공될 수 있다. 출력 도전 라인(303a)은 단광자 아발란치 다이오드층(1a)으로부터 검출 신호를 추출하도록 구성될 수 있다.
바이어스 도전 라인(303b)은 제1콘택(121)에 전기적으로 연결될 수 있다. 바이어스 도전 라인(303b)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 바이어스 도전 라인(303b)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 바이어스 도전 라인(303b)은 제1 콘택(121)과 단광자 아발란치 다이오드층(1a)에 포함된 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 콘택(121)과 바이어스 도전 라인(303b) 사이 및 바이어스 도전 라인(303b)과 회로 사이에 수직 연결부(340)가 제공될 수 있다. 바이어스 도전 라인(303b)은 단광자 아발란치 다이오드층(1a)에 바이어스를 인가하도록 구성될 수 있다.
서로 다른 픽셀들(PX)에 각각 포함되되 서로 바로 인접하는 한 쌍의 제1 콘택들(121)은 하나의 바이어스 패턴(302b)을 공유하도록 구성될 수 있다. 예를 들어, 하나의 바이어스 패턴(302b)과 한 쌍의 제1 콘택들(121)은 한 쌍의 수직 연결부들(340)에 의해 각각 전기적으로 연결될 수 있다. 서로 바로 인접하는 픽셀들(PX) 사이에 소자 분리 패턴(104)이 배치될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다.
도 44는　도 38의 K-K'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 33을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 38 및 도 44를 참조하면, 단광자 검출기 어레이(SPA5(SPA))가 제공될 수 있다. 단광자 검출기 어레이(SPA5(SPA))는 2차원으로 배열되는 픽셀들(PX)을 포함할 수 있다. 픽셀들(PX)의 각각은 도 33을 참조하여 설명된 단광자 검출기(도 33의 SPD1)를 포함할 수 있다. 픽셀들(PX)의 매립 영역들(110), 제어층들(200),　연결층들(300), 및 렌즈부들(400)은 서로 연결될 수 있다.　단광자 검출기들(도 33의 SPD1)의 단광자 아발란치 다이오드들(1)이 연결되어, 단광자 검출기 어레이(SPA5(SPA))의 단광자 아발란치 다이오드층(1a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 연결층들(300)이 연결되어, 단광자 검출기 어레이(SPA5(SPA))의 연결층(300a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 제어층들(200)이 연결되어, 단광자 검출기 어레이(SPA5(SPA))의 제어층(200a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 렌즈부들(400)이 연결되어, 단광자 검출기 어레이(SPA5(SPA))의 렌즈부(400a)를 형성할 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드층(1a) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
연결층(300)은 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c)을 포함할 수 있다. 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드층(1a)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드층(1a)으로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드층(1a)의 광 흡수 효율이 개선될 수 있다. 서로 다른 픽셀들(PX)에 각각 포함되되 서로 바로 인접하는 한 쌍의 제1 콘택들(121)은 하나의 바이어스 패턴(302b)을 공유하도록 구성될 수 있다. 예를 들어, 하나의 바이어스 패턴(302b)과 한 쌍의 제1 콘택들(121)은 한 쌍의 수직 연결부들(340)에 의해 각각 전기적으로 연결될 수 있다. 수직 연결부(304)는 컨택(Contact) 혹은 비아(Via)를 포함할 수 있다.
서로 바로 인접하는 픽셀들(PX) 사이에 소자 분리 패턴(104)이 배치될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)과 후면(100b) 사이에 수직 분리 패턴(107)이 제공될 수 있다. 수직 분리 패턴(107)의 일 단부는 소자 분리 패턴(104)에 직접 접할 수 있고, 타 단부는 후면(100b) 상에서 노출될 수 있다. 예를 들어, 수직 분리 패턴(107)의 상면은 후면(100b)과 실질적으로 동일한 레벨에 위치할 수 있다. 수직 분리 패턴(107)은 매립 영역(110)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 수직 분리 패턴(107)은 FTI(Full Trench Isolation)일 수 있다. 일 실시예에서, 수직 분리 패턴(107)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti)과 같은 금속 혹은 폴리 실리콘 혹은 하프늄옥사이드(HfO2), 지르코늄옥사이드(지르코니아, ZrO2), 탄탈륨옥사이드(TaO)와 같은 고유전율(high-k) 물질들을 포함할 수 있다.
도 45는　도 38의 K-K'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 33을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 38 및 도 45를 참조하면, 단광자 검출기 어레이(SPA6(SPA))가 제공될 수 있다. 단광자 검출기 어레이(SPA6(SPA))는 2차원으로 배열되는 픽셀들(PX)을 포함할 수 있다. 픽셀들(PX)의 각각은 도 33을 참조하여 설명된 단광자 검출기(도 33의 SPD1)를 포함할 수 있다. 픽셀들(PX)의 매립 영역들(110), 제어층들(200),　연결층들(300), 및 렌즈부들(400)은 서로 연결될 수 있다.　단광자 검출기들(도 33의 SPD1)의 단광자 아발란치 다이오드들(1)이 연결되어, 단광자 검출기 어레이(SPA6(SPA))의 단광자 아발란치 다이오드층(1a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 연결층들(300)이 연결되어, 단광자 검출기 어레이(SPA6(SPA))의 연결층(300a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 제어층들(200)이 연결되어, 단광자 검출기 어레이(SPA6(SPA))의 제어층(200a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 렌즈부들(400)이 연결되어, 단광자 검출기 어레이(SPA6(SPA))의 렌즈부(400a)를 형성할 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드층(1a) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
연결층(300)은 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c)을 포함할 수 있다. 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드층(1a)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드층(1a)으로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드층(1a)의 광 흡수 효율이 개선될 수 있다. 서로 다른 픽셀들(PX)에 각각 포함되되 서로 바로 인접하는 한 쌍의 제1 콘택들(121)은 하나의 바이어스 패턴(302b)을 공유하도록 구성될 수 있다. 예를 들어, 하나의 바이어스 패턴(302b)과 한 쌍의 제1 콘택들(121)은 한 쌍의 수직 연결부들(340)에 의해 각각 전기적으로 연결될 수 있다. 수직 연결부(304)는 컨택(Contact) 혹은 비아(Via)를 포함할 수 있다.
서로 바로 인접하는 픽셀들(PX) 사이에 수직 분리 패턴(107)이 제공될 수 있다. 수직 분리 패턴(107)의 일 단부는 전면(100a) 상에 노출될 수 있고, 타 단부는 후면(100b) 상에서 노출될 수 있다. 예를 들어, 수직 분리 패턴(107)의 바닥면 및 상면은 각각 전면(100a) 및 후면(100b)과 실질적으로 동일한 레벨에 위치할 수 있다. 수직 분리 패턴(107)은 매립 영역(110)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 수직 분리 패턴(107)은 FTI(Full Trench Isolation)일 수 있다. 일 실시예에서, 수직 분리 패턴(107)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti)과 같은 금속 혹은 폴리 실리콘 혹은 하프늄옥사이드(HfO2), 지르코늄옥사이드(지르코니아, ZrO2), 탄탈륨옥사이드(TaO)와 같은 고유전율(high-k) 물질들을 포함할 수 있다.
도 46은　도 38의 K-K'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 33을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 38 및 도 46을 참조하면, 단광자 검출기 어레이(SPA7(SPA))가 제공될 수 있다. 단광자 검출기 어레이(SPA7(SPA))는 2차원으로 배열되는 픽셀들(PX)을 포함할 수 있다. 픽셀들(PX)의 각각은 도 33을 참조하여 설명된 단광자 검출기(도 33의 SPD1)를 포함할 수 있다. 픽셀들(PX)의 매립 영역들(110), 제어층들(200),　연결층들(300), 및 렌즈부들(400)은 서로 연결될 수 있다.　단광자 검출기들(도 33의 SPD1)의 단광자 아발란치 다이오드들(1)이 연결되어, 단광자 검출기 어레이(SPA7(SPA))의 단광자 아발란치 다이오드층(1a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 연결층들(300)이 연결되어, 단광자 검출기 어레이(SPA7(SPA))의 연결층(300a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 제어층들(200)이 연결되어, 단광자 검출기 어레이(SPA7(SPA))의 제어층(200a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 렌즈부들(400)이 연결되어, 단광자 검출기 어레이(SPA7(SPA))의 렌즈부(400a)를 형성할 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드층(1a) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
연결층(300)은 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c)을 포함할 수 있다. 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드층(1a)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드층(1a)으로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드층(1a)의 광 흡수 효율이 개선될 수 있다. 서로 다른 픽셀들(PX)에 각각 포함되되 서로 바로 인접하는 한 쌍의 제1 콘택들(121)은 하나의 바이어스 패턴(302b)을 공유하도록 구성될 수 있다. 예를 들어, 하나의 바이어스 패턴(302b)과 한 쌍의 제1 콘택들(121)은 한 쌍의 수직 연결부들(304)에 의해 각각 전기적으로 연결될 수 있다. 수직 연결부(304)는 컨택(Contact) 혹은 비아(Via)를 포함할 수 있다.
서로 바로 인접하는 픽셀들(PX) 사이에 소자 분리 패턴(104)이 배치될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 소자 분리 패턴(104)과 후면(100b) 사이에 수직 분리 패턴(107)이 제공될 수 있다. 수직 분리 패턴(107)의 일 단부는 소자 분리 패턴(104)에 인접하게 배치될 수 있고, 타 단부는 후면(100b) 상에서 노출될 수 있다. 수직 분리 패턴(107)은 소자 분리 패턴(104)으로부터 이격될 수 있다. 수직 분리 패턴(107)의 바닥면은 소자 분리 패턴(104)과 마주할 수 있다. 수직 분리 패턴(107)과 소자 분리 패턴(104) 사이에 매립 영역(110)이 제공될 수 있다. 예를 들어, 수직 분리 패턴(107)의 상면은 후면(100b)과 실질적으로 동일한 레벨에 위치할 수 있다. 수직 분리 패턴(107)은 매립 영역(110)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 수직 분리 패턴(107)은 DTI(Deep Trench Isolation)일 수 있다. 예를 들어, 수직 분리 패턴(107)은 Partial DTI(Deep Trench Isolation)일 수 있다. 일 실시예에서, 수직 분리 패턴(107)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti)과 같은 금속 혹은 폴리 실리콘 혹은 하프늄옥사이드(HfO2), 지르코늄옥사이드(지르코니아, ZrO2), 탄탈륨옥사이드(TaO)와 같은 고유전율(high-k) 물질들을 포함할 수 있다.
도 47은　도 38의 K-K'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 33을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 38 및 도 47을 참조하면, 단광자 검출기 어레이(SPA6(SPA))가 제공될 수 있다. 단광자 검출기 어레이(SPA6(SPA))는 2차원으로 배열되는 픽셀들(PX)을 포함할 수 있다. 픽셀들(PX)의 각각은 도 33을 참조하여 설명된 단광자 검출기(도 33의 SPD1)를 포함할 수 있다. 픽셀들(PX)의 매립 영역들(110), 제어층들(200),　연결층들(300), 및 렌즈부들(400)은 서로 연결될 수 있다.　단광자 검출기들(도 33의 SPD1)의 단광자 아발란치 다이오드들(1)이 연결되어, 단광자 검출기 어레이(SPA6(SPA))의 단광자 아발란치 다이오드층(1a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 연결층들(300)이 연결되어, 단광자 검출기 어레이(SPA6(SPA))의 연결층(300a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 제어층들(200)이 연결되어, 단광자 검출기 어레이(SPA6(SPA))의 제어층(200a)을 형성할 수 있다. 단광자 검출기들(도 33의 SPD1)의 렌즈부들(400)이 연결되어, 단광자 검출기 어레이(SPA6(SPA))의 렌즈부(400a)를 형성할 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드층(1a) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
연결층(300)은 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c)을 포함할 수 있다. 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드층(1a)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드층(1a)으로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드층(1a)의 광 흡수 효율이 개선될 수 있다. 서로 다른 픽셀들(PX)에 각각 포함되되 서로 바로 인접하는 한 쌍의 제1 콘택들(121)은 하나의 바이어스 패턴(302b)을 공유하도록 구성될 수 있다. 예를 들어, 하나의 바이어스 패턴(302b)과 한 쌍의 제1 콘택들(121)은 한 쌍의 수직 연결부들(304)에 의해 각각 전기적으로 연결될 수 있다. 수직 연결부(304)는 컨택(Contact) 혹은 비아(Via)를 포함할 수 있다.
서로 바로 인접하는 픽셀들(PX) 사이에 수직 분리 패턴(107)이 제공될 수 있다. 수직 분리 패턴(107)의 일 단부는 전면(100a)으로부터 이격될 수 있다. 수직 분리 패턴(107)의 일 단부와 연결층(300a) 사이에 매립 영역(110)이 제공될 수 있다. 수직 분리 패턴(107)의 타 단부는 후면(100b) 상에서 노출될 수 있다. 예를 들어, 수직 분리 패턴(107)의 상면은 후면(100b)과 실질적으로 동일한 레벨에 위치할 수 있다. 수직 분리 패턴(107)은 매립 영역(110)이 식각되어 형성된 리세스 영역에 절연 물질을 채우는 공정에 의해 형성될 수 있다. 예를 들어, 수직 분리 패턴(107)은 DTI(Deep Trench Isolation)일 수 있다. 예를 들어, 수직 분리 패턴(107)은 Partial DTI(Deep Trench Isolation)일 수 있다. 일 실시예에서, 수직 분리 패턴(107)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti)과 같은 금속 혹은 폴리 실리콘 혹은 하프늄옥사이드(HfO2), 지르코늄옥사이드(지르코니아, ZrO2), 탄탈륨옥사이드(TaO)와 같은 고유전율(high-k) 물질들을 포함할 수 있다.
도 48은　예시적인 실시예에 따른 전자 장치를 설명하기 위한 블록도이다.
도 48을 참조하면,　참조하면, 전자 장치(2000)가 제공될 수 있다. 전자 장치(2000)는 피사체(미도시)를 향해 광을 조사하고, 피사체에 의해 반사되어 전자 장치(2000)로 돌아오는 광을 감지할 수 있다. 전자 장치(2000)는 빔 스티어링 장치(2010)를 포함할 수 있다. 빔 스티어링 장치(2010)는 전자 장치(2000)　외부로 방출되는 광의 조사 방향을 조절할 수 있다. 빔 스티어링 장치(2010)는 기계식 또는 비기계식(반도체식) 빔 스티어링 장치일 수 있다. 전자 장치(2000)는 빔 스티어링 장치(2010)　내에 광원부를 포함하거나, 빔 스티어링 장치(2010)와 별도로 구비된 광원부를 포함할 수 있다. 빔 스티어링 장치(2010)는 스캐닝(scanning) 방식의 광 방출 장치일 수 있다. 다만, 전자 장치(2000)의 광 방출 장치는 빔 스티어링 장치(2010)에 한정되는 것은 아니다. 다른 예에서, 전자 장치(2000)는 빔 스티어링 장치(2010)　대신 또는 빔 스티어링 장치(2010)와 함께 플래시(flash) 방식의 광 방출 장치를 포함할 수 있다. 플래시 방식의 광 방출 장치는 스캐닝 과정없이 시야각(field of view)을 모두 포함하는 영역에 한 번에 광을 조사할 수 있다.
빔 스티어링 장치(2010)에 의해 조향된 광은 피사체에 의해 반사되어 전자 장치(2000)로 돌아올 수 있다. 전자 장치(2000)는 피사체에 의해 반사된 광을 검출하기 위한 검출부(2030)를 포함할 수 있다. 검출부(2030)는 복수의 광 검출 요소를 포함할 수 있고, 그 밖에 다른 광학 부재를 더 포함할 수 있다. 복수의 광 검출 요소는 위에서 설명된 단광자 아발란치 다이오드들(1000 내지 1900) 중 어느 하나를 포함할 수 있다. 또한, 전자 장치(2000)는 빔 스티어링 장치(2010)　및 검출부(2030)　중 적어도 하나에 연결된 회로부(2020)를 더 포함할 수 있다. 회로부(2020)는 데이터를 획득하여 연산하는 연산부를 포함할 수 있고, 구동부 및 제어부 등을 더 포함할 수 있다. 또한, 회로부(2020)는 전원부 및 메모리 등을 더 포함할 수 있다.
전자 장치(2000)가 하나의 장치 내에 빔 스티어링 장치(2010)　및 검출부(2030)를 포함하는 경우를 도시하였지만, 빔 스티어링 장치(2010)　및 검출부(2030)는 하나의 장치로 구비되지 않고, 별도의 장치에 분리되어 구비될 수도 있다. 또한, 회로부(2020)는 빔 스티어링 장치(2010)나 검출부(2030)에 유선으로 연결되지 않고, 무선 통신으로 연결될 수 있다.
이상에서 설명한 실시예에 따른 전자 장치(2000)는 다양한 전자 장치에 적용될 수 있다. 일례로, 상기 전자 장치(2000)는 라이다(Light Detection And Ranging, LiDAR) 장치에 적용될 수 있다. 상기 라이다(LiDAR) 장치는 위상 천이(phase-shift) 방식 또는 TOF(time-of-flight) 방식의 장치일 수 있다. 또한, 실시예에 따른 단광자 아발란치 다이오드들(1000 내지 1900) 또는 이를 포함하는 전자 장치(2000)는 스마트폰, 웨어러블 기기(증강 현실 및 가상 현실 구현 안경형 기기 등), 사물 인터넷(Internet of Things(IoT)) 기기, 가전 기기, 태블릿 PC(Personal Computer), PDA(Personal Digital Assistant), PMP(portable Multimedia Player), 내비게이션(navigation), 드론(drone), 로봇, 무인자동차, 자율주행차, 첨단 운전자 보조 시스템(Advanced Drivers Assistance System; ADAS) 등과 같은 전자 기기에 탑재될 수 있다.
도 49 및 도 50은　예시적인 실시예에 따른 라이다(LiDAR) 장치를 차량에 적용한 경우를 보여주는 개념도들이다.
도 49 및 도 50을 참조하면, 차량(3000)에 라이다(LiDAR) 장치(3010)가　적용될 수 있다. 차량에 적용된 라이다(LiDAR) 장치(3010)를　이용하여 피사체(4000)에 대한 정보가 획득될 수 있다. 차량(3000)은 자율 주행 기능을 갖는 자동차일 수 있다. 라이다(LiDAR) 장치(3010)는 차량(3000)이 진행하는 방향에 있는 물체나 사람, 즉, 피사체(4000)를 탐지할 수 있다. 라이다(LiDAR) 장치(3010)는 송신 신호와 검출 신호 사이의 시간 차이 등의 정보를 이용해서, 피사체(4000)까지의 거리를 측정할 수 있다. 라이다(LiDAR) 장치(3010)는 스캔 범위 내에 있는 가까운 피사체(4010)와 멀리 있는 피사체(4020)에 대한 정보를 획득할 수 있다. 라이다(LiDAR) 장치(3010)는 도 48을　참조하여 설명되는 전자 장치(2000)를 포함할 수 있다.　차량(3000)의 앞쪽에 라이다(LiDAR) 장치(3010)가 배치되어, 차량(3000)이 진행하는 방향에 있는 피사체(4000)를 탐지하는 것으로 도시되었으나, 이는 한정적인 것이 아니다. 다른 예에서, 라이다(LiDAR) 장치(3010)는 차량(3000)　주변의 피사체(4000)를 모두 탐지할 수 있도록 차량(3000)　상의 복수의 위치에 배치될 수 있다. 예를 들어, 4개의 라이다(LiDAR) 장치들(3010)이 차량(3000)의 앞쪽, 뒤쪽, 및 양 옆쪽들에 각각 배치될 수 있다. 또 다른 예에서, 라이다(LiDAR) 장치(3010)는 차량(3000)　지붕 위에 배치되고, 회전하며 차량(3000)　주변의 피사체(4000)를 모두 탐지할 수 있다.
도 51은 예시적인 실시예에 따른 단광자 검출기의 단면도이다. 설명의 간결함을 위해, 도 1 및 도 2를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.　
도 51을 참조하면, 단광자 검출기(SPD5)가 제공될 수 있다.　단광자 검출기(SPD5)는 단광자 아발란치 다이오드(1), 제어층(200), 연결층(300),　및 렌즈부(400)를 포함할 수 있다. 단광자 검출기(SPD5)는 후면 조사(Back Side Illumination, BSI) 방식의 이미지 센서일 수 있다. 전면(frontside)은 단광자 아발란치 다이오드(1) 제조시 여러 반도체 공정이 수행되는 면일 수 있고, 후면(backside)은 전면의 반대편에 배치되는 면일 수 있다. 예를 들어, 본 개시의 단광자 아발란치 다이오드들(1000 내지 1900)의 상면 및 바닥면은 각각 전면(100a) 및 후면(100b)일 수 있다. 후면 조사 방식은 단광자 아발란치 다이오드(1)의 후면(100b)으로 광이 입사하는 것을 지칭할 수 있다. 후술되는 전면 조사 방식은 단광자 아발란치 다이오드(1)의 전면으로 광이 입사하는 것을 지칭할 수 있다. 단광자 아발란치 다이오드(1)는 도 1 및 도 2를 참조하여 설명되는 단광자 아발란치 다이오드(1000)와 실질적으로 동일할 수 있다. 다만, 이는 예시적인 것이다. 다른 예에서, 단광자 아발란치 다이오드(1)는 앞에서 설명된 단광자 아발란치 다이오드들(1100 내지 1900) 중 어느 하나일 수 있다. 설명의 편의를 위해, 단광자 아발란치 다이오드(1)는 도 2에 도시된 단광자 아발란치 다이오드(1000)의 상하가 반전된 것으로 도시되었다. 따라서, 단광자 아발란치 다이오드(1)의 상면 및 바닥면은 각각 후면(100b) 및 전면(100a)일 수 있다.
제어층(200)은 단광자 아발란치 다이오드(1)의 전면 상에 제공될 수 있다. 제어층(200)은 단광자 아발란치 다이오드(1)의 작동에 필요한 회로를 포함할 수 있다. 예를 들어, 제어층(200)은 회로가 형성된 칩일 수 있다. 회로는 필요에 따른 다양한 전자 소자들에 의해 구현될 수 있다. 회로는 ??칭 저항(quenching resistor)(또는 ??칭 회로(quenching circuit)) 및 픽셀 회로를 포함할 수 있다. ??칭 저항(또는 ??칭 회로)은 아발란치 효과를 중단시키고 단광자 아발란치 다이오드(1)가 또 다른 광자를 검출할 수 있도록 구성될 수 있다. 픽셀 회로는 리셋 혹은 리차지(recharge) 회로, 메모리, 증폭회로, 카운터, 게이트 회로, 시간-디지털 변환기(time-to-digital converter) 등으로 구성될 수 있다. 또한, 회로는 DC-DC 컨버터(DC-to-DC converter) 및 기타 전원 관리 직접 회로(power management integrated circuit)를 포함할 수 있다. 회로는 단광자 아발란치 다이오드(1)로 신호를 전송하거나, 단광자 아발란치 다이오드(1)로부터 신호를 수신할 수 있다.
연결층(300)은 단광자 아발란치 다이오드(1)와 제어층(200) 사이에 제공될 수 있다. 연결층(300)은 절연층(306), 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c), 및 수직 연결부(304)를 포함할 수 있다. 예를 들어, 절연층(306)은 실리콘 산화물(예를 들어, SiO2), 실리콘 질화물(예를 들어, SiN), 실리콘 산질화물(예를 들어, SiON), 또는 이들의 조합을 포함할 수 있다.　예를 들어, 수직 연결부(304)는 컨택(Contact) 또는 비아(Via)를 포함할 수 있다.
출력 패턴(302a)은 제1 고농도 도핑 영역(140)에 전기적으로 연결될 수 있다. 출력 패턴(302a)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 출력 패턴(302a)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 출력 패턴(302a)은 제1 고농도 도핑 영역(140)과 제어층(200)의 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 고농도 도핑 영역(140)과 출력 패턴(302a) 사이에 수직 연결부(304)가 제공되고, 출력 패턴(302a)과 제어층(200) 사이에 Cu-Cu 본딩이 제공될 수 있다. 출력 패턴(302a)은 단광자 아발란치 다이오드(1)로부터 검출 신호를 추출하도록 구성될 수 있다.
바이어스 패턴(302b)은 제1콘택(121)에 전기적으로 연결될 수 있다. 바이어스 패턴(302b)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 바이어스 패턴(302b)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다. 바이어스 패턴(302b)은 제1 콘택(121)과 제어층(200)의 회로를 전기적으로 연결할 수 있다. 예를 들어, 제1 콘택(121)과 바이어스 패턴(302b) 사이에 수직 연결부(304)가 제공되고, 바이어스 패턴(302b)과 제어층(200) 사이에 Cu-Cu 본딩이 제공될 수 있다. 바이어스 패턴(302b)은 단광자 아발란치 다이오드(1)에 바이어스를 인가하도록 구성될 수 있다.
실드 패턴(302c)은 출력 패턴(302a)과 바이어스 패턴(302b) 사이를 전기적으로 차폐할 수 있다. 예를 들어, 실드 패턴(302c)은 출력 패턴(302a)에 의해 추출되는 검출 신호가 바이어스 패턴(302b)에 인가되는 바이어스 신호에 의해 영향을 받지 않도록 구성될 수 있다.
출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드(1)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드(1)로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드(1)의 광 흡수 효율이 개선될 수 있다.
단광자 아발란치 다이오드(1)의 후면(100b)에 제2 회절 패턴들(108)이 제공될 수 있다. 예를 들어, 제2 회절 패턴들(108)은 단광자 아발란치 다이오드(1)의 후면(100b)을 식각하여 형성될 수 있다. 제2 회절 패턴들(108)은 입사 광을 회절시켜, 단광자 아발란치 다이오드(1) 내에서 광의 흡수 길이(absorption length)를 늘릴 수 있다. 다른 예에서, 단광자 아발란치 다이오드(1)의 후면(100b)에 제2 회절 패턴들(108) 대신 산란 패턴들이 형성될 수 있다. 산란 패턴들은 단광자 아발란치 다이오드(1)의 후면(100b)을 식각하여 형성될 수 있다. 산란 패턴들은, 예를 들어, 십자가 혹은 엑스(X) 형태의 패턴들일 수 있다. 다른 예에서, 산란 패턴들은 십자가와 엑스(X)가 결합된 형태 혹은 각각이 연결된 형태의 패턴들일 수 있다.
렌즈부(400)는 단광자 아발란치 다이오드(1)의 후면(100b) 상에 제공될 수 있다. 렌즈부(400)는 제2 회절 패턴들(108)을 덮을 수 있다. 렌즈부(400)는 렌즈(402)를 포함할 수 있다. 렌즈(402)는 입사 광을 포커싱하여 단광자 아발란치 다이오드(1)에 전달할 수 있다. 예를 들어, 렌즈(402)는 마이크로 렌즈(microlens), 프레넬 렌즈(Fresnel lens), 또는 메타 렌즈(Metalens)를 포함할 수 있다. 다만, 렌즈(402)의 종류는 한정되지 않으며, 필요에 따라 결정될 수 있다. 일 예에서, 렌즈(402)의 중심축은 단광자 아발란치 다이오드(1)의 중심축에 정렬될 수 있다. 렌즈(402)의 중심축과 단광자 아발란치 다이오드(1)의 중심축은 각각 렌즈(402)의 중심과 단광자 아발란치 다이오드(1)의 중심을 지나되 단광자 아발란치 다이오드(1)와 렌즈(402)의 적층 방향에 평행한 가상의 축일 수 있다. 일 예에서, 렌즈(402)의 중심축은 단광자 아발란치 다이오드(1)의 중심축과 어긋나게 정렬될 수 있다. 일 실시예에서, 렌즈(402)의 폭은 단광자 아발란치 다이오드(1) 폭의 반 정도로 하여 2x2 형태로 구현될 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드(1) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
도 52는　도 38의 K-K'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 51을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 52를 참조하면, 단광자 검출기 어레이(SPA9(SPA))가 제공될 수 있다. 단광자 검출기 어레이(SPA9(SPA))는 2차원으로 배열되는 픽셀들(PX)을 포함할 수 있다. 픽셀들(PX)의 각각은 도 51을 참조하여 설명된 단광자 검출기(도 51의 SPD5)를 포함할 수 있다. 픽셀들(PX)의 매립 영역들(110), 제어층들(200),　연결층들(300), 및 렌즈부들(400)은 서로 연결될 수 있다.　단광자 검출기들(도 51의 SPD5)의 단광자 아발란치 다이오드들(1)이 연결되어, 단광자 검출기 어레이(SPA9(SPA))의 단광자 아발란치 다이오드층(1a)을 형성할 수 있다. 단광자 검출기들(도 51의 SPD5)의 연결층들(300)이 연결되어, 단광자 검출기 어레이(SPA9(SPA))의 연결층(300a)을 형성할 수 있다. 단광자 검출기들(도 51의 SPD5)의 제어층들(200)이 연결되어, 단광자 검출기 어레이(SPA9(SPA))의 제어층(200a)을 형성할 수 있다.
단광자 아발란치 다이오드층(1a)의 후면(100b)에 제2 회절 패턴들(108)이 제공될 수 있다. 예를 들어, 제2 회절 패턴들(108)은 단광자 아발란치 다이오드층(1a)의 후면(100b)을 식각하여 형성될 수 있다. 제2 회절 패턴들(108)은 입사 광을 회절시켜, 단광자 아발란치 다이오드층(1a) 내에서 광의 흡수 길이(absorption length)를 늘릴 수 있다. 다른 예에서, 단광자 아발란치 다이오드층(1a)의 후면(100b)에 제2 회절 패턴들(108) 대신 산란 패턴들이 형성될 수 있다. 산란 패턴들은 단광자 아발란치 다이오드층(1a)의 후면(100b)을 식각하여 형성될 수 있다. 산란 패턴들은, 예를 들어, 십자가 혹은 엑스(X) 형태의 패턴들일 수 있다. 다른 예에서, 산란 패턴들은 십자가와 엑스(X)가 결합된 형태 혹은 각각이 연결된 형태의 패턴들일 수 있다.
단광자 검출기들(도 51의 SPD5)의 렌즈부들(400)이 연결되어, 단광자 검출기 어레이(SPA9(SPA))의 렌즈부(400a)를 형성할 수 있다. 일 실시예에서, 렌즈(402)와 단광자 아발란치 다이오드층(1a) 사이에 적어도 하나의 광학 요소가 삽입될 수 있다. 예를 들어, 광학 요소는　컬러 필터(color filter), 대역 필터(bandpass filter), 금속 그리드(metal grid), 에어 그리드(air grid), 굴절률이 낮은 물질(low refractive index material) 기반 그리드, 반사방지 코팅(anti-reflection coating), 2D 나노물질층,　또는 유기물질층일 수 있다. 일 예에서, 반사방지 코팅은 렌즈(402) 상단에 형성될 수 있다.
연결층(300)은 출력 패턴(302a), 바이어스 패턴(302b), 실드 패턴(302c)을 포함할 수 있다. 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)은 반사층의 역할을 할 수 있다. 단광자 아발란치 다이오드층(1a)에서 흡수되지 않은 광은 출력 패턴(302a), 바이어스 패턴(302b), 및 실드 패턴(302c)에 의해 반사되어, 다시 단광자 아발란치 다이오드층(1a)으로 입사할 수 있다. 이에 따라, 단광자 아발란치 다이오드층(1a)의 광 흡수 효율이 개선될 수 있다.
서로 다른 픽셀들(PX)에 각각 포함되되 서로 바로 인접하는 한 쌍의 제1 콘택들(121)은 하나의 바이어스 패턴(302b)을 공유하도록 구성될 수 있다. 예를 들어, 하나의 바이어스 패턴(302b)과 한 쌍의 제1 콘택들(121)은 한 쌍의 수직 연결부들(304)에 의해 각각 전기적으로 연결될 수 있다. 서로 바로 인접하는 픽셀들(PX) 사이에 소자 분리 패턴(104)이 배치될 수 있다. 예를 들어, 소자 분리 패턴(104)은 STI(Shallow Trench Isolation)일 수 있다. 예를 들어, 수직 연결부(304)는 컨택(Contact) 또는 비아(Via)를 포함할 수 있다.
본 개시의 기술적 사상의 실시예들에 대한 이상의 설명은 본 개시의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 개시의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 개시의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 반도체 기판 102: 기판 영역
104: 소자 분리 패턴 106: 공핍 영역
110: 매립 영역 120: 제1 웰
121: 제1 콘택 122: 제1 완화 영역
123: 제2 웰 124: 제2 저농도 도핑 영역
125: 추가 완화 영역 126: 제3 웰
130: 제2 고농도 도핑 영역 131: 제2 가드링
132: 제7 웰 133: 제4 저농도 도핑 영역
140: 제1 고농도 도핑 영역 141: 제1 저농도 도핑 영역
142: 제1 가드링 143: 제4 웰
144: 제5 웰 151: 제2 콘택
152: 제2 완화 영역 154: 제3 저농도 도핑 영역
153: 제6 웰 155: 제8 웰
210: 버추얼 가드링 200: 제어층
300: 연결층 400: 렌즈부
302a: 출력 패턴 302b: 바이어스 패턴
302c: 실드 패턴 304: 수직 연결부
306: 절연층 402: 렌즈
404: 회절 패턴들 303a: 출력 도전 라인
303b: 바이어스 도전 라인
1, 1000~1900: 단광자 아발란치 다이오드
2000: 전자 장치 2010: 빔스티어링 장치
2020: 회로부 2030: 검출부
3000: 차량 3010: LiDAR 장치

Claims (12)

  1. 고농도 도핑 영역;
    상기 고농도 도핑 영역을 덮는 제1 저농도 도핑 영역;
    상기 제1 저농도 도핑 영역의 측면 상에 제공되는 가드링;
    상기 제1 저농도 도핑 영역 및 상기 가드링을 덮는 제1 웰; 및
    상기 제1 웰과 전기적으로 연결되는 콘택;을 포함하되,
    상기 고농도 도핑 영역, 상기 제1 저농도 도핑 영역, 및 상기 가드링은 제1 도전형을 갖고,
    상기 제1 웰 및 상기 콘택은 제2 도전형을 갖는 단광자 아발란치 다이오드.
  2. 제 1 항에 있어서,
    상기 제1 웰 및 상기 콘택 사이에 제공되는 완화 영역;을 더 포함하되,
    상기 완화 영역은 상기 제2 도전형을 갖되, 상기 콘택보다 낮은 도핑 농도를 갖는 단광자 아발란치 다이오드.
  3. 제 1 항에 있어서,
    상기 가드링 상에 제공되는 폴리 실리콘 패턴;을 더 포함하는 단광자 아발란치 다이오드.
  4. 제 1 항에 있어서,
    상기 제1 저농도 도핑 영역 상에 제공되는 제2 저농도 도핑 영역; 및
    상기 제2 저농도 도핑 영역과 상기 제1 웰 사이에 제공되는 제2 웰;을 더 포함하되,
    상기 제2 저농도 도핑 영역 및 상기 제2 웰은 상기 제2 도전형을 갖는 단광자 아발란치 다이오드.
  5. 제 4 항에 있어,
    상기 가드링은 상기 제2 웰의 상면으로부터 돌출되는 단광자 아발란치 다이오드.
  6. 고농도 도핑 영역;
    상기 고농도 도핑 영역 상에 제공되는 제1 저농도 도핑 영역;
    상기 제1 저농도 도핑 영역의 측면 상에 제공되는 가드링;
    상기 제1 저농도 도핑 영역 및 상기 가드링을 덮는 제1 웰; 및
    상기 제1 웰과 전기적으로 연결되는 콘택;을 포함하되,
    상기 고농도 도핑 영역 및 상기 가드링은 제1 도전형을 갖고,
    상기 제1 저농도 도핑 영역, 상기 제1 웰, 및 상기 콘택은 제2 도전형을 갖는 단광자 아발란치 다이오드.
  7. 제 6 항에 있어서,
    상기 제1 저농도 도핑 영역 상에 제공되는 제2 웰;을 더 포함하되,
    상기 제2 웰은 상기 제2 도전형을 갖는 상기 단광자 아발란치 다이오드.
  8. 제 7 항에 있어서,
    상기 제2 웰의 상면은 상기 가드링의 상면보다 높이 배치되는 단광자 아발란치 다이오드.
  9. 제 6 항에 있어서,
    상기 제1 웰 및 상기 콘택 사이에 제공되는 완화 영역;을 더 포함하되,
    상기 완화 영역은 상기 제2 도전형을 갖되, 상기 콘택보다 낮은 도핑 농도를 갖는 단광자 아발란치 다이오드.
  10. 제 6 항에 있어서,
    상기 가드링 상에 제공되는 폴리 실리콘 패턴;을 더 포함하는 단광자 아발란치 다이오드.
  11. 단광자 아발란치 다이오드를 포함하는 전자 장치에 있어서,
    상기 단광자 아발란치 다이오드는, 고농도 도핑 영역, 상기 고농도 도핑 영역을 덮는 제1 저농도 도핑 영역, 상기 제1 저농도 도핑 영역의 측면 상에 제공되는 가드링, 상기 제1 저농도 도핑 영역 및 상기 가드링을 덮는 제1 웰, 및 상기 제1 웰과 전기적으로 연결되는 콘택을 포함하되, 상기 고농도 도핑 영역, 상기 제1 저농도 도핑 영역, 및 상기 가드링은 제1 도전형을 갖고, 상기 제1 웰 및 상기 콘택은 제2 도전형을 갖는 전자 장치.
  12. 전자 장치를 포함하는 라이다 장치에 있어서,
    상기 전자 장치는 단광자 아발란치 다이오드를 포함하고,
    상기 단광자 아발란치 다이오드는, 고농도 도핑 영역, 상기 고농도 도핑 영역을 덮는 제1 저농도 도핑 영역, 상기 제1 저농도 도핑 영역의 측면 상에 제공되는 가드링, 상기 제1 저농도 도핑 영역 및 상기 가드링을 덮는 제1 웰, 및 상기 제1 웰과 전기적으로 연결되는 콘택을 포함하되, 상기 고농도 도핑 영역, 상기 제1 저농도 도핑 영역, 및 상기 가드링은 제1 도전형을 갖고, 상기 제1 웰 및 상기 콘택은 제2 도전형을 갖는 라이다 장치.
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