JPH07193238A - 平面型絶縁ゲート電界効果トランジスタの製法 - Google Patents
平面型絶縁ゲート電界効果トランジスタの製法Info
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Abstract
(57)【要約】
【目的】 充分高いキャリア移動度を有する平面型絶縁
ゲート電界効果トランジスタを得る。 【構成】 半導体基体の第１の主面側に突部を形成する
工程と、この突部の両側部にゲート部を形成する工程
と、この突部および上記両ゲート部を埋め込んで半導体
基体上に全面的に絶縁層を形成する工程と、半導体基体
をの第２の主面側から上記突部を埋め込む絶縁層に達す
る位置まで削除する工程とを採って目的とする平面型絶
縁ゲート電界効果トランジスタを作製する。
ゲート電界効果トランジスタを得る。 【構成】 半導体基体の第１の主面側に突部を形成する
工程と、この突部の両側部にゲート部を形成する工程
と、この突部および上記両ゲート部を埋め込んで半導体
基体上に全面的に絶縁層を形成する工程と、半導体基体
をの第２の主面側から上記突部を埋め込む絶縁層に達す
る位置まで削除する工程とを採って目的とする平面型絶
縁ゲート電界効果トランジスタを作製する。
Description
【０００１】
【産業上の利用分野】本発明は、平面型絶縁ゲート電界
効果トランジスタの製法、特に半導体層のチャネル形成
部に対のゲート部が対向して配置されるいわゆるＸＭＯ
Ｓトランジスタの製法に係わる。
効果トランジスタの製法、特に半導体層のチャネル形成
部に対のゲート部が対向して配置されるいわゆるＸＭＯ
Ｓトランジスタの製法に係わる。
【０００２】
【従来の技術】図１５にＸＭＯＳトランジスタの基本的
構成を示すように、ＸＭＯＳトランジスタは、チャネル
形成部となる低不純物濃度すなわちｐ- 型もしくはｎ-
型、あるいは真性ｉ型の半導体層１を挟んでその上下に
それぞれゲート絶縁層２を介して第１および第２のゲー
ト電極３Ｇ1 および３Ｇ2 が被着形成されたゲート部が
対向配置されて成る。そして、半導体層１の上述の対の
ゲート部の配置部を挟んでその両側にｎ型またはｐ型の
不純物の例えばイオン注入によるソースおよびドレイン
領域４が形成された構成を有する。
構成を示すように、ＸＭＯＳトランジスタは、チャネル
形成部となる低不純物濃度すなわちｐ- 型もしくはｎ-
型、あるいは真性ｉ型の半導体層１を挟んでその上下に
それぞれゲート絶縁層２を介して第１および第２のゲー
ト電極３Ｇ1 および３Ｇ2 が被着形成されたゲート部が
対向配置されて成る。そして、半導体層１の上述の対の
ゲート部の配置部を挟んでその両側にｎ型またはｐ型の
不純物の例えばイオン注入によるソースおよびドレイン
領域４が形成された構成を有する。
【０００３】この構造によるトランジスタは、パンチス
ルーが生じないとか、スイッチング特性が良いとか、チ
ャネル領域に不純物を導入しなくても特性の制御が可能
であ理、各ゲート電極３Ｇ1 およびＧ2 に対して独立に
制御電圧を与えられるので、制御上の自由度が大である
という特徴を持つ。
ルーが生じないとか、スイッチング特性が良いとか、チ
ャネル領域に不純物を導入しなくても特性の制御が可能
であ理、各ゲート電極３Ｇ1 およびＧ2 に対して独立に
制御電圧を与えられるので、制御上の自由度が大である
という特徴を持つ。
【０００４】このＸＭＯＳトランジスタにおける上述の
半導体層１は例えばその一部が単結晶基板等に接触する
ようになされ、これより面方向に固相エピタキシャル成
長を行う方法などによって形成されるものであることか
ら、充分に結晶性に優れた半導体層１が形成されず、こ
のため現状では充分に高いキャリア移動度を有するトラ
ンジスタが実現されていない。
半導体層１は例えばその一部が単結晶基板等に接触する
ようになされ、これより面方向に固相エピタキシャル成
長を行う方法などによって形成されるものであることか
ら、充分に結晶性に優れた半導体層１が形成されず、こ
のため現状では充分に高いキャリア移動度を有するトラ
ンジスタが実現されていない。
【０００５】
【発明が解決しようとする課題】本発明は、上述の平面
型絶縁ゲート電界効果トランジスタ、特に対のゲート部
がチャネル形成部を挟んで配置された構成を有するＸＭ
ＯＳトランジスタにおいて、充分高いキャリア移動度を
有し、よりスイッチング特性、周波数特性にすぐれた平
面型絶縁ゲート電界効果トランジスタを得ることができ
るようにする。
型絶縁ゲート電界効果トランジスタ、特に対のゲート部
がチャネル形成部を挟んで配置された構成を有するＸＭ
ＯＳトランジスタにおいて、充分高いキャリア移動度を
有し、よりスイッチング特性、周波数特性にすぐれた平
面型絶縁ゲート電界効果トランジスタを得ることができ
るようにする。
【０００６】
【課題を解決するための手段】第１の本発明は、半導体
基体の第１の主面側に突部を形成する工程と、この突部
の両側部にゲート部を形成する工程と、この突部および
上記両ゲート部を埋め込んで半導体基体上に全面的に絶
縁層を形成する工程と、半導体基体をの第２の主面側か
ら上記突部を埋め込む絶縁層に達する位置まで削除する
工程とを採って目的とする平面型絶縁ゲート電界効果ト
ランジスタを作製する。
基体の第１の主面側に突部を形成する工程と、この突部
の両側部にゲート部を形成する工程と、この突部および
上記両ゲート部を埋め込んで半導体基体上に全面的に絶
縁層を形成する工程と、半導体基体をの第２の主面側か
ら上記突部を埋め込む絶縁層に達する位置まで削除する
工程とを採って目的とする平面型絶縁ゲート電界効果ト
ランジスタを作製する。
【０００７】第２の本発明は、上述の方法において上記
ゲート部の形成工程前に、マスク部を形成してソースお
よびドレイン領域を形成する工程を採って目的とする平
面型絶縁ゲート電界効果トランジスタを得る。
ゲート部の形成工程前に、マスク部を形成してソースお
よびドレイン領域を形成する工程を採って目的とする平
面型絶縁ゲート電界効果トランジスタを得る。
【０００８】第３の本発明は、上述の方法において上記
ゲート部の形成工程後に、ソースおよびドレイン領域を
形成する工程を採って目的とする平面型絶縁ゲート電界
効果トランジスタを得る。
ゲート部の形成工程後に、ソースおよびドレイン領域を
形成する工程を採って目的とする平面型絶縁ゲート電界
効果トランジスタを得る。
【０００９】
【作用】上述の本発明製法によれば、半導体基体自体に
よってトランジスタを形成する半導体層が形成されるこ
とになるので、結晶性にすぐれたしたがってキャリアの
移動度の高い目的とする平面型絶縁ゲート電界効果トラ
ンジスタを形成できる。
よってトランジスタを形成する半導体層が形成されるこ
とになるので、結晶性にすぐれたしたがってキャリアの
移動度の高い目的とする平面型絶縁ゲート電界効果トラ
ンジスタを形成できる。
【００１０】また、上述の本発明によれば、対のゲート
が同時に形成されるので、両者の位置合わせが正確にな
される。
が同時に形成されるので、両者の位置合わせが正確にな
される。
【００１１】更に、対のゲートがソースおよびドレイン
領域と同一面側に形成されるので、これらに対する配線
層の配置の自由度が大となり、配線導出も容易となるな
ど集積回路化に極めて有利となる。
領域と同一面側に形成されるので、これらに対する配線
層の配置の自由度が大となり、配線導出も容易となるな
ど集積回路化に極めて有利となる。
【００１２】
【実施例】図面を参照して、本発明製法の実施例を説明
する。本発明においては、図１に示すように、例えばＳ
ｉ単結晶基板よりなる半導体基体１１を用意する。そし
て、この基体１１の第１の主面側に所要の長さＬを有す
る例えば長方形パターンの突部１２を形成する工程を採
る。この突部１２の形成は、基体１１上にこのパターン
にエッチングレイジストをフォトリソグラフィ等によっ
て形成し、ＲＩＥ（反応性エッチング）等のドライエッ
チングあるいは化学的エッチングを行って突部１２の周
囲を所要の深さにエッチングすることによって形成でき
る。
する。本発明においては、図１に示すように、例えばＳ
ｉ単結晶基板よりなる半導体基体１１を用意する。そし
て、この基体１１の第１の主面側に所要の長さＬを有す
る例えば長方形パターンの突部１２を形成する工程を採
る。この突部１２の形成は、基体１１上にこのパターン
にエッチングレイジストをフォトリソグラフィ等によっ
て形成し、ＲＩＥ（反応性エッチング）等のドライエッ
チングあるいは化学的エッチングを行って突部１２の周
囲を所要の深さにエッチングすることによって形成でき
る。
【００１３】次に、この突部１２の両側部にゲート部を
形成する工程を採る。このため、先ず図２に示すよう
に、基体１１の突部１２が形成された側の表面、特に突
部１２の表面を覆って最終的にゲート絶縁層を構成する
絶縁層１３を基体１１の表面熱酸化等によって形成す
る。そして、この絶縁層１３を介して基体１１上に全面
的にフォトレジスト１４を塗布する。
形成する工程を採る。このため、先ず図２に示すよう
に、基体１１の突部１２が形成された側の表面、特に突
部１２の表面を覆って最終的にゲート絶縁層を構成する
絶縁層１３を基体１１の表面熱酸化等によって形成す
る。そして、この絶縁層１３を介して基体１１上に全面
的にフォトレジスト１４を塗布する。
【００１４】そして、図３に示すように、フォトレジス
ト１４に対してパターン露光および現像を行って、突部
１２の長さＬ方向の両端上にそれぞれ開口１４Ｗ1 およ
び１４Ｗ2 を穿設する。このフォトレジスト１４をマス
クにその開口１４Ｗ1 および１４Ｗ2 を通じてｎ型また
はｐ型の不純物のイオン注入を行ってソースないしはド
レイン領域１５をそれぞれ形成する。
ト１４に対してパターン露光および現像を行って、突部
１２の長さＬ方向の両端上にそれぞれ開口１４Ｗ1 およ
び１４Ｗ2 を穿設する。このフォトレジスト１４をマス
クにその開口１４Ｗ1 および１４Ｗ2 を通じてｎ型また
はｐ型の不純物のイオン注入を行ってソースないしはド
レイン領域１５をそれぞれ形成する。
【００１５】その後、図４に示すように、フォトレジス
ト１４を除去する。この場合、両領域１５の間隔Ｌｃは
最終的に得るトランジスタのチャネル長に対応して選定
される。
ト１４を除去する。この場合、両領域１５の間隔Ｌｃは
最終的に得るトランジスタのチャネル長に対応して選定
される。
【００１６】次に、図５に示すように、この突部１２を
埋め込んで全面的に最終的にゲート電極を構成する導電
層１６を例えば不純物がドープされた低比抵抗の多結晶
ＳｉをＣＶＤ（化学的気相成長）して形成する。
埋め込んで全面的に最終的にゲート電極を構成する導電
層１６を例えば不純物がドープされた低比抵抗の多結晶
ＳｉをＣＶＤ（化学的気相成長）して形成する。
【００１７】図６に示すように、導電層１６を突部１２
の上面に対して垂直方向にエッチング性を示す異方性エ
ッチングによるいわゆるエッチバックを行って突部１２
の外周部に四角環状のパターンに導電層１６を残して他
部をエッチング除去する。
の上面に対して垂直方向にエッチング性を示す異方性エ
ッチングによるいわゆるエッチバックを行って突部１２
の外周部に四角環状のパターンに導電層１６を残して他
部をエッチング除去する。
【００１８】図７にその平面図を示すように、基体１１
上にレジスト１７を被着形成する。このレジスト１７
は、例えばフォトレジストよりなり所定のパターン露光
および現像を行って、四角環状パターンの導電層１６の
ソースないしはドレイン領域１５間に位置する部分を覆
ってその両側に第１および第２の開口１７Ｗ1 および１
７Ｗ2 が形成されたパターンとする。
上にレジスト１７を被着形成する。このレジスト１７
は、例えばフォトレジストよりなり所定のパターン露光
および現像を行って、四角環状パターンの導電層１６の
ソースないしはドレイン領域１５間に位置する部分を覆
ってその両側に第１および第２の開口１７Ｗ1 および１
７Ｗ2 が形成されたパターンとする。
【００１９】このレジスト１７をエッチングマスクとし
て導電層１６に対して開口１７Ｗ1および１７Ｗ2 を通
じてエッチングをなし、突部１２のソースないしはドレ
イン領域１５の形成部間の両側面にそれぞれ絶縁層１３
を介して残された導電層１６によるゲート電極１６Ｇ1
および１６Ｇ2 を形成する。その後、図８にその一部を
断面とした平面図を示すように、レジスト１７の除去を
行う。図９および図１０はそれぞれ図８のＡ−Ａ線上お
よびＢ−Ｂ線上の断面図を示す。
て導電層１６に対して開口１７Ｗ1および１７Ｗ2 を通
じてエッチングをなし、突部１２のソースないしはドレ
イン領域１５の形成部間の両側面にそれぞれ絶縁層１３
を介して残された導電層１６によるゲート電極１６Ｇ1
および１６Ｇ2 を形成する。その後、図８にその一部を
断面とした平面図を示すように、レジスト１７の除去を
行う。図９および図１０はそれぞれ図８のＡ−Ａ線上お
よびＢ−Ｂ線上の断面図を示す。
【００２０】このようにして形成されたゲート電極１６
Ｇ1 および１６Ｇ2 は、その各縁部がソースないしはド
レイン領域１５の互いに対向する縁部と一致することが
望ましいが、上述の方法による場合、エッチングマスク
のレジスト１７の開口１７Ｗ 1 および１７Ｗ2 に位置ず
れが生じて上述した各縁部が一致せずにいわゆるオフセ
ットするおそれがあるときは、レジスト１７をマスクと
して再び不純物のイオン注入を先に行ったイオン注入の
エネルギーに比し低い打ち込みエネルギーによるイオン
注入を行って少なくともソースないしはドレイン領域１
５とゲート電極１６Ｇ1 および１６Ｇ2 とに間隙が生じ
ることのないようにすることができる。
Ｇ1 および１６Ｇ2 は、その各縁部がソースないしはド
レイン領域１５の互いに対向する縁部と一致することが
望ましいが、上述の方法による場合、エッチングマスク
のレジスト１７の開口１７Ｗ 1 および１７Ｗ2 に位置ず
れが生じて上述した各縁部が一致せずにいわゆるオフセ
ットするおそれがあるときは、レジスト１７をマスクと
して再び不純物のイオン注入を先に行ったイオン注入の
エネルギーに比し低い打ち込みエネルギーによるイオン
注入を行って少なくともソースないしはドレイン領域１
５とゲート電極１６Ｇ1 および１６Ｇ2 とに間隙が生じ
ることのないようにすることができる。
【００２１】また、或る場合は、上述した図３の工程に
おけるソースないしはドレイン領域１５の形成を省略し
て、図７のレジスト１７の開口１７Ｗ1 および１７Ｗ2
を通じてイオン注入を行うことによって多結晶Ｓｉによ
る導電層１６を通じてソースないしはドレイン領域１５
を形成することもできる。あるいは、ゲート電極１６Ｇ
1 および１６Ｇ2 の形成後に、すなわち開口１７Ｗ1 お
よび１７Ｗ2 において導電層１６が除去された状態でイ
オン注入を行ってソースないしはドレイン領域１５を形
成することもできる。
おけるソースないしはドレイン領域１５の形成を省略し
て、図７のレジスト１７の開口１７Ｗ1 および１７Ｗ2
を通じてイオン注入を行うことによって多結晶Ｓｉによ
る導電層１６を通じてソースないしはドレイン領域１５
を形成することもできる。あるいは、ゲート電極１６Ｇ
1 および１６Ｇ2 の形成後に、すなわち開口１７Ｗ1 お
よび１７Ｗ2 において導電層１６が除去された状態でイ
オン注入を行ってソースないしはドレイン領域１５を形
成することもできる。
【００２２】その後、図１１に示すように、両ゲート電
極１６Ｇ1 および１６Ｇ2 を有するゲート部を埋め込ん
で半導体基体１１上に全面的に例えばＴＥＯＳ（テトラ
・エチル・オルソシリケート）等の絶縁層２０を形成す
る工程を採り、更に例えばこれの上に基体２１例えばＳ
ｉ等の半導体基体を貼り合わせる。
極１６Ｇ1 および１６Ｇ2 を有するゲート部を埋め込ん
で半導体基体１１上に全面的に例えばＴＥＯＳ（テトラ
・エチル・オルソシリケート）等の絶縁層２０を形成す
る工程を採り、更に例えばこれの上に基体２１例えばＳ
ｉ等の半導体基体を貼り合わせる。
【００２３】そして、図１２に示すように、図１１にお
いて直線ａで示す位置まで半導体基体１１をその裏面か
らすなわち第２の主面側から例えば化学的機械的研磨に
よる平面研磨を行って突部１２すなわち初期の単結晶半
導体基体１１の一部をチャネル形成部の半導体層３２と
して残して他部を除去する。
いて直線ａで示す位置まで半導体基体１１をその裏面か
らすなわち第２の主面側から例えば化学的機械的研磨に
よる平面研磨を行って突部１２すなわち初期の単結晶半
導体基体１１の一部をチャネル形成部の半導体層３２と
して残して他部を除去する。
【００２４】図１３に示すように、半導体層３２の外部
に露呈した面にＳｉＯ2 等の絶縁層２２をＣＶＤ法、熱
酸化等によって形成する。このようにすると、図１４に
その平面図を示すように、半導体層３２の両端にソース
ないしはドレイン領域１５が形成され、これら領域１５
間の半導体層３２をチャネル形成部としてその両外側に
それぞれゲート絶縁層１３を介して第１および第２のゲ
ート電極１６Ｇ1 および１６Ｇ2 が形成された対のゲー
ト部を有する目的とする平面型絶縁ゲート電界効果トラ
ンジスタが構成される。
に露呈した面にＳｉＯ2 等の絶縁層２２をＣＶＤ法、熱
酸化等によって形成する。このようにすると、図１４に
その平面図を示すように、半導体層３２の両端にソース
ないしはドレイン領域１５が形成され、これら領域１５
間の半導体層３２をチャネル形成部としてその両外側に
それぞれゲート絶縁層１３を介して第１および第２のゲ
ート電極１６Ｇ1 および１６Ｇ2 が形成された対のゲー
ト部を有する目的とする平面型絶縁ゲート電界効果トラ
ンジスタが構成される。
【００２５】上述したように本発明方法によれば、初期
の半導体基体１１、すなわち単結晶による半導体層３２
によって平面型絶縁ゲート電界効果トランジスタが形成
されるので、キャリアの移動度が大で特性にすぐれた目
的とする平面型絶縁ゲート電界効果トランジスタすなわ
ちＸＭＯＳを得ることができる。
の半導体基体１１、すなわち単結晶による半導体層３２
によって平面型絶縁ゲート電界効果トランジスタが形成
されるので、キャリアの移動度が大で特性にすぐれた目
的とする平面型絶縁ゲート電界効果トランジスタすなわ
ちＸＭＯＳを得ることができる。
【００２６】
【発明の効果】上述の本発明製法によれば、半導体基体
自体によってトランジスタを形成する半導体層が形成さ
れることになるので、結晶性にすぐれたしたがってキャ
リアの移動度の高い目的とする平面型絶縁ゲート電界効
果トランジスタを形成できる。
自体によってトランジスタを形成する半導体層が形成さ
れることになるので、結晶性にすぐれたしたがってキャ
リアの移動度の高い目的とする平面型絶縁ゲート電界効
果トランジスタを形成できる。
【００２７】また、上述の本発明によれば、対のゲート
が同時に形成されるので、両者の位置合わせが正確にな
される。
が同時に形成されるので、両者の位置合わせが正確にな
される。
【００２８】更に、対のゲートがソースおよびドレイン
領域と同一面側に形成されるので、これらに対する配線
層の配置の自由度が大となり、配線導出も容易となるな
ど集積回路化に極めて有利となる。
領域と同一面側に形成されるので、これらに対する配線
層の配置の自由度が大となり、配線導出も容易となるな
ど集積回路化に極めて有利となる。
【図１】本発明製法の一例の一工程の断面図である。
【図２】本発明製法の一例の一工程の断面図である。
【図３】本発明製法の一例の一工程の断面図である。
【図４】本発明製法の一例の一工程の断面図である。
【図５】本発明製法の一例の一工程の断面図である。
【図６】本発明製法の一例の一工程の断面図である。
【図７】本発明製法の一例の一工程の平面図である。
【図８】本発明製法の一例の一工程の平面図である。
【図９】図８のＡ−Ａ線上の断面図である。
【図１０】図８のＢ−Ｂ線上の断面図である。
【図１１】本発明製法の一例の一工程の断面図である。
【図１２】本発明製法の一例の一工程の断面図である。
【図１３】本発明製法の一例の一工程の断面図である。
【図１４】本発明製法の一例の一工程の平面図である。
【図１５】ＸＭＯＳの基本的構成を示す概略断面図であ
る。
る。
１１ 半導体基体 １２ 突部 １３ ゲート絶縁層 １５ ソースないしはドレイン領域 １６Ｇ1 第１のゲート電極 １６Ｇ2 第２のゲート電極 ２０ 絶縁層
Claims (3)
- 【請求項１】 半導体基体の第１の主面側に突部を形成
する工程と、 該突部の両側部にゲート部を形成する工程と、 該突部および上記両ゲート部を埋め込んで上記半導体基
体上に全面的に絶縁層を形成する工程と、 上記半導体基体をの第２の主面側から上記突部を埋め込
む絶縁層に達する位置まで削除する工程とを採ることを
特徴とする平面型絶縁ゲート電界効果トランジスタの製
法。 - 【請求項２】 上記ゲート部の形成工程前に、マスク部
を形成してソースおよびドレイン領域を形成する工程を
採ることを特徴とする請求項１に記載の平面型絶縁ゲー
ト電界効果トランジスタの製法。 - 【請求項３】 上記ゲート部の形成工程後に、ソースお
よびドレイン領域を形成する工程を採ることを特徴とす
る請求項１に記載の平面型絶縁ゲート電界効果トランジ
スタの製法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33357693A JP3252578B2 (ja) | 1993-12-27 | 1993-12-27 | 平面型絶縁ゲート電界効果トランジスタの製法 |
| KR1019940035541A KR100274076B1 (ko) | 1993-12-27 | 1994-12-21 | 평면형 절열게이트전계효과트랜지스터의 제법 |
| US08/362,919 US5563082A (en) | 1993-12-27 | 1994-12-23 | Method of manufacturing a Xmos insulated transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33357693A JP3252578B2 (ja) | 1993-12-27 | 1993-12-27 | 平面型絶縁ゲート電界効果トランジスタの製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193238A true JPH07193238A (ja) | 1995-07-28 |
| JP3252578B2 JP3252578B2 (ja) | 2002-02-04 |
Family
ID=18267594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33357693A Expired - Fee Related JP3252578B2 (ja) | 1993-12-27 | 1993-12-27 | 平面型絶縁ゲート電界効果トランジスタの製法 |
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| Country | Link |
|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2003101013A (ja) * | 2001-09-26 | 2003-04-04 | Sharp Corp | 半導体装置およびその製造方法および集積回路および半導体システム |
| US7061055B2 (en) | 2001-03-13 | 2006-06-13 | National Institute Of Advanced Industrial Science And Technology | Double-gate field-effect transistor, integrated circuit using the transistor and method of manufacturing the same |
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| US6563131B1 (en) | 2000-06-02 | 2003-05-13 | International Business Machines Corporation | Method and structure of a dual/wrap-around gate field effect transistor |
| US6960806B2 (en) * | 2001-06-21 | 2005-11-01 | International Business Machines Corporation | Double gated vertical transistor with different first and second gate materials |
| US6611029B1 (en) * | 2002-11-08 | 2003-08-26 | Advanced Micro Devices, Inc. | Double gate semiconductor device having separate gates |
| US7148526B1 (en) | 2003-01-23 | 2006-12-12 | Advanced Micro Devices, Inc. | Germanium MOSFET devices and methods for making same |
| US8217450B1 (en) | 2004-02-03 | 2012-07-10 | GlobalFoundries, Inc. | Double-gate semiconductor device with gate contacts formed adjacent sidewalls of a fin |
| DE102011115566A1 (de) | 2011-10-10 | 2013-04-11 | Austriamicrosystems Ag | Hall-Sensor |
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| US11411095B2 (en) * | 2017-11-30 | 2022-08-09 | Intel Corporation | Epitaxial source or drain structures for advanced integrated circuit structure fabrication |
| DE102018126911A1 (de) | 2017-11-30 | 2019-06-06 | Intel Corporation | Gate-Schnitt und Finnentrimmisolation für fortschrittliche Integrierter-Schaltkreis-Struktur-Fertigung |
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|---|---|---|---|---|
| DE1180067C2 (de) * | 1961-03-17 | 1970-03-12 | Elektronik M B H | Verfahren zum gleichzeitigen Kontaktieren mehrerer Halbleiteranordnungen |
| JP2582794B2 (ja) * | 1987-08-10 | 1997-02-19 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2743391B2 (ja) * | 1988-08-25 | 1998-04-22 | ソニー株式会社 | 半導体メモリの製造方法 |
| JPH02302044A (ja) * | 1989-05-16 | 1990-12-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5177027A (en) * | 1990-08-17 | 1993-01-05 | Micron Technology, Inc. | Process for fabricating, on the edge of a silicon mesa, a MOSFET which has a spacer-shaped gate and a right-angled channel path |
| US5315143A (en) * | 1992-04-28 | 1994-05-24 | Matsushita Electric Industrial Co., Ltd. | High density integrated semiconductor device |
| JPH06252400A (ja) * | 1992-12-28 | 1994-09-09 | Sony Corp | 横型絶縁ゲート型電界効果トランジスタの製法 |
-
1993
- 1993-12-27 JP JP33357693A patent/JP3252578B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-21 KR KR1019940035541A patent/KR100274076B1/ko not_active IP Right Cessation
- 1994-12-23 US US08/362,919 patent/US5563082A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|
| US5563082A (en) | 1996-10-08 |
| KR100274076B1 (ko) | 2001-01-15 |
| KR950021776A (ko) | 1995-07-26 |
| JP3252578B2 (ja) | 2002-02-04 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |