JPS62243366A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62243366A JPS62243366A JP8672586A JP8672586A JPS62243366A JP S62243366 A JPS62243366 A JP S62243366A JP 8672586 A JP8672586 A JP 8672586A JP 8672586 A JP8672586 A JP 8672586A JP S62243366 A JPS62243366 A JP S62243366A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置特に絶縁ゲート型電界効果トラン
ジスタ（以トＭＯ３ＩＩＥＴと略称する）の製造方法に
関する。
ジスタ（以トＭＯ３ＩＩＥＴと略称する）の製造方法に
関する。
本発明は、半導体基体上のソース、ドレイン及びゲート
領域となる部分に不純物領域を形成し、ゲート領域とな
る部分の不純物領域を選択除去し、その溝部にゲート絶
縁膜を介してゲート電極を形成することによって、ゲー
ト電極材料とし°ζ低融点金属電極の使用を可能にして
ＭＯＳＦＥＴの晶速化を可能にしたものである。
領域となる部分に不純物領域を形成し、ゲート領域とな
る部分の不純物領域を選択除去し、その溝部にゲート絶
縁膜を介してゲート電極を形成することによって、ゲー
ト電極材料とし°ζ低融点金属電極の使用を可能にして
ＭＯＳＦＥＴの晶速化を可能にしたものである。
ＭＯＳＦＥＴの製法としては、多結晶シリコンゲートを
用いてソース領域及びドレイン領域を自己整合により形
成する製法が知られている。第３図はその例を示すもの
で、半導体基体＋１１の一部即ち選択酸化による絶縁層
（２１で分離された領域部（３）上にゲート絶縁膜（４
）を介して多結晶シリコンゲート（５）が形成され（第
３図Ａ）、次いで全肉に所要の導電形不純物ａ）をイオ
ン注入し、セルファラインによりソース領域（６）及び
ドレイン領域（７）が形成される（第３図Ｂ）。イオン
注入後、活性化のために例えば９００℃、３０分の島温
熱処理が施される。
用いてソース領域及びドレイン領域を自己整合により形
成する製法が知られている。第３図はその例を示すもの
で、半導体基体＋１１の一部即ち選択酸化による絶縁層
（２１で分離された領域部（３）上にゲート絶縁膜（４
）を介して多結晶シリコンゲート（５）が形成され（第
３図Ａ）、次いで全肉に所要の導電形不純物ａ）をイオ
ン注入し、セルファラインによりソース領域（６）及び
ドレイン領域（７）が形成される（第３図Ｂ）。イオン
注入後、活性化のために例えば９００℃、３０分の島温
熱処理が施される。
近時、ＬＳＩ（大規模集積回路）においては、その高速
化、微細化のためにゲート電極として多結晶シリコンに
代えてへ１等の金属が要求されてき°ζいる。しかし乍
ら、八Ｅ（又は八１合金）をゲート電極として使用する
場合には、＾ｌが低融点金属であるために、高温の熱処
理を行うことができず、従って一ヒ述した従来の多結晶
シリコンゲートで用いられているソース領域及びドレイ
ン領域のセルファライン工程が使用できない。
化、微細化のためにゲート電極として多結晶シリコンに
代えてへ１等の金属が要求されてき°ζいる。しかし乍
ら、八Ｅ（又は八１合金）をゲート電極として使用する
場合には、＾ｌが低融点金属であるために、高温の熱処
理を行うことができず、従って一ヒ述した従来の多結晶
シリコンゲートで用いられているソース領域及びドレイ
ン領域のセルファライン工程が使用できない。
本発明は、上述の点に鑑ミ、ゲート電極材料にＡ１等の
低融点金属を用い、しかも微細に形成することができる
半導体装置の製造方法を提供するものである。
低融点金属を用い、しかも微細に形成することができる
半導体装置の製造方法を提供するものである。
本発明は、半導体基体（１１）上のソース領域、ドレイ
ン領域及びゲート領域となる部分にイオン注入等の方法
によって不純物領域（１８）を形成し、デー１−領域と
なる部分の不純物領域（１８）を選択除去して溝部（１
４１）を形成し、この溝部（１９）にゲート絶縁ＩＱ（
２２）を介し′ζゲート電極（２３）を形成する。不純
物領域（１８）の溝部（１９）によって分割された部分
が夫々ソース領域（２０）及びドレイン領域（２１）
となり、これによっ６ＭＯ５Ｆ［！Ｔが構成される。
ン領域及びゲート領域となる部分にイオン注入等の方法
によって不純物領域（１８）を形成し、デー１−領域と
なる部分の不純物領域（１８）を選択除去して溝部（１
４１）を形成し、この溝部（１９）にゲート絶縁ＩＱ（
２２）を介し′ζゲート電極（２３）を形成する。不純
物領域（１８）の溝部（１９）によって分割された部分
が夫々ソース領域（２０）及びドレイン領域（２１）
となり、これによっ６ＭＯ５Ｆ［！Ｔが構成される。
ゲート電極（２３）としてはＡ１等の低融点金属よりな
るゲート電極が使用される。
るゲート電極が使用される。
を述の製法では、ゲート電極（２３）の形成前の不純物
領域（１８）の形成工程において高温の熱処理が行われ
、ゲート電極形成後はかかる面部熱処理は行われないの
で、低融点金属によるゲート電極（２３）が熱的に影響
を受けない。従って、四速動作かり能なＭＯＳＦＥＴが
得られる。また、不純物領域（１８）を形成した後、ゲ
ート領域を形成するための溝部（１９）の形成により自
動的にソース領域（２０）及びドレイン領域（２１）が
形成されるので素子の微細化ができる。さらにケート電
極（２３）は溝部（１９）内に埋め込まれた状態となり
、素子表面は平坦化される。
領域（１８）の形成工程において高温の熱処理が行われ
、ゲート電極形成後はかかる面部熱処理は行われないの
で、低融点金属によるゲート電極（２３）が熱的に影響
を受けない。従って、四速動作かり能なＭＯＳＦＥＴが
得られる。また、不純物領域（１８）を形成した後、ゲ
ート領域を形成するための溝部（１９）の形成により自
動的にソース領域（２０）及びドレイン領域（２１）が
形成されるので素子の微細化ができる。さらにケート電
極（２３）は溝部（１９）内に埋め込まれた状態となり
、素子表面は平坦化される。
（実施例）
以下、図面を参照して本発明による半導体装置の製造方
法の実施例を説明する。
法の実施例を説明する。
先ず、第１図Ａに承ずように例えばシリコンの半導体基
体（１１）を用意し、その−主面に所要部分に溝（１２
）を形成して後、溝（１２）内を絶縁物で埋め、素子間
分離１！！（１４）を形成する。次に第１図Ｂに承ずよ
うに素子間分離層（１４）で囲まれたＭＯ５Ｐｔ！Ｔを
形成すべき領域（１５）の全面即ちソース、ドレイン及
びゲート領域に亘る全面に例えば５ｔ（ｈ Ｍ （１６
）を介して所要導電形の不純物イオン（１７）をイオン
注入し、しかる後、高温の熱処理を行ってイオン注入領
域を活性化し、ソース及びドレイン領域となるべき不純
物領域（１８）を形成する（第１図Ｃ）。
体（１１）を用意し、その−主面に所要部分に溝（１２
）を形成して後、溝（１２）内を絶縁物で埋め、素子間
分離１！！（１４）を形成する。次に第１図Ｂに承ずよ
うに素子間分離層（１４）で囲まれたＭＯ５Ｐｔ！Ｔを
形成すべき領域（１５）の全面即ちソース、ドレイン及
びゲート領域に亘る全面に例えば５ｔ（ｈ Ｍ （１６
）を介して所要導電形の不純物イオン（１７）をイオン
注入し、しかる後、高温の熱処理を行ってイオン注入領
域を活性化し、ソース及びドレイン領域となるべき不純
物領域（１８）を形成する（第１図Ｃ）。
次に、第１図りに示すようにゲート領域となる部分の不
純物領域（１８）を選択的にエツチング除去し′（溝部
（１９）を形成する。この場合、溝部（１９）に不純物
領域（１８）を２分割するように不純物領域（１８）を
越えて基体（＋１）に達するように形成する。即ち、こ
の２分された夫々の不純物領域がソース領域（２０）及
びドレイン領域（２１）となる。
純物領域（１８）を選択的にエツチング除去し′（溝部
（１９）を形成する。この場合、溝部（１９）に不純物
領域（１８）を２分割するように不純物領域（１８）を
越えて基体（＋１）に達するように形成する。即ち、こ
の２分された夫々の不純物領域がソース領域（２０）及
びドレイン領域（２１）となる。
次に、第１図Ｅに示すように溝部（１９）内に例えば５
ｋＯ２によるゲート絶縁１％（２２）を形成する。
ｋＯ２によるゲート絶縁１％（２２）を形成する。
次に、溝部（２２）内が埋まるように全面にＡＪ層を被
着形成して後、例えばエッチバック法等により、ソース
領域（２０）及びドレイン領域（２１）上に対応するＡ
１層が無くなるまでエツチング除去する。このエッチバ
ックにより表向が平坦化された状態で溝部（１９）内に
Ａ／のゲート電極（２３）が形成され、目的のＭＯＳＦ
ＥＴが得られる。
着形成して後、例えばエッチバック法等により、ソース
領域（２０）及びドレイン領域（２１）上に対応するＡ
１層が無くなるまでエツチング除去する。このエッチバ
ックにより表向が平坦化された状態で溝部（１９）内に
Ａ／のゲート電極（２３）が形成され、目的のＭＯＳＦ
ＥＴが得られる。
なお、素子間分離層（１４）は選択酸化（ＬＯＧＯ３）
構造でもよいが、平坦化するためには上側の構造の方が
よい。
構造でもよいが、平坦化するためには上側の構造の方が
よい。
斯る製法によれば、活性化のための高温熱処理はＡＮゲ
ート電極（２３）の形成前であり、ゲート電極（２３）
の形成後、 ＾ｌの融点を越える、或いはへｌ融点近傍
の熱処理工程がない。従って、ケート電極材料としてへ
β等の低融点金属を用いることができ、ＭＯ３素子の高
速化がｎＪ能となる。
ート電極（２３）の形成前であり、ゲート電極（２３）
の形成後、 ＾ｌの融点を越える、或いはへｌ融点近傍
の熱処理工程がない。従って、ケート電極材料としてへ
β等の低融点金属を用いることができ、ＭＯ３素子の高
速化がｎＪ能となる。
また不純物領域（１８）を形成した後、ゲート領域形成
のための溝部（１９）の形成により、不純物領域（１８
）が２分され°ζ自動的にソース領域（２０）及びトレ
イン領域（２１）を形成することができ、ＭＯ３素子の
微細化が図られる。さらに、ゲート電極（２３）が溝部
（１９）内に埋め込まれ、基体表面上での段差がなくな
るので、ゲート電極形成後の工程でのスケソプカハレー
ジによる不良が低減できる。
のための溝部（１９）の形成により、不純物領域（１８
）が２分され°ζ自動的にソース領域（２０）及びトレ
イン領域（２１）を形成することができ、ＭＯ３素子の
微細化が図られる。さらに、ゲート電極（２３）が溝部
（１９）内に埋め込まれ、基体表面上での段差がなくな
るので、ゲート電極形成後の工程でのスケソプカハレー
ジによる不良が低減できる。
第２図は本発明の他の例である。これは第１図Ｂの］ユ
程において、イオン注入を２つの条件で行う。即ら低ド
ーズ量及び九打込エネルギーの条件で不純物をイオン注
入して深い位置に低濃度の領域（１８ａ＞を形成し、次
に一ドーズ量及び低打込みエネルギーの条件で不純物イ
オンを注入して浅い位置に面濃度の領域（１８ｂ ）を
形成するようになず。以後は第１図Ｃ以−トと同様の工
程を経る。
程において、イオン注入を２つの条件で行う。即ら低ド
ーズ量及び九打込エネルギーの条件で不純物をイオン注
入して深い位置に低濃度の領域（１８ａ＞を形成し、次
に一ドーズ量及び低打込みエネルギーの条件で不純物イ
オンを注入して浅い位置に面濃度の領域（１８ｂ ）を
形成するようになず。以後は第１図Ｃ以−トと同様の工
程を経る。
これにより、第２図に示すようにＬＤＤ （ライト・ド
ープド・ドレイン）構造のＭＯ３ＦＩ！↑が得られる。
ープド・ドレイン）構造のＭＯ３ＦＩ！↑が得られる。
本発明によれば、ソース及びドレイン領域となる不純物
領域の活性化のための高温の熱処理がゲート電極形成前
に行われるので、ゲート電極としてＡＪ等の低融点金属
を用いることができ、素子の高速化が可能となる。また
ゲート電極を形成するための溝部を形成したときに、不
純物領域が分割されソース領域及びドレイン領域が形成
されるので、素子の微細化が得られる。従って高速化、
微細化したＬＳＩの製造に適用して好適ならしめるもの
である。
領域の活性化のための高温の熱処理がゲート電極形成前
に行われるので、ゲート電極としてＡＪ等の低融点金属
を用いることができ、素子の高速化が可能となる。また
ゲート電極を形成するための溝部を形成したときに、不
純物領域が分割されソース領域及びドレイン領域が形成
されるので、素子の微細化が得られる。従って高速化、
微細化したＬＳＩの製造に適用して好適ならしめるもの
である。
第１図は本発明による半導体装置の製法の一実施例をボ
ず工程順の断面図、第２図は本発明の他の実施例を示す
断面図、第３図は従来の半導体装置の製法例を示す工程
順の断面図である。 （１１）は半導体基体、（１４）は素子量分ｍ層、（１
Ｂ）は不純物領域、（２０）はソース領域、（２１）は
ドレイン領域、（２２）はゲート絶縁膜、（２３）はへ
ｌゲート電極である。
ず工程順の断面図、第２図は本発明の他の実施例を示す
断面図、第３図は従来の半導体装置の製法例を示す工程
順の断面図である。 （１１）は半導体基体、（１４）は素子量分ｍ層、（１
Ｂ）は不純物領域、（２０）はソース領域、（２１）は
ドレイン領域、（２２）はゲート絶縁膜、（２３）はへ
ｌゲート電極である。
Claims (1)
- 【特許請求の範囲】 ゲート電極が半導体基体中に埋め込まれた構造の半導体
装置の製造方法において、 半導体基体上のソース領域、ドレイン領域及びゲート領
域となる部分に不純物領域を形成する工程と、 前記ゲート領域となる部分の前記不純物領域を選択除去
して溝部を形成する工程と、 前記溝部にゲート絶縁膜を介してゲート電極を形成する
工程を有ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8672586A JPS62243366A (ja) | 1986-04-15 | 1986-04-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8672586A JPS62243366A (ja) | 1986-04-15 | 1986-04-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62243366A true JPS62243366A (ja) | 1987-10-23 |
Family
ID=13894837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8672586A Pending JPS62243366A (ja) | 1986-04-15 | 1986-04-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62243366A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03241872A (ja) * | 1990-02-20 | 1991-10-29 | Rohm Co Ltd | Ｍｏｓ―ｆｅｔ製造方法 |
| WO2002101835A1 (fr) * | 2001-05-30 | 2002-12-19 | Sony Corporation | Procede de fabrication d'un transistor a effet de champ de type porte de canal |
-
1986
- 1986-04-15 JP JP8672586A patent/JPS62243366A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03241872A (ja) * | 1990-02-20 | 1991-10-29 | Rohm Co Ltd | Ｍｏｓ―ｆｅｔ製造方法 |
| WO2002101835A1 (fr) * | 2001-05-30 | 2002-12-19 | Sony Corporation | Procede de fabrication d'un transistor a effet de champ de type porte de canal |
| US6927130B2 (en) | 2001-05-30 | 2005-08-09 | Sony Corporation | Method of manufacturing a trench gate type field effect transistor |
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