KR20100076689A - 새들 핀 트랜지스터를 구비하는 반도체소자 및 그 제조방법 - Google Patents

새들 핀 트랜지스터를 구비하는 반도체소자 및 그 제조방법 Download PDF

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Abstract

SAC 공정을 사용하지 않고 랜링 플러그 컨택을 형성함으로써 디자인 룰의 감소에 기인하는 SAC 불량 및 공정마진의 한계를 극복할 수 있는 반도체소자의 제조방법은, 반도체기판의 셀 영역 및 주변회로 영역 상에, 소자분리영역을 노출시키는 패드질화막을 형성하는 단계와, 소자분리영역의 반도체기판에 트렌치 소자분리막을 형성하는 단계와, 채널이 형성될 영역의 활성영역을 일정 깊이 리세스시키는 단계와, 리세스된 활성영역이 새들 핀 형태로 일정 두께 돌출되도록 소자분리막을 리세스시키는 단계와, 돌출된 활성영역을 감싸면서 반도체기판 표면 아래로 매몰된 새들 핀 게이트를 형성하는 단계와, 새들 핀 게이트의 상부에 절연막을 형성하여 새들 핀 게이트를 격리시키는 단계와, 패드질화막을 제거하여 셀 영역의 컨택 플러그가 형성될 영역과 주변회로영역의 반도체기판을 노출시키는 단계와, 주변회로영역의 반도체기판 상에 게이트절연막을 형성하는 단계와, 셀 영역 및 주변회로 영역의 결과물 전면에 도전막을 형성하는 단계, 및 도전막을 식각하여 셀 영역에는 랜딩 플러그 컨택을, 주변회로 영역에는 도전막을 포함하는 스택형 게이트를 형성하는 단계를 포함한다.
새들 핀 트랜지스터, 다마신, 셀프 얼라인 컨택, 컨택 불량

Description

새들 핀 트랜지스터를 구비하는 반도체소자 및 그 제조방법{Semiconductor device having saddle FIN transistor and method for fabricating the same}
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 다마신 공정과 새들 핀 트랜지스터 구조를 채용하여 컨택 불량 및 공정마진의 한계를 극복할 수 있는 반도체소자 및 그 제조방법에 관한 것이다.
최근 반도체소자의 디자인 룰(design rule)이 서브-40nm급 이하로 급격히 감소함에 따라, 소자가 형성될 수 있는 활성영역의 면적 또한 감소하고 있고, 이에 따라 여러 가지 공정 마진의 한계에 직면하고 있다. 특히, 게이트라인의 비정상적인 형태, 즉 게이트라인의 기울어짐(leaning) 현상이나 게이트 라인의 거칠기(roughness)는 심각한 수준에 이르렀다고 할 수 있다. 이와 더불어 랜딩 플러그 컨택 공정은 게이트라인의 비정상적인 형태의 영향과 스페이스의 제약으로 인해 컨택 불량이 상당한 수준으로 나타나고 있다. 최근 개발되고 있는 새들 핀 구조의 트랜지스터(saddle FINFET)의 채용으로 셀 트랜지스터의 오프(off) 특성 마진의 개선 효과로 소자적인 특성의 한계는 어느 정도 극복 가능한 수준에 이르렀다. 새들 핀 트랜지스터는 리세스 게이트 구조에서의 안정적인 리프래시(refresh) 특성을 확보 함과 동시에 리세스 게이트 바닥면을 핀 트랜지스터 구조로 구현하여 채널 폭을 보다 확장시켜 셀 구동 전류 특성을 향상시킬 수 있다. 새들 핀 트랜지스터는 반도체기판에 형성된 소자분리막을 식각해 활성영역을 돌출시킴으로써, 활성영역의 양 측면 및 상부면이 노출되도록 한다. 노출된 활성영역을 감싸도록 게이트를 형성하여 활성영역의 노출된 세 면 모두에 채널을 형성하여 채널을 통한 구동 전류 특성을 향상시킬 수 있다.
그러나, 라인 타입의 리세스 구조를 위한 패터닝과 게이트라인의 기울어짐(leaning) 및 게이트라인의 거칠기(roughness) 증대는 셀프 얼라인 컨택(Self Align Contact; SAC) 공정에서의 컨택 불량을 증가시키는 문제를 야기하고 있다. 또한, 이러한 컨택 불량과 함께 소자가 형성될 면적의 감소가 더해져서 양산 가능한 SAC 공정의 마진의 확보는 사실상 불가능하다. 따라서, 컨택 불량 및 공정마진의 한계를 극복할 수 있는 새로운 공정의 도입이 필요한 실정이다.
본 발명이 이루고자 하는 기술적 과제는 SAC 공정을 사용하지 않고 랜링 플러그 컨택을 형성함으로써 디자인 룰의 감소에 기인하는 SAC 불량 및 공정마진의 한계를 극복할 수 있는 반도체소자 및 그 제조방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 반도체소자는, 반도체기판의 활성영역에 소정 깊이로 형성된 트렌치와, 트렌치의 저부 및 저부의 양 측면이 새들형 핀 구조로 돌출되도록 하는 라인 형상의 오픈부를 제공하면서 상기 활성영역을 감싸도록 형성된 소자분리막과, 트렌치에 매몰되면서 소자분리막의 오픈부에 의해 노출된 트렌치 저부의 양 측면을 덮는 셀 트랜지스터의 새들 핀 게이트와, 반도체기판 상에, 컨택이 형성될 영역의 반도체기판을 노출시키면서 새들 핀 게이트를 덮도록 형성된 절연막, 및 절연막 사이의 노출된 반도체기판 상에 형성된 컨택 플러그를 포함하는 것을 특징으로 한다.
상기 소자분리막이 리세스된 깊이는 1,200 ∼ 2,000Å의 범위일 수 있다.
상기 새들 핀 게이트는, 상기 트렌치의 내벽과, 상기 오픈부에 의해 노출된 상기 트렌치의 저부를 포함하는 새들 핀 구조의 표면 상에 형성된 게이트절연막과, 상기 게이트절연막 상에, 상기 트렌치 내에 매립되면서 상기 소자분리막의 오픈부에 의해 노출된 상기 트렌치의 저부의 양측면 상부를 덮는 게이트금속막을 포함할 수 있다.
상기 게이트절연막과 게이트금속막 사이에 폴리실리콘막을 더 포함할 수 있다.
상기 컨택 플러그는 폴리실리콘막 또는 금속으로 이루어질 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 반도체소자는, 셀 영역과 주변회로 영역을 포함하는 반도체기판과, 반도체기판의 셀 영역에 배치되며, 반도체기판 표면 아래로 매몰된 새들 핀 게이트와, 주변회로 영역의 반도체기판 상에 배치된 스택형 게이트와, 셀 영역의 컨택 영역을 노출시키면서 새들 핀 게이트를 덮도록 형성된 절연막, 및 셀 영역에 형성될 절연막 사이의 노출된 반도체기판 상에 형성된 컨택 플러그를 포함하는 것을 특징으로 한다.
상기 새들 핀 게이트는, 상기 셀 영역의 활성영역에 소정 깊이로 형성된 트렌치의 내벽과, 상기 트렌치의 저부가 새들형 핀 구조로 돌출되도록 소자분리막을 일정 깊이 식각하여 형성된 리세스영역의 표면을 따라 형성된 게이트절연막과, 상기 트렌치 및 리세스영역을 매립하도록 형성된 게이트금속막을 포함할 수 있다.
상기 게이트절연막과 게이트금속막 사이에 폴리실리콘막을 더 포함할 수 있다.
상기 주변회로 영역의 스택형 게이트는, 주변회로영역의 반도체기판 상에 차례로 적층된 게이트절연막, 게이트도전층, 게이트금속막 및 하드마스크를 포함할 수 있다.
상기 컨택 플러그는, 상기 주변회로 영역에 형성된 스택형 게이트의 게이트도전층과 동일한 물질로 이루어질 수 있다.
상기 절연막의 측면에 형성된 질화막 스페이서를 더 포함할 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 반도체소자의 제조방법은, 반도체기판의 셀 영역 상에 소자분리영역을 노출시키는 패드질화막을 형성하는 단계와, 소자분리영역의 반도체기판에 트렌치를 형성하는 단계와, 트렌치 내에 소자분리막을 형성하는 단계와, 반도체기판의 활성영역을 일정 깊이 식각하여 리세스시키는 단계와, 리세스된 활성영역이 일정 두께 돌출되도록 소자분리막을 식각하는 단계와, 리세스된 활성영역 및 소자분리막이 식각된 영역을 매립하여 돌출된 활성영역을 감싸면서 반도체기판 표면 아래로 리세스된 셀 트랜지스터의 게이트를 형성하는 단계와, 게이트의 상부에 절연막을 형성하는 단계와, 패드질화막을 제거하여 컨택 플러그가 형성될 영역의 반도체기판을 노출시키는 단계, 및 컨택 플러그가 형성될 영역을 도전막으로 채워 컨택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 셀 트랜지스터의 게이트를 형성하는 단계는, 상기 리세스된 활성영역 및 소자분리막이 식각된 영역의 표면에 게이트절연막을 형성하는 단계와, 상기 리세스된 영역 및 소자분리막이 식각된 영역이 매립되도록 전면에 게이트금속막을 형성하는 단계, 및 상기 게이트금속막에 대해 에치백 또는 화학기계적연마(CMP) 후 에치백을 실시하는 단계를 포함할 수 있다.
상기 게이트금속막에 대해 에치백 또는 화학기계적연마(CMP) 후 에치백을 실시하는 단계에서, 상기 게이트금속막의 표면이 활성영역과 같은 높이가 되도록 할 수 있다.
상기 게이트금속막을 형성하는 단계 전에, 상기 게이트절연막 상에 폴리실리콘막을 형성하는 단계를 더 포함할 수 있다.
상기 게이트 상부에 절연막을 형성하는 단계는, 상기 셀 트랜지스터의 게이트가 형성된 결과물 상에 절연막을 형성하는 단계, 및 상기 패드질화막이 노출되도록 상기 절연막을 에치백 또는 화학기계적연마(CMP)를 실시하는 단계를 포함할 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 반도체소자의 제조방법은, 반도체기판의 셀 영역 및 주변회로 영역 상에, 소자분리영역을 노출시키는 패드질화막을 형성하는 단계와, 소자분리영역의 반도체기판에 트렌치 소자분리막을 형성하는 단계와, 채널이 형성될 영역의 활성영역을 일정 깊이 리세스시키는 단계와, 리세스된 활성영역이 새들 핀 형태로 일정 두께 돌출되도록 소자분리막을 리세스시키는 단계와, 돌출된 활성영역을 감싸면서 반도체기판 표면 아래로 매몰된 새들 핀 게이트를 형성하는 단계와, 새들 핀 게이트의 상부에 절연막을 형성하여 새들 핀 게이트를 격리시키는 단계와, 패드질화막을 제거하여 셀 영역의 컨택 플러그가 형성될 영역과 주변회로영역의 반도체기판을 노출시키는 단계와, 주변회로영역의 반도체기판 상에 게이트절연막을 형성하는 단계와, 셀 영역 및 주변회로 영역의 결과물 전면에 도전막을 형성하는 단계, 및 도전막을 식각하여 셀 영역에는 랜딩 플러그 컨택을, 주변회로 영역에는 도전막을 포함하는 스택형 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 채널이 형성될 영역의 활성영역을 일정 깊이 식각하여 리세스시키는 단 계와, 리세스된 활성영역이 일정 두께 돌출되도록 상기 소자분리막을 리세스시키는 단계를 인-시츄(in-situ)로 진행할 수 있다.
상기 셀 트랜지스터의 게이트를 형성하는 단계는, 상기 활성영역 및 소자분리막의 리세스된 표면에 게이트절연막을 형성하는 단계, 상기 리세스된 영역이 매립되도록 전면에 게이트금속막을 증착하는 단계, 및 상기 게이트금속막에 대해 에치백 또는 화학기계적연마(CMP) 후 에치백을 실시하는 단계를 포함할 수 있다.
상기 게이트금속막에 대해 에치백 또는 화학기계적연마(CMP) 후 에치백을 실시하는 단계에서, 상기 게이트금속막이 활성영역과 같은 높이가 되도록 할 수 있다.
상기 게이트금속막을 증착하는 단계 전에, 상기 게이트절연막 상에 도핑된 폴리실리콘막을 형성하는 단계를 더 포함할 수 있다.
상기 패드질화막이 노출되도록 상기 절연막을 식각하는 단계에서, 에치백 또는 화학기계적연마(CMP) 방법을 사용할 수 있다.
주변회로 영역의 게이트절연막을 형성하는 단계 전에, 상기 패드질화막을 제거한 결과물 상에 버퍼 질화막을 형성하는 단계, 및 주변회로영역의 버퍼질화막을 제거하는 단계를 더 포함할 수 있다.
상기 주변회로 영역의 게이트절연막이 형성된 결과물 상에 도전막을 형성한 후, 주변회로 영역에 필요한 게이트도전막의 두께 수준을 맞추기 위해 주변회로 영역의 도전막을 일정 두께 식각할 수 있다. 이때, 상기 주변회로 영역에 500 ∼ 800Å 두께의 도전막이 잔류하도록 할 수 있다.
상기 주변회로 영역에 스택형 게이트를 형성하는 단계는, 상기 도전막 상에 금속막을 형성하는 단계와, 상기 금속막 상에, 주변회로 영역의 게이트를 패터닝하기 위한 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴을 마스크로 상기 금속막, 도전막 및 게이트절연막을 식각하는 단계를 포함할 수 있다.
상기 셀 영역에 컨택 플러그를 형성하는 단계는, 상기 게이트 상에 형성된 절연막이 노출되도록 상기 도전막을 식각하는 단계를 포함할 수 있다.
상기 컨택 플러그는, 상기 주변회로 영역에 형성된 스택형 게이트의 게이트도전층과 동일한 물질로 형성할 수 있다.
본 발명에 의한 반도체소자 및 그 제조방법에 따르면, 다마신(Damascene) 공정을 이용하여 새들 핀 구조의 셀 트랜지스터와 비(non)-셀프얼라인컨택(SAC) 공정을 구현함으로써 랜딩 플러그를 형성하기 위한 사진식각 공정이 필요하지 않아 SAC 공정시 유발되는 불량들을 근본적으로 방지할 수 있다. 또한, 공정의 수를 감소시켜 제품 생산에 필요한 TAT(Turn Around Time)를 크게 개선할 수 있다. 또한, 매몰 워드라인과 새들 핀 구조를 적용함으로써 우수한 소자 특성을 확보할 수 있으며, 워드라인 및 비트라인의 기생 캐패시턴스를 감소시켜 소자의 동작속도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으 며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
본 발명은 다마신(Damascene) 공정을 이용하여 새들 핀 구조의 셀 트랜지스터와 비(non)-셀프얼라인컨택(SAC)으로 컨택 플러그를 형성함으로써 컨택 불량을 방지하고 공정 마진을 확보할 수 있는 방법을 제시한다.
도 14a 및 도 14b는 본 발명에 따른 새들 핀 트랜지스터를 구비하는 반도체소자의 비트라인 및 워드라인 방향의 단면도이다.
도 14a 및 도 14b를 참조하면, 본 발명에 따른 반도체소자는 셀 영역과 주변회로 영역을 포함하는 반도체기판(100)과, 셀 영역의 활성영역에 소정 깊이로 형성된 트렌치와, 상기 트렌치의 저부 및 저부의 양 측면이 새들형 핀 구조로 돌출되도록 하는 라인 형상의 오픈부를 제공하면서 상기 활성영역을 감싸도록 형성된 소자분리막(110)과, 상기 트렌치에 매몰되면서 상기 소자분리막(110)의 오픈부에 의해 노출된 상기 트렌치 저부의 양 측면을 덮는 셀 트랜지스터의 새들 핀 게이트와, 상기 주변회로 영역의 반도체기판 상에 배치된 스택형 게이트와, 상기 셀 영역의 컨택 영역을 노출시키면서 상기 새들 핀 게이트를 덮도록 형성된 절연막(180), 및 상기 절연막 사이를 매립하도록 형성된 컨택 플러그(210a)를 포함하여 이루어진다.
상기 셀 영역에 배치된 새들 핀 게이트는 상기 트렌치의 내벽과, 상기 오픈부에 의해 노출된 상기 트렌치의 저부를 포함하는 새들 핀 구조의 표면 상에 형성된 게이트절연막(150)과, 상기 게이트절연막(150) 상에 형성된 폴리실리콘막(160), 그리고 상기 트렌치 내에 매립되면서 상기 소자분리막의 오픈부에 의해 노출된 상 기 트렌치의 저부의 양측면 상부를 덮는 게이트금속막(170)으로 이루어진다. 경우에 따라 상기 폴리실리콘막(160)을 생략할 수도 있다.
상기 스택형 게이트는 주변회로 영역의 반도체기판(100) 상에 차례로 적층된 게이트절연막(200), 게이트도전층(210b), 게이트금속막(230) 및 하드마스크(240)를 포함하여 이루어진다.
상기 컨택 플러그(210a)는, 상기 주변회로 영역에 형성된 스택형 게이트의 게이트도전층(210b)과 동일한 물질, 예를 들면 폴리실리콘막 또는 금속막으로 이루어진다. 그리고, 상기 절연막의 측면에 질화막 스페이서(191)를 더 포함할 수 있다.
도 1 내지 도 14b는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 도면들로서, 도 1, 도 3, 도 5, 도 7, 도 9 및 도 11은 평면도들이고, 도 2a, 도 4a, 도 6a, 도 8a, 도 10a, 도 12a 및 도 14a는 상기 평면도의 A-A' 방향의 단면도들이고, 도 2b, 도 4b, 도 6b, 도 8b, 도 10b, 도 12b 및 도 14b는 상기 평면도의 B-B' 방향의 단면도들이다.
도 1, 도 2a 및 도 2b를 참조하면, 실리콘(Si) 기판과 같은 반도체기판(100) 상에 패드산화막(110) 및 패드질화막(120)을 차례로 형성한다. 패드산화막(110)은 패드질화막(120)의 인력에 의해 반도체기판(100)이 받는 스트레스(stress)를 완화시켜 주는 역할을 하는 것으로, 50 ∼ 150Å 정도의 두께로 형성한다. 패드질화막(120)은 후속 소자분리용 트렌치를 형성하기 위한 식각공정 시 하드마스크(hard mask) 역할을 하는 것으로, 800 ∼ 1,500Å 정도의 두께로 형성한다.
다음에, 패드질화막(120) 상에 소자분리영역을 한정하는 포토레지스트 패턴(도시되지 않음)을 형성한 후 이를 마스크로 패드질화막(120)과 패드산화막(110)을 이방성식각하여 반도체기판의 소자분리영역을 노출시킨다. 포토레지스트 패턴을 제거한 후, 노출된 영역의 반도체기판을 2,000 ∼ 3,500Å 정도의 깊이로 이방성식각하여 소자분리막 형성을 위한 트렌치를 형성한다.
다음에, 트렌치가 형성된 반도체기판의 전면에, 트렌치가 매립되도록 예를 들어 고밀도 플라즈마(HDP) 산화막 또는 SOD(Spin On Dielectric)과 같은 절연막을 증착한다. 증착된 절연막에 대해 에치백 또는 화학기계적연마(CMP)와 같은 평탄화공정을 실시하여 상기 트렌치에 매립된 소자분리막(130)을 형성한다. 상기 트렌치를 절연막으로 매립하는 공정에서, 절연막을 두 층 이상 다층으로 매립할 수도 있다. 그리고, 상기 절연막에 대한 에치백 또는 CMP 공정은 패드질화막(120)을 식각 종료층으로 하여 패드질화막이 노출될 때까지 진행할 수 있다. 도시되지는 않았지만, 트렌치를 절연막으로 매립하기 전에, 트렌치의 내벽에 내벽산화막 또는 라이너질화막을 형성할 수 있다. 상기 소자분리막(130)에 의해 활성영역이 정의된다.
도 3, 도 4a 및 도 4b를 참조하면, 소자분리막(130)이 형성된 반도체기판의 결과물 상에, 예를 들어 아몰퍼스 카본막을 1,500 ∼ 2,500Å의 두께로 형성한다. 셀 트랜지스터의 채널로 예정된 영역의 아몰퍼스 카본막을 식각하여 채널이 형성될 영역을 노출시키는 하드마스크(140)를 형성한다. 다음에, 하드마스크(140)를 마스크로 하여 패드질화막, 패드산화막을 식각하여 채널이 형성될 영역의 반도체기판을 노출시키킨 다음, 노출된 반도체기판을 일정 깊이 식각하여 트렌치를 형성한다. 상 기 트렌치는 셀 영역에서 채널로 예정된 영역에 형성된다.
계속해서, 상기 트렌치에 인접하는 소자분리막(130)을 일정 깊이 리세스시켜 새들형 핀을 형성한다. 즉, 상기 트렌치의 양 끝단에 접촉하고 있는 소자분리막을 일정 깊이 식각하여, 도시된 바와 같이 트렌치의 저부 표면을 핀(Fin) 형태로 돌출되게 한다.
상기 소자분리막을 리세스시키는 깊이는 소자에 필요한 면저항(Rs)을 확보할 수 있도록 1,500 ∼ 2,000Å 정도가 바람직하다. 그리고, 아몰퍼스 카본막에 대한 식각과 새들 핀 구조를 형성하기 위한 반도체기판(100) 및 소자분리막(130)에 대한 식각을 인-시츄(in-situ)로 진행할 수 있다.
도 5, 도 6a 및 도 6b를 참조하면, 하드마스크(도 4a의 140)를 제거한 후 반도체기판의 결과물 상에 예를 들어 50 ∼ 70Å 두께의 산화막을 형성하여, 상기 트렌치와 새들 핀의 표면에 게이트절연막(150)을 형성한다. 이 게이트절연막(150) 상에 30 ∼ 60Å 두께의 폴리실리콘막(160)을 형성한다. 다음에, 폴리실리콘막(160) 상에 예를 들어 300 ∼ 500Å 두께의 하이브리드(hybrid) 텅스텐(W) 또는 텅스텐실리사이드(WSi)를 증착하여 금속전극막(170)을 형성한다. 상기 금속전극막(170)은 도시된 것과 같이 상기 트렌치와, 소자분리막이 리세스된 영역과, 패터닝된 패드산화막 및 패드질화막 사이의 공간(gap)을 매립하도록 형성된다. 경우에 따라서, 폴리실리콘막(160)을 생략하고 게이트절연막(150) 상에 바로 금속전극막(170)을 형성할 수도 있다.
도 7, 도 8a 및 도 8b를 참조하면, 상기 금속전극막(170)에 대해 에치백 또 는 CMP 후 에치백 공정을 실시하여 활성영역의 표면 높이까지 금속전극막을 제거한다. 따라서, 셀 영역의 트렌치와 소자분리막이 리세스된 영역에만 금속전극막(170)이 남게 된다.
다음에, 금속전극막(170)을 다른 도전층과 분리시키기 위해, 결과물의 전면에 예를 들어 고밀도 플라즈마(HDP) 산화막 또는 BPSG와 같은 절연막(180)을 일정 두께 형성한다. 상기 절연막(180)에 대해 패드질화막(120)이 노출되도록 에치백 또는 CMP 공정을 실시함으로써 금속전극막(170)이 매몰되어 다른 도전층과 분리되도록 한다. 이로써, 셀 영역에는 장축방향으로는 트렌치 내에 매몰되고 단축방향으로는 새들형 핀 구조를 이루는 게이트가 형성된다.
도 9, 도 10a 및 도 10b를 참조하면, 인산 용액을 사용하여 셀 영역 및 주변회로 영역의 패드질화막을 모두 제거한다. 다음에, 주변회로 영역의 게이트산화막을 형성할 때 셀 영역이 산화되는 것을 방지하기 위하여, 결과물 상에 30 ∼ 50Å 두께의 버퍼 질화막(190)을 형성한다. 다음에, 주변회로 영역의 버퍼 질화막과 패드산화막을 제거한 다음, 결과물 상에 20 ∼ 50Å 두께의 산화막을 형성하여 주변회로 영역의 게이트절연막(200)을 형성한다. 이때, 듀얼 게이트 구조를 형성하는 경우에는 추가 공정을 진행할 수 있다.
도 11, 도 12a 및 도 12b를 참조하면, 셀 영역에 잔류하는 버퍼 질화막과 패드산화막을 식각하여 컨택 플러그가 형성될 영역의 반도체기판이 노출되도록 한다. 상기 셀 영역의 버퍼 질화막은 도시된 바와 같이 절연막(180)의 측벽에 스페이서(191) 형태로 잔류되도록 할 수도 있다. 다음, 결과물 상에 2,000 ∼ 3,000Å 두 께의 도핑된 폴리실리콘막(210a, 210b)을 형성한다. 도핑된 폴리실리콘막 대신 금속막을 형성할 수도 있다. 셀 영역에 형성된 폴리실리콘막(210a)은 랜딩 플러그 컨택으로 사용되고, 주변회로 영역에 형성된 폴리실리콘막(210b)은 게이트전극으로 사용된다.
다음에, 주변회로 영역에 필요한 폴리실리콘막의 두께 수준을 맞추기 위해 주변회로 영역을 노출시키는 포토레지스트 패턴(220)을 형성한 후, 이를 마스크로 주변회로 영역의 폴리실리콘막(210b)을 일정 두께 식각하여 500 ∼ 800Å 정도 두께의 폴리실리콘막이 잔류되도록 한다. 필요에 따라 셀 영역의 폴리실리콘막(210a)에 대한 추가의 이온주입 공정을 수행할 수 있다.
도 13, 도 14a 및 도 14b를 참조하면, 상기 포토레지스트 패턴(도 6a의 220)을 제거한 후 결과물의 전면에 예를 들어 텅스텐(W) 또는 텅스텐실리사이드(WSi), 그리고 질화막을 차례로 형성한다. 상기 텅스텐 또는 텅스텐실리사이드막은 300 ∼ 500Å의 두께로 형성하고, 질화막은 2,000 ∼ 3,000Å의 두께로 형성한다. 텅스텐 또는 텅스텐실리사이드막은 주변회로 영역에 형성되는 게이트의 저항을 줄이기 위한 금속전극막으로 사용되고, 질화막을 주변회로 영역에 형성되는 게이트를 패터닝하기 위한 하드마스크로 사용된다.
다음에, 주변회로 영역의 게이트가 형성될 영역을 한정하는 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 포토레지스트 패턴을 마스크로 하여 질화막, 텅스텐 또는 텅스텐실리사이드막, 그리고 폴리실리콘막을 식각하여 주변회로 영역의 금속전극막(230) 및 하드마스크(240)를 포함하는 게이트 스택을 형성한다. 이때, 셀 영역에서도 식각이 이루어지는데, 질화막 및 금속막은 전체적으로 제거되고 폴리실리콘막은 리세스 게이트 위에 형성된 절연막(180)이 노출될 때까지 식각되어 랜딩 플러그 컨택 간에 분리가 이루어진다.
다음에, 주변회로 영역의 게이트가 형성된 결과물 상에 3,000 ∼ 5,000Å 두께의 산화막을 증착하여 층간절연막(250)을 형성한다. 이후 스토리지 노드 컨택 및 캐패시터 형성공정을 통상적인 방법에 따라 진행한다.
이상 설명한 바와 같이 본 발명에 따른 반도체 소자의 제조방법에 따르면, 랜딩 플러그를 형성하기 위한 사진식각 공정이 사실상 필요하지 않아 SAC 공정시 유발되는 불량들을 근본적으로 방지할 수 있다. 또한, 공정의 수를 감소시켜 제품 생산에 필요한 TAT(Turn Around Time)를 크게 개선할 수 있다. 또한, 매몰 워드라인과 새들 핀 구조를 함께 적용함으로써 우수한 소자 특성을 확보할 수 있으며, 워드라인 및 비트라인의 기생 캐패시턴스를 감소시켜 소자의 동작속도를 향상시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1 내지 도 14b는 본 발명에 따른 새들 핀 트랜지스터를 구비하는 반도체소자의 제조방법을 설명하기 위한 도면들이다.

Claims (28)

  1. 반도체기판의 활성영역에 소정 깊이로 형성된 트렌치;
    상기 트렌치의 저부 및 저부의 양 측면이 새들형 핀 구조로 돌출되도록 하는 라인 형상의 오픈부를 제공하면서 상기 활성영역을 감싸도록 형성된 소자분리막;
    상기 트렌치에 매몰되면서 상기 소자분리막의 오픈부에 의해 노출된 상기 트렌치 저부의 양 측면을 덮는 셀 트랜지스터의 새들 핀 게이트;
    상기 반도체기판 상에, 컨택이 형성될 영역의 상기 반도체기판을 노출시키면서 상기 새들 핀 게이트를 덮도록 형성된 절연막; 및
    상기 절연막 사이의 노출된 반도체기판 상에 형성된 컨택 플러그를 포함하는 것을 특징으로 하는 새들 핀 트랜지스터를 구비하는 반도체소자.
  2. 제1항에 있어서,
    상기 소자분리막이 리세스된 깊이는 1,200 ∼ 2,000Å의 범위인 것을 특징으로 하는 새들 핀 트랜지스터를 구비하는 반도체소자.
  3. 제1항에 있어서, 상기 새들 핀 게이트는,
    상기 트렌치의 내벽과, 상기 오픈부에 의해 노출된 상기 트렌치의 저부를 포함하는 새들 핀 구조의 표면 상에 형성된 게이트절연막과,
    상기 게이트절연막 상에, 상기 트렌치 내에 매립되면서 상기 소자분리막의 오픈부에 의해 노출된 상기 트렌치의 저부의 양측면 상부를 덮는 게이트금속막을 포함하는 것을 특징으로 하는 특징으로 하는 새들 핀 트랜지스터를 구비하는 반도체소자.
  4. 제1항에 있어서,
    상기 게이트절연막과 게이트금속막 사이에 도핑된 폴리실리콘막을 더 포함하는 것을 특징으로 하는 새들 핀 트랜지스터를 구비하는 반도체소자.
  5. 제1항에 있어서,
    상기 컨택 플러그는 폴리실리콘막 또는 금속막으로 이루어진 것을 특징으로 하는 새들 핀 트랜지스터를 구비하는 반도체소자.
  6. 셀 영역과 주변회로 영역을 포함하는 반도체기판;
    상기 반도체기판의 셀 영역에 배치되며, 반도체기판 표면 아래로 매몰된 새들 핀 게이트;
    상기 주변회로 영역의 반도체기판 상에 배치된 스택형 게이트;
    상기 셀 영역의 컨택 영역을 노출시키면서 상기 새들 핀 게이트를 덮도록 형성된 절연막; 및
    상기 셀 영역에 형성된 상기 절연막 사이의 노출된 반도체기판 상에 형성된 컨택 플러그를 포함하는 것을 특징으로 하는 새들 핀 트랜지스터를 구비하는 반도 체소자.
  7. 제6항에 있어서, 상기 새들 핀 게이트는,
    상기 셀 영역의 활성영역에 소정 깊이로 형성된 트렌치의 내벽과,
    상기 트렌치의 저부가 새들형 핀 구조로 돌출되도록 소자분리막을 일정 깊이 식각하여 형성된 리세스영역의 표면을 따라 형성된 게이트절연막, 및
    상기 트렌치 및 리세스영역을 매립하도록 형성된 게이트금속막을 포함하는 것을 특징으로 하는 특징으로 하는 새들 핀 트랜지스터를 구비하는 반도체소자.
  8. 제7항에 있어서,
    상기 게이트절연막과 게이트금속막 사이에 폴리실리콘막을 더 포함하는 것을 특징으로 하는 새들 핀 트랜지스터를 구비하는 반도체소자.
  9. 제6항에 있어서,
    상기 스택형 게이트는,
    상기 주변회로 영역의 반도체기판 상에 차례로 적층된 게이트절연막, 게이트도전층, 게이트금속막 및 하드마스크를 포함하는 것을 특징으로 하는 새들 핀 트랜지스터를 구비하는 반도체소자.
  10. 제6항에 있어서,
    상기 컨택 플러그는, 상기 주변회로 영역에 형성된 스택형 게이트의 게이트도전층과 동일한 물질로 이루어진 것을 특징으로 하는 새들 핀 트랜지스터를 구비하는 반도체소자.
  11. 제6항에 있어서,
    상기 절연막의 측면에 형성된 질화막 스페이서를 더 포함하는 것을 특징으로 하는 새들 핀 트랜지스터를 구비하는 반도체소자.
  12. 반도체기판의 셀 영역 상에 소자분리영역을 노출시키는 패드질화막을 형성하는 단계;
    상기 소자분리영역의 반도체기판에 트렌치를 형성하는 단계;
    상기 트렌치 내에 소자분리막을 형성하는 단계;
    상기 반도체기판의 활성영역을 일정 깊이 식각하여 리세스시키는 단계;
    리세스된 활성영역이 일정 두께 돌출되도록 상기 소자분리막을 식각하는 단계;
    상기 리세스된 활성영역 및 소자분리막이 식각된 영역을 매립하여 상기 돌출된 활성영역을 감싸면서 상기 반도체기판 표면 아래로 리세스된 셀 트랜지스터의 게이트를 형성하는 단계;
    상기 게이트의 상부에 절연막을 형성하는 단계;
    상기 패드질화막을 제거하여 컨택 플러그가 형성될 영역의 반도체기판을 노 출시키는 단계; 및
    상기 컨택 플러그가 형성될 영역을 도전막으로 채워 컨택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 새들 핀 트랜지스터를 구비하는 반도체소자의 제조방법.
  13. 제12항에 있어서,
    상기 셀 트랜지스터의 게이트를 형성하는 단계는,
    상기 리세스된 활성영역 및 소자분리막이 식각된 영역의 표면에 게이트절연막을 형성하는 단계와,
    상기 리세스된 활성영역 및 소자분리막이 식각된 영역이 매립되도록 전면에 게이트금속막을 형성하는 단계, 및
    상기 게이트금속막에 대해 에치백을 실시하거나 화학기계적연마(CMP) 후 에치백을 실시하는 단계를 포함하는 것을 특징으로 하는 새들 핀 트랜지스터를 구비하는 반도체소자의 제조방법.
  14. 제13항에 있어서,
    상기 게이트금속막에 대해 에치백을 실시하거나 화학기계적연마(CMP) 후 에치백을 실시하는 단계에서, 상기 게이트금속막의 표면이 상기 활성영역과 같은 높이가 되도록 하는 것을 특징으로 하는 새들 핀 트랜지스터를 구비하는 반도체소자의 제조방법.
  15. 제13항에 있어서,
    상기 게이트금속막을 형성하는 단계 전에,
    상기 게이트절연막 상에 폴리실리콘막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 새들 핀 트랜지스터를 구비하는 반도체소자의 제조방법.
  16. 제12항에 있어서,
    상기 게이트 상부에 절연막을 형성하는 단계는,
    상기 셀 트랜지스터의 게이트가 형성된 결과물 상에 절연막을 형성하는 단계, 및
    상기 패드질화막이 노출되도록 상기 절연막을 에치백 또는 화학기계적연마(CMP)를 실시하는 단계를 포함하는 것을 특징으로 하는 새들 핀 트랜지스터를 구비하는 반도체소자의 제조방법.
  17. 반도체기판의 셀 영역 및 주변회로 영역 상에, 소자분리영역을 노출시키는 패드질화막을 형성하는 단계;
    상기 소자분리영역의 반도체기판에 트렌치 소자분리막을 형성하는 단계;
    채널이 형성될 영역의 활성영역을 일정 깊이 리세스시키는 단계;
    리세스된 활성영역이 새들 핀 형태로 일정 두께 돌출되도록 상기 소자분리막을 리세스시키는 단계;
    상기 돌출된 활성영역을 감싸면서 상기 반도체기판 표면 아래로 매몰된 새들 핀 게이트를 형성하는 단계;
    상기 새들 핀 게이트의 상부에 절연막을 형성하여 상기 새들 핀 게이트를 격리시키는 단계;
    상기 패드질화막을 제거하여 셀 영역의 컨택 플러그가 형성될 영역과 주변회로영역의 반도체기판을 노출시키는 단계;
    상기 주변회로영역의 반도체기판 상에 게이트절연막을 형성하는 단계;
    상기 셀 영역 및 주변회로 영역의 결과물 전면에 도전막을 형성하는 단계; 및
    상기 도전막을 식각하여 셀 영역에는 랜딩 플러그 컨택을, 주변회로 영역에는 상기 도전막을 포함하는 스택형 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 새들 핀 트랜지스터를 구비하는 반도체소자의 제조방법.
  18. 제17항에 있어서,
    상기 채널이 형성될 영역의 활성영역을 일정 깊이 리세스시키는 단계와,
    리세스된 활성영역이 일정 두께 돌출되도록 상기 소자분리막을 리세스시키는 단계를 인-시츄(in-situ)로 진행하는 것을 특징으로 하는 새들 핀 트랜지스터를 구비하는 반도체소자의 제조방법.
  19. 제17항에 있어서,
    상기 셀 트랜지스터의 게이트를 형성하는 단계는,
    상기 활성영역 및 소자분리막의 리세스된 표면에 게이트절연막을 형성하는 단계, 및
    상기 리세스된 영역이 매립되도록 전면에 게이트금속막을 증착하는 단계, 및
    상기 게이트금속막에 대해 에치백을 실시하거나 화학기계적연마(CMP) 후 에치백을 실시하는 단계를 포함하는 것을 특징으로 하는 새들 핀 트랜지스터를 구비하는 반도체소자의 제조방법.
  20. 제19항에 있어서,
    상기 게이트금속막에 대해 에치백을 실시하거나 화학기계적연마(CMP) 후 에치백을 실시하는 단계에서, 상기 게이트금속막이 활성영역과 같은 높이가 되도록 하는 것을 특징으로 하는 새들 핀 트랜지스터를 구비하는 반도체소자의 제조방법.
  21. 제19항에 있어서,
    상기 게이트금속막을 증착하는 단계 전에,
    상기 게이트절연막 상에 도핑된 폴리실리콘막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 새들 핀 트랜지스터를 구비하는 반도체소자의 제조방법.
  22. 제17항에 있어서,
    상기 패드질화막이 노출되도록 상기 절연막을 식각하는 단계에서,
    에치백 또는 화학기계적연마(CMP) 방법을 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
  23. 제17항에 있어서,
    주변회로 영역의 게이트절연막을 형성하는 단계 전에,
    상기 패드질화막을 제거한 결과물 상에 버퍼 질화막을 형성하는 단계, 및
    주변회로 영역의 버퍼질화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  24. 제17항에 있어서,
    상기 셀 영역 및 주변회로 영역의 결과물 상에 도전막을 형성한 후,
    주변회로 영역에 필요한 게이트도전막의 두께 수준을 맞추기 위해 주변회로 영역의 상기 도전막을 일정 두께 식각하는 것을 특징으로 하는 반도체소자의 제조방법.
  25. 제24항에 있어서,
    상기 주변회로 영역에 500 ∼ 800Å 두께의 도전막이 잔류하도록 하는 것을 특징으로 하는 반도체소자의 제조방법.
  26. 제17항에 있어서,
    상기 주변회로 영역에 스택형 게이트를 형성하는 단계는,
    상기 도전막 상에 금속막을 형성하는 단계와,
    상기 금속막 상에, 주변회로 영역의 게이트를 패터닝하기 위한 하드마스크 패턴을 형성하는 단계와,
    상기 하드마스크 패턴을 마스크로 상기 금속막, 도전막 및 게이트절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  27. 제17항에 있어서,
    상기 셀 영역에 컨택 플러그를 형성하는 단계는,
    상기 게이트 상에 형성된 절연막이 노출되도록 상기 도전막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  28. 제27항에 있어서,
    상기 컨택 플러그는, 상기 주변회로 영역에 형성된 스택형 게이트의 게이트도전층과 동일한 물질로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011019187A2 (ko) 2009-08-10 2011-02-17 주식회사 엘지화학 리튬 이차전지
KR101156060B1 (ko) * 2010-12-15 2012-06-20 에스케이하이닉스 주식회사 매립게이트를 구비한 반도체 장치 제조방법
KR101314351B1 (ko) * 2011-09-06 2013-10-04 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100979359B1 (ko) * 2008-05-30 2010-08-31 주식회사 하이닉스반도체 새들형 핀 트랜지스터를 포함한 반도체 장치의 제조 방법및 반도체 장치
KR101529867B1 (ko) * 2008-10-27 2015-06-18 삼성전자주식회사 자기정열 이중 패터닝 기술을 이용한 매립형 게이트 전극 및 소자 분리막을 갖는 반도체 및 그 반도체 제조 방법
KR101171886B1 (ko) * 2009-07-31 2012-08-07 에스케이하이닉스 주식회사 매립게이트를 구비한 반도체장치 및 그 제조 방법
KR101186033B1 (ko) * 2009-09-30 2012-09-25 에스케이하이닉스 주식회사 반도체 기억 장치 및 그의 제조 방법
US8786009B2 (en) * 2009-11-03 2014-07-22 Samsung Electronics Co., Ltd. Substrate structures including buried wiring, semiconductor devices including substrate structures, and method of fabricating the same
KR101116359B1 (ko) * 2009-12-30 2012-03-09 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 및 그 제조 방법
KR101692718B1 (ko) * 2011-07-04 2017-01-04 삼성전자주식회사 디램 소자의 제조 방법
US8916426B2 (en) * 2012-03-27 2014-12-23 International Business Machines Corporation Passive devices for FinFET integrated circuit technologies
KR101933044B1 (ko) 2012-03-30 2018-12-28 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP2013239568A (ja) * 2012-05-15 2013-11-28 Ps4 Luxco S A R L 半導体装置
US8647938B1 (en) * 2012-08-09 2014-02-11 GlobalFoundries, Inc. SRAM integrated circuits with buried saddle-shaped FINFET and methods for their fabrication
US8723225B2 (en) * 2012-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Guard rings on fin structures
CN103187272B (zh) * 2013-02-28 2015-07-15 溧阳市宏达电机有限公司 一种鳍型pin二极管的制造方法
KR102084954B1 (ko) 2013-05-02 2020-03-05 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9324619B2 (en) 2014-08-25 2016-04-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9929242B2 (en) 2015-01-12 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9502567B2 (en) * 2015-02-13 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor fin structure with extending gate structure
CN109417094B (zh) 2016-07-01 2022-10-21 英特尔公司 自-对准栅极边缘三栅极和finFET器件
KR102552949B1 (ko) * 2016-09-02 2023-07-06 삼성전자주식회사 반도체 장치
US10163900B2 (en) 2017-02-08 2018-12-25 Globalfoundries Inc. Integration of vertical field-effect transistors and saddle fin-type field effect transistors
US10777465B2 (en) 2018-01-11 2020-09-15 Globalfoundries Inc. Integration of vertical-transport transistors and planar transistors
US11024720B2 (en) 2019-03-13 2021-06-01 International Business Machines Corporation Non-self aligned contact semiconductor devices
CN112652528B (zh) * 2019-10-11 2022-07-05 长鑫存储技术有限公司 埋入式栅极结构及其制作方法
CN112908840A (zh) * 2019-12-03 2021-06-04 长鑫存储技术有限公司 半导体结构及其形成方法、存储器
US20230022333A1 (en) * 2021-07-23 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4498227A (en) * 1983-07-05 1985-02-12 Fairchild Camera & Instrument Corporation Wafer fabrication by implanting through protective layer
JP2751909B2 (ja) * 1996-02-26 1998-05-18 日本電気株式会社 半導体装置の製造方法
US6855989B1 (en) 2003-10-01 2005-02-15 Advanced Micro Devices, Inc. Damascene finfet gate with selective metal interdiffusion
KR100505712B1 (ko) * 2003-10-22 2005-08-02 삼성전자주식회사 리세스 채널 어레이 트랜지스터의 제조 방법
KR100577562B1 (ko) * 2004-02-05 2006-05-08 삼성전자주식회사 핀 트랜지스터 형성방법 및 그에 따른 구조
KR20050108916A (ko) 2004-05-14 2005-11-17 삼성전자주식회사 다마신 공정을 이용한 핀 전계 효과 트랜지스터의 형성 방법
JP4552603B2 (ja) * 2004-11-08 2010-09-29 エルピーダメモリ株式会社 半導体装置の製造方法
KR100744684B1 (ko) * 2006-06-01 2007-08-01 주식회사 하이닉스반도체 벌브형 리세스와 새들형 핀을 결합한 반도체소자 및 그의제조 방법
KR20080000833A (ko) * 2006-06-28 2008-01-03 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100838378B1 (ko) * 2006-09-29 2008-06-13 주식회사 하이닉스반도체 핀트랜지스터의 제조 방법
KR20080041439A (ko) * 2006-11-07 2008-05-13 삼성전자주식회사 서로 다른 두께의 게이트 절연막을 구비한 모스트랜지스터들을 갖는 반도체소자의 제조방법들
KR100847308B1 (ko) * 2007-02-12 2008-07-21 삼성전자주식회사 반도체 소자 및 그 제조 방법.

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011019187A2 (ko) 2009-08-10 2011-02-17 주식회사 엘지화학 리튬 이차전지
KR101156060B1 (ko) * 2010-12-15 2012-06-20 에스케이하이닉스 주식회사 매립게이트를 구비한 반도체 장치 제조방법
KR101314351B1 (ko) * 2011-09-06 2013-10-04 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법

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KR101040367B1 (ko) 2011-06-10
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