KR20100077565A - 수직 채널 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법 - Google Patents

수직 채널 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 수직 채널 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법에 관한 것으로서, 본 발명의 일측면에 따른 수직 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법은, 반도체 기둥을 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기둥을 둘러싸는 서라운딩 게이트 전극을 형성하는 단계; 상기 반도체 기판 내에 불순물을 도핑하여 비트라인용 불순물 영역을 형성하는 단계; 및 상기 비트라인용 불순물 영역이 형성된 상기 반도체 기판을 소정 깊이 식각하여 소자분리 트렌치를 형성하면서, 비트라인을 한정하는 단계를 포함하되, 상기 불순물 도핑은, 상기 비트라인용 불순물 영역이 상기 반도체 기둥의 하부까지 존재하는 정도의 농도로 수행되고, 상술한 본 발명에 의한 수직 채널 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법은, 비트라인 형성을 위한 불순물 도핑 농도를 증가시키되 반도체 기둥의 하부에까지 비트라인용 불순물 영역이 존재하게 하여, 비트라인 저항을 감소시키면서도 트랜지스터의 특성 열화를 방지할 수 있다.
수직 채널 트랜지스터, 매몰 비트라인, 불순물 도핑

Description

수직 채널 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH VERTICAL CHANNEL TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 특히 수직 채널 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 디램(DRAM) 소자의 단위 셀은 선택 소자로 이용되는 1개의 트랜지스터와 저장 소자로 이용되는 1개의 캐패시터로 구성된다. 최근, 이러한 디램(DRAM) 소자의 사이즈가 감소하면서, 상기 선택 소자로 종래의 플래너 타입(plannar type) 트랜지스터 대신 수직 채널 트랜지스터가 이용되고 있다.
도1a 내지 도1f는 종래 기술에 따른 수직 채널 트랜지스터 형성 방법을 설명하기 위한 도면이다.
도1a에 도시된 바와 같이, 반도체 기판(10) 상에 하드마스크 패턴(11)을 형성한다. 이때, 하드마스크 패턴(11)은 섬(island) 형태로 형성되며, 제1 방향 및 제1 방향과 교차하는 제2 방향으로 복수개가 배치된다.
도1b에 도시된 바와 같이, 하드마스크 패턴(11)을 식각 베리어로 반도체 기판(10)을 소정 깊이 식각하여 상부 반도체 기둥(10a)을 형성한다.
이어서, 결과물의 전면에 스페이서용 물질막을 형성한 후, 이 스페이서용 물질막을 에치백(etchback)하여 하드마스크 패턴(11) 및 상부 반도체 기둥(10a)의 측벽에 스페이서(12)를 형성한다.
도1c에 도시된 바와 같이, 하드마스크 패턴(11) 및 스페이서(12)를 식각 베리어로 반도체 기판(10)을 소정 깊이 식각하여 상부 반도체 기둥(10a)과 일체로 연결되는 하부 반도체 기둥(10b)을 형성한다. 그 결과, 상부 반도체 기둥(10a) 및 하부 반도체 기둥(10b)으로 이루어지는 반도체 기둥(100)이 형성된다.
도1d에 도시된 바와 같이, 하드마스크 패턴(11) 및 스페이서(12)를 식각 베리어로 하부 반도체 기둥(10b)을 소정 폭 식각하여 리세스한다. 리세스된 하부 반도체 기둥을 도면부호 10b´로 표시하기로 한다.
이어서, 리세스된 하부 반도체 기둥(10b´)을 포함하는 반도체 기판(10)의 노출된 표면에 게이트 절연막(13)을 형성한다.
이어서, 결과물의 전체 구조 상에 게이트 전극용 도전막을 형성한 후, 게이트 절연막(13)이 드러날 때까지 게이트 전극용 도전막을 에치백하여 리세스된 하부 반도체 기둥(10b´)을 둘러싸는 서라운딩 게이트 전극(14)을 형성한다.
도1e에 도시된 바와 같이, 반도체 기둥(100) 사이의 반도체 기판(10) 내에 비트라인 형성을 위한 불순물(예컨대, N형 불순물)을 도핑하여 비트라인용 불순물 영역(15)을 형성한다.
이어서, 결과물의 전체 구조 상에 절연막(16)을 형성한다.
도1f에 도시된 바와 같이, 절연막(16) 상에 소자분리 트렌치 형성을 위한 마스크 패턴(미도시됨)을 형성한다.
이어서, 이 마스크 패턴을 식각 베리어로 절연막(16)을 식각하여 반도체 기판(10)을 노출시킨 후, 노출된 반도체 기판(10)을 소정 깊이 식각한다. 그 결과, 상기 제2 방향으로 배열되는 반도체 기둥(10)의 열들 사이의 반도체 기판(10) 내에 상기 제2 방향과 평행한 방향으로 연장되는 소자분리 트렌치(T)가 형성된다. 이때, 소자분리 트렌치(T)는 비트라인용 불순물 영역(15)을 관통하는 깊이로 형성되고, 그에 따라 반도체 기둥(10)을 감싸면서 제2 방향으로 연장되는 매몰 비트라인(buried bitlind, 15´)이 형성된다. 소자분리 트렌치(T) 형성에 따라 식각된 절연막은 도면부호 16´로 표시하기로 한다.
이어서, 본 도면에는 도시되지 않았으나, 후속 공정으로 서라운딩 게이트 전극(14)과 전기적으로 연결되면서 제1 방향으로 연장되는 워드라인 형성 공정, 하드마스크 패턴(11)을 제거하여 노출되는 반도체 기둥(100) 상에 캐패시터를 형성하는 공정을 순차적으로 수행하여 디램 소자를 완성한다.
그러나, 상기의 매몰 비트라인(15´)은 불순물 도핑에 의하여 형성되기 때문에, 그 저항이 크게 증가하는 문제가 있다. 이와 같은 저항 증가 문제는 반도체 소자의 사이즈가 감소하면서 더욱 심화된다. 그렇다고 하여, 상기 저항 증가 문제를 해소하기 위하여 불순물의 도핑 농도를 증가시키면 HCE(Hot carrier effect)에 따 른 트랜지스터의 특성 열화를 초래한다.
따라서, 수직 채널 트랜지스터 구조에서 매몰 비트라인의 저항을 감소시키면서도 트랜지스터의 특성 열화를 방지할 수 있는 기술의 개발이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 비트라인 형성을 위한 불순물 도핑 농도를 증가시키되 반도체 기둥의 하부에까지 비트라인용 불순물 영역이 존재하게 하여, 비트라인 저항을 감소시키면서도 트랜지스터의 특성 열화를 방지할 수 있는 수직 채널 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 일측면에 따른 수직 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법은, 반도체 기둥을 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기둥을 둘러싸는 서라운딩 게이트 전극을 형성하는 단계; 상기 반도체 기판 내에 불순물을 도핑하여 비트라인용 불순물 영역을 형성하는 단계; 및 상기 비트라인용 불순물 영역이 형성된 상기 반도체 기판을 소정 깊이 식각하여 소자분리 트렌치를 형성하면서, 비트라인을 한정하는 단계를 포함하되, 상기 불순물 도핑은, 상기 비트라인용 불순물 영역이 상기 반도체 기둥의 하부까지 존재하는 정도의 농도로 수행된다.
상기 과제를 해결하기 위한 본 발명의 다른 측면에 따른 수직 채널 트랜지스터를 구비하는 반도체 소자는, 반도체 기둥을 갖는 반도체 기판; 상기 반도체 기둥을 둘러싸는 서라운딩 게이트 전극; 및 소자분리 트렌치에 의하여 한정되며, 상기 반도체 기판 내로의 불순물 도핑에 의하여 형성되는 비트라인을 포함하되, 상기 불순물 도핑의 농도는, 상기 비트라인이 상기 반도체 기둥 하부에까지 존재하는 정도의 값을 갖는다.
상술한 본 발명에 의한 수직 채널 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법은, 비트라인 형성을 위한 불순물 도핑 농도를 증가시키되 반도체 기둥의 하부에까지 비트라인용 불순물 영역이 존재하게 하여, 비트라인 저항을 감소시키면서도 트랜지스터의 특성 열화를 방지할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2f는 본 발명의 일실시예에 따른 수직 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법을 설명하기 위한 도면이고, 특히 도2f는 본 발명의 일실시예에 따른 수직 채널 트랜지스터를 구비하는 반도체 소자를 설명하기 위한 도면이다.
도2a에 도시된 바와 같이, 반도체 기판(20) 상에 하드마스크 패턴(21)을 형성한다. 이때, 하드마스크 패턴(21)은 섬(island) 형태로 형성되며, 제1 방향 및 제1 방향과 교차하는 제2 방향으로 복수개가 배치된다.
도2b에 도시된 바와 같이, 하드마스크 패턴(21)을 식각 베리어로 반도체 기판(20)을 소정 깊이 식각하여 상부 반도체 기둥(20a)을 형성한다.
이어서, 결과물의 전면에 스페이서용 물질막을 형성한 후, 이 스페이서용 물질막을 에치백(etchback)하여 하드마스크 패턴(21) 및 상부 반도체 기둥(20a)의 측벽에 스페이서(22)를 형성한다.
도2c에 도시된 바와 같이, 하드마스크 패턴(21) 및 스페이서(22)를 식각 베리어로 반도체 기판(20)을 소정 깊이 식각하여 상부 반도체 기둥(20a)과 일체로 연결되는 하부 반도체 기둥(20b)을 형성한다. 그 결과, 상부 반도체 기둥(20a) 및 하부 반도체 기둥(20b)으로 이루어지는 반도체 기둥(200)이 형성된다.
도2d에 도시된 바와 같이, 하드마스크 패턴(21) 및 스페이서(22)를 식각 베리어로 하부 반도체 기둥(20b)을 소정 폭 식각하여 리세스한다. 리세스된 하부 반도체 기둥을 도면부호 10b´로 표시하기로 한다.
이어서, 리세스된 하부 반도체 기둥(20b´)을 포함하는 반도체 기판(20)의 노출된 표면에 게이트 절연막(23)을 형성한다.
이어서, 결과물의 전체 구조 상에 게이트 전극용 도전막을 형성한 후, 게이트 절연막(23)이 드러날 때까지 게이트 전극용 도전막을 에치백하여 리세스된 하부 반도체 기둥(20b´)을 둘러싸는 서라운딩 게이트 전극(24)을 형성한다.
도2e에 도시된 바와 같이, 반도체 기판(20) 내에 비트라인 형성을 위한 불순물을 도핑하여 비트라인용 불순물 영역(25)을 형성하되, 비트라인 불순물 영역(25) 이 반도체 기둥(100) 사이의 반도체 기판(20) 뿐만 아니라 반도체 기둥(100) 아래의 반도체 기판(20) 내에까지 존재하여, 결과적으로 비트라인용 불순물 영역(25)이 반도체 기판(20)의 전체 영역에 존재하도록 고농도로 불순물을 도핑한다. 이때, 상기 불순물은 N형 불순물 특히, Ph 또는 As인 것이 바람직하며, 상기 불순물의 도핑 농도는 1E15atoms/㎠ 이상인 것이 바람직하다. 이와 같이, 고농도로 불순물을 도핑한 경우의 효과는 후술하기로 한다.
이어서, 결과물의 전체 구조 상에 절연막(26)을 형성한다.
도2f에 도시된 바와 같이, 절연막(26) 상에 소자분리 트렌치 형성을 위한 마스크 패턴(미도시됨)을 형성한다.
이어서, 이 마스크 패턴을 식각 베리어로 절연막(26)을 식각하여 반도체 기판(20)을 노출시킨 후, 노출된 반도체 기판(20)을 소정 깊이 식각한다. 그 결과, 상기 제2 방향으로 배열되는 반도체 기둥(20)의 열들 사이의 반도체 기판(20) 내에 상기 제2 방향과 평행한 방향으로 연장되는 소자분리 트렌치(T)가 형성된다. 이때, 소자분리 트렌치(T)는 비트라인용 불순물 영역(25)을 관통하는 깊이로 형성되고, 그에 따라 반도체 기둥(20) 아래에 존재하면서 제2 방향으로 연장되는 매몰 비트라인(buried bitlind, 25´)이 형성된다. 소자분리 트렌치(T) 형성에 따라 식각된 절연막은 도면부호 26´로 표시하기로 한다.
도2f를 참조하여, 본 발명의 일실시예에 따른 수직 채널 트랜지스터 구조의 장점을 살펴보면 다음과 같다.
우선, 매몰 비트라인(25´)이 고농도의 불순물 도핑에 의하여 형성되기 때문 에, 매몰 비트라인(25´)의 저항이 크게 감소하는 효과가 있다.
또한, 고농도 불순물 도핑에 의한 매몰 비트라인(25´) 및 반도체 기둥(200)을 둘러싸는 서라운딩 게이트 전극(24)에 의하여 완전 공핍 채널(fully depletion channel, 도면부호 "A" 참조)이 형성될 수 있으므로, 트랜지스터의 동작 과정에서 발생하는 HCE(Hot carrier effect)에 따른 트랜지스터의 특성 열화를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예를 들어, 본 명세서에서는 반도체 기둥의 형성 및 반도체 기둥을 둘러싸는 서라운딩 게이트 전극 형성의 일련의 공정을 도2a 내지 도2d를 통하여 설명하였으나, 이에 한정되는 것은 아니며, 그외의 방법을 통하여도 반도체 기둥 및 서라운딩 게이트 전극의 형성이 수행될 수 있다.
도1a 내지 도1f는 종래 기술에 따른 수직 채널 트랜지스터 형성 방법을 설명하기 위한 도면.
도2a 내지 도2f는 본 발명의 일실시예에 따른 수직 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법을 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명
20 : 반도체 기판 200 : 반도체 기둥
24 : 서라운딩 게이트 전극 25 : 비트라인용 불순물 영역

Claims (7)

  1. 반도체 기둥을 갖는 반도체 기판을 제공하는 단계;
    상기 반도체 기둥을 둘러싸는 서라운딩 게이트 전극을 형성하는 단계;
    상기 반도체 기판 내에 불순물을 도핑하여 비트라인용 불순물 영역을 형성하는 단계; 및
    상기 비트라인용 불순물 영역이 형성된 상기 반도체 기판을 소정 깊이 식각하여 소자분리 트렌치를 형성하면서, 비트라인을 한정하는 단계
    를 포함하되,
    상기 불순물 도핑은, 상기 비트라인용 불순물 영역이 상기 반도체 기둥의 하부까지 존재하는 정도의 농도로 수행되는
    수직 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 불순물은, N형 불순물인
    반도체 소자의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 불순물 도핑 농도는, 1E15atoms/㎠ 이상인
    반도체 소자의 제조 방법.
  4. 반도체 기둥을 갖는 반도체 기판;
    상기 반도체 기둥을 둘러싸는 서라운딩 게이트 전극; 및
    소자분리 트렌치에 의하여 한정되며, 상기 반도체 기판 내로의 불순물 도핑에 의하여 형성되는 비트라인을 포함하되,
    상기 불순물 도핑의 농도는, 상기 비트라인이 상기 반도체 기둥 하부에까지 존재하는 정도의 값을 갖는,
    수직 채널 트랜지스터를 구비하는 반도체 소자.
  5. 제1항에 있어서,
    상기 불순물은, N형 불순물인
    반도체 소자.
  6. 제4항 또는 제5항에 있어서,
    상기 불순물 도핑 농도는, 1E15atoms/㎠ 이상인
    반도체 소자.
  7. 제4항에 있어서,
    상기 서라운딩 게이트 전극에 의하여 둘러싸이는 상기 반도체 기둥에 완전 공핍 채널이 구비되는
    반도체 소자.
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