KR20040057532A - 하드마스크의 경사 프로파일을 방지할 수 있는 불화아르곤노광원을 이용한 반도체소자 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 38
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract 8
- 238000000206 photolithography Methods 0.000 title description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 38
- 229920005591 polysilicon Polymers 0.000 claims abstract description 38
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 22
- 150000004767 nitrides Chemical class 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 15
- 229910052721 tungsten Inorganic materials 0.000 claims description 15
- 239000010937 tungsten Substances 0.000 claims description 15
- 239000011259 mixed solution Substances 0.000 claims description 4
- 125000000896 monocarboxylic acid group Chemical group 0.000 claims description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 239000007789 gas Substances 0.000 description 7
- 229920000642 polymer Polymers 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000011982 device technology Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000010970 precious metal Substances 0.000 description 2
- NIXOWILDQLNWCW-UHFFFAOYSA-M Acrylate Chemical compound [O-]C(=O)C=C NIXOWILDQLNWCW-UHFFFAOYSA-M 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000011165 process development Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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- Chemical & Material Sciences (AREA)
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Abstract
본 발명은 반도체소자의 전도층 패턴 형성시 사용되는 하드마스크의 경사 프로파일(제2하드마스크 상부의 첨탑 또는 라운드 현상)을 방지하기에 적합한 반도체소자의 전도층 패턴 형성방법을 제공하기 위한 것으로 이를 위해 본 발명은, 기판 상에 전도층을 형성하는 단계; 상기 전도층 상에 질화막과 폴리실리콘막을 차례로 형성하는 단계; 상기 폴리실리콘막 상에 소정의 패턴을 형성하기 위한 ArF 노광원을 이용한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 폴리실리콘막을 식각하여 제2하드마스크를 형성하는 단계; 적어도 상기 제2하드마스크를 식각마스크로 상기 질화막을 식각하여 제1하드마스크를 형성하는 단계; 상기 제2하드마스크를 제거하는 단계; 및 상기 제1하드마스크를 식각마스크로 상기 전도층을 식각하여 상기 소정의 패턴을 형성하는 단계 를 포함하는 ArF 노광원을 이용한 반도체소자 제조방법을 제공한다.
Description
본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로 특히, 하드마스크의 상부가 평탄한 전도패턴 형성방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 패턴간의 거리가 작아지고 마스크막인 포토레지스트막의 두께는 낮아지고 있다. 이렇게 포토레지스트막의 두께가 낮아지면 높은 종횡비의 콘택홀이나 셀프 얼라인 콘택홀 형성 공정에서는 포토레지스트막이 산화막이나 임의의 막질을 식각하는데 마스크 역할을 완벽하게 수행할 수 없게 된다. 그러므로, 포토레지스트막이 마스크역할을 할 수 있게 산화막이나 임의의 막질과 포토레지스트막의 고선택비를 확보할 수 있는 하드마스크가 필요하다.
이러한 하드마스크로는 다양한 막질 예컨대, 질화막 또는 폴리실리콘막이 이용되고 있으며, 하드마스크 도입에 따라 상대적으로 포토레지스트막의 선택비 마진을 확보할 수 있을 뿐만아니라, 임계치수(Critical Dimension; 이하 CD라 함)의 손실(Loss)을 최소화함으로써 CD 바이어스(Bias)를 줄일 수 있게 되었다.
그러나, 질화막 계열의 하드마스크를 사용하는 경우 디자인 룰의 감소에 따라 그 두께가 감소하게 되었고, 이에 따라 콘택 형성 등의 공정에서 산화막 식각시 질화막에 대하여 고선택비를 확보하기 위하여 다량의 폴리머 유발 가스가 사용되는 바, 이러한 다량의 폴리머 유발 가스 사용에 따라 식각 공정의 재현성 문제와 경사(Slope)식각 단면에 기인한 콘택 면적 감소에 따른 콘택 저항 증가 등의 문제가 발생하게 되며, 폴리실리콘막을 하드마스크로 사용하는 경우 폴리머 유발 가스에 따른 문제점을 극복할 수 있다 할지라도 예컨대, 콘택홀 형성 공정 후 하드마스크로 사용된 폴리실리콘막을 제거할 때 반도체 기판을 구성하는 실리콘에 대한 선택비 확보가 어려워 제거하기가 어려우며, 특히 최근의 미세 패턴 형성시 주로 사용되는 ArF 노광원용 포토레지스트의 경우 접착(Adhesion) 문제 또한 발생하게 되고, 폴리실리콘 하드마스크 패터닝 자체도 어렵다.
한편, 비트라인 또는 워드라인의 경우는 그 자체의 수직 두께가 증가함에 따라 패터닝시 식각타겟이 증가하고 또한, 비트라인과 워드라인에 귀금속 등을 사용함에 따라 보다 식각내성이 강한 귀금속 하드마스크도 사용되고 있으며, 귀금속과 질화막을 포함하는 이중 구조의 하드마스크가 점차 사용되고 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 전도층 패턴 형성 공정을 도시한 단면도로서, 이를 참조하여 상세하게 설명한다.
먼저 도 1a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(도시하지 않음) 상에 피식각층인 전도층(10)을 증착한 다음, 제1하드마스크용 질화막(11)과 제2하드마스크용 텅스텐막(12)을 차례로 증착한다.
이어서, 포토리소그라피 공정에서의 노광에 따른 난반사를 방지하고 ArF용 포토레지스트의 하부와의 접착력 향상을 위해 반사방지막(13)을 도포한다.
이어서, 소정의 패턴(여기서, 소정의 패턴은 게이트전극 패턴을 그 일예로 함)을 형성을 위한 포토레지스트 패턴(14)을 형성한다.
여기서, 전도층(10)은 폴리실리콘막과 텅스텐막이 적층된 것을 그 일예로 하였으며, 반사방지막(13)은 유기 계열을 사용하였다.
이어서, 포토레지스트 패턴(14)을 식각마스크로 반사방지막(13)과 제2하드마스크용 텅스텐막(12)을 차례로 식각하는 바, 도 1b는 제2하드마스크(12') 형성에 따라 포토레지스트 패턴(14')의 일부가 식각되고, 반사방지막(13')이 식각되어 패턴 영역이 정의된 공정 단면을 나타낸다.
이어서, 포토레지스트 패턴(14')과 반사방지막(13') 및 제2하드마스크(12')를 식각마스크로 제1하드마스크용 질화막(11)을 식각하여 제2하드마스크(12")와 제1하드마스크(11')가 적층된 구조를 갖는 도 1c의 공정 단면을 형성한다.
한편, 도 1c에서 알 수 있듯이 제1하드마스크(11') 형성시 제2하드마스크(12")의 상부가 뾰족한 첨탑 형상을 갖는다.
도 2는 도 1c의 단면 SEM 사진이며, 도 3은 전도층이 식각되어 전도층 패턴이 형성된 단면을 도시한 SEM 사진이다.
도 2를 참조하면, 제2하드마스크(12")가 첨탑 형상을 갖는 것을 나타내고 있다. 또한, 도 3을 참조하면, 도 1c의 공정 후 이미 첨탑 형상을 갖는 제2하드마스크(12")를 식각마스크로 하부를 식각하므로, 제2하드마스크(12")의 패턴 형상이 하부로 전사되어 제1하드마스크(11")가 첨탑의 형상을 갖게됨을 알 수 있다.
도 4는 텅스텐막과 폴리실리콘막이 적층된 전도패턴의 첨탑 형상을 도시한 TEM 사진이다.
도 4를 참조하면, 폴리실리콘막(10b)과 텅스텐막(10a)이 적층되어 전도층(10')을 이루고 있으며, 그 상부에 제1하드마스크(11")가 형성되어 있으나, 전술한 바와 같이 제2하드마스크의 첨탑 형상이 하부로 전사되어 제1하드마스크(11")가 이러한 첨탑 형상을 갖게 된다.
한편, 전술한 하드마스크의 첨탑 형상은 다음과 같은 문제점 발생시킨다.
1). 셀영역과 주변회로영역 간에 잔류하는 질화막 계열의 제1하드마스크의 두께에서의 차이가 발생한다. 이는 전도층 패턴의 라인(Line)의 사이즈에 따라 잔류하는 제1하드마스크의 두께 차이가 발생한다는 것을 의미하는 것으로, 예컨대, 전도층 패턴의 라인 사이즈가 증가할 수록 잔류하는 제1하드마스크의 두께가 증가한다. 100㎚ 반도체소자 기술에서 셀영역과 주변회로영역 간에는 400Å ∼ 500Å의 차이가 발생한다.
2). 전도층 패턴 사이에 플러그를 형성하는 공정에서 플러그 물질을 증착한 후 평탄화하여 격리시키는 공정(Isolation)에서 제1하드마스크의 두게 조절이 어렵다. 이는 첨탑 부분에서는 연마율이 급속히 증가하기 때문이다.
3). 70㎚ 이하의 반도체소자 기술에서는 첨탑 현상이 더욱 심화될 것이다.
따라서, 제2하드마스크 상부의 첨탑 또는 라운드(Round) 현상에 의한 소자 불량을 방지할 수 있는 공정 개발이 필요하다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 반도체소자의 전도층 패턴 형성시 사용되는 하드마스크의 경사 프로파일(제2하드마스크 상부의 첨탑 또는 라운드 현상)을 방지하기에 적합한 반도체소자의 전도층 패턴 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 전도층 패턴 형성 공정을 도시한 단면도.
도 2는 도 1c의 단면 SEM 사진.
도 3은 전도층이 식각되어 전도층 패턴이 형성된 단면을 도시한 SEM 사진.
도 4는 텅스텐막과 폴리실리콘막이 적층된 전도패턴의 첨탑 형상을 도시한 TEM 사진.
도 5a 내지 도 5d는 본 발명의 일실시예에 따른 반도체소자의 전도층 패턴 형성 공정을 도시한 단면도.
도 6a는 도 5b를 도시한 SEM 사진.
도 6b는 도 5c를 도시한 SEM 사진.
도 6c는 건식 방식과 습식 방식에 의해 제2하드마스크를 제거한 도 5d의 단면 SEM 사진.
도 7은 텅스텐막과 폴리실리콘막이 적층된 전도패턴의 하드마스크 상부가 평탄화되어 있는 단면을 도시한 TEM 사진.
* 도면의 주요 부분에 대한 부호의 설명
20 : 전도층 21' : 제1하드마스크
상기와 같은 문제점을 해결하기 위해 본 발명은, 기판 상에 전도층을 형성하는 단계; 상기 전도층 상에 질화막과 폴리실리콘막을 차례로 형성하는 단계; 상기 폴리실리콘막 상에 소정의 패턴을 형성하기 위한 ArF 노광원을 이용한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 폴리실리콘막을 식각하여 제2하드마스크를 형성하는 단계; 적어도 상기 제2하드마스크를 식각마스크로 상기 질화막을 식각하여 제1하드마스크를 형성하는 단계; 상기 제2하드마스크를 제거하는 단계; 및 상기 제1하드마스크를 식각마스크로 상기 전도층을 식각하여 상기 소정의 패턴을 형성하는 단계 를 포함하는 ArF 노광원을 이용한 반도체소자 제조방법을 제공한다.
본 발명은, 전도층 패턴 형성시 질화막과 폴리실리콘막이 적층된 2중의 하드마스크 구조를 이용하여 전도층 패턴의 형성시 질화막 상부에서의 첨탑 현상을 방지하고자 한다.
이를 위해, 폴리실리콘 하드마스크를 이용하여 질화막을 식각하여 2중의 하드마스크를 형성한 다음, 전도층에 대한 어택이 없도록 폴리실리콘 하드마스크를 제거함으로써, 폴리실리콘 하드마스크의 첨탑 형상의 전사에 따른 질화막 하드마스크의 첨탑 현상을 방지한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 5a 내지 도 5d는 본 발명의 일실시예에 따른 반도체소자의 전도층 패턴 형성 공정을 도시한 단면도로서, 이를 참조하여 상세하게 설명한다.
먼저, 도 5a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(도시하지 않음) 상에 피식각층인 전도층(20)을 증착한 다음, 제1하드마스크용 질화막(21)과 제2하드마스크용 폴리실리콘막(22)을 차례로 증착한다.
이어서, 포토리소그라피 공정에서의 노광에 따른 난반사를 방지하고 ArF용 포토레지스트의 하부와의 접착력 향상을 위해 반사방지막(23)을 도포한다.
이어서, 소정의 패턴(여기서, 소정의 패턴은 게이트전극 패턴을 그 일예로 함)을 형성을 위한 포토레지스트 패턴(24)을 형성한다.
여기서, 전도층(20)은 폴리실리콘막과 텅스텐막이 적층된 것을 그 일예로 하였으며, 반사방지막(23)은 유기 계열을 사용하였다. 또한, 포토레지스트 패턴(24)은 COMA(CycloOlefin-Maleic Anhydride) 또는 아크릴레이드(Acrylate) 계통의 폴리머 형태, 또는 이들의 혼합 형태를 갖는 ArF용 포토레지스트를 사용한 것이다.
이어서, 포토레지스트 패턴(24)을 식각마스크로 반사방지막(23)과 제2하드마스크용 폴리실리콘막(22)을 차례로 식각하는 바, 도 5b는 제2하드마스크(22') 형성에 따라 포토레지스트 패턴(24')의 일부가 식각되고, 반사방지막(23')이 식각되어 패턴 영역이 정의된 공정 단면을 나타낸다.
도 6a는 도 5b를 도시한 SEM 사진이다. 도 6a을 참조하면, 포토레지스트 패턴(24')이 식각되어 그 상부의 일부가 약간의 첨탑 형상을 가짐을 알 수 있다.
이어서, 포토레지스트 패턴(24')과 반사방지막(23') 및 제2하드마스크(22')를 식각마스크로 제1하드마스크용 질화막(21)을 식각하여 제2하드마스크(22")와 제1하드마스크(21')가 적층된 구조를 갖는 도 5c의 공정 단면을 형성한다.
한편, 도 5c에서 알 수 있듯이 제1하드마스크(51') 형성시 제2하드마스크(52")의 상부가 뾰족한 첨탑 형상을 갖는다.
이 때, 포토레지스트 패턴(24')과 반사방지막(23')은 자연스럽게 제거된다.
도 6b는 도 5c를 도시한 SEM 사진이다. 도 6b를 참조하면, 도 6a의 포토레지스트 패턴(24')에서의 약간의 패턴 변형이 하부로 전사되어 제2하드마스크(22") 상부가 첨탑 형상을 가짐을 알 수 있다.
본 실시예에서는 전술한 제2하드마스크(22")의 패턴이 하부로 전사되었을 경우 제1하드마스크의 형상 또한 첨탑 형상을 가질 수 있으므로, 첨탑 형상을 갖는 잔류하는 제2하드마스크(22")를 제거한다.
즉, 도 5d에 도시된 바와 같이, 전도층(20)에 대한 어택을 최소화하면서 제2하드마스크(22")를 제거한다.
이하, 제2하드마스크(22")를 제거하는 공정 레시피(Recipe)를 구체적으로 살펴본다.
제2하드마스크(22")를 제거할 때에는 건식 방식과 습식 방식을 모두 사용할 수 있다.
건식 방식의 경우 HBr/Cl2/O2의 혼합 가스를 이용하며, 이 때, 전도층(20)의 상부는 폴리실리콘이 아닌 텅스텐막으로 이루어져 있으므로, 전도층(20)에 대한 어택은 거의 발생하지 않는다. 염소계 가스는 주로 폴리실리콘을 제거할 때 사용되며, 텅스텐은 이러한 염소계 가스에 대해서는 식각 내성을 갖는다. 한편, 텅스텐의 경우 불소(F)계 가스를 사용하여 식각한다.
습식 방식의 경우 HF/HNO3/순수(DI)의 혼합용액을 사용한다. 이 때, 혼합용액은 각 케미컬이 1:50:50이나 1:150:150의 비율로 혼합된 것을 사용한다.
또한, DI 대신에 H3PO4또는 CH3COOH를 사용할 수도 있다.
여기서, HF/HNO3/DI와 HF/HNO3/H3PO4및 HF/HNO3/CH3COOH는 모두 폴리실리콘을 식각하기 위한 혼합용액이다.
도 6c는 건식 방식과 습식 방식에 의해 제2하드마스크를 제거한 도 5d의 단면 SEM 사진이다.
도 6c의 (a)를 참조하면, 건식 방식에 의해 폴리실리콘으로 이루어진 제2하드마스크(22")를 제거함에 따라 제1하드마스크(21')의 상부가 평탄화되었으며, 하부 전도층(20)에 대한 어택이 거의 발생하지 않았음을 확인할 수 있다.
또한, 도 6c의 (b)를 참조하면, 습식 방식에 의해 폴리실리콘으로 이루어진 제2하드마스크(22")를 제거함에 따라 건식 방식과 같이 제1하드마스크(21')의 상부가 평탄화되었으며, 하부 전도층(20)에 대한 어택이 거의 발생하지 않았음을 확인할 수 있다.
도 7은 텅스텐막과 폴리실리콘막이 적층된 전도패턴의 하드마스크 상부가 평탄화되어 있는 단면을 도시한 TEM 사진이다.
도 7을 참조하면, 폴리실리콘막(20b)과 텅스텐막(20a)이 적층되어 전도층(20')을 이루고 있으며, 그 상부에 제1하드마스크(21")가 형성되어 있다.
본 발명의 실시예에서는 첨탑 현상의 제2하드마스크(22")를 제거하였으므로, 전술한 바와 같이 제2하드마스크(22")의 첨탑 형상이 하부로 전사되지 않아 제1하드마스크(21")의 상부가 비교적 평탄화되었음을 확인할 수 있다.
전술한 바와 같이 이루어지는 본 발명은, 전도층 패턴 형성시 2중의 하드마스크를 사용하며, 이를 폴리실리콘막/질화막 구조로 하여 첨탐 형상을 갖는 폴리실리콘 하드마스크를 제거하여 폴리실리콘 하드마스크의 형상이 하부로 전사되는 것을 방지할 수 있어, 전도층패턴의 하드마스크에서의 첨탑 현상을 방지할 수 있다.
또한, 폴리실리콘 하드마스크를 사용함에 따라, 폴리실리콘 하드마스크 식각에 따른 그 상부에 텅스텐막을 갖는 전도층의 어택을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 본 발명에서는 전도층패턴으로 게이트전극 패턴을 그 일예로 하였으마, 이외에도 비트라인이나 금속배선 등에도 응용 가능하다.
전술한 본 발명은, 하드마스크의 경사 프로파일을 방지할 수 있어, 궁극적으로 반도체 소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.
Claims (7)
- 기판 상에 전도층을 형성하는 단계;상기 전도층 상에 질화막과 폴리실리콘막을 차례로 형성하는 단계;상기 폴리실리콘막 상에 소정의 패턴을 형성하기 위한 ArF 노광원을 이용한 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각마스크로 상기 폴리실리콘막을 식각하여 제2하드마스크를 형성하는 단계;적어도 상기 제2하드마스크를 식각마스크로 상기 질화막을 식각하여 제1하드마스크를 형성하는 단계;상기 제2하드마스크를 제거하는 단계; 및상기 제1하드마스크를 식각마스크로 상기 전도층을 식각하여 상기 소정의 패턴을 형성하는 단계를 포함하는 ArF 노광원을 이용한 반도체소자 제조방법.
- 제 1 항에 있어서,상기 전도층은 텅스텐막/폴리실리콘막의 적층 구조인 것을 특징으로 하는 ArF 노광원을 이용한 반도체소자 제조방법.
- 제 2 항에 있어서,상기 제2하드마스크를 제거하는 단계에서, HBr/Cl2/O2의 혼합가스를 사용하는 건식 방식을 이용하는 것을 특징으로 하는 ArF 노광원을 이용한 반도체소자 제조방법.
- 제 2 항에 있어서,상기 제2하드마스크를 제거하는 단계에서, HF/HNO3에 순수(DI), H3PO4또는 CH3COOH 중 어느 하나의 케미컬을 포함하는 혼합용액을 사용하는 습식 방식을 이용하는 것을 특징으로 하는 ArF 노광원을 이용한 반도체소자 제조방법.
- 제 4 항에 있어서,상기 혼합용액에서, 상기 HF/HNO3/순수(DI), H3PO4또는 CH3COOH 중 어느 하나의 케미컬의 각 비율은 1:50:50 또는 1:150:150인 것을 특징으로 하는 ArF 노광원을 이용한 반도체소자 제조방법.
- 제 1 항에 있어서,상기 소정의 패턴은, 게이트전극, 비트라인 또는 금속배선 중 어느 하나인 것을 특징으로 하는 ArF 노광원을 이용한 반도체소자 제조방법.
- 제 1 항에 있어서,상기 폴리실리콘막을 형성하는 단계 후, 반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 ArF 노광원을 이용한 반도체소자 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
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| KR (1) | KR20040057532A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100591133B1 (ko) * | 2004-12-15 | 2006-06-19 | 동부일렉트로닉스 주식회사 | 불화아르곤용 포토레지스트를 이용한 게이트 패턴 형성 방법 |
| KR100714305B1 (ko) * | 2005-12-26 | 2007-05-02 | 삼성전자주식회사 | 자기정렬 이중패턴의 형성방법 |
-
2002
- 2002-12-26 KR KR1020020084291A patent/KR20040057532A/ko not_active Application Discontinuation
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| KR100714305B1 (ko) * | 2005-12-26 | 2007-05-02 | 삼성전자주식회사 | 자기정렬 이중패턴의 형성방법 |
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