KR100780628B1 - 반도체 소자의 콘택홀 형성 방법 - Google Patents

반도체 소자의 콘택홀 형성 방법 Download PDF

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Abstract

본 발명은 미세 콘택홀 디파인 시 포토레지스트 리플로우에 의한 포토 마스크 프로파일 변화에 따른 콘택홀 사이즈의 변화를 방지하는데 적합한 반도체 소자의 콘택홀 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 콘택홀 형성 방법은 반도체 기판 상부에 절연막, 비정질 카본 및 포토레지스트 패턴을 차례로 형성하는 단계, 상기 포토레지스트 패턴으로 상기 비정질 카본을 식각하되, 식각 영역이 점차 좁아지는 프로파일을 갖도록 하는 단계, 상기 식각된 비정질 카본을 식각 배리어로 상기 절연막을 식각하여 상기 반도체 기판을 오픈하는 홀을 형성하는 단계를 포함하고, 상기한 본 발명은 PR 마스크 프로파일을 유도하는 리플로우 공정을 생략할 수 있으므로 안정적인 콘택홀을 디파인할 수 있는 효과가 있다.
포토레지스트 리플로우(PR reflow), 미세 콘택홀, 비정질 카본

Description

반도체 소자의 콘택홀 형성 방법{METHOD FOR FORMING CONTACT HOLE IN SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 종래 기술에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 TEM사진,
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 공정 단면도,
도 3은 본 발명의 바람직한 실시예로 산소의 비율에 따른 비정질 카본 프로파일을 설명하기 위한 단면도,
도 4a와 도 4b는 본 발명의 바람직한 실시예에 따른 비정질 카본 프로파일을 설명하기 위한 TEM사진.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 층간절연막
23 : 비정질 카본 24 : 반사방지막
25 : 포토레지스트 26 : 콘택홀
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 콘택홀 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 더 작은 패턴의 소자를 요구하게 되었다. 이로 인해, 120㎚ 테크 이하의 디바이스부터 하부 랜딩 플러그 콘택(Landing Plug Contact; LPC)과 비트라인을 연결하는 일명 비트라인 콘택홀의 경우 포토레지스트 리플로우(Photo Resist Reflow) 공정을 적용하고 있다.
포토레지스트 리플로우 공정은 마스크 포토레지스트 패턴을 레티클 사이즈에 따라 정의하고, 고온 열공정을 통하여 포토레지스트를 흘러내리도록 즉, 플로우를 시킴으로써, 콘택홀 사이즈를 슈링크(Shrink) 시키는 공정을 말한다.
이러한, 리플로우 공정을 적용하는 이유는, 레티클 제작 사이즈의 한계를 넘는 작은 홀을 디파인 하기 위함으로, 현재 90㎚ 테크놀로지의 경우 레티클 상의 홀 사이즈는 0.130㎛ 이상으로 0.084㎛의 크기를 갖는 현상검사 임계치수(Develop Inspection Critical Dimension; DICD) 포토레지스트를 정의한다.
도 1은 종래 기술에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 TEM사진이다.
도 1을 참조하면, 콘택홀의 형성을 위해 포토레지스트를 패터닝하고, 포토레지스트 리플로우 공정을 진행하여 포토레지스트의 패터닝 선폭을 줄인다.
포토레지스트 리플로우 공정 후 포토레지스트 프로파일은 중간부분이 돌출되는 보잉(Bowing, 100)을 갖는다. 보잉(100)으로 처음 패터닝된 포토레지스트의 선폭(W1)보다 더 작은 선폭(W2)을 갖는다. 여기서, 보잉(100)은 후속 건식 식각 공정 진행시 식각 플라즈마에 의한 이온의 대미지에도 쉽게 식각된다. 또한, 과도 리플로우 공정 진행시 보잉(100)의 특성이 더 열악해진다.
이어서, 상기 보잉(100)을 갖는 포토레지스트로 콘택홀을 형성한다.
이때, 콘택홀은 보잉(100)을 갖는 포토레지스트의 선폭(W2)을 갖지만, 보잉(100)이 콘택홀 형성을 위한 건식 식각 공정 진행시 본래 패터닝된 포토레지스트의 선폭(W1)만큼의 탑어택(200)을 받는다.
상기한 바와 같이, 콘택홀의 사이즈를 감소시키기 위한 과도 리플로우 공정을 진행할 경우 보잉의 발생으로 포토레지스트 리플로우 공정의 신뢰도가 감소하여 이후 식각 공정에 의한 콘택홀 사이즈의 증가 또는 감소로 크기의 변화가 심하게 되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 미세 콘택홀 디파인시 포토레지스트 리플로우에 의한 포토레지스트 프로파일 변화에 따른 콘택홀 사이즈의 변화를 방지하는데 적합한 반도체 소자의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 콘택홀 형성 방법은 반도체 기판 상부에 절연막, 비정질 카본 및 포토레지스트 패턴을 차례로 형성하는 단계, 상기 포토레지스트 패턴으로 상기 비정질 카본을 식각하되, 식각 영역이 점차 좁아지는 프로파일을 갖도록 하는 단계, 상기 식각된 비정질 카본을 식각 배리어로 상기 절연막을 식각하여 상기 반도체 기판을 오픈하는 홀을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 층간절연막(22)을 형성한다. 여기서 층간절연막(22)은 SiO2, TEOS, USG 등의 산화막으로 형성할 수 있다.
이어서, 상기 층간절연막(22) 상에 비정질 카본(23)을 형성한다.
여기서, 상기 비정질 카본(23)은 포토레지스트 후속 콘택홀 식각시 작은 CD(Critical Demension)를 정의하는 식각마스크로 사용하기 위한 것으로, 1000Å∼5000Å의 두께를 갖도록 형성한다.
이어서, 비정질 카본(23) 상에 반사방지막(24)를 형성한다.
여기서, 반사방지막(24)은 콘택 마스크 작업을 용이하게 하기 위한 것으로, BARC 또는 SiON을 단독 또는 혼합하여 형성하되, 포토레지스트 마스크 작업을 용이하게 할 수 있도록 1000Å∼3000Å의 두께로 형성한다..
이어서, 반사방지막(24) 상에 포토레지스트(25)를 형성하고, 노광 및 현상으로 콘택홀 예정지역을 패터닝한다.
이때, 패터닝된 포토레지스트의 선폭(W1)은 후속 형성되는 콘택홀보다 큰 CD를 갖는다.
다음으로, 패터닝된 포토레지스트(25)를 식각마스크로 반사방지막(24)을 식각한다.
여기서, 반사방지막(24)은 불소계 가스를 사용하여 식각하되, CF4와 CHF3의 혼합가스를 이용하여 식각한다.
도 2b에 도시된 바와 같이, 포토레지스트(25)와 반사방지막(24)을 식각마스크로 하여 비정질 카본(23)을 식각한다.
여기서, 비정질 카본(23)의 식각은 후속 콘택홀 형성시 원하는 사이즈를 정의하기 위해 슬로프(SLOPE)모양의 프로파일을 얻을 수 있도록 하기 위한 것으로, 건식식각을 실시하되, 폴리머의 형성이 많이 되는 수소 부화 가스를 사용하여 실시한다.
이때, 폴리머의 형성을 조절하기 위해 수소 부화 가스를 메인가스로 산소가 스를 첨가하여 실시하되, 수소 부화 가스는 H2, NH3, CHF3 또는 CH4 의 그룹 중에서 선택된 어느 하나를 사용하고, 100sccm∼500sccm의 유량으로 실시한다.
그리고, 산소가스는 수소 부화 가스 대비 10%∼30%의 양을 사용하되, 10sccm∼150sccm의 유량을 첨가할 수 있다. 이때, 산소가스는 수소 부화 가스에 첨가되는 비율이 높아질수록 폴리머가 적게 생성된다.
도 3은 본 발명의 바람직한 실시예로 산소의 비율에 따른 비정질 카본 프로파일을 설명하기 위한 단면도이다.
도 3을 참조하면, 반도체 기판(21) 상에 층간절연막(22)이 형성되고, 층간절연막(22) 상에 비정질 카본(23)이 형성되었다.
이때, 산소의 비율이 적을수록 폴리머가 많이 생성되고, 산소의 비율이 많아 질수록 폴리머가 적게 생성되어, 비정질 카본(23)의 프로파일은 산소의 비율이 적어질수록 P1, P2, P3 순으로 형성된다.
여기서, P1은 수직에 가깝고 P2, P3로 갈수록 슬로프가 더 커진다.
이에따라, 비정질 카본(23)의 바텀 사이즈도 W1, W2, W3순으로 좁게 형성된다.
도 4a와 도 4b는 본 발명의 바람직한 실시예에 따른 비정질 카본 프로파일을 설명하기 위한 TEM사진이다.
도 4a에 도시된 바와 같이, 수소 부화 가스로 CHF3를 400sccm의 유량으로, 첨가되는 산소가스를 120sccm의 유량으로 실시한 경우에 슬로프 프로파일은 수소 부화 가스에 비해 산소가스의 비율이 높아서 큰 바텀 사이즈(300)를 갖는다.
도 4b에 도시된 바와 같이, 수소 부화 가스로 CHF3를 400sccm의 유량으로, 첨가되는 산소가스를 80sccm의 유량으로 실시한 경우에 슬로프 프로파일은 수소 부화 가스에 비해 산소가스의 비율이 도 4a에 비해 낮아서 더 작은 바텀 사이즈(400)를 갖는다.
또한, 도 4a에서 도 4b로 갈수록 슬로프가 더 커진다.
위와 같이, 도 3, 도 4a와 도 4b를 참조하면, 수소 부화 가스에 비하여 산소가스의 비율을 조절함으로써 슬로프 프로파일과 그에 따른 바텀 사이즈를 조절할 수 있다.
따라서, 포토레지스트(25)와 반사방지막(24)을 식각마스크로 수직식각 했을때의 프로파일(V)보다 폴리머의 형성으로 경사진 프로파일(S)만큼 덜 식각된 비정질 카본(23a)으로 본래 패터닝 된 선폭(W1)보다 작은 선폭(W2)을 갖는다.
비정질 카본(23, 23a)의 식각이 완료되는 시점에서, 포토레지스트(25)는 모두 소실되고, 반사방지막(24)은 일부가 남는다.
도 2c에 도시된 바와 같이, 반사방지막(24)과 비정질 카본(23, 23a)을 식각마스크로 층간절연막(22)을 식각하여 콘택홀(26)을 형성한다.
여기서, 콘택홀(26)은 비트라인 콘택홀, 스토리지노드 콘택홀 또는 메탈 콘택홀등의 모든 유사한 반도체 소자의 콘택홀을 포함한다.
콘택홀(26)이 형성되는 시점에서 반사방지막(24)은 모두 소실된다.
식각된 콘택홀(26)의 선폭은 비정질 카본(23, 23a)의 바텀 사이즈(W2)와 같고, 반사방지막으로 패터닝된 선폭(W1)보다 작게 형성된다.
상술한 바와 같이, 비정질 카본을 식각마스크로 도입하여 경사식각으로 바텀사이즈를 줄인 본 발명은 포토레지스트 리플로우 공정을 생략하여 안정적인 홀 사이즈를 얻을 수 있고 탑어택을 방지하고, 산소의 비율 조절로 원하는 바텀 사이즈를 조절할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 반도체 소자의 콘택홀 형성 방법은 포토레지스트 프로파일을 유도하는 리플로우 공정을 생략할 수 있으므로 안정적인 콘택홀을 디파인할 수 있는 효과가 있다.

Claims (14)

  1. 반도체 기판 상부에 절연막, 비정질 카본 및 포토레지스트 패턴을 차례로 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 하여 상기 비정질 카본을 식각하되, 식각영역이 점차 좁아지는 슬로프 프로파일을 갖도록 하는 단계; 및
    상기 식각된 비정질 카본을 식각 배리어로 상기 절연막을 식각하여 상기 반도체 기판을 오픈하는 홀을 형성하는 단계
    를 제공하는 반도체 소자의 콘택홀 형성 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 비정질 카본의 식각은,
    수소 부화 가스를 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  4. 제3항에 있어서,
    상기 수소 부화 가스는,
    H2, NH3, CHF3 와 CH4 의 그룹 중에서 선택된 어느 하나로 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  5. 제 1항에 있어서,
    상기 비정질 카본의 식각은,
    수소 부화 가스를 메인가스로 산소가스를 첨가하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제5항에 있어서,
    상기 수소 부화 가스는 상기 산소가스보다 더 많은 양을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 수소 부화 가스는,
    100sccm∼500sccm의 유량으로 실시하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  8. 제7항에 있어서,
    상기 산소가스는 상기 수소 부화 가스의 10%∼30% 정도의 양을 첨가하되, 10sccm∼150sccm의 유량으로 실시하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  9. 제1항에 있어서,
    상기 비정질 카본은 1000Å∼5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  10. 제1항에 있어서,
    상기 포토레지스트 패턴을 형성하기 전,
    상기 비정질 카본 상에 반사방지막을 형성하는 단계를 더 포함하고, 상기 반사방지막은 상기 비정질카본을 식각하는 단계 전에 식각되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  11. 제10항에 있어서,
    상기 반사방지막은 BARC 또는 SiON으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제11항에 있어서,
    상기 반사방지막은 1000Å∼3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제11항에 있어서,
    상기 반사방지막은 불소계 가스를 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  14. 제13항에 있어서,
    상기 불소계 가스는 CF4 또는 CHF3 가스를 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960019515A (ko) * 1994-11-19 1996-06-17 문정환 콘택식각방법
KR20010037932A (ko) * 1999-10-20 2001-05-15 윤문수 가변 부하 시험장치
US6875664B1 (en) 2002-08-29 2005-04-05 Advanced Micro Devices, Inc. Formation of amorphous carbon ARC stack having graded transition between amorphous carbon and ARC material

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960019515A (ko) * 1994-11-19 1996-06-17 문정환 콘택식각방법
KR0140638B1 (ko) * 1994-11-19 1998-07-15 문정환 콘택식각방법
KR20010037932A (ko) * 1999-10-20 2001-05-15 윤문수 가변 부하 시험장치
US6875664B1 (en) 2002-08-29 2005-04-05 Advanced Micro Devices, Inc. Formation of amorphous carbon ARC stack having graded transition between amorphous carbon and ARC material

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