KR100843653B1 - 고성능 스트레인드 ｃｍｏｓ 디바이스 - Google Patents

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Abstract

반도체 다바이스 및 그 제조 방법은 전류 흐름 방향에 평행한 방향과 전류 흐름 방향과 교차하는 방향으로 Si-SiO2 계면에 걸쳐 있는 돌출부를 가진 얕은 트렌치 소자 분리부를 구비한 n 채널 전계 효과 트랜지스터(nFET)를 제공한다. 이 반도체 디바이스 및 그 제조 방법은 또한 전류 흐름 방향과 교차하는 방향으로 Si-SiO2 계면에 걸쳐 있는 돌출부를 가진 얕은 트렌치 소자 분리부를 구비한 p 채널 전계 효과 트랜지스터(pFET)를 제공한다. 그러나, pFET의 얕은 트렌치 소자 분리부는 전류 흐름 방향에 평행한 방향에 돌출부가 없다.

Description

고성능 스트레인드 ＣＭＯＳ 디바이스{HIGH PERFORMANCE STRAINED CMOS DEVICES}
본 발명은 일반적으로 반도체 디바이스 및 그 제조 방법에 관한 것으로, 더 구체적으로는, 얕은 트렌치 소자 분리부(shallow trench isolation : STI)의 돌출 인터페이스부(overhanging interface)를 포함하여 산화로 인한 압축 응력을 방지하는 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor : CMOS) 디바이스에 관한 것이다.
CMOS 디바이스는 각종 공정 기술을 이용하여 제조할 수 있다. 한 방법은 릴랙스트 실리콘 게르마늄(SiGe)층 상에 스트레인드 실리콘(Si)층을 제조할 것을 요구한다. 게르마늄(Ge) 농도가 증가할수록, Si 격자 내 스트레인이 증가한다. 이러한 사실은 그러한 스트레인이 성능(예컨대, 전자 및 정공의 이동도)에 영향을 미친다는 점에서 중요하다. 스트레인이 n 채널 전계 효과 트랜지스터(nFET)의 전자 이동도를 향상시킬 수 있지만, p 채널 전계 효과 트랜지스터(pFET)의 성능 향상(즉, 정공 이동도의 향상)은 더 큰 문제를 제기한다. pFET의 정공 이동도는 처음에 작은 인장 스트레인(tensile strain)에서는 약간 감소를 보이다가, 스트레인이 커질수록 선형 증가한다.
전류 흐름에 대해 종방향으로 가해지는 압축 응력은 정공 이동도를 상당히 증가시키지만, 전자 이동도를 감소시킬 수 있다. 간섭을 방지하여 이산 컴포넌트들을 분리하기 위해서 COMS 제조에서 일반적으로 이용하는 얕은 트렌치 소자 분리(STI) 공정은 산화로 인한 부피 팽창에 의한 응력에 민감하다. 이 응력은 nFET의 전자 이동도를 감소시키는 것과 같이 실질적으로 성능에 악영향을 미칠 수 있다.
특히, STI의 수직부에 인접 위치한 Si는 산화로 인한 응력에 민감하다. Si는 게이트 게이트 스택의 게이트 산화 또는 재산화 중에 산화될 수 있다. 이러한 산화부는 다중 게이트 산화의 이용으로 인해 상당히 증가된 두께를 보일 수도 있는데, 이는 고성능 논리 회로를 제조함에 있어서 일반적인 것이다. 이와 같은 두께 증가로 실리콘 액티브 영역에서 응력이 발생하는데, 이는 nFET의 전자 이동도를 감소시키는 것과 같이 성능에 악영향을 미칠 수 있다.
이와 같이 산화로 인한 압축 응력이 성능에 미치는 영향은 그 응력원이 트랜지스터 게이트에 가까울수록 확대된다. 현재의 CMOS 칩은 공통 실리콘 기판에 무수한 액티브 디바이스를 나란히 구비한다. 단일 기판 상에 더 많은 액티브 디바이스를 소형화하여 통합하려는 노력을 계속할수록, 그 응력원이 성능에 상당한 악영향을 미치기에 충분히 가까워질 가능성이 증가한다.
본 발명은 상기한 문제들을 해결하기 위한 것이다.
본 발명의 제1 형태에 따라, 반도체 구조체가 기판 상에 형성된다. 이 반도체 구조체는 상기 기판의 소정의 부분에 산화로 인한 응력을 방지하도록 선택적으로 구성된 적어도 하나의 돌출부를 구비한 얕은 트렌치 소자 분리부를 포함한다.
본 발명의 제2 형태에 따라, 반도체 구조체가 기판 상에 형성된다. 이 반도체 구조체는 소스, 드레인 및 게이트를 구비하고, 전류 흐름 방향이 소스로부터 드레인으로의 방향인 제1 전계 효과 트랜지스터를 포함한다. 이 반도체 구조체는 또한 상기 제1 전계 효과 트랜지스터에 대한 제1 얕은 트렌치 소자 분리부를 포함한다. 상기 제1 얕은 트렌치 소자 분리부는 상기 제1 전계 효과 트랜지스터의 전류 흐름 방향에 평행한 방향에 산화로 인한 응력을 방지하도록 구성된 적어도 하나의 돌출부를 구비한다.
본 발명의 제3 형태에 따라, 반도체 구조체 형성 방법을 제공한다. 이 반도체 구조체 형성 방법은 제1 얕은 트렌치 소자 분리부를 형성하는 단계를 포함한다. 상기 제1 얕은 트렌치 소자 분리부는 제1 소정의 방향에 산화로 인한 응력을 방지하도록 구성된 적어도 하나의 돌출부를 갖는다. 상기 반도체 구조체 형성 방법에서, 실리콘층, 이 실리콘층 상의 실리콘 이산화물층 및 이 실리콘 이산화물층 상의 실리콘 질화물층으로 이루어진 구조체를 형성한다. 상기 실리콘 질화물층, 상기 실리콘 이산화물층 및 상기 실리콘층의 일부를 에칭하여 트렌치를 형성한다. 상기 트렌치에서 상기 실리콘 질화물층의 측벽 부분을 에칭하여 상기 트렌치에 대한 상기 실리콘 질화물층의 리세션을 생성한다. 상기 트렌치에 돌출부를 가진 얕은 트렌치 소자 분리부를 형성한다.
도 1은 본 발명의 실시예에 따라, 산화물층과 질화물층을 구비한 실리콘 기 판을 도시한 도면이다.
도 2는 본 발명의 실시예에 따라, 질화물 표면 상에 패턴화된 포토레지스트 이미지를 구비한 실리콘 기판을 도시한 도면이다.
도 3은 본 발명의 실시예에 따라, 트렌치를 구비한 에칭된 반도체 구조체를 도시한 도면이다.
도 4는 본 발명의 실시예에 따라, 얕은 트렌치 소자 분리부를 구비한 반도체 구조체를 도시한 도면이다.
도 5는 본 발명의 실시예에 따라, 돌출부를 가진 얕은 트렌치 소자 분리부를 구비한 반도체 구조체를 도시한 도면이다.
도 6은 본 발명의 실시예에 따라, 질화물층을 제거하고 산화물의 두께를 감소시킨 후의 돌출부를 가진 얕은 트렌치 소자 분리부를 구비한 반도체 구조체를 도시한 도면이다.
도 7은 본 발명의 실시예에 따라, 얕은 트렌치 소자 분리부에 의해 둘러싸인 액티브 디바이스(예컨대 nFET 또는 pFET)의 평면도이다.
도 8은 본 발명의 실시예에 따라, pFET 디바이스를 도시한 도면이다.
도 9는 본 발명의 실시예에 따라, nFET 디바이스를 도시한 도면이다.
도 10은 전류 흐름의 교차 방향에 STI 돌출부를 구비한 예시적인 pFET 디바이스의 게이트 평행도이다.
도 11은 전류 흐름의 교차 방향에 STI 돌출부를 구비한 예시적인 nFET 디바이스의 게이트 평행도이다.
본 발명은 일부 또는 모든 pFET 디바이스의 종방향(longitudinal) 컴포넌트에서 실리콘 질화물(Si3N4)의 풀백(pull-back)이 행해지는 것을 방지하기 위한 마스크와 함께 실리콘 질화물(Si3N4) 풀백(pull-back) 공정을 이용한다. 그에 의한 반도체 구조체는 nFET 디바이스에 있어서 전류 흐름 방향 및 전류 흐름의 교차 방향에 존재하는 돌출 구조체(이하, 돌출부, SiO2 돌출부, STI 돌출부라고 함)를 구비한다. 압축 응력으로 인한 성능 향상을 위해서는, pFET 디바이스에 있어서 전류 흐름 방향에 평행한 방향에 존재하는 실리콘 이산화물(SiO2) 돌출부가 없어야 한다.
그러나, 그 반도체 구조체는 압축 응력으로 인한 성능 저하를 방지하기 위해서 pFET 디바이스에 있어서 전류 흐름의 교차 방향에 SiO2 돌출부를 구비한다. 그 돌출 구조체는 밑에 있는 Si에의 접근을 차단함으로써 산화를 방지한다. 그 돌출부가 없다면, 얕은 트렌치 소자 분리부에 인접한 수직 Si-SiO2 계면에 있는 Si는 특히 게이트 산화 및 재산화 공정 단계 중에 산화 및 그에 따른 부피 팽창에 민감하게 된다. 상기와 같은 반도체 구조체는 nFET의 성능 저하가 거의 없이 pFET의 성능 향상이 가능하다고 할 수 있다. 더욱이, 돌출 구조체는 주사 전자 현미경(scanning electron microscopy : SEM)과 같은 표준 고장 분석 기술을 이용하여 검출 가능하다.
도 1을 참조해 보면, 실리콘 기판(110), 패드 실리콘 이산화물(SiO2)층 (120), 패드 실리콘 질화물(Si3N4)층(130)이 구비되어 있다. 예를 들면, 그 실리콘 기판은 실리콘 웨이퍼, 실리콘 웨이퍼 상에 형성된 에피택셜층 또는 실리콘 온 인슐레이터(silicon-on-insulator : SOI)일 수 있다. 실리콘 이산화물층(120)은 두께가 대략 2 nm ~ 70 nm이고, 웨이퍼 상에 증착 또는 성장될 수 있다. 예컨대, 실리콘 이산화물층(120)은 열산화법(thermal oxidation)이나 저압 화학 기상 증착법(low pressure chemical vapor deposition : LPCVD)에 의해 형성될 수 있다. 다음에, 실리콘 질화물층(130)은 두께가 대략 10 nm ~ 400 nm이고 LPCVD에 의해 증착될 수 있다.
이제 도 2를 참조해 보면, 이어서, 포토리소그래피 공정을 행하여 실리콘 질화물층(130) 상에 포토레지스트 이미지(210)를 패터닝할 수 있다. 다음에, 공지된 바와 같이, 드라이 또는 웨트 에칭 공정을 이용하여 역 패턴을 에칭하여(예컨대, 패터닝된 포토레지스트를 마스크로서 이용한 반응성 이온 에칭에 의함), 트렌치 구조체를 형성할 수 있다.
이제 도 3을 참조해 보면, 드라이 또는 웨트 에칭 공정을 행하여 실리콘 질화물(120), 실리콘 이산화물(120), 그리고 포토레지스트 이미지(210)로 덮여 있지 않은 실리콘 기판(110)의 일부를 에칭할 수 있다. 이와 같이 하여, 층(110, 120, 130)에 걸쳐 트렌치(310, 320)를 형성한다.
다음에, 도 4를 참조해 보면, 예컨대 화학 기상 증착법(CVD)이나 플라즈마 CVD 공정을 이용하여 기판의 표면 상에 SiO2를 증착함으로써 SiO2로 트렌치(310, 320)를 채울 수 있다. 다음에, 예컨대 반응성 이온 에칭(RIE), 화학 기계적 연마법 또는 이들의 조합을 이용하여 증착된 SiO2를 평탄화할 수 있다. 이와 같이 하여, 얕은 트렌치 소자 분리부(410, 420)를 형성한다. 이들 얕은 트렌치 소자 분리부(410, 420)에는 드러난 돌출부가 없다.
도 5에 도시한 바와 같이, 돌출부를 가진 얕은 트렌치 소자 분리부를 형성하기 위해서, 이 트렌치를 채울 SiO2를 증착하기 전에, 실리콘 질화물층(130)의 일부를 에칭하여, 트렌치의 측벽에 대하여 리세션(recession) 즉 풀백시킨다. 예컨대, 산화물 증착 및 화학 기계적 연마 전에 트렌치(310, 320)에 글리세레이트 버퍼드 플루오르화 수소산(glycerated buffered hydrofluoric acid)과 같은 에천트를 주입하여 실리콘 질화물층(130)을 에칭(즉, "풀백")할 수 있다. 이 단계에서 에칭되는 실리콘 질화물의 양은 본 발명의 교시가 통합되는 전체 제조 공정에 따라 달라진다. 일반적으로, 그 양은 디바이스의 소정의 부분에서의 산화를 방지하기에 충분한 돌출부 형성이 가능할 정도로 충분해야 한다. 그러나, 그 돌출부가 디바이스 상의 다른 구조체를 방해해서는 안 된다. 예를 들면, 0.01 ㎛ ~ 0.5 ㎛ 정도 STI-기판 계면을 넘어 걸쳐 있는 돌출부는 방해없이 산화를 방지할 수 있어야 한다.
돌출부를 형성하는 위치를 제어하기 위해서, 포토레지스트나 하드마스크를 선택적으로 도포함으로써 에천트(예컨대, 글리세레이트 버퍼드 플루오르화 수소산)에 의한 소정의 영역의 언더컷을 방지할 수 있다. 포토레지스트나 하드마스크에 의한 보호 영역에서는 돌출부 형성에 필요한 풀백이 일어나지 않는다. 하드마스크나 포토레지스트를 증착 및 패터닝하는 공정은 종래의 반도체 제조 기술로 공지되어 있다. 다음에, 후속 공정 단계에서 하드마스크나 포토레지스트를 제거할 수 있다.
다음에, SiO2를 증착하고 예컨대 RIE나 화학 기계적 연마법으로 평탄화하여, 도 5에 도시한 바와 같이, 구조체(510, 520)를 형성한다. 트렌치 형성 및 풀백 후에는 산화물층(120)으로부터 SiO2 부분(122-128)(도 6)이 남게 된다. 이들 부분(122-128)은 T자형 구조체(510, 520)와 동일한 재료로 이루어지기 때문에, 후속 도면에서는 이들 부분을 T자형 구조체와 구별하지 않았다.
실리콘 질화물층(130)이 트렌치의 측벽으로부터 풀백되어, 도 5의 얕은 트렌치 소자 분리 구조체가 T자형 또는 계단형 부분(510a, 520a)(예컨대, 좁은 부분이 층(110, 120)에 묻힘)을 각각 형성함으로써, 층(120) 상에 돌출부를 형성하게 된다. 이와 같이, 이들 얕은 트렌치 소자 분리 구조체(510, 520)의 각각의 상부 수평 부분 또는 계단형 부분(510a, 520a)이 수직 Si-SiO2 계면(620-626) 상에 걸치게 되어, 그 계면의 Si 부분의 산화를 방지하게 된다. 결국, 채널 영역에서 산화로 인한 압축 응력을 방지할 수 있다.
이와 같이, 풀백은 증착된 SiO2의 돌출부 형성을 가능하게 함으로써, Si-SiO2 계면(620-626)에 있는 Si의 덮힌 수직 부분이 산화되는 것을 방지할 수 있다. 성능을 저하시킬 수 있는 산화로 인한 응력을 그 돌출부에 의해 억제할 수 있다. nFET를 포함하는 CMOS 회로는 전류 흐름 방향에 평행한 방향과 전류 흐름의 교차 방향에 돌출부를 가진 STI 구조체를 구비함으로써, Si-SiO2 계면을 따른 Si의 산화를 방지할 수 있다. 이에 반해, pFET 디바이스는 도 4에 도시한 바와 같이 전류 흐름 방향에 평행한 방향에는 돌출부가 없고 교차 방향에만 돌출부를 가질 수 있다.
다음에, 도 6을 참조해 보면, 예컨대 고온 인산으로 실리콘 질화물층(130)(도 5)을 제거한다. 이 때, 종래의 공정 흐름에서 이용하는 웰 주입을 행하여 소스 영역과 드레인 영역을 형성한다. 다음에, 적절한 플루오르화 수소산 에칭을 이용하여 게이트 산화를 위한 실리콘 표면을 준비할 수 있다. 그러한 에칭에 의해 산화물층(120, 510, 520)의 두께가 감소한다.
예시적으로 재료, STI 돌출부 형성 및 반도체 제조 공정을 기재하였지만, 본 발명은 이것들로 한정되는 것은 아니다. 본 발명의 기술적 사상의 범위 내에서 상이한 에천트, 풀백 및 돌출부 형성 기술을 포함한 또 다른 상이한 재료 및 제조 공정도 적용 가능하다.
반도체 내의 각 액티브 디바이스는 그 디바이스를 둘러싸는 얕은 트렌치 소자 분리부를 구비할 수 있다. 통상적으로 얕은 트렌치 소자 분리부는 4개의 사이드를 가지고 있다. 예를 들면, 도 7은 게이트 전극(720)과 액티브 실리콘 영역(730)으로 이루어진 액티브 디바이스를 둘러싸는 얕은 트렌치 소자 분리부(710)의 평면도이다. 이 얕은 트렌치 소자 분리부(710)는 전류 흐름 방향에 평행한 2개의 사이드(740, 750)와, 전류 흐름 방향과 교차하는 2개의 사이드(760, 770)를 가지고 있다. 더욱이, 이들 사이드에는 STI 돌출부가 존재할 수도 있고 존재하지 않을 수도 있다. 전류 흐름 방향에 평행한 사이드(740 및/또는 750) 상의 돌출부는 전류 흐름 방향에 평행한 돌출부이다. 전류 흐름 방향과 교차하는 사이드(760 및/또는 770) 상의 돌출부는 전류 흐름 방향과 교차하는 돌출부이다.
이제 도 8을 참조해 보면, 예시적인 pFET 디바이스가 도시되어 있다. 이 예시적인 pFET 디바이스는 전류 흐름 방향에 평행한 방향에 돌출부가 없는 사이드(410, 420)를 가진 얕은 트렌치 소자 분리부를 구비한다. pFET의 교차 방향에도 STI 돌출부를 구비할 수 있다. 이 액티브 디바이스는 종래의 게이트 유전체(845), 게이트 전극(830) 및 측벽 스페이서(820, 835)를 모두 종래의 방식으로 형성하여 구성될 수 있다. 소스 및 드레인 컨택트용 실리사이드(예컨대, TiSi2, TaSi2 또는 MoSi2)(810, 840)도 구비할 수 있다.
이제 도 9를 참조해 보면, 예시적인 nFET 디바이스가 도시되어 있다. 이 nFET 디바이스는 전류 흐름 방향에 평행한 방향에 돌출부가 있는 사이드(510, 520)를 가진 얕은 트렌치 소자 분리부를 구비한다. 이 액티브 디바이스는 종래의 게이트 유전체(945), 게이트 전극(930) 및 측벽 스페이서(920, 940)로 구성될 수 있다. 소스 및 드레인 컨택트용 실리사이드(예컨대, TiSi2, TaSi2 또는 MoSi2)(910, 950)도 구비할 수 있다. 상기 돌출부는 수직 Si-SO2 계면 근처에 산화로 인해 버드 비크(bird's beak)가 형성되는 것을 방지한다. 이와 같이 하여, nFET의 전자 이동도를 저하시키는 산화로 인한 압축 응력을 방지할 수 있다.
이제 도 10을 참조해 보면, 도 10은 본 발명의 실시예에 따라 전류 흐름의 교차 방향에 STI 돌출부(1010, 1020)를 구비한 예시적인 pFET 디바이스의 게이트(930) 평행 단면도이다. STI 돌출부(1010, 1020)는 교차 방향에 산화로 인해 압축 응력이 형성(예컨대, 버드 비크)되는 것을 방지함으로써, 정공 이동도의 저하를 방지한다. 이 교차 방향에 있는 STI 돌출부는 전류 흐름 방향에 평행한 방향에 STI 돌출부를 형성하는 것과 같은 기술(예컨대, 실리콘 질화물 풀백 공정)을 이용하여 형성할 수 있다.
유사하게, 도 11은 전류 흐름의 교차 방향에 STI 돌출부(1110, 1120)를 구비한 예시적인 nFET 디바이스의 게이트(830) 평행 단면도이다. STI 돌출부(1110, 1120)는 교차 방향에 산화로 인해 압축 응력이 형성되는 것을 방지함으로써, 전자 이동도의 저하를 방지한다. 또한, 이 교차 방향에 있는 STI 돌출부는 전류 흐름 방향에 평행한 방향에 STI 돌출부를 형성하는 것과 같은 기술(예컨대, 실리콘 질화물 풀백 공정)을 이용하여 형성할 수 있다.
응력의 영향은 액티브 디바이스로부터의 거리에 반비례한다. 산화로 인한 압축 응력원이 액티브 디바이스에 가까울수록, 성능에 미치는 악영향이 더 커진다. 반대로, 전계 효과 트랜지스터 게이트와 산화로 인한 압축 응력원(예컨대, 버드 비크 형성) 간의 거리가 커질수록, 성능에 미치는 악영향이 더 작아진다. 더욱이, 소정의 액티브 구조체(예컨대, 트랜지스터 게이트의 가장 가까운 에지)로부터 소정의 거리 이상에 있는 산화로 인한 압축 응력원(예컨대, 버드 비크 형성)은 그 구조체의 성능에 그다지 영향을 미치지 않는다. 따라서, 본 발명의 일실시예에 있어서, STI 돌출부는 그 STI와 소정의 구조체 간의 거리가 소정의 거리 이하인 경우에 구현할 수 있다. 그 소정의 거리는 발생 응력의 크기에 영향을 미칠 수 있는 요인에 따라 달라질 수 있다. 그러한 요인에는 예컨대 소자 분리부와 유전체와 실리콘 기판 사이의 열적 부정합; 질화물 마스크의 고유 응력; 제조 공정 및 조건 등이 있다. 그 소정의 거리 이상에 있는 응력원은 성능에 그다지 영향을 미치지 않기 때문에, 그러한 경우에는 응력 감소을 위해서 STI 돌출부를 형성하는 것을 적합하지 않을 수도 있다. 예를 들면, nFET 또는 pFET 게이트의 가장 가까운 에지로부터의 거리가 5.0 ㎛(미크론) 이상이면 성능 저하를 방지하기에 충분하다.
그러므로, 일 실시예에 따른 STI 돌출 구조체는 버드 비크 형성으로 인한 압축 응력이 성능 저하를 가져오는 경우에 그 버드 비크 형성을 방지하도록 선택적으로 구성 가능하다. 디바이스의 타입(예컨대, nFET 또는 pFET), 액티브 디바이스로부터의 거리, 전류 흐름 방향 등의 고려 사항은 돌출부 형성 여부와 돌출부 배치를 좌우할 수 있다. nFET에 있어서는 전류 흐름 방향에 평행한 방향과 전류 흐름 방향과 교차하는 방향 모두에 STI 돌출부를 구비할 수 있는 반면에, pFET에 있어서는 교차 방향에는 STI 돌출부를 구비하지만 평행 방향에는 돌출부를 구비하지 않는다. 그러한 선택적 구성은 STI와 액티브 디바이스 간의 거리(예컨대, STI와 바로 인접한 게이트 간의 거리)를 고려할 수도 있다. 그 거리가 STI에 인접한 버드 비크의 형성이 성능에 상당한 영향을 미치는 것을 방지할 수 있는 정도라면, 돌출부를 구비하지 않아도 좋다.
본 발명을 실시예의 관점에서 설명하였지만, 당업자라면 첨부한 청구 범위의 기술적 사상의 범위 내에서 본 발명의 변형 및 변경 실시가 가능하다는 것을 알 수 있을 것이다.

Claims (22)

  1. 기판 상에 형성된 반도체 구조체에 있어서,
    n 채널 전계 효과 트랜지스터 및 p 채널 전계 효과 트랜지스터; 및
    상기 기판의 소정의 부분에 산화로 인한 응력을 방지하도록 선택적으로 구성된, 적어도 하나의 돌출부를 구비한 얕은 트렌치 소자 분리부를 구비하고,
    상기 적어도 하나의 돌출부는 전류 흐름 방향에 평행하거나 상기 전류 흐름 방향과 교차하는 방향 중 적어도 하나의 방향에 산화로 인한 응력을 방지하도록 선택적으로 구성되고,
    상기 n 채널 전계 효과 트랜지스터에서, 상기 적어도 하나의 돌출부는 전류 흐름 방향 및 상기 전류 흐름 방향과 교차하는 방향에 선택적으로 배열되고,
    상기 p 채널 전계 효과 트랜지스터에서, 상기 적어도 하나의 돌출부는 압축 응력으로 인한 성능 저하를 방지하기 위해 상기 전류 흐름 방향과 교차하는 방향에 배열되는 것인 반도체 구조체.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 기판의 소정의 부분은 상기 얕은 트렌치 소자 분리부에 인접한 Si-SiO2 계면이며,
    상기 적어도 하나의 돌출부는 상기 Si-SiO2 계면을 넘어 걸쳐 있어, 상기 Si-SiO2 계면 또는 그 근처에서의 산화를 방지하는 것인 반도체 구조체.
  5. 제1항에 있어서,
    자신의 전류 흐름 방향에 소스 및 드레인을 구비한 n 채널 전계 효과 트랜지스터와;
    자신의 전류 흐름 방향에 소스 및 드레인을 구비한 p 채널 전계 효과 트랜지스터를 더 포함하며,
    상기 얕은 트렌치 소자 분리부는,
    상기 n 채널 전계 효과 트랜지스터의 전류 흐름 방향에 평행한 방향에 산화로 인한 응력을 방지하도록 구성된 적어도 하나의 돌출부를 구비한, 상기 n 채널 전계 효과 트랜지스터에 대한 제1 얕은 트렌치 소자 분리부 사이드와;
    상기 n 채널 전계 효과 트랜지스터의 전류 흐름 방향과 교차하는 방향에 산화로 인한 응력을 방지하도록 구성된 적어도 하나의 돌출부를 구비한, 상기 n 채널 전계 효과 트랜지스터에 대한 제2 얕은 트렌치 소자 분리부 사이드와;
    상기 n 채널 전계 효과 트랜지스터의 전류 흐름 방향과 교차하는 방향에 산화로 인한 응력을 방지하도록 구성된 적어도 하나의 돌출부를 구비한, 상기 p 채널 전계 효과 트랜지스터에 대한 제3 얕은 트렌치 소자 분리부 사이드를 포함하는 것인 반도체 구조체.
  6. 제5항에 있어서, 상기 얕은 트렌치 소자 분리부는 돌출부가 없는, 상기 p 채널 전계 효과 트랜지스터에 대한 제4 얕은 트렌치 소자 분리부 사이드를 더 포함하는 것인 반도체 구조체.
  7. 기판 상에 형성된 반도체 구조체에 있어서,
    소스, 드레인 및 게이트를 구비하고, 전류 흐름 방향이 소스로부터 드레인으로의 방향인 n 채널 전계 효과 트랜지스터;
    상기 n 채널 전계 효과 트랜지스터의 전류 흐름 방향에 평행한 방향에 산화로 인한 응력을 방지하도록 구성된 적어도 하나의 돌출부를 구비한 제1 얕은 트렌치 소자 분리부 사이드를 포함하는, 상기 n 채널 전계 효과 트랜지스터에 대한 제1 얕은 트렌치 소자 분리부;
    상기 제1 얕은 트렌치 소자 분리부 사이드와 교차하며 상기 n 채널 전계 효과 트랜지스터의 전류 흐름 방향과 교차하는 방향에 산화로 인한 응력을 방지하도록 구성된 적어도 하나의 돌출부를 구비한 제2 얕은 트렌치 소자 분리부 사이드를 더 포함하는, 상기 n 채널 전계 효과 트랜지스터에 대한 제1 얕은 트렌치 소자 분리부;
    소스, 드레인 및 게이트를 구비하고, 전류 흐름 방향이 소스로부터 드레인으로의 방향인 p 채널 전계 효과 트랜지스터;
    돌출부가 없는 제3 얕은 트렌치 소자 분리부 사이드를 포함하는, 상기 p 채널 전계 효과 트랜지스터에 대한 제2 얕은 트렌치 소자 분리부; 및
    상기 제3 얕은 트렌치 소자 분리부 사이드와 교차하며 상기 p 채널 전계 효과 트랜지스터의 전류 흐름 방향과 교차하는 방향에 산화로 인한 응력을 방지하도록 구성된 적어도 하나의 돌출부를 구비한 제4 얕은 트렌치 소자 분리부 사이드를 더 포함하는, 상기 p 채널 전계 효과 트랜지스터에 대한 제2 얕은 트렌치 소자 분리부를 포함하는 것인, 반도체 구조체.
  8. 삭제
  9. 삭제
  10. 제7항에 있어서, 상기 p 채널 전계 효과 트랜지스터의 전류 흐름 방향과 교차하는 방향에 산화로 인한 응력을 방지하도록 구성된 돌출부는 정공 이동도의 저하를 방지하는 것인 반도체 구조체.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서, 상기 n 채널 전계 효과 트랜지스터의 게이트로부터 상기 n 채널 전계 효과 트랜지스터에 대한 상기 제1 얕은 트렌치 소자 분리부의 상기 제1 얕은 트렌치 소자 분리부 사이드까지의 거리는, 상기 제1 얕은 트렌치 소자 분리부 사이드에 인접한 산화로 인한 응력이 상기 n 채널 전계 효과 트랜지스터의 성능에 영향을 미치는 범위의 거리 이하이고,
    상기 n 채널 전계 효과 트랜지스터의 게이트로부터 상기 n 채널 전계 효과 트랜지스터에 대한 상기 제1 얕은 트렌치 소자 분리부의 상기 제2 얕은 트렌치 소자 분리부 사이드까지의 거리는, 상기 제2 얕은 트렌치 소자 분리부 사이드에 인접한 산화로 인한 응력이 상기 n 채널 전계 효과 트랜지스터의 성능에 영향을 미치는 범위의 거리 이하인 것인 반도체 구조체.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 돌출부는 T자형 구조체를 포함하는 것인 반도체 구조체.
  13. 제12항에 있어서, 상기 기판의 소정의 부분은 상기 얕은 트렌치 소자 분리부에 인접한 Si-SiO2 계면인 것인 반도체 구조체.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서, 상기 돌출부는 0.01 미크론 내지 0.5 미크론 만큼 상기 Si-SiO2 계면을 넘어 걸쳐 있는 수평 부분을 포함하는 것인 반도체 구조체.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서, 상기 p 채널 전계 효과 트랜지스터의 게이트로부터 상기 p 채널 전계 효과 트랜지스터에 대한 상기 제2 얕은 트렌치 소자 분리부의 상기 제4 얕은 트렌치 소자 분리부 사이드까지의 거리는, 상기 제4 얕은 트렌치 소자 분리부 사이드에 인접한 산화로 인한 응력이 상기 p 채널 전계 효과 트랜지스터의 성능에 영향을 미치는 범위의 거리 이하인 것인 반도체 구조체.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서, 상기 p 채널 전계 효과 트랜지스터의 게이트로부터 상기 제4 얕은 트렌치 소자 분리부 사이드까지의 거리는, 5.0 미크론 이하인 것인 반도체 구조체.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 n 채널 전계 효과 트랜지스터의 게이트로부터 상기 제1 얕은 트렌치 소자 분리부 사이드까지의 거리는, 5.0 미크론 이하인 것인 반도체 구조체.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 n 채널 전계 효과 트랜지스터의 게이트로부터 상기 제2 얕은 트렌치 소자 분리부 사이드까지의 거리는, 5.0 미크론 이하인 것인 반도체 구조체.
  19. 반도체 구조체 형성 방법에 있어서,
    실리콘층, 상기 실리콘층 상의 실리콘 이산화물층 및 상기 실리콘 이산화물층 상의 실리콘 질화물층을 포함하는 구조체를 형성하는 단계와;
    상기 구조체 상에, 제1 소정의 방향에 산화로 인한 응력을 방지하도록 구성된 적어도 하나의 돌출부를 가진 제1 얕은 트렌치 소자 분리부 사이드와, 상기 제1 얕은 트렌치 소자 분리부 사이드와 교차하고 돌출부가 없는 제2 얕은 트렌치 소자 분리부 사이드를 구비한 얕은 트렌치 소자 분리부를 형성하는 단계
    를 포함하는 반도체 구조체 형성 방법.
  20. 제19항에 있어서, 상기 얕은 트렌치 소자 분리부를 형성하는 단계는,
    상기 실리콘 질화물층, 상기 실리콘 이산화물층 및 상기 실리콘층의 일부를 에칭하여 트렌치를 형성하는 단계와;
    상기 트렌치에서 상기 실리콘 질화물층의 측벽 부분을 에칭하여 상기 제1 얕은 트렌치 소자 분리부 사이드의 트렌치에 대한 상기 실리콘 질화물층의 리세션을 생성하는 단계와;
    상기 트렌치 및 리세션에 실리콘 이산화물을 증착하여 돌출부를 가진 제1 얕은 트렌치 소자 분리부 사이드를 구비한 상기 얕은 트렌치 소자 분리부를 형성하는 단계를 포함하는 것인 반도체 구조체 형성 방법.
  21. 제20항에 있어서, 소스, 드레인 및 게이트를 구비하고, 전류 흐름 방향이 소스로부터 드레인으로의 방향인 전계 효과 트랜지스터를 형성하는 단계를 더 포함하는 반도체 구조체 형성 방법.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제21항에 있어서, 상기 전계 효과 트랜지스터의 게이트로부터 상기 제1 얕은 트렌치 소자 분리부 사이드까지의 거리는, 상기 제1 얕은 트렌치 소자 분리부 사이드에 인접한 산화로 인한 응력이 상기 전계 효과 트랜지스터의 성능에 영향을 미치는 범위의 거리 이하인 것인 반도체 구조체 형성 방법.
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