JPH0387045A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置及びその製造方法に係り、特に素子分離のた
めのトレンチアイソレーションを設けた半導体装置及び
その製造方法に関し。

結晶転位を軽減してリーク電流を減少させ、配線の短絡
をなくして、良好なトランジスタ特性を維持することを
目的とし。

半導体基板に形成されたトレンチを埋込んだトレンチア
イソレーションを具備した半導体装置であって、埋込物
質は絶縁膜を介してトレンチ内部を埋込み且つ該トレン
チ上部のコーナーを覆っている半導体装置により構成す
る。

また、前記埋込物質が絶縁体あるいは導電体である半導
体装置により構成する。

また、前記導電体に電圧を印加する手段を備えてなる半
導体装置により構成する。

また２選択的に設けた耐エツチング膜をマスクにして半
導体基板をエツチングしトレンチを形成する工程と、該
トレンチ内に絶縁膜を介して第１の埋込物質を埋込む工
程と、該第１の埋込物質上から前記トレンチ上部のコー
ナーを覆って展延する第２の埋込物質の被膜を形成し、
その被膜をパターニングして前記トレンチ上部のコーナ
ーを含むトレンチ部分に第２の埋込物質を残存させる工
程とを有する半導体装置の製造方法により構成する。

〔産業上の利用分野］ 本発明は半導体装置及びその製造方法に係り。

特に素子分離のためのトレンチアイソレーションを設け
た半導体装置及びその製造方法に関する。

近年、ＩＣ，ＬＳＩ等の高集積化に伴って。

ＬＯＣＯ３法に代わる素子分離法として微細化に有利な
トレンチアイソレーションが重用されている。しかし、
現在のトレンチアイソレーションの構造は微細化２表面
平坦化、トランジスタ特性の維持等のすべてを満足させ
ることが難しく、その対策が望まれている。

〔従来の技術〕

第１０図（ａ）〜（ｅ）はトレンチアイソレーションの
従来の形成方法の工程順断面図を示しており。

まず、これらの図を参照しながら従来の工程の概略を説
明する。

第１０図（ａ）参照 ｐ型シリコン基板１上に選択的にＳｉＯ□膜２と５ｉＪ
４膜３とを積層形威し、これをマスクにして塩素ガスを
用いた反応性イオンエツチング（ＲＩＥ）によりエツチ
ングして、トレンチ４　（Ｕ溝）を形成する。

第１０図（ｂ）参照 熱処理してトレンチ４内を酸化し、　５ｉＯｚ膜５（膜
厚５００〜３０００人）を形成した後、はう素イオン（
Ｂ゛）をトレンチ４に注入する。イオン注入条件は加速
電圧４０ｋｅＶ、　　ドーズ量１×ＩＯ１３ｃｍ−”程
度にする。

第１０図（ｃ）参照 熱処理して注入イオンを活性化し、ｐ゛型チャネルカッ
ト層６を画定する。

第１０図（ｄ）参照 化学的気相成長（ＣＶＤ）法によって多結晶シリコン７
を成長して、トレンチ４内部を埋込み。

さらに、上面に被着した余分の多結晶シリコン７はエッ
チバックして除去する。

第１０図（ｅ）参照 トレンチ４内部上面の多結晶シリコン７を酸化して、ト
レンチアイソレーション表面をＳｉＯ□膜８で被覆する
。

しかる後、ＳｉＪ＜膜３を除去するとトレンチアイソレ
ーションが完成する。

〔発明が解決しようとする課題〕

ところで、上記した従来の形成方法によるトレンチアイ
ソレーションは種々の問題点を抱えている。第１１図（
ａ）〜（ｅ）は従来の問題点を説明するための図で、以
下、これらの図を参照しながら説明する。

第１１図（ａ）参照 表面の多結晶シリコン７を酸化してＳｉＯ２膜８を形成
する最後の工程において２　Ｕ溝のコーナ一部分にバー
ズビークＢＢが発生し、特に縦方向（深さ方向）に延び
る縦バーズビークによるストレスのために結晶転位ＤＬ
が生じ、それに起因するリーク電流がトランジスタ素子
主を流れて、素子特性を劣化させる問題がある。

第１１図（ｂ）参照 上記のようなバーズビークＢＢの発生を抑制するために
、　Ｓｉ、Ｎ、膜１０をＳｉＯ□膜５上膜設上る構造も
採られているが、そのような構造ではＳｉ　３Ｎ４膜１
゜界面での多結晶シリコン７の酸化速度が遅いだめに表
面に段差が生じ、その上に設けた配線層が短絡・断線す
るおそれがある。

第１１図（ｃ）、　（ｄ）参照 多結晶シリコン７のエッチバック工程において。

多結晶シリコンのオーバーエツチングが起きると。

トランジスタ素子主のＩＤ　　ＶＧ特性にダブルハンプ
が発生する。これはトレンチアイソレーションの上にワ
ード線１１　（ゲート電極線）が配線されると、凹状の
コーナ一部に電界Ｅが集中してコーナ一部が先に反転し
、寄生チャネルができるためと考えられている。

第１１図（ｅ） この図は２素子からなる素子領域１２部分の平面図で９
周囲はアイソレーション領域であるが、チャネルカット
層を形成すると、素子形成の熱処理によって素子領域１
２に不純物が次第に拡散（図中に斜線で示すＤ領域）し
て基板濃度が高くなる。

それがワード線１１下のチャネル領域に影響して狭チャ
ネル効果が現れ、しきい値電圧が上昇する等の素子特性
の劣化が現れる。しかも、この劣化傾向はトランジスタ
素子のチャネル幅Ｃが小さくなるほど著しくなる。

本発明は上記したような問題点に鑑み、結晶転位を軽減
させてリーク電流を減少させ、配線の短絡をなくして、
且つ、ダブルハンプ現象や狭チャネル効果を抑制し、良
好なトランジスタ特性を維持するトレンチアイソレージ
リンを設けた半導体装置及びその製造方法を提供するも
のである。

〔課題を解決するための手段〕

第１図（ａ）〜（ｄ）は本発明にかかる半導体装置の断
面図であり、第２図（ａ）〜（ｇ）乃至第７図（ａ）〜
（ｅ）は本発明にかかる形成方法（Ｉ）乃至形成方法（
Ｖｌ）の工程順断面図であり、第８図（ａ）、　（ｂ）
は本発明にかかる他の実施例の断面図であり、第９図（
ａ）〜（ｄ）は本発明にかかる他の実施例の工程順断面
図である。

上記課題は、半導体基板１に形成されたトレンチ４を埋
込んだトレンチアイソレーションを具備した半導体装置
であって、埋込物質は絶縁膜１５を介してトレンチ４内
部を埋込み且つ該トレンチ４上部のコーナー４Ｃを覆っ
ている半導体装置によって解決される。

また、前記埋込物質が絶縁体１７０である半導体装置に
よって解決される。

また、前記埋込物質が導電体１７である半導体装置によ
って解決される。

また、前記導電体１７に電圧を印加する手段を備えてな
る半導体装置によって解決される。

また２選択的に設けた耐エツチング膜３をマスクにして
半導体基板ｌをエツチングしトレンチ４を形成する工程
と、該トレンチ４内に絶縁膜１５を介して第１の埋込物
質１７′を埋込む工程と、該第１の埋込物質１７’上か
ら前記トレンチ４上部のコーナー４Ｃを覆って展延する
第２の埋込物質１７′′の被膜を形成し、その被膜をパ
ターニングして前記トレンチ４上部のコーナー４Ｃを含
むトレンチ４部分に第２０埋込物質１７″を残存させる
工程とを有する半導体装置の製造方法によって解決され
る。

また、前記第１の埋込物質１７′を多結晶シリコン、前
記第２の埋込物質１７″を多結晶シリコンとし、残存さ
せた第２の埋込物質１７”の一部或いは全部を酸化させ
る工程を有する半導体装置の製造方法によって解決され
る。

また２選択的に設けた耐エツチング膜３をマスクにして
半導体基板１をエツチングしトレンチ４を形成した後、
該耐エツチング膜３を選択的にサイドエツチングして、
該トレンチ４の開口より広い耐エツチング膜３に囲まれ
た窓を形成する工程と、該トレンチ４内に絶縁膜１５を
形成した後該トレンチ４内部及び該耐エツチング膜３に
囲まれた窓部に埋込物質を埋込む工程とを有する半導体
装置の製造方法によって解決される。

〔作用〕

本発明では埋込物質（多結晶シリコン、絶縁体）がトレ
ンチ４内部壱埋込み、且つトレンチ４上部のコーナー４
Ｃを覆っている。このような構造にするとバーズビーク
は発生せず、また１表面は凹状にはならずに凸状になる
。そうすると結晶転位が軽減されて、配線の短絡・断線
もなくなり。

ダブルハンプ現象も抑制されて、良好なトランジスタ特
性が得られる。

チャネルカット層を設けずに埋込物質に電圧を印加する
構造は、素子の微細化に有利であり、且つ狭チャネル効
果が抑制される。

また、トレンチ４上部のコーナー４Ｃを覆う第２の埋込
物質１７°゛を多結晶シリコンとし、残存させた第２の
埋込物質１７”を酸化するのは縦バーズビークの発生を
防止する作用をもち、さらに全部を酸化するのはトレン
チ４上部のコーナ−４Ｃ部の絶縁膜１５を補強して厚＜
シ、絶縁耐圧を高める作用をもつ。

さらに、半導体基板１をエツチングしトレンチ４を形成
した後、耐エツチング膜３を選択的にサイドエツチング
して、トレンチ４の開口より広いエツチング膜３に囲ま
れた窓を形成すると、トレンチ４上部のコーナー４Ｃを
覆う埋込物質のバターニングがトレンチに対してセルフ
ァライン的に行えるから、素子の微細化に有利である。

〔実施例〕

以下、実施例によって詳細に説明する。

第１図（ａ）〜（ｄ）は本発明にかかる半導体装置の断
面図を示し、１はＰ型シリコン基板、　４Ｇはトレンチ
上部のコーナー、　１５はトレンチ内に介在させたＳｉ
ｎ、膜、１７は多結晶シリコンからなる導電体。

１７０は５ｉｎ２膜からなる絶縁体、１８をトレンチ表
面上部を被覆する５ｉｎ２膜、１９は基板表面に形成し
た５ｉｎ２膜、２０はトレンチ内に介在させた５ｉＪ４
膜を表す。

第１図（ａ）〜（ｄ）いずれの場合も埋込物質の多結晶
シリコン１７．　ＳｉＯ□膜１７０はトレンチ上部のコ
ーナー４Ｃを覆ってＳｉＯ２膜１９まで被覆しており、
このように構成すればバーズビークが発生せずに。

多結晶シリコン１７と５ｉＯｚ膜１８．またはＳｉｎｇ
膜１７膜剤７状に盛り上がった形状になっている。

第１図（ａ）はトレンチ内に介在させた絶縁膜がＳ　ｉ
Ｏｚ　膜１５のみの一般的なトレンチアイソレーション
であるが、第１図（ｂ）はその絶縁膜を５ｉＯｚ膜１５
と５ｉＪ４膜２０とで構成したトレンチアイソレーショ
ンで、このようにＳｉ３Ｎ４膜２０を介在させると絶縁
耐圧を向上させることができる。

また、第１図（ｃ）は多結晶シリコン１７に電圧ｖ０を
印加してトレンチに接した基板部分の電導型が反転しな
いようにした構成である。

第１図（ａ）、　（ｂ）に示す構造ではバーズビークは
発生せず、その結果、結晶転位が減少し、また。

間部分が形成されないため配線の短絡・断線も減少し、
ダブルハンプ現象が抑制されて良好なトランジスタ特性
が得られる。

さらに、第１図（ｃ）に示す構成にすれば、基板濃度を
変えることなくアイソレーションされるため、チャネル
カット層は不要となって微細化に有利となり、狭チャネ
ル効果が抑制される。

また、第１図（ｄ）は多結晶シリコン１７の代わりにＳ
ｉＯ□膜１７０を埋込物質とした構成で、製造方法を簡
単化できる利点がある。

第２図（ａ）〜（ｇ）は本発明にかかる形成方法（Ｉ）
の工程順断面図を示し、以下、これらの図を参照しなが
ら説明する。

第２図（ａ）参照 ｐ型シリコン基板１上に選択的にＳｉｎ、膜２゜Ｓｔ、
Ｎ、膜３及びマスク材２１（ＰＳＧ膜、レジスト膜など
）を積層形威し、これをマスクにして露出したシリコン
基板ｌを塩素ガスを用いたＲＩＥによりエツチングし、
トレンチ４を形成する。このトレンチ４の寸法は幅０．
８μｍ、深さ１〜５μｍ程度とする。

第２図（ｂ）参照 マスク材２１を除去した後、熱処理してトレンチ４内壁
を酸化してＳｉＯ□膜１５（膜厚５００人）を形成し２
次に、ＣＶＤ法によって多結晶シリコン１７１を膜厚１
μｍ程度成長してトレンチ４内部を埋込み、上面に被着
した余分の多結晶シリコンをエッチバックして除去する
。図中の点線が多結晶シリコンを成長させた高さで、こ
れを５ｉＪ４膜３と同じ高さまでエッチバックする。

第２図（ｃ）参照 全面に再度ＣＶＤ法により多結晶シリコン１７″（膜厚
２０００人程度）を戒長し、その上面にトレンチ部分を
被覆するレジスト膜マスク２１を形成する。

第２図（ｄ）参照 臭素ガス（Ｂｒｚ）を反応ガスとしたＲＩＥにより多結
晶シリコン１７”をエツチングして、トレンチ４とその
上部のコーナー４Ｃを含む面上のみに多結晶シリコン１
７′′を残存させ、その後レジスト膜マスク２１を除去
する。ＲＩＥによるエツチング条件は、臭素ガス流量１
００　ｓｅｃｍ、減圧度０．１　Ｔｏｒｒ、印加高周波
電力１．７　Ｗ／ｃｍ”、基板温度Ｏ″ＣＣ程度る。こ
のようなＲＩＥを行うと、残存する多結晶シリコン１７
″の周縁がテーパー状に形成されて。

凸状のトレンチアイソレーション部分に段差をなくすこ
とができる。

第２図（ｅ）参照 熱処理して多結晶シリコン１７″の表面を酸化し。

ＳｉＯ□膜１８膜形８３０００人程度）を形成する。こ
のＳｉＯ２膜１８膜数８らかな凸状に形成されて段差が
生じない。また、他の部分は５ｉＪａ膜３で被覆されて
いるために酸化されない。

第２図（ｆ）参照 Ｓｉｎｇ膜１８の所定部分を選択的に窓あけして多結晶
シリコン１７　（１７°＋１７１）に電位を与えるため
の配線２２を形成する。

ただし、トレンチ形成時に、シリコン基板１に与えるダ
メージを極力小さくシ、素子リークを抑制できる場合に
は、この工程（ｆ）を省略することも可能である。

第２図（ｇ）参照 Ｓｉｎ、膜２．　Ｓｉ３Ｎｍ膜３をウェットエツチング
して除去し、新たなＳｉｎｇ膜１９膜形９して、ゲート
酸化膜等を含むトランジスタ素子工の作成工程に移る。

２３はアルミニウム配線を表す。

このような形成方法によれば、トレンチとその上部のコ
ーナーを含む面上を多結晶シリコン１７”が覆うことに
なり、その表面を酸化してＳｉＯ□膜１８膜形８するの
であるから、バーズビークは発生せず、テーパー状の周
縁をもち凸状に盛り上がったトレンチアイソレーション
が形成される。

第３図（ａ）〜（ｇ）は本発明にかかる形成方法（ｎ）
の工程順断面図を示し２本例はトレンチ内に介在する絶
縁膜を５ｉ０２膜１５とＳｉ＋Ｎａ膜２０とで構成した
トレンチアイソレーションの形成方法である。本例の形
成方法は前記した形成方法（１）とほとんど変わりない
ので１図を参照しながら要点のみ順を追って説明する。

第３図（ａ）参照 ｐ型シリコン基板１上のＳｉｎｇ膜２，５ｉＪａ膜３及
びマスク材２１をマスクにして、塩素ガスを用いたＲＩ
Ｅによってエツチングし、トレンチ４を形成する。

第３図（ｂ）参照 マスク材２１を除去した後、熱処理してトレンチ４内壁
を酸化してＳｉｎｇ膜１５膜層５５００人）を形成し２
次に、ＣＶＤ法ニヨッテＳｉ３Ｎ４膜２０（膜厚５００
大）を被着して、　ＳｉＯ□膜１５とＳｉ３Ｎ４膜２０
とからなる絶縁膜をトレンチ４内に介在させ２次に２同
じ＜　ＣＶＤ法によって多結晶シリコン１７’を成長し
てトレンチ４内部を埋込み、上面に被着した余分の多結
晶シリコンをエッチバックして除去する。

第３図（ｃ）参照 全面に再度ＣＶＤ法により多結晶シリコン１７″（膜厚
２０００人程度）を戒長し、その上面にレジスト膜マス
ク２１を形成する。

第３図（ｄ）参照 臭素ガス（Ｂｒｚ）を反応ガスとしたＲＩＥにより多結
晶シリコン１７”をエツチングして、トレンチ４とその
上部のコーナー４Ｃを含む面上のみに多結晶シリコン１
７”を残存させて、その後レジスト膜マスク２１を除去
する。そうすれば、残存する多結晶シリコン１７”の周
縁がテーパー状に形威されて。

凸状のトレンチアイソレーション部分に段差がなくなる
。

第３図（ｅ）参照 熱処理して多結晶シリコン１７″の表面を酸化し。

Ｓ　ｉ　Ｏｚ　ＩＩＩ　１８を形成する。このとき、他
の部分は　Ｓｉ３Ｎ４膜３．２０で被覆されているため
に酸化されない。

第３図（ｆ）参照 ５ｉＯｚ膜１８の所定部分を選択的に窓あけして多結晶
シリコン１７　（１７’　＋１７”）に電位を与えるた
めの配線２２を形成する。

第３図（ｇ）参照 ５ｉＯｚ膜２　、５ｉｓＮａ膜３を除去し、新たなＳｉ
Ｏ□膜１９全１９して、トランジスタ素子上の作成工程
に移る。２３はアルミニウム配線を表す。

このような形成方法によれば、トレンチ内に介在する絶
縁膜にＳｆ＋Ｎａ膜２０が含まれるため、トレンチ（Ｕ
溝）の絶縁耐圧が向上する。

第４図（ａ）〜（ｇ）は本発明にかかる形成方法（Ｉ［
［）の工程順断面図を示し２本例は前記した形成方法（
１）との相違点はトレンチ上部のコーナーを覆うテーパ
ー状の多結晶シリコンの形成方法にあり、その他は形成
方法（１）と変わりない。

図を参照しながら概要を順を追って説明する。

第４図（ａ）参照 ｐ型シリコン基板１上の５ｔｙｘ膜２＋　５ｔｓＮｉ膜
３及びマスク材２１をマスクにして、塩素ガスを用いた
ＲＩＢによってエツチングし、トレンチ４を形成する。

第４図（ｂ）参照 マスク材２１を除去した後、熱処理してトレンチ４内壁
を酸化してＳｉＯ□膜１５　（膜厚５００　Ａ）を形威
し２次に、ＣＶＤ法によって多結晶シリコン１７’を成
長してトレンチ４内部を埋込み、上面に被着した余分の
多結晶シリコンをエッチバックして除去する。

第４図（ｃ）参照 全面に再度ＣＶＤ法により多結晶シリコン１７″（膜厚
２０００Å程度）を戒長し、その上面にトレンチ部分を
覆うＳｉ３Ｎ４膜マスク２４を形成する。

第４図（ｄ）参照 ５ｉ３Ｌ　膜マスク２４をマスクにして熱酸化し、多結
晶シリコン１７”の露出部をＳｉｎｇ膜２５に変成する
。

第４図（ｅ）参照 ぶつ酸液でエツチングするとＳｉｎｇ膜２５が除去され
る。さらに、　Ｓｉ３Ｎ、膜マスク２４を除去した後。

残存している多結晶シリコン１７゛′の表面を酸化し。

５ｉ（ｈ膜１８を形成する。

第４図（ｆ）参照 ５ｉｆｔ膜１８の所定部分を選択的に窓あけして多結晶
シリコン１７　（１７“＋１７”）に電位印加用の配線
２２を接続する。

第４図（ｇ）参照 ＳｉＯ□膜’ｌ、　Ｓｉ、Ｈ，膜３を除去し、その後ト
ランジスタ素子工を形成する。２３はアルミニウム配線
を表す。

このような形成方法によれば、形成方法（１）と同様に
Ｓｉｎ、膜１８．多結晶シリコン１７″の周縁部分がテ
ーパー状になって、凸状トレンチアイソレーション部分
に段差がなくなる。

第５図（ａ）〜（ｇ）は本発明にかかる形成方法（ＩＩ
［）の工程順断面図を示し９本例は多結晶シリコンを多
結晶シリコン１７°と多結晶シリコン１７″と２回に分
けて被着することなく、１回で被着する方法である。図
を参照しながら概要を順を追って説明する。

第５図（ａ）参照 ｐ型シリコン基板１上のＳｉＯ□膜２　、５ｉｓＮａ膜
３及びマスク材２６をマスクにして、塩素ガスを用いた
ＲＩＥによってエツチングし、トレンチ４を形成する。

マスク材２６は２例えばエツチング溶液としてぶつ酸を
用いる時、　ＳｉＯ□膜２　＋　Ｓ　１３　Ｎ　４膜３
よりも速いエツチングレートで選択的にエツチングされ
る材質、ＰＳＧ膜またはＣＶ　ＤＳｉＯｚ膜からなる材
料で作ることができる。

第５図（ｂ）参照 トレンチ内部をぶつ酸液で洗浄する。そうすると、マス
ク材２６は上面と側面がエツチングされてトレンチ部分
が広い窓Ｗに形成される。この時。

５ｉｎ２膜２も少しエツチングされて拡大するが２次工
程の酸化処理で再びＳｉ０ｇ膜が生成されるから問題は
ない。

第５図（ｃ）参照 酸化処理してトレンチ４内壁を酸化して５ｉｎ２膜１５
を形成し１次に、ＣＶＤ法によって多結晶シリコン２７
を成長してトレンチ４内部を埋込み、且つ。

マスク材２６の広い窓Ｗをも多結晶シリコン２７で埋め
る。そうすると、多結晶シリコン２７の上部がトレンチ
上部のコーナーをも覆った構造になる。３の後、上部に
被着した余分の多結晶シリコンをエッチバックして除去
する。

第５図（ｄ）参照 ぶつ酸液でエツチングして、マスク材２６を除去する。

第５図（ｅ）参照 多結晶シリコン２７の表面を酸化し、　５ｉｎ２膜２８
を形成する。そうすると、テーパー状の周囲をもったＳ
ｉ０ｇ膜２８となる。

第５図（ｆ）参照 ５ｉＯｚ膜２８の所定部分を選択的に窓あけして、多結
晶シリコン２７に電位印加用の配線２２を接続する。

第５図（ｇ）参照 Ｓｉ０ｇ膜２　、　Ｓｉ３Ｎ４膜３を除去し、その後ト
ランジスタ素子１を形成する。２３はアルミニウム配線
を表す。

このような形成方法（ＩＶ）によれば、多結晶シリコン
を形成方法（１）〜（ＩＩＩ）のように２回に分けて被
着する必要はなく、１回でセルファライン的に多結晶シ
リコン２７を被着することができる。

第６図（ａ）〜（ｆ）は本発明にかかる形成方法（Ｖ）
の工程順断面図を示し、以下２これらの図を参照しなが
ら説明する。

第６図（ａ）参照 ｐ型シリコン基板ｌ上に選択的にＳｉＯ２膜２゜Ｓｉ、
Ｎ、膜３及びマスク材２１（ＰＳＧ膜、レジスト膜など
）を積層形威し、これをマスクにして露出したシリコン
基板１を塩素ガスを用いたＲＩＢによってエツチングし
、トレンチ４を形成する。

第６図（ｂ）参照 マスク材２１を除去した後、熱処理してトレンチ４内壁
を酸化して５ｉＯｚ膜１５（膜厚５００　Ａ）を形成し
２次に、ＣＶＤ法によって多結晶シリコン１７’を膜厚
１μｍ程度成長してトレンチ４内部を埋込み、上面に被
着した余分の多結晶シリコンをエッチバックして除去す
る。図中の点線が多結晶シリコンを成長させた高さで、
これを５ｔ３Ｎ４膜３と同じ高さまでエッチバックする
。

第６図（ｃ）参照 全面にＣＶＤ法によりＳｉｎｇ膜１８′（膜厚２０００
人程度）を被着し、その上面にトレンチ部分を被覆する
レジスト膜マスク２１を形成する。

第６図（ｄ）参照 ふっ素糸ガスを反応ガスとしたＲＩＥにより。

ＳｉＯ□膜１８１をエツチングして、トレンチ４とその
上部のコーナー４Ｃを含む面上のみにＳｉＯ□膜１８’
を残存させて、その後レジスト膜マスク２１を除去する
。

第６図（ｅ）参照 Ｓｉｎｇ膜１８゛の所定部分を選択的に窓あけして多結
晶シリコン１７°に電位を与えるための配線２２を形成
する。

第６図（ｆ）参照 ５ｔ０２膜２，５ｉＪｎ膜３をウェットエツチングして
除去し、新たなＳｉｎｇ膜１９全１９して、ゲート酸化
膜等を含むトランジスタ素子−９−の作成工程に移る。

２３はアルミニウム配線を表す。

このような形成方法によれば、第２図で説明した形成方
法（１）に比べて、多結晶シリコン１７”を酸化する必
要がないため、製造工程を簡単化することかできる。

第７図（ａ）〜（ｅ）は本発明にかかる形成方法（ＶＩ
）の工程順断面図を示し２本例はＳｉＯ□膜（絶縁体）
を埋込む例であり、以下２図を参照しながら説明する。

第７図（ａ）参照 ｐ型シリコン基板１上に選択的にＳｉ０ｇ膜２（膜厚５
００人）　、　Ｓｉ、Ｎ、膜３（膜厚２０００人）及び
マスク材２６（ＰＳＧ膜、レジスト膜など）を積層形威
し　これをマスクにして露出したシリコン基板１を塩素
ガスを用いたＲＩＥによってエツチングし。

トレンチ４を形成する。

第７図（ｂ）参照 マスク材２６を除去した後、熱処理してトレンチ４内壁
を酸化して５ｉＯｚ膜１５（膜厚５００Å）を形成する
。

第７図（ｃ）参照 Ｓｉ　３Ｎ４膜３をりん酸溶液によって膜厚１０００人
だけエツチングする。そうすると、　Ｓｉ、Ｎ、膜３は
上面のみならず、トレンチ部分の側面からもエツチング
されて、セルファラインでトレンチ部分に広い窓Ｗが形
成される。

第７図（ｄ）参照 ＣＶＤ法により５ｉＯｚ膜１７０を膜厚１μｍ程度戒長
してトレンチ内部を埋込み、さらに、上面に被着した余
分のＳｉＯ□膜をエッチバックして除去する。

図中の点線がＳｉＯ□膜を成長させた高さで、これを５
ｉｚＮ４膜３と同じ高さまでエッチバックする。

第７図（ｅ）参照 ＳｉＯ□膜２．５ｉｓＮａ膜３をウェットエツチングし
て除去し、新たなＳｉＯ２膜１９膜形９して、ゲート酸
化膜等を含むトランジスタ素子工の作成工程に移る。２
３はアルミニウム配線を表す。

このような形成方法によれば２第６図で説明した形成方
法（Ｖ）に比べて、更に製造工程を簡単化することがで
きる。

第８図（ａ）、　（ｂ）は本発明にかかる他の実施例の
断面図を示し、ＬＯＣＯ３法によって形成したフィール
ドｍ縁膜２９に本発明にかかる多結晶シリコン１７１　
Ｓｌｏ！膜１５．１８を組合わせた構造の素子分離帯で
、このような素子分離帯構造は、バイポーラＩＣとＣ−
ＭＯＳとを組み込んだ、いわゆる、パイシーモスＩＣに
汎用されているものである。

図において、１はシリコン基板、１５はトレンチ内に介
在させたＳｉＯ□膜、１７は多結晶シリコン、　１８を
トレンチ表面上部を被覆するＳｉ０ｇ膜、２９はフィー
ルド絶縁膜を表す。

第８図（ａ）では多結晶シリコン１７がフィールド絶縁
膜２９上に展延しており、第８図（ｂ）ではフィールド
絶縁膜２９上に展延した多結晶シリコン１７を全部酸化
した５ｉ０２膜１８がフィールド絶縁膜２９上に展延し
ている。バーズビークの発生を抑制する効果は、多結晶
シリコン１７あるいはＳｉＯ□膜１８がフィールド絶縁
膜２９上に展延する幅が大きいほど大きいのであるが、
一方その幅を大きくすることは素子の微細化を妨げるか
ら、実用上は両者の兼ね合いが必要である。

第９図（ａ）〜（ｄ）は本発明にかかる他の実施例の工
程順断面図で、第８図（ａ）、　（ｂ）に示した構造を
実現する工程を説明するための断面図あり、以下、これ
らの図を参照しながら説明する。

第９図（ａ）参照 シリコン基板ｌに、　Ｓｉ３Ｎ＜膜３を用いる通常のＬ
ＯＧＯ５工程によって、厚さ６０００人のフィールド絶
縁膜２９を形成する。全面にＰＳＧを戒長し。

通常のパターニング工程によってＰＳＧマスク３０を形
成する。

ＰＳＧマスク３０をマスクにしてＲＩＥにより。

シリコン基Ｆｉ１に幅０．８μｍ、深さ５μｍのト・レ
ンチ４を形成する。

第９図（ｂ）参照 ぶつ酸処理によりＰＳＧマスク３０を除去した後トレン
チ４内壁を熱酸化して、　１ｏｏｏ〜３０００人厚の酸
化膜Ｓ　ｔ　Ｏｚ　＠Ｌ　５を形成し１次いで多結晶シ
リコン１７’を埋込みエッチバックして高さをフィール
ド酸化膜２９の高さと同じくする。さらに、厚さ３００
０人の多結晶シリコン１７パを成長し、フィールド絶縁
膜２９上に１〜５μｍの幅に展延するようにパターニン
グする。

第９図（ｃ）参照 多結晶シリコン１７″を熱酸化して、厚さ３０００人の
５ｉｎ２膜１８を形成する。ＳｉＯ２膜１８膜形８に多
結晶シリコン１７″は半分はど消費されて、厚さ１５０
０Åが残り、多結晶シリコン１７°と多結晶シリコン１
７″がＴ字型に残る。

かくして、第８図（ａ）に示した構造が実現できる。

第９図（ｄ）参照 この後、ＬＯＣＯ３形成に用いたＳｉ、Ｎ、膜３を除去
し、ゲート酸化膜等を含むトランジスタ素子文の作成工
程に移る。２３はアルミニウム配線を表す。

もし、多結晶シリコン１７”の厚さを１５００大とし。

それを全部酸化して厚さ３０００人の５ｉ０２膜１８を
形成すると、第８図（ｂ）に示した構造が実現できる。

この場合は、　５ｉ０２膜１８の一部がトレンチ内に流
れ込み、トレンチ内壁のＳｉＯ□膜１５膜厚５を補強す
る。Ｓｉｎ、膜１５はシリコン基板１とフィールド絶縁
膜２９の境界付近が薄く形成される傾向があるので。

この補強は絶縁耐圧の向上に効果的で、シリコン基板１
と多結晶シリコン１７°とが短絡するのを防止する。

以上の実施例では、埋込物質として導電体では多結晶シ
リコン、絶縁体では酸化シリコンを例にとったが、導電
体として高融点メタルやそのシリサイド、絶縁体として
窒化シリコンなども用いることができる。

〔発明の効果〕

以上の説明から判るように２本発明によれば。

次のような効果が得られる。

■　従来のトレンチ表面を酸化してＳｉｎ、膜を形成す
る際に生じるバーズビーク、特に縦バーズビークが発生
しないのでストレスの緩和ができ、その結果、結晶転位
の発生率が１／１０以下になってリーク電流が減少する
。

■　チャネルカット層を形成しないため、狭チャネル効
果が抑制されて、−層の微細化を促進することができる
。

■　トレンチ部分が凹状にならないため、トレンチアイ
ソレーション上に設けた配線層にダブルハンプが発生せ
ず、しきい値が一定化され、半導体装置の高品質化が達
成される。

■　トレンチアイソレーション上の配線層の短絡・断線
が低減される。

■　基板と埋込物質との絶縁耐圧を大きくすることがで
きる。

従って１本発明はＩＣなど半導体装置の製造歩留り９品
質、信頼性の向上に顕著に寄与することができる。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明にかかる半導体装置の断
面図。 第２図（ａ）〜（ｇ）は本発明にかかる形成方法（Ｉ）
の工程順断面図。 第３図（ａ）〜（ｇ）は本発明にかかる形成方法（ｎ）
の工程順断面図。 第４図（ａ）〜（ｇ）は本発明にかかる形成方法（ＩＩ
［）の工程順断面図。 第５図（ａ）〜（ｇ）は本発明にかかる形成方法（ＩＶ
）の工程順断面図。 第６図（ａ）〜（ｆ）は本発明にかかる形成方法（Ｖ）
の工程順断面図。 第７図（ａ）〜（ｅ）は本発明にかかる形成方法（ＶＩ
）の工程順断面図。 第８図（ａ）、　（ｂ）は本発明にかかる他の実施例の
断面図。 第９図（ａ）〜（ｄ）は本発明にかかる他の実施例の工
程順断面図。 第１０図（ａ）〜（ｅ）は従来の形成方法の工程順断面
図。 第１１図（ａ）〜（ｅ）は従来の問題点を説明するため
の図 である。 図において。 １は半導体基板であり、シリコン基板であってｐ型シリ
コン基板。 ２はＳｉＯ□膜。 ３はＳｉ３Ｎ、膜。 ４はトレンチ（Ｕ溝）。 ４Ｃはコーナー ５．１５はＳｉＯ□膜。 ６はチャネルカット層。 ７、１７．２７は導電体であって多結晶シリコン（埋込
物質）。 １７’は多結晶シリコン（第１の埋込物質）。 １７″は多結晶シリコン（第２の埋込物質）。 １７０は絶縁体であって５ｉｎ２膜（埋込物質）。 ８、１８．１８”、　２８は５ｉｎ２膜。 主はトランジスタ素子。 １０、２０はＳｉ、Ｎ、膜。 １１はワード線。 １２は素子領域。 １９４！Ｓ”°′膜・　　　　　　　　　　躾２１、２
６はマスク材であってレジスト材マスク。 ２２は配線。 ２３はアルミニウム配線。 ２４は５ｉｓＮａ膜マスク。 ２５は５ｉＯｚ膜。 ２９はフィールド絶縁膜。 ３０はＰＳＧマスク 電圧 本足明にづ゛グ、５＋導体装置の断面図第１図 本斧明にり゛う゛３形Ｒ（う〕大（Ｉ）の工任ｊ“１貝
許団百図第２図（マの１） 本男ミ８１１１１１二夛゛η゛５形八゛ノラ°：太（■
）〃工干＝ＩＩ＋勇断面図第３図Ｃマの１） 本発明にａ’７）”５形ぺ６法（Ｉ（）＃工程１噂断面
図第３図Ｃ″ｔの２） 本た明に夛゛り°′５形成布よ（Ｉ［［１のＬ桟ｊ頃断
面図第４図（す０１） 本ｒ月に夛゛力゛う斤三尺←う汰（Ｉ［）の工不ヱｊ彎
Ｊ迷ｉ”距図第４図（マ０２） 本斧明にう′う゛ろＴ／仄存激Ｎ）の工程順断面図端５
図ｃ″’ｔｆ）ｒ＞ 木芹明に４゛ｉ′う刀’、Ａ′７ｙ三１（ＩＹ）／）Ｉ
＝理）“１碍甘ｆ”面図第５図（その２） 本弁明１ニラ゛夛゛５形成７５法（Ｖ）の工程ｊ頃断面
図慕６　図 木斧明に夛゛ヲ゛５．ガ）、万（フラ゛：大（’Ｖ’ｌ
）の］〕も！ノ頃酊作爵図Ｘ完期に４゛４゛うセの犬走
り・１の断面図解 図 従来の形成７５法の工程ｊ１＠面図 第１０図

Claims (1)

1. 【特許請求の範囲】 〔１〕半導体基板（１）に形成されたトレンチ（４）を
   埋込んだトレンチアイソレーションを具備した半導体装
   置であって、埋込物質は絶縁膜（１５）を介してトレン
   チ（４）内部を埋込み且つ該トレンチ（４）上部のコー
   ナー（４Ｃ）を覆っていることを特徴とする半導体装置
   。 〔２〕前記埋込物質が絶縁体（１７０）であることを特
   徴とする請求項１記載の半導体装置。 〔３〕前記埋込物質が導電体（１７）であることを特徴
   とする請求項１記載の半導体装置。 〔４〕前記導電体（１７）に電圧を印加する手段を備え
   てなることを特徴とする請求項３記載の半導体装置。 〔５〕選択的に設けた耐エッチング膜（３）をマスクに
   して半導体基板（１）をエッチングしトレンチ（４）を
   形成する工程と、 該トレンチ（４）内に絶縁膜（１５）を介して第１の埋
   込物質（１７’）を埋込む工程と、 該第１の埋込物質（１７’）上から前記トレンチ（４）
   上部のコーナー（４Ｃ）を覆って展延する第２の埋込物
   質（１７”）の被膜を形成し、その被膜をパターニング
   して前記トレンチ（４）上部のコーナー（４Ｃ）を含む
   トレンチ（４）部分に第２の埋込物質（１７”）を残存
   させる工程とを 有することを特徴とする半導体装置の製造方法。 〔６〕前記第１の埋込物質（１７’）を多結晶シリコン
   、前記第２の埋込物質（１７”）を多結晶シリコンとす
   る請求項５記載の工程と、 残存させた第２の埋込物質（１７”）の一部或いは全部
   を酸化させる工程とを 有することを特徴とする半導体装置の製造方法。 〔７〕選択的に設けた耐エッチング膜（３）をマスクに
   して半導体基板（１）をエッチングしトレンチ（４）を
   形成した後、該耐エッチング膜（３）を選択的にサイド
   エッチングして、該トレンチ（４）の開口より広い耐エ
   ッチング膜（３）に囲まれた窓を形成する工程と、 該トレンチ（４）内に絶縁膜（１５）を形成した後、該
   トレンチ（４）内部及び該耐エッチング膜（３）に囲ま
   れた窓部に埋込物質を埋込む工程とを 有することを特徴とする半導体装置の製造方法。