KR20000057797A - 평면형 에스오아이 구조물 및 그의 제조 프로세스 - Google Patents

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Abstract

본 발명은 평면형 실리콘-온-인슐레이터(SOI) 구조물 및 그의 제조 프로세스를 제공한다. SOI 구조물은 실리콘 웨이퍼, 산화물 층 및 실리콘 층을 갖는다. 구조물의 상부면으로부터 실리콘 웨이퍼까지 연장되는 트렌치가 형성되며, 트렌치는 반도체로 채워진다. 트렌치는 상부, 하부 및 측벽을 갖는다. 트렌치 측벽은 측벽 실리콘 부분을 갖는다. 트렌치 측벽의 측벽 실리콘 부분은 트렌치 측벽 산화물 층으로 커버된다. 트렌치 상부으로부터 트렌치 하부까지 트렌치 측벽과 트렌치 측벽 산화물 층 위로 보호 측벽이 연장된다.

Description

평면형 에스오아이 구조물 및 그의 제조 프로세스{PLANAR AND DENSELY PATTERNED SILICON-ON-INSULATOR STRUCTURE AND PROCESS OF FABRICATING}
본 발명은 전반적으로 실리콘-온-인슐레이터(silicon-on-insulator:SOI) 구조물에 관한 것으로, 보다 구체적으로는, 평면형의 고밀도 패터닝된 SOI 구조물 및 그의 제조 프로세스에 관한 것이다.
패터닝된 SOI(silicon-on-insulator) 구조물은 SOI 및 비-SOI(또는 벌크(bulk)) 영역으로 이루어진다. 패터닝된 SOI 구조물은 통상의 장치 및 SOI 장치를 모두 요구하는 회로에 유용하다. 이러한 회로로는, 예컨대, 병합 논리 다이나믹 랜덤 액세스 메모리(Merged Logic Dynamic Random Access Memory:ML-DRAM) 회로가 포함된다.
패터닝된 SOI 웨이퍼를 생성하는데 사용되는 한가지 프로세스는 에피택셜 실리콘을 선택적으로 형성된 트렌치내로 침착시키는 것(선택적 애피택셜 프로세스)을 포함한다. 실리콘 기판내에 좁은 트렌치를 에칭할 수 있는 기술의 발달에 따라 선택적 애피택셜 프로세스의 중요성이 증가하였다. 이들 좁은 트렌치를 실리콘 재료에 의해 성공리에 채울 수 있으면, 산화물과 같은 절연층으로 절연된, 근접하게 이격된 실리콘 섬(islands)을 형성할 수 있다.
절연층에 의해 절연된, 근접하게 이격된 실리콘 섬을 형성하는 데 있어서의 첫 번째 단계는 트렌치(trench)를 형성하는 것이다. 이러한 단계에서, SOI 기판을 비-SOI 기판이 바람직한 영역에서 베이스 층의 표면을 향해 아래로 선택적 에칭함으로써 트렌치를 형성한다. 다음으로, 선택적 애피택셜 프로세스에 의해 트렌치를 채운다.
이러한 방법은 노출된 실리콘, 주로 에칭된 트렌치 하부의 노출된 실리콘 웨이퍼에 대해 선택적인 에피택셜 실리콘 성장을 이용한다. 선택적 에피택셜 침착은, 높은 표면 이동도를 갖는 실리콘 원자가 핵결합이 바람직한 단일의 실리콘 결정 사이트로 이동하는 때에 성취된다. 이러한 선택적 애피택셜 처리의 결과로서 트렌치는 실리콘으로 채워진다. 그 결과 얻어지는 구조물은 SOI 영역과, 실리콘으로 채워진 트렌치를 갖는 비-SOI 영역을 포함한다.
불행히도, 선택적 애피택셜 프로세스를 수행하는데 있어 몇가지 문제가 발생할 수 있다. 한가지 문제점은 손상된 실리콘 결정 구조물의 형성이다. 이러한 문제는 둘 이상의 성장 소스를 갖는 결과이다. 트렌치내의 에피택셜 실리콘 성장중에, 단일의 소스로부터 실리콘을 성장시키는 것이 매우 바람직하다. 선택적 애피택셜 처리의 목적은 하부의 실리콘 웨이퍼와 동일한 결정 격자 구조를 갖는 실리콘으로 트렌치를 채워서, 사실상 트렌치를 채우는 실리콘이 실리콘 웨이퍼의 연장이 되도록 하는 것이다. 둘 이상의 실리콘 성장 소스가 존재하는 경우, 실리콘이 상이한 속도 및 방향으로 성장하려는 경향이 있기 때문에 결과적으로 성장된 에피택셜 실리콘이 손상될 수 있다. 따라서, 바람직한 균일한 실리콘 결정 구조가 얻어지지 않는다.
두 번째 문제점은 범프(bumps)의 형성이다. 트렌치 측벽의 실리콘 층 부분상에 에피택셜 실리콘이 성장될 때, SOI 영역과 비-SOI 영역 사이에 범프가 형성된다. 이 범프는 몇 개의 단점을 갖는다. 가장 심각한 결과는 소형의 고밀도 패터닝된 SOI 및 비-SOI 영역들을 형성할 수 있는 능력을 감소시킨다는 것이다. 더욱이, 이들 범프는 후속하는 평탄화 단계에서 장애물이 되어, 흔히 비싸고 시간이 많이 소비되는 부가의 처리 단계들이 필요하게 된다.
트렌치를 채우기 위해 선택적 애피택셜 처리를 사용하는데 있어서의 결점은 트렌치 측벽의 실리콘 층 부분으로부터 발생되는 실리콘의 에피택셜 성장을 제거해야 할 필요성이 여전히 존재한다는 것을 나타낸다. 선택적 애피택셜 처리의 단점을 극복하기 위해, 새로운 프로세스가 제공된다.
본 발명의 목적은 선택적 애피택셜 처리를 이용해서 트렌치를 채우는 프로세스를 제공하는 것으로, 이러한 프로세스에 의해 하부 실리콘 층의 바람직한 균일한 결정 구조가 형성되며, SOI와 비-SOI 영역들 사이에 범프가 형성되지 않는다.
도 1은 실리콘 웨이퍼, 산화물 층, 실리콘 층, 보호 산화물 층 및 질화물 층을 갖는 SOI 구조물의 개략적인 도면,
도 2는 질화물 층, 보호 산화물 층, 실리콘 층 및 산화물 층을 부분적으로 제거하여 트렌치를 형성한 도 1의 SOI 구조물의 개략적인 도면,
도 3은 트렌치 하부와 측벽 실리콘 부분상에 산화물 층을 형성하여, 트렌치 하부 산화물 층 및 트렌치 측벽 산화물 층을 형성한 도 2의 SOI 구조물의 개략적인 도면,
도 4는 트렌치의 측벽상에 보호 측벽을 형성한 도 3의 SOI 구조물의 개략적인 도면,
도 5는 보호 측벽 아래에 있지 않은 모든 트렌치 하부 산화물 층 부분을 제거한 도 4의 SOI 구조물의 개략적인 도면,
도 6은 트렌치를 반도체로 채운 도 5의 SOI 구조물의 개략적인 도면,
도 7은 질화물 층, 보호 산화물 층, 보호 측벽의 일부 및 반도체의 일부를 제거한 도 6의 SOI 구조물의 개략적인 도면,
도 8은 트렌치 하부 산화물 층, 트렌치 측벽 산화물 층 및 보호 측벽을 에칭하여 산화물로 채워진 트렌치를 형성한 도 7의 SOI 구조물의 개략적인 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 웨이퍼 12 : 산화물 층
14 : 실리콘 층 16 : 보호 산화물 층
18 : 질화물 층 20 : 노출된 표면
22 : 트렌치 24 : 측벽
25 : 측벽 실리콘 부분 26 : 하부면
28 : 트렌치 하부 산화물 층 30 : 트렌치 측벽 산화물 층
32 : 보호 측벽 34 : 반도체
36 : 산화물 영역 38 : 비-SOI 영역
40 : 활성 SOI 영역
상기한 목적 및 다른 목적을 성취하기 위해, 본 발명의 목적을 감안하여, 본 발명은 매립 산화물이 없는 영역을 갖는 평면형 SOI 구조물을 제조하는 프로세스를 제공한다. 선택적 에피택셜 프로세스를 이용하여, 하부 실리콘 웨이퍼의 결정 격자 구조와 정합하는 균일한 결정 구조로 채워진 트렌치를 갖는 평면형 SOI 구조물을 형성한다. 또한, 본 발명은 평면형 SOI 구조물의 SOI 영역과 비-SOI 영역 사이에 범프가 형성되는 것을 제한한다.
본 발명의 SOI 구조물은 실리콘 웨이퍼, 산화물 층 및 실리콘 층을 포함한다. 본 구조물은 그의 상부면으로부터 실리콘 웨이퍼를 향해 연장되며 반도체로 채워진 트렌치를 갖는다. 트렌치는 상부, 하부 및, 측벽 실리콘 부분을 갖는 측벽을 포함한다. 트렌치 측벽의 측벽 실리콘 부분은 트렌치 측벽 산화물 층들로 커버된다. 트렌치 상부로부터 트렌치 하부까지 트렌치 측벽 및 트렌치 측벽 산화물 층 위로 보호 측벽이 연장된다.
본 발명의 평면형 SOI 구조물을 형성하는 데 있어, 우선 실리콘 웨이퍼, 산화물 층, 실리콘 층 및 질화물 층을 갖는 기판이 얻어진다. 기판은 상부면을 갖는다. 프로세스는
(a) 기판내에 기판 상부면으로부터 실리콘 웨이퍼까지 연장되는 트렌치를 형성하는 단계―상기 트렌치는 측벽과 하부를 갖고, 상기 트렌치 측벽은 측벽 실리콘 부분을 가짐―와,
(b) 트렌치 하부면상에 산화물 층을, 측벽 실리콘 부분상에 산화물 층을 형성하여 트렌치 하부 산화물 층 및 트렌치 측벽 산화물 층을 형성하는 단계와,
(c) 트렌치 측벽 상에서 트렌치 측벽 산화물 층 위로 연장되며 트렌치 하부 산화물 층의 일부를 덮는 보호 측벽을 형성하는 단계와,
(d) 보호 측벽 아래에 있지 않은 모든 트렌치 하부 산화물 층을 제거하는 단계와,
(e) 트렌치를 반도체로 적어도 상부면까지 채우는 단계
를 포함한다.
이상의 전반적 설명 및 이하의 상세한 설명은 본 발명의 예시일 뿐 제한적인 것은 아님을 이해해야 한다.
본 발명은 첨부된 도면을 참조해 이하의 상세한 설명을 읽었을 때 가장 잘 이해된다. 통상의 실시에 따라, 도면의 다양한 특징은 축적되지 않았음을 강조해 둔다. 오히려, 다양한 특징의 크기는 명료성을 위해 임의로 확대 또는 축소되었다.
이제 본 발명을 도면을 참조하여 설명하며, 도면중에 유사한 참조부호는 동일한 구성요소를 나타낸다. 이들 도면은 예시적일뿐 제한적인 것이 아니며, 본 발명에 따른 장치의 설명을 용이하게 한다.
도 1을 참조하면, 본 발명의 프로세스를 구현하는데 있어서의 첫 번째 단계는 실리콘 웨이퍼(10)와, 그위에 형성된 산화물 층(12), 실리콘 층(14) 및 질화물 층(18)을 포함하는 기판(1)을 얻는 것을 포함한다. 기판(1)(구체적으로는, 기판(1)의 질화물 층(18))은 노출된 표면(20)을 갖는다. 질화물 층(18)은 실리콘 질화물, 붕소 질화물 및 산소질화물과 같은 당분야에 공지된 통상의 질화물 층으로부터 선택된다. 바람직한 실시예에서는, 실리콘 질화물이 질화물 층(18)을 형성하는데 사용된다.
기판(1)은 또한 보호 산화물 층(16)을 포함할 수 있다. 보호 산화물 층(16)은 실리콘 층(14)상에 배치되어, 질화물 층(18)의 형성에 의해 야기되는 손상으로부터 실리콘 층(14)을 보호한다. 바람직한 실시예에서, 산화물 층(12)의 두께는 약 220㎚ 내지 약 400㎚이고, 실리콘 층(14)의 두께는 약 100㎚ 내지 약 300㎚이며, 보호 산화물 층(16)의 두께는 약 5㎚ 내지 약 15㎚이고, 질화물 층(18)의 두께는 약 220㎚ 내지 약 500㎚이다. 기판(1)을 형성하는데 사용된 기법은 잘 알려져 있으며, 본 발명의 요지가 아니다.
본 발명의 프로세스에서 다음 단계는 도 1에 도시된 구조물의 바람직한 비-SOI 영역에 트렌치를 생성하는 것이다. 이 단계는 마스킹 및 에칭과 같은 통상의 기법을 통해 수행된다. 트렌치(22)는 도 2에 도시된 바와 같이 기판(1)의 노출된 표면(20)으로부터 실리콘 웨이퍼(10)로 연장되게 형성된다.
트렌치(22)는 측벽(24) 및 하부(26)를 갖는다. 트렌치 측벽(24)은 바람직하게는 사실상 노출된 표면(20)에 수직하게 형성된다. 트렌치 측벽(24)은 바람직하게는 건식 에칭 기법을 이용해 에칭된다. 적절한 건식 에칭 기법의 예로서, 반응성 이온 에칭(reactive ion etching:RIE) 및 플라즈마 강화 에칭이 포함된다. 트렌치 측벽(24)의 측벽 실리콘 부분(25)은 노출된 실리콘 층(14)에 인접해서 형성된다.
트렌치(22) 생성 후, 본 발명의 프로세스에 있어서 다음 단계는 트렌치 하부(26)와 측벽 실리콘 부분(25)상에 산화물 층을 형성하는 것이다. 이와 같이 해서, 트렌치 하부 산화물 층(28) 및 트렌치 측벽 산화물 층(30)이 형성된다. 이러한 구조물이 도 3에 도시되어 있다. 트렌치 하부 산화물 층(28) 및 트렌치 측벽 산화물 층(30)은 이후 설명되는 보호 측벽을 형성하는 후속 단계 동안의 손상으로부터 트렌치 하부(26) 및 측벽 실리콘 부분(25)을 제각기 보호한다. 또한, 트렌치 하부 산화물 층(28)은 트렌치 하부(26)로부터, 트렌치(22) 형성시 에칭 단계에서 야기된 손상된 실리콘을 제거한다.
트렌치 하부 산화물 층(28) 및 트렌치 측벽 산화물 층(30)을 형성한 후, 도 4에 도시된 바와 같이 트렌치 측벽(24)상에 보호 측벽(32)을 형성한다. 보호 측벽(32)은 측벽 실리콘 부분(25)을 완전히 커버한다. 트렌치 측벽 산화물 층(30)이 측벽 실리콘 부분(25)을 커버하지만, 보호 측벽(32)은 이후 설명되는 선택적 애피택셜 처리에 의해 트렌치(22)를 채우는 후속 단계 동안에 측벽 실리콘 부분(25)상에 실리콘이 에피택셜 성장하는 것을 방지함으로써 장벽(barriers)으로서 작용한다. 이러한 장벽이 없으면, 측벽 실리콘 부분(25)의 노출된 부분상에 실리콘의 에피택셜 성장의 결과로서 SOI 영역과 비-SOI 영역 사이(도 8 참조)에서 기판(1)의 노출된 표면(20)상에 범프가 형성되려는 경향이 있다. 이와 같은 범프 형성을 제거함으로써 소형의 고밀도 패터닝된 SOI 및 비-SOI 영역을 형성할 수 있는 능력을 보존하며, 또한, 후속하는 평탄화를 간략화시킨다.
또한, 보호 측벽(32)은 측벽 실리콘 부분(25)으로부터 유래하는 에피택셜 성장을 방지한다. 단지 하나의 에피택셜 성장 소스를 갖는 것이 매우 바람직하다. 성장을 하나의 소스로 제한함으로써, 새로이 형성된 실리콘의 결정 격자 구조에 대한 손상이 방지된다.
보호 측벽(32)의 형성시에, 우선 저압 화학적 기상 증착(low-pressure chemical vapor deposition:LPCVD)과 같은 통상의 침착 기법을 이용해서 트렌치 측벽(24)상에 질화물을 침착시킨다. 침착 후, 바람직하게는 RIE를 이용해서 질화물을 건식 에칭함으로써, 보호 측벽(32)을 형성한다. 바람직한 실시예에서, 질화물은 실리콘 질화물이다.
보호 측벽(32) 및 질화물 층(18)은 모두 실리콘 질화물로 구성되는 것이 바람직하다. 본 발명의 프로세스의 후속 단계에서, 트렌치 하부 산화물 층(28)을 습식 에칭 기법에 의해 제거한다. 실리콘 질화물은 트렌치 하부 산화물 층(28)을 제거하는데 통상적으로 사용되는 화학 제품에 대해 내성이 있는 것으로 밝혀졌다. 질화물 층(18)과 보호 측벽(32)은 모두 실리콘 질화물로 구성되므로, 트렌치 하부 산화물 층(28)은 질화물 층(18) 및 보호 측벽(32)에 손상을 주지 않고 제거될 수 있다.
도 5에 도시된 바와 같이, 본 발명의 프로세스의 다음 단계는 보호 측벽(32) 아래에 있지 않은 트렌치 하부 산화물 층(28)의 부분을 제거하는 것을 포함한다. 이 단계는 플루오르화수소산을 이용한 습식 에칭과 같은 통상의 습식 에칭 기법을 이용해서 트렌치 하부 산화물 층(28)의 일부를 에칭 제거해냄으로써 수행된다. 실리콘 섬은 이러한 습식 에칭 단계에서 세척된다. 이들 실리콘 섬은 기판을 형성할 때 트렌치 하부(26)상에 생성되었다. 또한, 트렌치 하부 산화물 층(28)은 보호 측벽(32) 형성중의 손상으로부터 트렌치 하부(26)를 보호한다.
트렌치 하부 산화물 층(28)을 에칭한 후, 선택적 애피택셜 처리를 이용해서 트렌치(22)를 반도체(34)로 채운다. 이 단계에 의해 도 6의 구조물이 얻어진다. 하부 실리콘 웨이퍼(10)의 결정 격자 구조는 사실상 반도체(34)가 실리콘 웨이퍼(10)의 연장이 되도록 에피택셜 층에 복제되어야 한다. 보호 측벽(32)은 측벽 실리콘 부분(25)상의 반도체(34) 성장을 방지함으로써, 범프 형성을 제거한다. 질화물 층(18) 및 보호 산화물 층(16)은 또한 선택적 애피택셜 처리중에 장벽으로서 작용한다. 바람직한 실시예에서, 반도체(34)는 실리콘이다.
도 7에 도시된 바와 같이, 다음으로, 질화물 층(18) 및 이 질화물 층(18)에 인접하는 보호 측벽(32)의 부분을 제거한다. 이들 층은 인산을 포함하는 것과 같은 통상의 습식 에칭 기법을 이용해 제거된다. 다음으로, 플루오르화 수소산을 이용하는 것과 같은 통상의 습식 에칭 기법을 이용해서 보호 산화물 층(16)(존재하는 경우)을 또한 제거한다.
질화물 층(18), 보호 측벽(32)의 일부 및 보호 산화물 층(16)을 제거한 후, 통상의 단계를 적용하여 SOI 기판 처리를 완료할 수 있다. 바람직하게는, 도 7의 구조물은 화학 기계적 연마(chemical mechanical polishing:CMP)와 같은 통상의 방법에 의해 평탄화된다. 평탄화에 부가하여, 도 7의 트렌치 하부 산화물 층(28), 트렌치 측벽 산화물 층(30) 및 보호 측벽(32)을 에칭하여 더욱 작은 트렌치(트렌치(22)에 관련됨)를 형성할 수 있으며, 이후 트렌치는 산화물로 채워진다. 도 8에는 이 상태의 산화물 영역(36)이 도시되며, 이 산화물 영역(36)은 SOI 구조물의 활성 SOI 영역(40)으로부터 비-SOI 영역(38)을 분리시킨다.
일실시예에서, 구조물상에 매립 산화물이 없이 첨예하게 묘사된 영역을 갖는 평면형 SOI 구조물이 다음 단계에 따라 형성되었다. 산소의 주입에 의한 분리 프로세스(separation by implantation of oxygen process:SIMOX)를 이용해서, 고농도의 산소 이온이 실리콘 웨이퍼(10)내로 주입되어 어닐링된다. 이 프로세스에 의해 실리콘 웨이퍼(10)상에서 220㎚ 실리콘 층(14) 아래에 300㎚ 산화물 층(12)이 생성되었다. 다음으로, 10㎚의 보호 산화물 층(16)을 실리콘 층(14)상에 형성한 후, 그 보호 산화물 층(16)상에 300㎚의 실리콘 질화물 층(18)을 침착시켰다. 질화물 층(18)의 일부를 포토리소그래피 및 선택적 RIE를 이용해 제거하여 보호 산화물 층(16)의 일부를 노출시켰다.
다음으로, 선택적 RIE를 이용해, 질화물 층(18)의 노출된 표면(20)으로부터 실리콘 웨이퍼(10)까지 연장되는 트렌치(22)를 에칭하였다. 그리고 나서, 트렌치(22)를 RCA 방법(1986년, 에스. 울프(S. Wolf)와 알.엔. 타우버(R.N. Tauber)에 의한 프로세스 테크놀로지 볼륨 1, 페이지 516∼517의 "VLSI 시대를 위한 실리콘 처리(Silicon Processing for the VLSI Era)"에 개시됨)을 이용해 세척하였다. 다음으로, 트렌치(22)를 1000℃에서 어닐링하여 (1) 트렌치 하부(26)상에 10㎚의 트렌치 하부 산화물 층(28)을, 그리고, 트렌치 측벽(24)의 측벽 실리콘 부분(25)상에 트렌치 측벽 산화물 층(30)을 성장시키고, (2) 트렌치(22) 형성시에 선택적 RIE로부터 초래된 실리콘 웨이퍼(10)에 대한 손상을 수정하였다.
다음으로, LPCVD(저압 화학적 기상 증착) 후 선택적 RIE를 이용해 트랜치 측벽(24)상에 500㎚의 실리콘 질화물을 침착시킨 후, 실리콘 질화물을 에칭하여 보호 측벽(32)을 형성한다. 다음으로, 보호 측벽(32) 아래에 있지 않은 트렌치 하부 산화물 층(28)을 플루오르화수소산 용액을 이용해 에칭하였는데, 이것은 또한 기판 형성의 결과로서 트렌치 하부(26)상에 형성된 잔류 실리콘 섬을 제거한다. 선택적 애피택셜 프로세스를 이용해 트렌치 하부(26)의 노출된 실리콘상에 실리콘을 성장시켜서 트렌치(22)를 채웠다.
다음으로, 질화물 층(18)과 이 질화물 층(18)에 인접한 보호 측벽(32)의 일부를 인산을 이용해서 제거하였다. 그리고 나서, 플루오르화수소산을 이용해서 보호 산화물 층(16)을 제거하였다. 그리고 나서, 선택적 애피택셜 프로세스로부터의 손상을 수정하기 위해 구조물을 어닐링하고 CMP에 의해 평탄화하였다. 다음으로, 트렌치 하부 산화물 층(28)의 남은 부분, 트렌치 측벽 산화물 층(30) 및 보호 측벽(32)을 에칭에 의해 제거하여 트렌치를 형성하였다. 그 후, 이 트렌치를 그 후 산화물로 채웠다.
이상 본 발명이 특정 실시예를 참조하여 도시되고 설명되었지만, 본 발명은 도시된 세부사항으로 제한되지 않는다. 오히려, 당분야에 통상의 지식을 가진자라면, 본 발명의 범주로부터 벗어나지 않고 청구범위와 등가물의 범주 및 범위내에서 세부사항에 있어서 다양한 수정을 행할 수 있다.
본 발명에 의하면, 선택적 애피택셜 처리를 이용해서 트렌치를 채우는 프로세스가 제공되는데, 이러한 프로세스에 의해 하부 실리콘 층의 바람직한 균일한 결정 구조가 형성되며, SOI와 비-SOI 영역들 사이에 범프가 형성되지 않는다.

Claims (15)

  1. 실리콘 웨이퍼, 산화물 층, 실리콘 층 및 질화물 층을 포함하며 상부면을 갖는 기판상에, 매립 산화물이 없는 영역을 갖는 평면형 실리콘-온-인슐레이터(silicon-on-insulator:SOI) 구조물을 제조하는 프로세스에 있어서,
    ① 상기 기판내에 상기 상부면으로부터 상기 실리콘 웨이퍼까지 연장되는 트렌치를 형성하는 단계―상기 트렌치는 측벽과 하부를 갖고, 상기 트렌치 측벽은 측벽 실리콘 부분을 가짐―와,
    ② 트렌치 하부 산화물 층과 트렌치 측벽 산화물 층을 생성하기 위해 상기 트렌치 하부와 상기 측벽 실리콘 부분상에 산화물 층을 형성하는 단계와,
    ③ 상기 트렌치 측벽상에, 상기 트렌치 측벽 산화물 층 위로 연장되고 상기 트렌치 하부 산화물 층의 일부를 덮는 보호 측벽을 형성하는 단계와,
    ④ 상기 보호 측벽 아래에 있지 않은 상기 트렌치 하부 산화물 층을 모두 제거하는 단계와,
    ⑤ 적어도 상기 상부면까지 상기 트렌치를 반도체로 채우는 단계
    를 포함하는 평면형 SOI 구조물 제조 프로세스.
  2. 제 1 항에 있어서,
    상기 기판은 상기 질화물 층과 상기 산화물 층 사이에 보호 산화물 층을 더 포함하는 평면형 SOI 구조물 제조 프로세스.
  3. 제 1 항에 있어서,
    상기 보호 측벽은 실리콘 질화물을 포함하는 평면형 SOI 구조물 제조 프로세스.
  4. 제 3 항에 있어서,
    상기 질화물 층은 실리콘 질화물을 포함하는 평면형 SOI 구조물 제조 프로세스.
  5. 제 1 항에 있어서,
    상기 트렌치 형성 단계는 상기 기판을 건식 에칭하는 것을 포함하는 평면형 SOI 구조물 제조 프로세스.
  6. 제 1 항에 있어서,
    상기 보호 측벽 형성 단계는 상기 트렌치 측벽상의 질화물 층을 침착시키고 상기 질화물 층을 에칭하는 것을 포함하는 평면형 SOI 구조물 제조 프로세스.
  7. 제 1 항에 있어서,
    상기 트렌치를 반도체로 채우는 단계는 선택적 애피택셜 처리하는 것을 포함하는 평면형 SOI 구조물 제조 프로세스.
  8. 제 7 항에 있어서,
    상기 반도체는 실리콘인 평면형 SOI 구조물 제조 프로세스.
  9. 표면을 갖는 실리콘-온-인슐레이터(SOI) 구조물에 있어서,
    ① 실리콘 웨이퍼와,
    ② 상기 실리콘 웨이퍼상의 산화물 층과,
    ③ 상기 산화물 층상의 실리콘 층과,
    ④ 상기 표면으로부터 상기 실리콘 웨이퍼까지 연장되고, 상부, 하부 및 측벽 실리콘 부분을 갖는 측벽을 구비하며, 반도체로 채워지는 트렌치로 한정되는 매립 산화물이 없는 영역(an area)과,
    ⑤ 상기 트렌치 측벽의 상기 측벽 실리콘 부분 위의 트렌치 측벽 산화물 층과,
    ⑥ 상기 트렌치 상부으로부터 상기 트렌치 하부까지 상기 트렌치 측벽 위로 연장되는, 상기 트렌치 측벽 산화물 층을 포함하는 보호 측벽
    을 포함하는 SOI 구조물.
  10. 제 9 항에 있어서,
    상기 반도체는 실리콘인 SOI 구조물.
  11. 제 9 항에 있어서,
    상기 보호 측벽은 실리콘 질화물인 SOI 구조물.
  12. 제 11 항에 있어서,
    상기 기판은 상기 실리콘 층상에 형성된 실리콘 질화물을 더 포함하는 SOI 구조물.
  13. 제 12 항에 있어서,
    상기 기판은 상기 실리콘 질화물 층과 상기 실리콘 층 사이에 보호 산화물 층을 더 포함하는 SOI 구조물.
  14. 표면을 갖는 SOI 구조물에 있어서,
    ① 실리콘 웨이퍼와,
    ② 상기 실리콘 웨이퍼상의 산화물 층과,
    ③ 상기 산화물 층상의 실리콘 층과,
    ④ 상기 실리콘 층상의 실리콘 질화물 층과,
    ⑤ 상기 표면으로부터 상기 실리콘 웨이퍼까지 연장되고, 상부, 하부 및 측벽 실리콘 부분을 갖는 측벽을 가지며, 실리콘 반도체로 채워지는 트렌치에 의해 한정되는 매립된 산화물이 없는 영역과,
    ⑥ 상기 트렌치 측벽의 상기 측벽 실리콘 부분 위의 트렌치 측벽 산화물 층과,
    ⑦ 상기 트렌치 상부로부터 상기 트렌치 하부까지 상기 트렌치 측벽 위로 연장되는, 상기 트렌치 측벽 산화물 층을 포함하는 실리콘 질화물 보호 측벽
    을 포함하는 SOI 구조물.
  15. 제 14 항에 있어서,
    상기 실리콘 질화물 층과 상기 실리콘 층 사이에 보호 산화물 층을 더 포함하는
    SOI 구조물.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100547059B1 (ko) * 2001-09-27 2006-01-31 가부시끼가이샤 도시바 반도체 장치 및 반도체 장치의 제조 방법
KR100845227B1 (ko) * 2002-06-27 2008-07-09 매그나칩 반도체 유한회사 소자 분리막 형성 방법

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180486B1 (en) * 1999-02-16 2001-01-30 International Business Machines Corporation Process of fabricating planar and densely patterned silicon-on-insulator structure
US6693033B2 (en) 2000-02-10 2004-02-17 Motorola, Inc. Method of removing an amorphous oxide from a monocrystalline surface
US6392257B1 (en) * 2000-02-10 2002-05-21 Motorola Inc. Semiconductor structure, semiconductor device, communicating device, integrated circuit, and process for fabricating the same
JP2004503920A (ja) * 2000-05-31 2004-02-05 モトローラ・インコーポレイテッド 半導体デバイスおよび該半導体デバイスを製造する方法
US6477285B1 (en) 2000-06-30 2002-11-05 Motorola, Inc. Integrated circuits with optical signal propagation
US6410941B1 (en) 2000-06-30 2002-06-25 Motorola, Inc. Reconfigurable systems using hybrid integrated circuits with optical ports
US6501973B1 (en) 2000-06-30 2002-12-31 Motorola, Inc. Apparatus and method for measuring selected physical condition of an animate subject
US6427066B1 (en) 2000-06-30 2002-07-30 Motorola, Inc. Apparatus and method for effecting communications among a plurality of remote stations
AU2001277001A1 (en) * 2000-07-24 2002-02-05 Motorola, Inc. Heterojunction tunneling diodes and process for fabricating same
US6555946B1 (en) 2000-07-24 2003-04-29 Motorola, Inc. Acoustic wave device and process for forming the same
US6638838B1 (en) 2000-10-02 2003-10-28 Motorola, Inc. Semiconductor structure including a partially annealed layer and method of forming the same
US6599789B1 (en) * 2000-11-15 2003-07-29 Micron Technology, Inc. Method of forming a field effect transistor
US6583034B2 (en) 2000-11-22 2003-06-24 Motorola, Inc. Semiconductor structure including a compliant substrate having a graded monocrystalline layer and methods for fabricating the structure and semiconductor devices including the structure
US6563118B2 (en) 2000-12-08 2003-05-13 Motorola, Inc. Pyroelectric device on a monocrystalline semiconductor substrate and process for fabricating same
US20020096683A1 (en) * 2001-01-19 2002-07-25 Motorola, Inc. Structure and method for fabricating GaN devices utilizing the formation of a compliant substrate
US6673646B2 (en) 2001-02-28 2004-01-06 Motorola, Inc. Growth of compound semiconductor structures on patterned oxide films and process for fabricating same
KR100378353B1 (ko) * 2001-03-12 2003-03-29 삼성전자주식회사 Ｒｉｅ 식각시 발생하는 노칭 저감방법
US6709989B2 (en) 2001-06-21 2004-03-23 Motorola, Inc. Method for fabricating a semiconductor structure including a metal oxide interface with silicon
US20030010992A1 (en) * 2001-07-16 2003-01-16 Motorola, Inc. Semiconductor structure and method for implementing cross-point switch functionality
US6646293B2 (en) 2001-07-18 2003-11-11 Motorola, Inc. Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates
US6693298B2 (en) 2001-07-20 2004-02-17 Motorola, Inc. Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same
US6472694B1 (en) 2001-07-23 2002-10-29 Motorola, Inc. Microprocessor structure having a compound semiconductor layer
US6855992B2 (en) * 2001-07-24 2005-02-15 Motorola Inc. Structure and method for fabricating configurable transistor devices utilizing the formation of a compliant substrate for materials used to form the same
US6667196B2 (en) 2001-07-25 2003-12-23 Motorola, Inc. Method for real-time monitoring and controlling perovskite oxide film growth and semiconductor structure formed using the method
US6594414B2 (en) 2001-07-25 2003-07-15 Motorola, Inc. Structure and method of fabrication for an optical switch
US6585424B2 (en) 2001-07-25 2003-07-01 Motorola, Inc. Structure and method for fabricating an electro-rheological lens
US6639249B2 (en) 2001-08-06 2003-10-28 Motorola, Inc. Structure and method for fabrication for a solid-state lighting device
US6589856B2 (en) 2001-08-06 2003-07-08 Motorola, Inc. Method and apparatus for controlling anti-phase domains in semiconductor structures and devices
US6462360B1 (en) 2001-08-06 2002-10-08 Motorola, Inc. Integrated gallium arsenide communications systems
US6673667B2 (en) 2001-08-15 2004-01-06 Motorola, Inc. Method for manufacturing a substantially integral monolithic apparatus including a plurality of semiconductor materials
JP3984014B2 (ja) * 2001-09-26 2007-09-26 株式会社東芝 半導体装置用基板を製造する方法および半導体装置用基板
US20030071327A1 (en) * 2001-10-17 2003-04-17 Motorola, Inc. Method and apparatus utilizing monocrystalline insulator
JP3943932B2 (ja) 2001-12-27 2007-07-11 株式会社東芝 半導体装置の製造方法
JP2007180569A (ja) * 2001-12-27 2007-07-12 Toshiba Corp 半導体装置
JP2003203967A (ja) 2001-12-28 2003-07-18 Toshiba Corp 部分ｓｏｉウェーハの製造方法、半導体装置及びその製造方法
JP2003243528A (ja) 2002-02-13 2003-08-29 Toshiba Corp 半導体装置
US20040012037A1 (en) * 2002-07-18 2004-01-22 Motorola, Inc. Hetero-integration of semiconductor materials on silicon
US20040070312A1 (en) * 2002-10-10 2004-04-15 Motorola, Inc. Integrated circuit and process for fabricating the same
US20040069991A1 (en) * 2002-10-10 2004-04-15 Motorola, Inc. Perovskite cuprate electronic device structure and process
US6800530B2 (en) * 2003-01-14 2004-10-05 International Business Machines Corporation Triple layer hard mask for gate patterning to fabricate scaled CMOS transistors
JP3944087B2 (ja) * 2003-01-21 2007-07-11 株式会社東芝 素子形成用基板の製造方法
US7020374B2 (en) * 2003-02-03 2006-03-28 Freescale Semiconductor, Inc. Optical waveguide structure and method for fabricating the same
US6965128B2 (en) * 2003-02-03 2005-11-15 Freescale Semiconductor, Inc. Structure and method for fabricating semiconductor microresonator devices
US20040164315A1 (en) * 2003-02-25 2004-08-26 Motorola, Inc. Structure and device including a tunneling piezoelectric switch and method of forming same
JP2005072084A (ja) 2003-08-28 2005-03-17 Toshiba Corp 半導体装置及びその製造方法
US7291886B2 (en) * 2004-06-21 2007-11-06 International Business Machines Corporation Hybrid substrate technology for high-mobility planar and multiple-gate MOSFETs
KR100568257B1 (ko) * 2004-07-29 2006-04-07 삼성전자주식회사 듀얼 다마신 배선의 제조방법
EP1630863B1 (en) * 2004-08-31 2014-05-14 Infineon Technologies AG Method of fabricating a monolithically integrated vertical semiconducting device in an soi substrate
US7390710B2 (en) * 2004-09-02 2008-06-24 Micron Technology, Inc. Protection of tunnel dielectric using epitaxial silicon
US7338848B1 (en) * 2004-10-20 2008-03-04 Newport Fab, Llc Method for opto-electronic integration on a SOI substrate and related structure
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
DE102009014507B4 (de) 2009-03-24 2017-08-31 Texas Instruments Deutschland Gmbh Verfahren zur Bildung eines elektrischen Kontakts zwischen einem Trägerwafer und der Oberfläche einer oberen Siliziumschicht eines Silizium-auf-Isolator-Wafers und elektrische Vorrichtung mit einem solchen elektrischen Kontakt
US9099309B2 (en) * 2013-10-17 2015-08-04 Micron Technology, Inc. Method providing an epitaxial growth having a reduction in defects and resulting structure

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4758531A (en) * 1987-10-23 1988-07-19 International Business Machines Corporation Method of making defect free silicon islands using SEG
US5208172A (en) * 1992-03-02 1993-05-04 Motorola, Inc. Method for forming a raised vertical transistor
US5382541A (en) * 1992-08-26 1995-01-17 Harris Corporation Method for forming recessed oxide isolation containing deep and shallow trenches
US5292689A (en) 1992-09-04 1994-03-08 International Business Machines Corporation Method for planarizing semiconductor structure using subminimum features
US5324673A (en) * 1992-11-19 1994-06-28 Motorola, Inc. Method of formation of vertical transistor
JPH06342846A (ja) * 1993-04-07 1994-12-13 Mitsubishi Electric Corp トレンチ分離構造を有する半導体装置およびその製造方法
US5399507A (en) 1994-06-27 1995-03-21 Motorola, Inc. Fabrication of mixed thin-film and bulk semiconductor substrate for integrated circuit applications
US6232649B1 (en) * 1994-12-12 2001-05-15 Hyundai Electronics America Bipolar silicon-on-insulator structure and process
US5567634A (en) * 1995-05-01 1996-10-22 National Semiconductor Corporation Method of fabricating self-aligned contact trench DMOS transistors
US5518949A (en) 1995-07-18 1996-05-21 Winbond Electronics Corporation Electrical isolation method for devices made on SOI wafer
US5610083A (en) * 1996-05-20 1997-03-11 Chartered Semiconductor Manufacturing Pte Ltd Method of making back gate contact for silicon on insulator technology
US5811315A (en) * 1997-03-13 1998-09-22 National Semiconductor Corporation Method of forming and planarizing deep isolation trenches in a silicon-on-insulator (SOI) structure
US5894152A (en) * 1997-06-18 1999-04-13 International Business Machines Corporation SOI/bulk hybrid substrate and method of forming the same
US6180486B1 (en) * 1999-02-16 2001-01-30 International Business Machines Corporation Process of fabricating planar and densely patterned silicon-on-insulator structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100547059B1 (ko) * 2001-09-27 2006-01-31 가부시끼가이샤 도시바 반도체 장치 및 반도체 장치의 제조 방법
KR100845227B1 (ko) * 2002-06-27 2008-07-09 매그나칩 반도체 유한회사 소자 분리막 형성 방법

Also Published As

Publication number Publication date
TW516160B (en) 2003-01-01
CN1155073C (zh) 2004-06-23
KR100358630B1 (ko) 2002-10-25
JP2000243944A (ja) 2000-09-08
DE10003014A1 (de) 2000-08-24
JP3630401B2 (ja) 2005-03-16
US6180486B1 (en) 2001-01-30
US6404014B1 (en) 2002-06-11
DE10003014B4 (de) 2005-06-23
CN1264157A (zh) 2000-08-23

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