KR100378353B1 - Ｒｉｅ 식각시 발생하는 노칭 저감방법 - Google Patents

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Abstract

본 발명은 RIE 식각시 발생하는 노칭 저감방법에 관하여 개시한다. RIE 식각시 발생하는 노칭 저감방법은 실리콘층-절연층-실리콘 기판으로 순차적으로 적층된 구조의 실리콘층을 관통하는 RIE 식각방법에 있어서, (가) 실리콘 기판상에 절연층을 형성하는 단계; (나) 상기 절연층을 관통하는 트렌치를 형성하는 절연층 패터닝 단계; (다) 상기 패터닝된 절연층 상에 실리콘층을 형성하는 단계; 및 (라) 상기 실리콘층을 관통하는 식각 영역을 형성하도록 패터닝하는 단계;를 구비한다. 이에 따르면, RIE 방법으로 관통되는 실리콘층을 가지는 구조를 제작할 경우 추가적인 금속층의 증착을 하지 않고도 노칭을 현저히 줄일 수 있다.

Description

ＲＩＥ 식각시 발생하는 노칭 저감방법{Method to reduce notching during reactive ion etching}
본 발명은 RIE 식각시 발생하는 노칭 저감방법에 관한 것으로서, 더욱 상세하게는 실리콘층-절연층-실리콘 기판 구조의 실리콘층을 관통한는 RIE 식각시 실리콘층의 하부에 발생되는 노칭을 줄이는 방법에 관한 것이다.
일반적으로 실리콘 구조물을 패터닝 하기 위하여 reactive ion etching(RIE) 방법이 이용되어 왔다. 이러한 식각 방법으로 실리콘층-절연층-실리콘 기판 구조에서 실리콘층을 관통하는 식각을 하는 경우, microloading effect 에 의해 도 1에서 보듯이, 식각 속도가 느린 개구부(34)가 좁은 곳의 관통 식각이 진행되는 동안 식각이 빠르게 진행되는 개구부(36)가 큰 곳에서는 관통 식각된 식각 영역에 과식각(overetching)이 일어난다. 이 때 실리콘 기판(10) 상의 절연층(20)을 공격하는 식각 이온에 의해 절연층(20)의 표면이 대전되어 전위가 형성되며, 이 것은 식각 이온을 반사시켜서 실리콘층(30) 하부에 불필요한 측면 식각(lateral etching)을 일으킨다. 이 측면 식각 즉, 노칭(notching: 32)은 구조물의 두께를 감소시키고 표면을 불균일하게 만들어 원하는 기계적, 전기적 특성을 얻을 수 없게 된다.
이러한 노칭 현상을 개선하기 위해 상기 절연층 상에 금속층을 형성하여 상기 식각 이온을 방전시키는 방법도 있으나, 이는 추가적으로 금속층 증착과 양극 접합(anodic bonding)이 요구되는 문제점이 있다.
따라서 본 발명은 상기의 문제점을 개선하고자 창출된 것으로서, 본 발명의 목적은 실리콘층을 관통하는 RIE 식각시 실리콘층 하부에 발생되는 노칭현상을 현저하게 줄이는 노칭 저감방법을 제공하는 것이다.
도 1은 종래의 RIE 방법에 의한 노칭이 형성되는 것을 보여주는 도면,
도 2는 본 발명에 따라 형성되는 실리콘층-절연층-실리콘 기판 구조를 보여주는 사시도,
도 3은 도 2의 3-3' 선을 따라 절개한 부분의 단면도,
도 4a 내지 도 4e는 본 발명의 단계를 보여주는 개략 단면도,
도 5는 종래의 트렌치가 없는 절연층상의 실리콘층의 관통 RIE 식각후의 실리콘층 하부의 SEM 사진,
도 6은 3 ㎛ 의 개구부 길이의 트렌치가 형성된 절연층상의 실리콘층의 관통 RIE 식각후의 실리콘층 하부의 SEM 사진,
도 7은 6 ㎛ 의 개구부 길이의 트렌치가 형성된 절연층상의 실리콘층의 관통 RIE 식각후의 실리콘층 하부의 SEM 사진.
* 도면의 주요부분에 대한 부호의 설명 *
10,100: 실리콘 기판 20,200: 절연층
210: 트렌치 30,300: 실리콘층
32: 노칭 310: 식각 영역
상기의 목적을 달성하기 위하여 본 발명의 RIE 식각시 발생하는 노칭 저감방법은 실리콘층-절연층-실리콘 기판으로 순차적으로 적층된 구조의 실리콘층을 관통하는 RIE 식각방법에 있어서, (가) 실리콘 기판상에 절연층을 형성하는 단계; (나) 상기 절연층을 관통하는 트렌치를 형성하는 절연층 패터닝 단계; (다) 상기 패터닝된 절연층 상에 실리콘층을 형성하는 단계; 및 (라) 상기 실리콘층을 관통하는 식각 영역을 형성하도록 패터닝하는 단계;를 구비한다.
상기 (나) 단계의 트렌치 영역이 상기 (라) 단계의 식각 영역 안에 형성되는 것이 바람직하며, 상기 (라) 단계의 실리콘층 패터닝 단계는 상기 패턴된 절연층에 채워진 상기 실리콘을 제거하는 단계를 포함하는 것이 바람직하다.
이하 첨부도면을 참조하여 본 발명의 RIE 식각시 발생하는 노칭 저감방법에 따른 실시예를 상세히 설명한다.
도 2는 본 발명에 따라 형성되는 실리콘층-절연층-실리콘 기판 구조를 보여주는 사시도이고, 도 3은 도 2의 3-3' 선을 따라 절개한 부분의 단면도이다.
도면을 참조하면, 실리콘 기판(100) 상에 트렌치(210)가 형성된 절연층(200)이 형성되어 있으며, 절연층(200) 상에는 실리콘층(300)이 적층되어 있다. 상기 절연층(200)의 트렌치(210) 영역은 그에 상응하는 실리콘층(300)의 식각 영역(310) 내에 위치함을 알 수 있다.
도 4a 내지 도 4e는 본 발명의 RIE 식각시 발생하는 노칭 저감방법을 단계별로 설명하는 개략 단면도이다.
먼저 도 4a에 도시된 바와 같이, 실리콘 기판(100)상에 소정 두께의 절연층(200)을 형성한다.
다음 단계로 패터닝을 통해 상기 절연층(200)을 관통하는 트렌치(210)를 도 4b에 도시된 바와 같이 소정 패턴으로 형성한다. 상기 트렌치들(210)은 모두 관통되어 트렌치 하부에 있는 실리콘 기판(100)의 표면이 노출되어 있다.
다음에, 도 4c에 도시된 바와 같이, 상기 패터닝된 절연층(200) 상에 실리콘층(300)을 증착시킨다. 이 때 절연층의 트렌치(210)도 모두 실리콘층(300)으로 덮힌다.
다음으로 도 4d에 도시된 바와 같이, 상기 실리콘층(300)을 RIE 방법으로 식각한다. 이 때 개구면이 넓은 지역(306)의 식각속도가 개구면이 좁은 지역(304)보다 빨리 진행되므로, 개구면이 넓은 지역(306)의 실리콘층(300)이 관통된 데 비하여, 개구면이 좁은 지역(304)은 바닥까지 식각이 진행되지 않았다.
따라서 개구면이 좁은 지역도 관통하기 위해서는 도 4e에 도시된 같이, 식각이 계속되면 개구면이 넓은 지역(306)의 실리콘층(300)의 식각 영역의 하부의 절연층(200)에 형성된 실리콘층(300)이 식각되어 실리콘 기판(100)의 표면이 노출된다. 따라서 개구부가 넓은 지역(306)의 과식각으로 인한 식각 이온은 실리콘기판(100)을 통해 외부로 방전된다. 한편, 실리콘층(300)의 개구면이 넓은 지역(306)과 함께 개구면이 좁은 지역(304)을 RIE 방법으로 식각하는 경우, 그 하부에 위치하는 절연층(200)에 트렌치(210)를 형성하는 과정을 생략할 수도 있다.
실험예
도 5는 종래의 트렌치가 없는 절연층상의 실리콘층을 관통하는 RIE 식각후의 실리콘층을 분리하여 그 하부로부터 바라본 SEM 사진이며, 도 6 및 도 7은 본 발명에 따라 형성된 실리콘층을 그 하부로부터 바라본 SEM 사진이다.
본 실험예는 2.5 ㎛ 두께의 TEOS 절연층 상에 형성된 52 ㎛ 두께의 실리콘층 구조를 사용하였다. 먼저 절연층에 트렌치를 형성하지 않은 경우와, 각각 3 ㎛, 6 ㎛ 의 개구부 길이의 트렌치를 형성한 경우에 대해서 그 절연층 상에 실리콘층을 형성한 경우에 있어서, 개구부가 넓은 지역의 과식각을 모사하기 위해 약 8 ㎛의 길이의 개구부를 가지도록 실리콘층에 RIE 식각시 약 30% 과식각 하였으며, 그 결과의 SEM 사진은 도 5 내지 도 7과 같았다.
절연층에 트렌치가 형성되지 않은 도 5에서 보면, 상기 과식각으로 실리콘층의 바닥에 노칭이 심하게 형성된 것을 알 수 있었다. 또한 3 ㎛ 의 트렌치가 형성된 절연층의 경우에도 도 6에서 보듯이, 과식각으로 바닥에 노칭이 심하게 형성되어 있었다.
그러나, 6 ㎛ 의 트렌치가 형성된 절연층의 경우에는 도 7에서 보듯이, 노칭현상이 현저하게 감소되었음을 알 수 있었다. 따라서 실리콘층의 하부에 생기는 노칭은 실리콘층 하부의 벽에서 발생하기 때문에 그 벽과 가까운 곳에서의 방전이 중요하며, 상기 벽과 트렌치 사이의 간격을 좁힐수록 노칭현상이 감소되는 것으로 보인다.
이상에서 설명한 바와 같이 본 발명에 따르면, RIE 방법으로 관통되는 실리콘층을 가지는 구조를 제작할 경우에도 노칭을 줄이기 위해 추가적인 금속층의 증착을 하지 않고도 노칭을 현저히 줄이므로 RIE 식각이 필요한 많은 소자 제작에 이용할 수 있다.
본 발명은 도면을 참조하여 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 실시에가 가능하다는 전을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 한해서 정해져야 할 것이다.

Claims (3)

  1. 실리콘층-절연층-실리콘 기판으로 순차적으로 적층된 구조의 실리콘층을 관통하는 RIE 식각방법에 있어서,
    (가) 실리콘 기판상에 절연층을 형성하는 단계;
    (나) 상기 절연층을 관통하는 트렌치를 형성하는 절연층 패터닝 단계;
    (다) 상기 패터닝된 절연층 상에 실리콘층을 형성하는 단계; 및
    (라) 상기 실리콘층을 관통하는 식각 영역을 형성하도록 패터닝하는 단계;를 구비하는 것을 특징으로 하는 RIE 식각방법.
  2. 제 1 항에 있어서,
    상기 (나) 단계의 트렌치 영역이 상기 (라) 단계의 식각 영역 안에 형성되는 것을 특징으로 하는 RIE 식각방법.
  3. 제 1 항에 있어서,
    상기 (라) 단계의 실리콘층 패터닝 단계는 상기 패턴된 절연층에 채워진 상기 실리콘을 제거하는 단계를 포함하는 것을 특징으로 하는 RIE 식각방법.
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