JPH0425068A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。

Ａ、産業上の利用分野 Ｂ１発明の概要 Ｃ１従来技術［第４図、第５図］ Ｂ９発明が解決しようとする問題点 Ｅ１問題点を解決するための手段 Ｆ１作用 Ｇ、実施例［第１図乃至第３図］ ａ、一つの実施例［第１図］ ｂ、他の実施例［第２図］ Ｃ０更に他の実施例［第３図］ Ｈ０発明の効果 （Ａ、産業上の利用分野） 本発明は半導体記憶装置の製造方法、特にスタックドキ
ャパシタに情報を記憶するダイナミックランダムアクセ
ス型の半導体記憶装置の製造方法に関する。

（Ｂ、発明の概要） 本発明は、上記の半導体記憶装置の製造方法において、 スタックドキャパシタの下部電極を成す電極層を形成し
に（くならないようにしつつノードコンタクトホールの
段差を大きくしてスタックドキャパシタの単位占有面積
当りの静電気容量を太き（するため、 スイッチングトランジスタ上を覆う層間絶縁膜の表面に
下部電極を成す電極層を形成し、該電極層のノードコン
タクトホールを形成すべき位置に開口を形成し、該開口
の内側面にサイドウオールを形成するものである。

（Ｃ，従来技術）［第４図、第５図］ スタックドキャパシタ型ＤＲＡＭは、高集積化の一途を
辿っており、１６Ｍビット、６４Ｍビット更には１２８
Ｍビットという記憶容量が要求されようとしている。そ
れには、メモリセルのサイズを小さくしつつスタックド
キャパシタの静電容量が情報保持に必要な大きさになる
ようにすることが不可欠であり、それには、ノードコン
タクトをどのようにとるかがきわめて重要である。

ところで、従来においてＤＲＡＭのノードコンタクトは
、第４図に示すようにスイッチングトランジスタとなる
ＭＯＳトランジスタの形成後、表面に層間絶縁膜ａを形
成し、該層間絶縁膜ａをレジスト膜すをマスクとしてフ
ォトエツチングすることにより形成するか、あるいは第
５図に示すように、グー１へ電極Ｃの上面にオフセット
絶縁膜ｄを形成し、その後ゲート電極Ｃの側面に例えば
ＳｉＯ２からなるサイドウオールｅを形成し、該サイド
ウオールｅに囲まれた部分をノードコンタクトホールｆ
とするという方法でとられることが多かった。

（Ｄ、発明が解決しようとする問題点）ところで、第４
図に示すようなりＲＡＭには、マスク合せ誤差を考慮し
てゲート電極Ｃとノードコンタクトボールｆとの間隔を
設定しなければならないので、その間隔を小さくするこ
とが制約されるという問題がある。これはメモリセルサ
イズを小さくすることを制約し、ＤＲＡＭの大容量化を
阻むので、無視できない問題となる。

また、第５図に示すＤＲＡＭにおいては、サイドウオー
ル技術を駆使してノードコンタクトボールｆを形成する
ので、ノードコンタクトホールｆとゲート電極Ｃとの距
離を小さ（することができる。従って、高集積化に向い
ているといえる。

しかしながら、ノードコンタクトホールｆの段差が第４
図に示すＤＲＡＭに比較して太き（なり、この段差の大
きなノードコンタクトホールｆにてＭＯＳトランジスタ
のソース・ドレイン領域と接続されるように多結晶シリ
コン層からなる下部電極を形成しなければならないので
、下部電極に段切れが生じ易（、下部電極の形成が難し
いという問題がある。

本発明はこのような問題点を解決すべ（為されたもので
あり、スタックドキャパシタの下部電極を成す電極層を
形成しにくくならないようにしつつノードコンタクトホ
ールの段差を太き（してスタックドキャパシタの単位占
有面積当りの静電容量を太き（することを目的とする。

（Ｅ、問題点を解決するための手段） 本発明半導体記憶装置の製造方法は上記問題点を解決す
るため、スイッチングトランジスタ上を覆う層間絶縁膜
の表面に下部電極を成す電極層を形成し、該電極層のノ
ードコンタクトホールを形成すべき位置に開口を形成し
、該開口の内側面にサイドウオールを形成することを特
徴とする。

（Ｆ、作用） 本発明半導体記憶装置の製造方法によれば、層間絶縁膜
上に形成した下部電極を成す電極層自身を選択エツチン
グすることにより開口を形成し、該開口にサイドウオー
ルを形成することによりノードコンタクトホールな形成
するので、電極層自身は大きな段差のない面上に形成す
ることができ、形成しにくさはない。

また、電極層の開口にサイドウオールを形成することに
よりノードコンタクトホールな自動的にシュリンク（縮
小）することができるので、ゲート電極とノードコンタ
クトホールとの間隔を徒らに大きくする必要がなく、メ
モリセルの微細化が図り易い。

そして、下部電極を成す電極層を厚くすることによって
ノードコンタクトホールの段差を大きくすることができ
、延いてはスタックドキャパシタの単位占有面積当りの
静電容量を大きくすることができる。

（Ｇ、実施例）［第１図乃至第３図コ 以下、本発明半導体記憶装置の製造方法を図示実施例に
従って詳細に説明する。

（ａ、一つの実施例）［第１図］ 第１図（Ａ）乃至（Ｆ）は本発明半導体記憶装置の製造
方法の一つの実施例を工程順に示す断面図である。

（Ａ）半導体基板１の選択酸化によりフィールド絶縁膜
２を形成した後、半導体基板１の素子形成領域表面部を
加熱酸化することによりゲート酸化膜３を形成し、その
後、ポリサイドからなるゲート電極４を形成し、該ゲー
ト電極４をマスクとして半導体基板１の表面に不純物を
ライトドープし、該ゲート電極４の側面に絶縁膜からな
るサイドウオール５を形成し、その後、半導体基板１に
不純物をドープすることによりソース・ドレイン領域６
．７を形成する。尚、ソース・ドレイン領域６はスタッ
クドキャパシタと接続されるソース・ドレイン領域、７
はビットラインと接続されるソース・ドレイン領域であ
る。

そして、半導体基板１表面上にソース・ドレイン領域６
．７及びゲート電極４表面を覆う層間絶縁膜８を形成し
、その後、該層間絶縁膜８上にスタックドキャパシタの
下部電極となる多結晶シリコン層９を形成する。第１図
（Ａ）は該多結晶シリコン層９形成後の状態を示す。

（Ｂ）次に、同図（Ｂ）に示すように、レジスト膜１０
をマスクとして多結晶シリコン層９のノードコンタクト
ボールな形成すべき位置をエツチングすることにより開
口１１を形成する。

（Ｃ）次に、同図（Ｃ）に示すように例えばシリコンナ
イトライド（下層）とシリコン酸化物（上層）からなる
二層構造の絶縁層１２を形成する。

（Ｄ）そして、上記絶縁層１２に対して異方性エツチン
グ処理を施すことにより開口１１の内側面にサイドウオ
ール１３を形成する。そして、該サイドウオール１３を
マスクとして層間絶縁膜６をエツチングすることにより
ノードコンタクトホール１４を形成してソース・ドレイ
ン領域６の表面を露出させる。同図（Ｄ）はノードコン
タクトホール１４形成後の状態を示す。

（Ｅ）次いで、同図（Ｅ）に示すように、薄い多結晶シ
リコン層１５をＣＶＤにより形成し、その後、例えばイ
オン打込み、気相拡散あるいは固相拡散により多結晶シ
リコン層１５及び９に不純物（例えばリン）をドープす
ることにより導体化する。これにより多結晶シリコン層
１５はノードコンタクトホール１４内にてソース・ドレ
イン領域６とコンタクトし、多結晶シリコン層９は該多
結晶シリコン層１５を介してソース・ドレイン領域６と
電気的に接続されることになる。

（Ｆ）しかる後、同図（Ｆ）に示すように多結晶シリコ
ン層９及び１５をフォトエツチングにより選択的に除去
して下部電極とする。

その後は、通常のスタックドキャパシタ型ＤＲＡＭの製
造方法と同様の方法で製造することができる。

本半導体記憶装置の製造方法によれば、層間絶縁膜８上
の下部電極９に形成した開口１１にサイドウオール１３
を形成することにより該開口１１をシュリンクしてノー
ドコンタクトホール１４とすることができる。従って、
ノードコンタクトホール１４とゲート電極４との距離を
小さくすることができ、延いてはメモリセルのサイズを
小さくすることができる。

そして、下部電極となる多結晶シリコン層９を厚くする
ことによってノードコンタクトホール１４の段差を大き
くすることができ、それによってスタックドキャパシタ
の下部電極の表面積を広（して静電容量を大きくするこ
とができる。

そして、ノードコンタクトホール１４の基となる部分は
下部電極となる多結晶シリコン層９の形成後に形成され
、段差の大きなノードコンタクトホールな形成した後下
部電極を形成するということがない。従って、ノードコ
ンタクトホール１４の段差が大きくてもそれが下部電極
の形成を難しくする虞れはない。

そして、ノードコンタクトホール１４はフォトレジスト
膜１０をマスクとするエツチングにより形成した開口１
１のサイドウオールの厚さ分向側に同心円状にきちんと
形成されるので、ノードコンタクトと記憶ノードとのオ
ーバーラツプマージンを確保することができる。

尚、本半導体記憶装置の製造方法において、多結晶シリ
コン層９の形成［第１図（Ａ）参照］後、例えば５ｉｎ
２からなる絶縁膜を形成し、その後、該絶縁膜及び多結
晶シリコン層９をフォトエツチング［第１図（Ｂ）参照
］するようにしても良い。

（ｂ、他の実施例）［第２図］ 第２図（Ａ）乃至（Ｄ）は本発明半導体記憶装置の製造
方法の他の実施例を工程順に示す断面図である。

（Ａ）層間絶縁膜８を形成し、該層間絶縁膜８上に多結
晶シリコン層９を形成するまでは第１図に示した半導体
記憶装置の製造方法と同じなので説明を省略する。

上記多結晶シリコン層９を形成した後、該多結晶シリコ
ン層９の表面に５ｉｎ２からなる絶縁膜１６をＣＶＤに
より形成する。

その後、レジスト膜１０をマスクとして絶縁膜１６及び
多結晶シリコン層９を選択的にエツチングすることによ
りノードコンタクトホールを形成すべき位置に開口１１
を形成する。第２図（Ａ）は開口１１形成後の状態を示
す。

（Ｂ）次に、同図（Ｂ）に示すようにサイドウオールと
なる多結晶シリコン層１７をＣＶＤにより形成する。

（Ｃ）次に、多結晶シリコン層１７に対する異方性エツ
チングにより上記開口１１の内側面にサイドウオール１
８を形成し、その後、多結晶シリコン層１５をＣＶＤに
より形成する。同図（Ｃ）は多結晶シリコン層１５形成
後の状態に示す。

（Ｄ）その後、同図（Ｄ）に示すようにレジスト膜１０
をマスクとして多結晶シリコン層９をエツチングするこ
とによりスタックドキャパシタの下部電極を形成する。

本実施例はサイドウオールを絶縁物により形成するので
はな（、多結晶シリコンにより形成した点で第１図に示
した実施例と異なるが、本質的に差異がな（、第１図に
示した実施例と同様の効果を奏する。

（ｃ、更に他の実施例）［第３図］ 第３図（Ａ）乃至（Ｃ）は本発明半導体記憶装置の製造
方法の更に他の実施例を示すものである。

本実施例は、半導体記憶装置のメモリセル領域のＭＯＳ
トランジスタにおいてゲート電極の表面にオフセット絶
縁膜を形成してサイドウオールを形成するが、周辺回路
のＭｏＳトランジスタにおいてはオフセット絶縁膜を形
成しないでサイドウオールを形成するものである。この
ようにするのは次の理由による。

スタックドキャパシタ型ＤＲＡＭにおいては、Ｓ　Ａ　
Ｃ（Ｓｅｌｆ　Ａｌｉｎｇｎｅｄ　Ｃｏｎｔａｃｔ　）
によって小さなコンタクト部を形成し、それによってメ
モリセルサイズをシュリンク（縮小）する場合が多くな
りつつあるが、ゲート電極の表面にオフセット絶縁膜を
形成した後サイドウオールを形成するのでゲート電極に
よる段差が大きくなる。従って、平坦化が難しい。その
ため、周辺回路においてゲート電極とアルミニウム配線
とのコンタクトがとりにくいとか、ゲート電極近傍の拡
散層とアルミニウム電極とのコンタクトがとりにくいと
いう問題が生じる。即ち、コンタクト部をシュリンクす
るとか段差を大きくすることはメモリセル領域において
は必要性があるが、周辺回路においてはその必要性はな
′（、それはかえってコンタクトがとりにくいという問
題をもたらすのである。にも拘らず、従来においてはメ
モリセル領域も周辺回路も同じＳＡＣ技術によってＭｏ
３ｈランジスタのゲート電極のサイドウオールを形成す
る場合が多かった。

そこで、メモリセル領域のＭｏ５ｔ〜ランジスタについ
てはゲート電極のサイドウオールをＳＡＣ技術により形
成するが、周辺回路のＭｏ３Ｉ−ランジスタについては
ゲート電極のサイドウオールを普通のサイドウオール形
成技術で形成するようにするのが第３図（Ａ）乃至（Ｃ
）に示す実施例なのである。

（Ａ）半導体基板Ｉの表面部を選択的に酸化することに
よりフィールド絶縁膜２を形成し、ゲート酸化膜３を形
成し、ポリサイド膜４を形成し、その後、オフセット用
の絶縁膜１６をＣＶＤにより形成し、該絶縁膜１６をレ
ジスト膜１０をマスクとしてエツチングすることにより
、メモリセル領域のＭＯＳトランジスタのゲート電極を
形成すべき部分上のみに絶縁膜１６を残存させる。勿論
、周辺回路上においては絶縁膜１６は完全に除去される
。

（Ｂ）次に、同図（Ｂ）に示すように、レジスト膜】Ｏ
を周辺回路のＭｏ３）ランジスタのゲート電極を形成す
べき位置に選択的に形成する。

（Ｃ）次に、同図（Ｃ）に示すように、上記レジスト膜
１０及びオフセット絶縁膜１６をマスクとしてポリサイ
ド膜４を異方性エツチングすることによりゲート電極４
を形成し、その後、サイドウオール５を形成する。

このような半導体記憶装置の製造方法によれば、周辺回
路部のＭＯＳトランジスタのゲート電極４上にはオフセ
ット絶縁膜１６を形成しないのでゲート電極部における
段差を小さくすることができ、コンタクトがとりにくい
という問題をなくすことができ、延いては歩留りの向上
、信頼度の向上を図ることができる。

（Ｈ，発明の効果） 以上に述べたように、本発明半導体記憶装置の製造方法
は、スイッチングトランジスタとなるＭＯＳトランジス
タの形成後該トランジスタのソース領域、ドレイン領域
及びゲート電極の表面を覆う眉間絶縁膜を形成する工程
と、該層間絶縁膜上に電極層を形成する工程と、上記電
極層のノードコンタクトホールを形成すべき位置に選択
エツチングにより開口を形成する工程と、該開口の内側
面にサイドウオールを形成する工程と、を少なくとも有
することを特徴とするものである。

従って、本発明半導体記憶装置の製造方法によれば、層
間絶縁膜上に形成した下部電極を成す電極層自身を選択
エツチングして開口を形成し、該開口にサイドウオール
を形成することによりノードコンタクトホールな形成す
るので、電極層自身は大きな段差のない面上に形成する
ことができ、形成しにくさはない。

また、電極層の開口にサイドウオールを形成することに
よりノードコンタクトホールのシュリンり（縮小）を自
動的に行うことができるので、ゲート電極とノードコン
タクトホールとの間隔を徒らに太き（する必要がな（、
メモリセルの微細化が図り易い。

そして、下部電極を成す電極層を厚くすることによって
ノードコンタクトホールの段差を太き（することができ
、延いてはスタックドキャパシタの単位占有面積当りの
静電容量を大きくすることができる。

【図面の簡単な説明】

第１図（Ａ）乃至（Ｆ）は本発明半導体記憶装置の製造
方法の一つの実施例を工程順に示す断面図、第２図（Ａ
）乃至（Ｄ）は本発明半導体記憶装置の製造方法の他の
実施例を工程順に示す断面図、第３図（Ａ）乃至（Ｃ）
は本発明半導体記憶装置の製造方法の更に他の実施例を
工程順に示す断面図、第４図及び第５図は各別の従来例
を示す断面図である。 符号の説明 ４・・・ゲート電極、 ６．７・・・ソース・ドレイン領域、 ８・・・層間絶縁膜、９・・・電極層、１１・・・開口
、１３・・・サイドウオール、１５・・・電極層、 １８・・・サイドウオール。 出　願　人　　ソニー株式会社 代理人弁理士　　　尾　　川　　秀　　昭ト （■す （〕 −ｔの　００■ ｑ） 寸■ＣＯ■ Ｊ 一 断面図（従来例） 第４図 断面図（従来作１） 吊　５　例

Claims (1)

【特許請求の範囲】
1. （１）スイッチングトランジスタとなるＭＯＳトランジ
   スタの形成後該トランジスタのソース領域、ドレイン領
   域及びゲート電極の表面を覆う層間絶縁膜を形成する工
   程と、 上記層間絶縁膜上に電極層を形成する工程と、上記電極
   層のノードコンタクトホールを形成すべき位置に選択エ
   ッチングにより開口を形成する工程と、上記開口の内側
   面にサイドウォールを形成する工程と、を少なくとも有
   することを特徴とする半導体記憶装置の製造方法