JP6362373B2 - 光電変換装置の製造方法 - Google Patents
光電変換装置の製造方法 Download PDFInfo
- Publication number
- JP6362373B2 JP6362373B2 JP2014059077A JP2014059077A JP6362373B2 JP 6362373 B2 JP6362373 B2 JP 6362373B2 JP 2014059077 A JP2014059077 A JP 2014059077A JP 2014059077 A JP2014059077 A JP 2014059077A JP 6362373 B2 JP6362373 B2 JP 6362373B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- region
- semiconductor substrate
- height
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 32
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 238000000034 method Methods 0.000 title claims description 23
- 239000004065 semiconductor Substances 0.000 claims description 103
- 239000000758 substrate Substances 0.000 claims description 87
- 238000005498 polishing Methods 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 230000002093 peripheral effect Effects 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000002955 isolation Methods 0.000 description 78
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 52
- 229910052814 silicon oxide Inorganic materials 0.000 description 52
- 229910052581 Si3N4 Inorganic materials 0.000 description 31
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 31
- 238000001312 dry etching Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14689—MOS based technologies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1463—Pixel isolation structures
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electromagnetism (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
本発明は、光電変換装置の製造方法に関する。
デジタルカメラやビデオカメラなどに用いられる光電変換装置（例えば、ＣＭＯＳイメージセンサ）では、光電変換領域及びその信号を処理するためのトランジスタの微細化が進んでいる。特許文献１では、このような微細化に対応するため、従来のＬＯＣＯＳ法ではなくＳＴＩ法を用いて素子分離領域を形成する。
光電変換装置では、画素領域の微細化に伴い、画素領域において受光領域の占める比率（面積比率）が増加している。その結果、光電変換装置では、画素領域において素子分離領域の占める比率と、周辺回路領域において素子分離領域の占める比率とが互いに異なる。ＳＴＩ法によって素子分離領域を形成すると、この比率の違いに起因して、トレンチに埋め込まれた分離絶縁膜の高さにばらつきが生じる可能性がある。分離絶縁膜の高さがばらつくと、分離絶縁膜の高さを適切な範囲に収めるのが困難になる。分離絶縁膜の高さのばらつきは、光電変換装置だけでなく、一般の半導体装置においても発生する可能性がある。そこで、本発明は、半導体装置におけるＳＴＩ型の分離絶縁膜の高さのばらつきを低減するための技術を提供することを目的とする。
上記課題に鑑みて、本発明の一部の側面では、光電変換装置の製造方法であって、画素領域を含む第１領域及び周辺回路領域を含む第２領域を有する半導体基板の上に、前記第１領域の上に位置する第１部分と前記第２領域の上に位置する第２部分とを有するパターニングされた第１膜であって、前記第１部分の上面の前記半導体基板からの高さが前記第２部分の上面の前記半導体基板からの高さよりも低い第１膜を形成する第１膜形成工程と、前記第１膜の上に、絶縁膜である第２膜であって、前記第２膜の一部が前記第１部分を貫通し前記第１領域のトレンチの内部にあり、前記第２膜の別の一部が前記第２部分を貫通し前記第２領域のトレンチの内部にある第２膜を形成する第２膜形成工程と、前記第２膜を研磨して前記第２膜のうち前記第１膜の上にある部分を除去する研磨工程とを有し、前記第１領域において前記トレンチの占める比率は、前記第２領域において前記トレンチの占める比率よりも低いことを特徴とする製造方法が提供される。本発明の別の側面では、光電変換装置の製造方法であって、画素領域を含む第１領域及び周辺回路領域を含む第２領域を有する半導体基板の上に、パターニングされた第１膜を形成する第１膜形成工程と、前記第１膜の上に、絶縁膜である第２膜であって、前記第２膜の一部が前記第１膜を貫通し前記半導体基板のトレンチの内部にある第２膜を形成する第２膜形成工程と、前記第２膜を研磨して前記第２膜のうち前記第１膜の上にある部分を除去する研磨工程と、前記研磨工程の後に、前記第２膜のうち前記第１領域の上にある部分の上面の前記半導体基板からの高さと、前記第２膜のうち前記第２領域の上にある部分の上面の前記半導体基板からの高さとの差を低減するように前記第２膜を加工する第２膜加工工程とを有し、前記第１領域において前記トレンチの占める比率は、前記第２領域において前記トレンチの占める比率よりも低く、前記第２膜加工工程の前に、前記第２膜のうち前記第１領域の上にある部分の上面の前記半導体基板からの高さは、前記第２膜のうち前記第２領域の上にある部分の上面の前記半導体基板からの高さよりも高いことを特徴とする製造方法が提供される。
上記手段により、半導体装置におけるＳＴＩ型の分離絶縁膜の高さのばらつきを低減するための技術が提供される。
添付の図面を参照しつつ本発明の実施形態について以下に説明する。様々な実施形態を通じて同様の要素には同一の参照符号を付し、重複する説明を省略する。また、各実施形態は適宜変更、組み合わせが可能である。本発明はＳＴＩ型の分離絶縁膜を有する任意の半導体装置に適用可能である。以下では、そのような半導体装置の一例として光電変換装置について説明する。
図１の平面図を参照して、一部の実施形態に係る光電変換装置１００の構成例について説明する。光電変換装置１００は、半導体基板１０１に、画素領域１０２と、その周囲に配された周辺回路領域１０４とを有する。半導体基板１０１は、例えばシリコンで形成される。画素領域１０２とは、光電変換素子や、この光電変換素子で発生した電荷を転送するためのトランジスタ等の回路素子で構成される画素がアレイ状に配された領域のことである。画素領域１０２は、半導体基板１０１に形成された不純物半導体領域１０３の内部に形成される。不純物半導体領域１０３はウェル領域とも呼ばれる。周辺回路領域１０４とは、画素領域１０２の回路素子を駆動するための回路や、画素領域１０２からの信号を処理するための回路などが形成された領域のことである。
画素領域１０２において素子分離領域の占める比率は、周辺回路領域１０４において素子分離領域の占める比率よりも低い。また、不純物半導体領域１０３では、画素領域１０２以外の領域においても活性領域が広いので、不純物半導体領域１０３において素子分離領域の占める比率も、周辺回路領域１０４において素子分離領域の占める比率よりも低い。
半導体基板１０１の各領域において素子分離領域の占める比率は、例えば、半導体基板１０１の表面における当該領域の面積に対する、半導体基板１０１の表面（主面）における素子分離領域の面積の比率によって規定される。例えば、不純物半導体領域１０３において素子分離領域の占める比率は、半導体基板１０１の表面へ素子分離領域の外縁と不純物半導体領域１０３の外縁とを正射影した場合の正射影図にて求めることができる。例えば、素子分離領域の外縁と不純物半導体領域１０３の外縁とは、光電変換装置の断面から求めることもできる。各領域において素子分離領域が複数の分割されている場合に、その複数の素子分離領域の面積の合計の比率によって規定される。画素領域１０２又は不純物半導体領域１０３において素子分離領域の占める比率と、周辺回路領域１０４において素子分離領域の占める比率との差が低減するように、周辺回路領域１０４にダミーの活性領域を配してもよい。すなわち、周辺回路領域１０４のうち回路素子が形成されない領域の一部に、素子分離領域を形成しなくてもよい。
続いて、図２を参照して、光電変換装置１００の製造方法の一例について説明する。図２の各図は、光電変換装置１００の各工程において形成される構造体の断面を示す。半導体基板１０１は領域１０１ａと領域１０１ｂとを有する。領域１０１ａにおいて素子分離領域の占める比率は、領域１０１ｂにおいて素子分離領域の占める比率よりも低い。領域１０１ａは、例えば画素領域１０２や不純物半導体領域１０３を含む。領域１０１ｂは、例えば周辺回路領域１０４を含む。
まず、図２（ａ）に示すように、半導体基板１０１の面（主面）の上に、シリコン酸化膜２０１と、ポリシリコン膜２０２と、シリコン窒化膜２０３とをこの順に形成する。この半導体基板１０１の面を上面とする。シリコン酸化膜２０１は例えば半導体基板１０１のシリコンを熱酸化することによって形成される。ポリシリコン膜２０２及びシリコン窒化膜２０３は例えばＣＶＤ法により成膜される。
続いて、シリコン窒化膜２０３のうち半導体基板１０１の領域１０１ｂの上にある部分を覆い、シリコン窒化膜２０３のうち半導体基板１０１の領域１０１ａの上にある部分を露出するレジストパターン２０４をフォトリソグラフィにより形成する。このレジストパターン２０４をマスクとして用いてシリコン窒化膜２０３をエッチングすることによって、シリコン窒化膜２０３のうち半導体基板１０１の領域１０１ａの上にある部分の厚さを低減する。このエッチングは例えばドライエッチングである。これにより、図２（ｂ）に示す構造体が形成される。この構造体において、シリコン窒化膜２０３のうち領域１０１ａの上にある部分の上面の半導体基板１０１からの高さ２０３ａは、シリコン窒化膜２０３のうち領域１０１ｂの上にある部分の上面の半導体基板１０１からの高さ２０３ｂよりも低い。その後、レジストパターン２０４を除去する。本明細書において、半導体基板１０１からの高さとは、半導体基板１０１の上面からの高さである。
続いて、シリコン窒化膜２０３のうち活性領域の上にある部分を覆い、シリコン窒化膜２０３のうち素子分離領域の上にある部分を露出するレジストパターン２０５をフォトリソグラフィにより形成する。このレジストパターン２０５をマスクとして用いて、シリコン窒化膜２０３、ポリシリコン膜２０２、シリコン酸化膜２０１及び半導体基板１０１を順にエッチングして、半導体基板１０１にトレンチ２０６を形成する。トレンチ２０６は、半導体基板１０１のうち素子分離領域となるべき部分に所定の深さまで形成される。このエッチングは例えばドライエッチングである。これにより、図２（ｃ）に示す構造体が形成される。その後、レジストパターン２０５を除去する。領域１０１ａにおいて素子分離領域の占める比率が領域１０１ｂにおいて素子分離領域の占める比率よりも低いので、第１領域１０１ａにおいてトレンチ２０６の占める比率は、第２領域１０１ｂにおいてトレンチ２０６の占める比率よりも低い。ここで、半導体基板１０１はトレンチ２０６を有するため、半導体基板１０１の上面は凹みを有する。しかし、以下の説明においては、簡単のため、半導体基板１０１の上面とはトレンチ２０６以外の部分であるものとし、半導体基板１０１からの高さとはトレンチ２０６以外の半導体基板１０１の上面を含む面からの高さであるとする。
続いて、図２（ｄ）に示すように、シリコン酸化膜２０７を形成する。シリコン酸化膜２０７の一部はシリコン酸化膜２０１、ポリシリコン膜２０２及びシリコン窒化膜２０３を貫通してトレンチ２０６の内部にあり、シリコン酸化膜２０７の他の一部はシリコン窒化膜２０３の上にある。シリコン酸化膜２０７は、例えば半導体基板１０１のトレンチ２０６の側壁を熱酸化し、更に酸化シリコンをＣＶＤで堆積することによって形成される。この構造体において、シリコン酸化膜２０７のうち領域１０１ａの上にある部分の上面の半導体基板１０１からの高さ２０７ａは、シリコン酸化膜２０７のうち領域１０１ｂの上にある部分の上面の半導体基板１０１からの高さ２０７ｂよりも低い。
続いて、図２（ｅ）に示すように、シリコン酸化膜２０７をＣＭＰ法によって研磨することによって、シリコン酸化膜２０７のうちシリコン窒化膜２０３の上にある部分を除去する。シリコン酸化膜２０７のうち研磨後に残った部分が分離絶縁膜２０８となる。このＣＭＰ法を行う前にシリコン酸化膜２０７をエッチバックして、シリコン酸化膜２０７の厚さを低減してもよい。シリコン窒化膜２０３は、この研磨において露出される研磨停止膜として機能する。研磨後に、領域１０１ａにおける分離絶縁膜２０８の上面の半導体基板１０１からの高さ２０８ａと、領域１０１ｂにおける分離絶縁膜２０８の上面の半導体基板１０１からの高さ２０８ｂとは、互いに等しくなる。
続いて、図２（ｆ）に示すように、分離絶縁膜２０８の高さをエッチングにより調整する。続いて、図２（ｇ）に示すように、シリコン窒化膜２０３、ポリシリコン膜２０２及びシリコン酸化膜２０１のそれぞれのうち、不要な部分を除去する。シリコン酸化膜２０１の一部は、拡散層を形成する際のイオン注入のダメージから半導体基板１０１を保護するために、除去せず残しておいてもよい。
以上により、半導体基板１０１に素子分離領域にＳＴＩ型の分離絶縁膜２０８が形成される。その後、必要な処理を行って、光電変換装置１００が完成する。この光電変換装置１００では、領域１０１ａにおける分離絶縁膜２０８の高さと、領域１０１ｂにおける分離絶縁膜２０８の高さとが互いに等しい。この分離絶縁膜２０８の高さは、半導体基板１０１の上面からの突出し量と呼んでもよい。図２（ｂ）においてシリコン窒化膜２０３のうち半導体基板１０１の領域１０１ａの上にある部分の厚さを低減する量は、分離絶縁膜２０８の高さが互いに等しくなるように決定される。
上述の実施形態において、シリコン窒化膜２０３のうち半導体基板１０１の領域１０１ａの上にある部分の厚さを低減しなかった場合を検討する。この場合に、シリコン酸化膜２０７の研磨前の領域１０１ａにおける高さ２０７ａと領域１０１ｂにおける高さ２０７ｂとは互いに等しくなる。そのため、素子分離領域の比率の差に起因して、研磨後に得られる分離絶縁膜２０８は、領域１０１ａにおける高さ２０８ａの方が領域１０１ｂにおける高さ２０８ｂよりも高くなる。分離絶縁膜２０８の高さが高すぎる場合に、その後の工程でのゲート電極を形成するためのポリシリコン膜のエッチングにおいて、分離絶縁膜２０８の突出し部分の側壁にポリシリコンが残渣してショートが発生する可能性がある。逆に、分離絶縁膜２０８の高さが低すぎる場合に、リーク電流の増加を引き起こす可能性がある。本実施形態では、上述のようにシリコン窒化膜２０３を加工することによって、分離絶縁膜２０８の高さのばらつきを低減することができ、分離絶縁膜２０８の高さを適切な範囲に収めることが容易になり、ショートの発生やリーク電流の増加を抑制できる。
続いて、図３を参照して、光電変換装置１００の製造方法の別の例について説明する。図３の各図は、光電変換装置１００の各工程において形成される構造体の断面を示す。図２で説明した例と同様に、領域１０１ａにおいて素子分離領域の占める比率は、領域１０１ｂにおいて素子分離領域の占める比率よりも低い。
まず、図３（ａ）に示すように、図２（ａ）と同様にして、半導体基板１０１の上に、シリコン酸化膜２０１と、ポリシリコン膜２０２と、シリコン窒化膜２０３とをこの順に形成する。
続いて、シリコン窒化膜２０３のうち活性領域の上にある部分を覆い、シリコン窒化膜２０３のうち素子分離領域の上にある部分を露出するレジストパターン３０１をフォトリソグラフィにより形成する。このレジストパターン３０１をマスクとして用いて、シリコン窒化膜２０３、ポリシリコン膜２０２、シリコン酸化膜２０１及び半導体基板１０１を順にエッチングすることによって、トレンチ２０６を形成する。トレンチ２０６は、半導体基板１０１のうち素子分離領域となるべき部分に所定の深さまで形成される。このエッチングは例えばドライエッチングである。これにより、図３（ｂ）に示す構造体が形成される。その後、レジストパターン３０１を除去する。
続いて、図３（ｃ）に示すように、シリコン酸化膜３０２を形成する。シリコン酸化膜３０２の一部はシリコン酸化膜２０１、ポリシリコン膜２０２及びシリコン窒化膜２０３を貫通してトレンチ２０６の内部にあり、シリコン酸化膜２０７の他の一部はシリコン窒化膜２０３の上にある。シリコン酸化膜３０２は、例えば半導体基板１０１のトレンチ２０６の側壁を熱酸化し、更に酸化シリコンをＣＶＤで堆積することによって形成される。
続いて、シリコン酸化膜３０２のうち半導体基板１０１の領域１０１ｂの上にある部分を覆い、シリコン酸化膜３０２のうち半導体基板１０１の領域１０１ａの上にある部分を露出するレジストパターン３０３をフォトリソグラフィにより形成する。このレジストパターン３０３をマスクとして用いてシリコン酸化膜３０２をエッチングすることによって、シリコン酸化膜３０２のうち半導体基板１０１の領域１０１ａの上にある部分の厚さを低減する。このエッチングは例えばドライエッチングである。これにより、図３（ｄ）に示す構造体が形成される。この構造体において、シリコン酸化膜３０２のうち領域１０１ａの上にある部分の上面の半導体基板１０１からの高さ３０２ａは、シリコン酸化膜３０２のうち領域１０１ｂの上にある部分の上面の半導体基板１０１からの高さ３０２ｂよりも低い。その後、レジストパターン３０３を除去する。
続いて、図３（ｄ）に示すように、シリコン酸化膜３０２をＣＭＰ法によって研磨することによって、シリコン酸化膜３０２のうちシリコン窒化膜２０３の上にある部分を除去する。シリコン酸化膜３０２のうち研磨後に残った部分が分離絶縁膜３０４となる。このＣＭＰ法を行う前にシリコン酸化膜３０２をエッチバックして、シリコン酸化膜３０２の厚さを低減してもよい。研磨後に、領域１０１ａにおける分離絶縁膜３０４の上面の半導体基板１０１からの高さ３０４ａと、領域１０１ｂにおける分離絶縁膜３０４の上面の半導体基板１０１からの高さ３０４ｂとは、互いに等しくなる。
続いて、図３（ｆ）に示すように、分離絶縁膜３０４の高さをエッチングにより調整する。続いて、図３（ｇ）に示すように、シリコン窒化膜２０３、ポリシリコン膜２０２及びシリコン酸化膜２０１のそれぞれのうち、不要な部分を除去する。シリコン酸化膜２０１の一部は、拡散層を形成する際のイオン注入のダメージから半導体基板１０１を保護するために、除去せず残しておいてもよい。
以上により、半導体基板１０１に素子分離領域にＳＴＩ型の分離絶縁膜３０４が形成される。その後、必要な処理を行って、光電変換装置１００が完成する。図３（ｄ）においてシリコン酸化膜３０２のうち半導体基板１０１の領域１０１ａの上にある部分の厚さを低減する量は、分離絶縁膜３０４の高さが互いに等しくなるように決定される。
続いて、図４を参照して、光電変換装置１００の製造方法の別の例について説明する。図４の各図は、光電変換装置１００の各工程において形成される構造体の断面を示す。図２で説明した例と同様に、領域１０１ａにおいて素子分離領域の占める比率は、領域１０１ｂにおいて素子分離領域の占める比率よりも低い。
まず、図４（ａ）に示すように、図２（ａ）と同様にして、半導体基板１０１の上に、シリコン酸化膜２０１と、ポリシリコン膜２０２と、シリコン窒化膜２０３とをこの順に形成する。続いて、図４（ｂ）に示すように、図３（ｂ）と同様にして、トレンチ２０６を形成する。続いて、図４（ｃ）に示すように、図３（ｃ）と同様にして、シリコン酸化膜３０２を形成する。
続いて、図４（ｄ）に示すように、シリコン酸化膜３０２をＣＭＰ法によって研磨することによって、シリコン酸化膜３０２のうちシリコン窒化膜２０３の上にある部分を除去する。シリコン酸化膜３０２のうち研磨後に残った部分が分離絶縁膜３０４となる。このＣＭＰ法を行う前にシリコン酸化膜３０２をエッチバックして、シリコン酸化膜３０２の厚さを低減してもよい。素子分離領域の密度の差に起因して、研磨後に、領域１０１ａにおける分離絶縁膜３０４の上面の半導体基板１０１からの高さ３０４ｃは、領域１０１ｂにおける分離絶縁膜３０４の上面の半導体基板１０１からの高さ３０４ｄよりも高い。
続いて、図４（ｅ）に示すように、分離絶縁膜３０４の高さをエッチングにより調整する。このエッチングは、領域１０１ａにある分離絶縁膜３０４と、領域１０１ｂにある分離絶縁膜３０４との両方に対して行われる。
続いて、分離絶縁膜３０４のうち半導体基板１０１の領域１０１ｂの上にある部分を覆い、分離絶縁膜３０４のうち半導体基板１０１の領域１０１ａの上にある部分を露出するレジストパターン４０１をフォトリソグラフィにより形成する。このレジストパターン４０１をマスクとして用いて分離絶縁膜３０４をエッチングすることによって、半導体基板１０１の領域１０１ａにある分離絶縁膜３０４の厚さを低減する。このエッチングは例えばドライエッチングである。これにより、図３（ｆ）に示す構造体が形成される。この構造体において、領域１０１ａにおける分離絶縁膜３０４の上面の半導体基板１０１からの高さ３０４ｅと、領域１０１ｂにおける分離絶縁膜３０４の上面の半導体基板１０１からの高さ３０４ｆとは互いに等しい。その後、レジストパターン４０１を除去する。
続いて、図４（ｇ）に示すように、シリコン窒化膜２０３、ポリシリコン膜２０２及びシリコン酸化膜２０１のそれぞれのうち、不要な部分を除去する。シリコン酸化膜２０１の一部は、拡散層を形成する際のイオン注入のダメージから半導体基板１０１を保護するために、除去せず残しておいてもよい。
以上により、半導体基板１０１に素子分離領域にＳＴＩ型の分離絶縁膜３０４が形成される。その後、必要な処理を行って、光電変換装置１００が完成する。図４の製造方法において、図４（ｅ）の工程と図４（ｆ）の工程とはどちらを先に行ってもよい。
図２〜図４の何れの製造方法によっても、分離絶縁膜２０８、３０４の上面の半導体基板１０１からの高さのばらつきを抑制できる。また、図２〜図４の何れの製造方法を組み合わせて光電変換装置１００を製造してもよい。
１０１ 半導体基板； ２０１ シリコン酸化膜； ２０２ ポリシリコン膜； ２０３ シリコン窒化膜； ２０６ トレンチ； ２０７ シリコン酸化膜； ２０８ 分離絶縁膜２０８
Claims (10)
- 光電変換装置の製造方法であって、
画素領域を含む第１領域及び周辺回路領域を含む第２領域を有する半導体基板の上に、前記第１領域の上に位置する第１部分と前記第２領域の上に位置する第２部分とを有するパターニングされた第１膜であって、前記第１部分の上面の前記半導体基板からの高さが前記第２部分の上面の前記半導体基板からの高さよりも低い第１膜を形成する第１膜形成工程と、
前記第１膜の上に、絶縁膜である第２膜であって、前記第２膜の一部が前記第１部分を貫通し前記第１領域のトレンチの内部にあり、前記第２膜の別の一部が前記第２部分を貫通し前記第２領域のトレンチの内部にある第２膜を形成する第２膜形成工程と、
前記第２膜を研磨して前記第２膜のうち前記第１膜の上にある部分を除去する研磨工程とを有し、
前記第１領域において前記トレンチの占める比率は、前記第２領域において前記トレンチの占める比率よりも低いことを特徴とする製造方法。 - 前記第２膜形成工程において、前記第２膜が前記第１領域の上にある第１部分と前記第２領域の上にある第２部分とを有し、前記第２膜の前記第１部分の上面の前記半導体基板からの高さが前記第２膜の前記第２部分の上面の前記半導体基板からの高さよりも低くなるように前記第２膜が形成されることを特徴とする請求項１に記載の製造方法。
- 前記第２膜形成工程は、前記第２膜が前記第１領域の上にある第１部分と前記第２領域の上にある第２部分とを有し、前記第２膜の前記第１部分の上面の前記半導体基板からの高さが前記第２膜の前記第２部分の上面の前記半導体基板からの高さよりも低くなるように、前記第２膜を加工する第２膜加工工程を含むことを特徴とする請求項１に記載の製造方法。
- 光電変換装置の製造方法であって、
画素領域を含む第１領域及び周辺回路領域を含む第２領域を有する半導体基板の上に、パターニングされた第１膜を形成する第１膜形成工程と、
前記第１膜の上に、絶縁膜である第２膜であって、前記第２膜の一部が前記第１膜を貫通し前記半導体基板のトレンチの内部にある第２膜を形成する第２膜形成工程と、
前記第２膜を研磨して前記第２膜のうち前記第１膜の上にある部分を除去する研磨工程と、
前記研磨工程の後に、前記第２膜のうち前記第１領域の上にある部分の上面の前記半導体基板からの高さと、前記第２膜のうち前記第２領域の上にある部分の上面の前記半導体基板からの高さとの差を低減するように前記第２膜を加工する第２膜加工工程とを有し、
前記第１領域において前記トレンチの占める比率は、前記第２領域において前記トレンチの占める比率よりも低く、
前記第２膜加工工程の前に、前記第２膜のうち前記第１領域の上にある部分の上面の前記半導体基板からの高さは、前記第２膜のうち前記第２領域の上にある部分の上面の前記半導体基板からの高さよりも高いことを特徴とする製造方法。 - 前記第２膜加工工程は、
前記第２膜のうち前記第１領域の上にある部分を露出し、前記第２膜のうち前記第２領域の上にある部分を覆う第２レジストパターンを形成し、
前記第２レジストパターンをマスクとして用いて前記第２膜をエッチングすることを含むこと特徴とする請求項３又は４に記載の製造方法。 - 前記研磨工程の後に、前記第２膜のうち前記第１領域の上にある部分の上側と前記第２膜のうち前記第２領域の上にある部分の上側をエッチングによって除去する工程を更に有することを特徴とする請求項１乃至５の何れか１項に記載の製造方法。
- 前記第１膜形成工程の前に、前記半導体基板の上にポリシリコン膜を形成する工程を更に有し、
前記エッチングの後に残る前記第２膜の上面の前記半導体基板からの高さは、前記ポリシリコン膜の底面の前記半導体基板からの高さよりも高く、前記ポリシリコン膜の上面の前記半導体基板からの高さよりも低いことを特徴とする請求項６に記載の製造方法。 - 前記第１膜形成工程は、
前記第１膜のうち前記第１領域の上にある部分を露出し、前記第１膜のうち前記第２領域の上にある部分を覆う第１レジストパターンを形成することと、
前記第１レジストパターンをマスクとして用いて前記第１膜をエッチングすることとを含むことを特徴とする請求項１乃至７の何れか１項に記載の製造方法。 - 前記画素領域は、前記半導体基板に形成された不純物半導体領域の内部に形成され、
前記第１領域は、前記不純物半導体領域を含むことを特徴とする請求項１乃至８の何れか１項に記載の製造方法。 - 前記周辺回路領域は、ダミーの活性領域を含むことを特徴とする請求項１乃至９の何れか１項に記載の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014059077A JP6362373B2 (ja) | 2014-03-20 | 2014-03-20 | 光電変換装置の製造方法 |
| US14/645,592 US9711563B2 (en) | 2014-03-20 | 2015-03-12 | Method of manufacturing semiconductor device having an insulating film in trenches of a semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014059077A JP6362373B2 (ja) | 2014-03-20 | 2014-03-20 | 光電変換装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2015185609A JP2015185609A (ja) | 2015-10-22 |
| JP2015185609A5 JP2015185609A5 (ja) | 2017-03-30 |
| JP6362373B2 true JP6362373B2 (ja) | 2018-07-25 |
Family
ID=54142872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014059077A Active JP6362373B2 (ja) | 2014-03-20 | 2014-03-20 | 光電変換装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9711563B2 (ja) |
| JP (1) | JP6362373B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6569549B2 (ja) * | 2015-05-01 | 2019-09-04 | セイコーエプソン株式会社 | 電気光学装置、電子機器、及び電気光学装置の製造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0155874B1 (ko) * | 1995-08-31 | 1998-12-01 | 김광호 | 반도체장치의 평탄화방법 및 이를 이용한 소자분리방법 |
| JPH11312730A (ja) * | 1998-04-28 | 1999-11-09 | Sony Corp | 半導体装置の製造方法 |
| JP2003142674A (ja) | 2001-11-07 | 2003-05-16 | Toshiba Corp | Ｍｏｓ型固体撮像装置 |
| US20040135198A1 (en) * | 2002-07-23 | 2004-07-15 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same, nonvolatile semiconductor memory and method of fabricating the same, and electronic apparatus including nonvolatile semiconductor memory |
| CN100573870C (zh) * | 2004-08-12 | 2009-12-23 | 株式会社瑞萨科技 | 双浅沟绝缘半导体装置及其制造方法 |
| JP4947931B2 (ja) * | 2004-08-12 | 2012-06-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2006351747A (ja) * | 2005-06-15 | 2006-12-28 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2007109966A (ja) | 2005-10-14 | 2007-04-26 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2007207828A (ja) * | 2006-01-31 | 2007-08-16 | Matsushita Electric Ind Co Ltd | 固体撮像装置の製造方法 |
| JP2009117681A (ja) * | 2007-11-08 | 2009-05-28 | Panasonic Corp | 半導体装置の製造方法および固体撮像装置の製造方法 |
| JP2010199358A (ja) * | 2009-02-26 | 2010-09-09 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| JP5704848B2 (ja) * | 2010-06-30 | 2015-04-22 | キヤノン株式会社 | 固体撮像装置およびカメラ |
| US8722509B2 (en) * | 2011-08-05 | 2014-05-13 | United Microelectronics Corp. | Method of forming trench isolation |
| JP5991739B2 (ja) * | 2012-06-15 | 2016-09-14 | キヤノン株式会社 | 固体撮像装置およびその製造方法、ならびにカメラ |
| US8703577B1 (en) * | 2012-12-17 | 2014-04-22 | United Microelectronics Corp. | Method for fabrication deep trench isolation structure |
| US9123612B2 (en) * | 2013-10-31 | 2015-09-01 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method thereof |
-
2014
- 2014-03-20 JP JP2014059077A patent/JP6362373B2/ja active Active
-
2015
- 2015-03-12 US US14/645,592 patent/US9711563B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US9711563B2 (en) | 2017-07-18 |
| JP2015185609A (ja) | 2015-10-22 |
| US20150270309A1 (en) | 2015-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5318955B2 (ja) | 空隙を有する浅型トレンチ分離構造と、これを使用するｃｍｏｓ画像センサと、ｃｍｏｓ画像センサの製造方法 | |
| JP4075797B2 (ja) | 固体撮像素子 | |
| JP2010267993A (ja) | Ｃｍｏｓイメージセンサ及びその製造方法 | |
| EP1912258A2 (en) | Solid-State Imaging Device and Method for Fabricating the Same | |
| JP2007158269A (ja) | 半導体装置及びその製造方法 | |
| JP2007180486A (ja) | ５チャネルのフィントランジスタ及びその製造方法 | |
| US9570339B2 (en) | Semiconductor structure and process thereof | |
| JP2005150251A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP2009117681A (ja) | 半導体装置の製造方法および固体撮像装置の製造方法 | |
| KR100739656B1 (ko) | 반도체 장치의 제조 방법 | |
| US8679884B2 (en) | Methods for manufacturing semiconductor apparatus and CMOS image sensor | |
| JP2016219792A (ja) | 固体撮像装置、固体撮像装置の製造方法、および撮像システム | |
| JP6362373B2 (ja) | 光電変換装置の製造方法 | |
| US10424610B2 (en) | Capacitor, image sensor circuit and fabrication methods thereof | |
| JP5069070B2 (ja) | 半導体装置の製造方法 | |
| JP2005229073A (ja) | 半導体装置およびその製造方法 | |
| KR100937661B1 (ko) | 반도체 소자 및 이의 제조방법 | |
| US20120100658A1 (en) | Method of forming semiconductor device | |
| KR100428785B1 (ko) | 트렌치 소자분리구조를 갖는 반도체소자 및 그 제조방법 | |
| TWI458046B (zh) | Semiconductor device manufacturing method and electrical machine | |
| JP2007305923A (ja) | 半導体素子の製造方法及び半導体素子 | |
| KR100741581B1 (ko) | Ｃｍｏｓ 이미지 센서의 셀로우 트랜치 소자분리막의형성방법 | |
| KR101059810B1 (ko) | 반도체 소자의 제조방법 | |
| KR101132722B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| JP2011204740A (ja) | 固体撮像装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170222 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170222 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20171102 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20171031 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171226 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180528 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180626 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 6362373 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |