KR101010946B1 - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 도전막을 구비하는 패턴의 선폭 및 높이를 증가시키지 않고 도전막의 저항을 감소시킬 수 있는 반도체 장치 및 그 제조방법에 관한 것으로, 이를 위한 본 발명의 반도체 장치는, 평판영역과 상기 평판영역보다 높은 표면을 갖는 돌출영역으로 이루어진 도전막 및 상기 도전막을 구비하는 패턴을 포함하고 있으며, 상술한 본 발명의 도전막은 돌출영역를 구비함으로써, 도전막을 구비하는 패턴의 기설정된 선폭 및 높이의 증가없이 도전막의 체적을 증가시켜 저항을 감소시킬 수 있으며, 이를 통해 도전막을 구비하는 패턴의 기설정된 선폭 및 높이의 증가없이 패턴의 신호전달 특성을 향상시킴과 동시에 후속 공정에 대한 공정마진을 안정적으로 확보할 수 있는 효과가 있다.
폴리메탈, 게이트, 돌출영역, 저항, RC 지연
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 도전막을 구비하는 패턴의 선폭 및 높이를 증가시키지 않고 도전막의 저항을 감소시킬 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치의 게이트(Gate), 비트라인(Bit Line), 금속배선(Metal Line)과 같은 도전막을 구비하는 패턴은 도전막의 RC 지연(Resistance Capacitance delay)으로 인해 신호지연(signal delay) 현상이 발생한다. 따라서, 최근 고속 동작을 요구하는 반도체 장치에서는 새로운 도전물질 및 구조가 요구되고 있다.
특히, 게이트는 RC 지연의 영향을 줄이기 위하여 폴리실리콘막과 텅스텐막이 적층된 구조(W/poly-Si)와 같은 텅스텐폴리 구조 이른바, 폴리메탈(poly metal) 구조의 게이트전극을 도입 및 적용하고 있다.
하지만, 게이트전극으로 텅스텐폴리 구조를 적용하더라도, 최근 반도체 장치 의 디자인 룰(design rule)이 50nm급 이하로 급격히 감소함에 따라 게이트전극의 저항이 급격히 증가하여 게이트의 신호전달 특성이 저하되는 문제점이 있다. 이러한, 게이트전극의 저항증가는 셀 메트 사이즈(Cell Mat Size)를 감소시키고, 이로 인해 셀 효율(Cell Efficiency)이 감소하는 문제점을 유발한다. 또한. 반도체 장치의 동작 속도를 저하시키는 문제점을 유발한다.
한편, 게이트전극의 체적을 증가시키면 상술한 반도체 장치의 디자인 룰 감소로 인해 유발된 게이트전극의 저항증가를 억제할 수 있다. 하지만, 게이트전극의 체적을 증가시키려면, 불가피하게 기설정된 게이트의 선폭 또는 높이를 증가시켜야 한다. 이로 인해 후속 공정 예컨대, 층간절연막(Inter Layer Dielectric, ILD) 갭필(gap fill)공정 및 랜딩플러그콘택(Landing Plug Contacnt, LPC) 형성공정에 대한 공정마진이 감소하는 문제점이 발생한다.
상술한 문제점들은 게이트뿐만 아니라 비트라인, 금속배선과 같은 도전막을 구비하는 패턴에서 동일하게 발생하는 문제점이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 도전막을 구비하는 패턴에서 기설정된 패턴의 선폭 및 높이를 증가시키지 않고 도전막의 저항을 감소시킬 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치는, 평판영역과 상기 평판영역보다 높은 표면을 갖는 돌출영역으로 이루어진 도전막 및 상기 도전막을 구비하는 패턴을 포함한다.
상기 돌출영역는 반구, 원기둥, 사면체 및 다면체로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합을 포함할 수 있다.
상기 패턴은 상기 돌출영역을 적어도 하나 이상 포함하는 것이 바람직하다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 도전막을 형성하는 단계; 상기 도전막을 일부 식각하여 평판영역과 상기 평판영역보다 높은 표면을 갖는 복수의 돌출영역을 형성하는 단계 및 상기 도전막을 선택적으로 식각하여 패턴을 형성하는 단계를 포함한다.
상기 돌출영역는 반구, 원기둥, 사면체 및 다면체로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합으로 형성할 수 있다.
상기 패턴은 상기 돌출영역을 적어도 하나 이상 포함하는 것이 바람직하다.
상기 목적을 달성하기 위한 또 다른 일 측면에 따른 본 발명의 반도체 장치는, 기판; 상기 기판에 형성된 리세스패턴; 상기 리세스패턴을 매립하고 일부가 상기 기판 위로 돌출된 제1게이트전극 및 상기 제1게이트전극 상에 평판영역과 상기 평판영역보다 높은 표면을 갖는 돌출영역으로 이루어진 제2게이트전극을 포함한다.
상기 돌출영역은 반구, 원기둥, 사면체 및 다면체로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합을 포함할 수 있다.
상기 제2게이트전극은 적어도 하나 이상의 돌출영역을 포함하는 것이 바람직하다.
상기 목적을 달성하기 위한 또 다른 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 기판을 선택적으로 식각하여 복수의 리세스패턴을 형성하는 단계; 상기 리세스패턴을 매립하고 일부가 상기 기판을 덮는 제1게이트도전막을 형성하는 단계; 상기 제1게이트도전막 상에 제2게이트도전막을 형성하는 단계; 상기 제2게이트도전막을 일부 식각하여 평판영역과 상기 평판영역보다 높은 표면을 갖는 복수의 돌출영역을 형성하는 단계 및 상기 제2게이트도전막 및 상기 제1게이트도전막은 선택적으로 식각하여 제2게이트전극 및 제1게이트전극을 형성하는 단계를 포함한다.
상기 돌출영역은 반구, 원기둥, 사면체 및 다면체로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합으로 형성할 수 있다.
상기 제2게이트전극은 적어도 하나 이상의 상기 돌출영역을 포함하는 것이 바람직하다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명의 도전막은 돌출영역를 구비함으로써, 도전막을 구비하는 패턴의 기설정된 선폭 및 높이의 증가없이 도전막의 체적을 증가시켜 저항을 감소시킬 수 있다.
이로써, 본 발명은 도전막을 구비하는 패턴의 기설정된 선폭 및 높이의 증가없이 패턴의 신호전달 특성을 향상시킴과 동시에 후속 공정에 대한 공정마진을 안정적으로 확보할 수 있는 효과가 있다. 또한, 본 발명은 셀 메트 사이즈를 증가시킬 수 있으며, 이를 통해 셀 효율을 향상시킬 수 있는 효과가 있다. 또한, 본 발명은 반도체 장치의 동작 속도를 향상시킬 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술한 본 발명은 고집적화된 반도체 장치 예컨대, 50nm급 이하의 디자인 룰이 적용된 반도체 장치에서 도전막을 구비하는 패턴의 기설정된 패턴의 선폭 및 높이를 증가시키지 않고 도전막의 저항을 감소시킬 수 있는 반도체 장치 및 그 제조방법을 제공한다. 이를 위해 본 발명은 도전막을 평판영역과 평판영역보다 높은 표면을 갖는 돌출영역으로 형성하는 것을 기술적 원리로 한다.
여기서, 본 발명의 기술적 원리는 반도체 장치에서 도전막을 구비하는 패턴 예컨대, 게이트(Gate), 비트라인(Bit Line), 금속배선(Metal Line) 등에 모두 적용할 수 있다.
이하, 후술하는 본 발명의 실시예에서는 설명의 편의를 위하여 본 발명의 기술적 원리를 게이트에 적용한 경우를 예시하여 설명한다.
도 1은 본 발명의 일실시예에 따른 게이트를 구비하는 반도체 장치를 도시한 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 게이트(102)를 구비하는 반도체 장치는 기판(11), 기판(11)에 형성되고 활성영역(13)을 정의하는 소자분리막(12), 기판(11)에 형성된 복수의 리세스패턴(14), 리세스패턴(14)을 포함하는 활성영역(13)의 기판(11) 전면에 형성된 게이트절연막(15), 리세스패턴(14)을 매립하고 일부가 기판(11) 위로 돌출된 제1게이트전극(16A), 제1게이트전극(16A) 상에서 평판영역(17A)과 평판영역(17A)보다 높은 표면을 갖는 돌출영역(17B)으로 이루어진 제2게이트전극(18A) 및 제2게이트전극(18A) 상에 형성된 게이트하드마스크막(19)을 포함한다.
제1게이트전극(16A)은 게이트절연막(15) 예컨대, 실리콘산화막(SiO2)과의 계면특성이 우수한 실리콘막으로 형성할 수 있다. 이때, 실리콘막은 전도성을 향상시키기 위하여 불순물 예컨대, 붕소(B), 인(P) 등이 도핑된 도프드(doped) 실리콘막일 수 있다. 실리콘막은 폴리실리콘막(poly-Si) 또는 실리콘게르마늄막(SiGe)을 포함할 수 있다.
제2게이트전극(18A)은 금속물질막으로 형성할 수 있다. 즉, 제2게이트전극(18A)은 금속막, 도전성금속질화막, 도전성금속산화막 및 금속실리사이드막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 금속막으로는 텅스텐막(W) 몰리브덴막(Mo), 탄탈륨막(Ta), 티타늄막(Ti), 루테늄막(Ru), 이리듐막(Ir), 백금막(Pt) 등을 사용할 수 있다. 도전성금속질화막으로는 티타늄질화막(TiN)을 사용할 수 있고, 도전성금속산화막으로는 이리듐산화막(IrO2)을 사용할 수 있다. 금속실리사이드막으로는 텅스텐실리사이드(WSi), 티타늄실리사이드(TiSi) 등을 사용할 수 있다.
제2게이트전극(18A)은 기설정된 게이트(102)의 선폭 및 높이의 증가없이 게이트(102)의 신호전달 특성을 향상시키기 위하여 평판영역(17A)과 평판영역(17A) 상에서 평판영역(17A)보다 높은 표면을 갖는 돌출영역(17B)을 포함한다. 이때, 돌출영역(17B)은 기설정된 게이트(102)의 선폭 및 높이의 증가없이 제2게이트전극(18A)의 체적을 증가시켜서 저항을 감소시킬 수 있으며, 이를 통하여 게이트(102)의 신호전달 특성을 향상시킬 수 있다.
돌출영역(17B)의 형태는 기설정된 게이트(102)의 선폭 및 높이에 영향을 주지 않는 범위내에서 최대한 제2게이트전극(18A)의 체적을 증가시킬 수 있는 형태로 형성하는 것이 바람직하다. 이를 위하여, 돌출영역(17B)은 반구, 원기둥, 사면체(삼각뿔) 및 다면체로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합으로 형성할 수 있다. 또한, 제2게이트전극(18A)은 적어도 하나 이상의 돌출영 역(17B)을 포함하는 것이 바람직하다(도 2 참조).
리세스패턴(14)은 활성영역(13)에 형성된 제1리세스패턴(14A)과 소자분리막(12)에 형성된 제2리세스패턴(14B)을 포함할 수 있다. 활성영역(13)에 형성된 제1리세스패턴(14A)은 고집적화된 반도체 장치가 요구하는 채널길이(channel length)를 제공하는 역할을 수행한다. 제2리세스패턴(14B)은 게이트(102)의 신호전달 특성을 보다 향상시키는 역할을 수행한다. 이는 도면에 도시하지는 않았지만, 게이트(102)가 소자분리막(12)과 활성영역(13)을 동시에 가로지르는 라인(line) 형태의 패턴이기 때문이다. 따라서, 제2리세스패턴(14B)에 제1게이트전극(16A)이 매립되는 만큼 전체 게이트전극의 체적을 증가시킬 수 있다.
제1리세스패턴(14A)의 깊이를 제2리세스패턴(14B)의 깊이보다 더 크게 형성하는 것이 바람직하다. 이는 제2리세스패턴(14B)을 형성하기 위한 식각공정의 난이도 감소 및 제2리세스패턴(14B)에 매립되는 게이트전극(18)과 활성영역(13) 사이의 간섭 또는 전기적 쇼트(short)를 방지하기 위함이다. 구체적으로, 제1리세스패턴(14A)의 깊이는 1000Å ~ 2000Å 범위를 갖도록 형성할 수 있으며, 제2리세스패턴(14B)의 깊이는 50Å ~ 200Å 범위를 갖도록 형성할 수 있다.
리세스패턴(14)은 다각형, 벌브형(bulb type), 핀형(fin type) 및 새들핀형(saddle-fin type)으로 이루어진 그룹으로부터 선택된 어느 한 형태일 수 있다. 여기서, 벌브형은 상부보다 하부가 넓은 구조를 갖는 리세스패턴을 의미하는데, 일반적으로 하부는 둥근형태를 갖는다. 그리고, 새들핀형은 바닥면에 핀(fin)과 같은 돌기가 형성된 리세스패턴을 의미한다.
게이트절연막(15)은 산화막 예컨대, 실리콘산화막(SiO2)일 수 있다. 또한, 게이트절연막(15)은 제1게이트전극(16A)에 도핑된 불순물이 기판(11)으로 침투하는 것을 방지하기 위하여 질화처리(nitridation treatment)된 실리콘산화막일 수 있다.
게이트하드마스크막(19)은 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막일 수 있다. 산화막으로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP) 또는 SOD(Spin On Dielectric)를 사용할 수 있다. 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있다. 산화질화막으로는 실리콘산화질화막(SiON)을 사용할 수 있다.
또한, 본 발명의 일실시예에 따른 게이트(102)를 구비하는 반도체 장치는 게이트(102) 양측벽에 형성된 절연막(20)을 더 포함할 수 있다. 절연막(20)은 공정간 금속물질로 이루어진 제2게이트전극(18A)의 이상 산화 및 외확산(out diffusion)을 방지하는 역할을 수행한다. 절연막(20)은 스페이서 형태(spacer) 형태를 가질 수 있으며, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막일 수 있다.
절연막(20)은 50Å ~ 100Å 범위의 두께를 갖도록 형성할 수 있다. 이는 절 연막(20)으로 인해 인접한 게이트(102) 사이의 간격이 감소하기 때문이다. 이처럼, 인접한 게이트(102) 사이의 간격이 감소함에 따라 후속 공정에 대한 공정마진이 감소를 하는 것을 최소화하기 위하여 절연막(20)은 얇은 두께 예컨대, 50Å ~ 100Å 범위의 두께를 갖도록 형성하는 것이 바람직하다. 참고로, 절연막(20)으로 인해 게이트(102) 사이의 간격이 감소할 경우, 후속 랜딩플러그콘택 형성공정에 대한 공정마진이 감소하여 콘택낫오픈(contact not open), 랜딩플러그 접촉불량 등이 발생할 우려가 있다.
이와 같이, 본 발명은 돌출영역(17B)를 구비함으로써, 기설정된 게이트(102)의 선폭 및 높이의 증가없이 전체 게이트전극의 체적을 증가시킬 수 있으며, 이를 통해 전체 게이트전극의 저항을 감소시킬 수 있다.
이로써, 본 발명은 기설정된 게이트(102) 선폭 및 높이의 증가없이 게이트(102)의 신호전달 특성을 향상시킴과 동시에 후속 공정에 대한 공정마진을 안정적으로 확보할 수 있다.
또한, 본 발명은 셀 메트 사이즈를 증가시킬 수 있으며, 이를 통하여 셀 효율을 향상시킬 수 있다. 또한, 반도체 장치의 동작 속도를 향상시킬 수 있다.
도 2는 도 1에 도시된 "X" 영역을 확대하여 도시한 사시도이다. 여기서, 도 1의 "X" 영역은 평판영역(17A)과 돌출영역(17B)으로 이루어진 제2게이트전극(18A)이 형성된 영역이다.
도 2에 도시된 바와 같이, 본 발명의 제2게이트전극(18A)은 기설정된 게이트(102)의 선폭 및 높이의 증가없이 제2게이트전극(18A)의 저항을 감소시키기 위하 여 평판영역(17A)과 평판영역(17A) 상에서 평판영역보다 높은 표면을 갖는 돌출영역(17B)을 포함한다.
돌출영역(17B)의 형태는 기설정된 게이트(102)의 선폭 및 높이에 영향을 주지 않는 범위내에서 최대한 제2게이트전극(18A)의 체적을 증가시킬 수 있는 형태로 형성하는 것이 바람직하다. 이를 위하여, 돌출영역(17B)은 반구(도 2의 B), 원기둥(도 2의 C), 사면체(도 2의 D) 및 다면체(도 2의 A)로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합(도 2의 F)으로 형성할 수 있다.
또한, 효과적으로 전체 게이트전극의 체적을 증가시키기 위하여 도 2의 'E'와 같이 게이트(102)는 적어도 하나 이상의 돌출영역(17B)을 포함하는 것이 바람직하다.
이하, 본 발명의 일실시예에 따른 게이트를 구비하는 반도체 장치 제조방법에 대하여 상세히 설명한다. 이하의 공정설명에서 반도체 장치의 제조방법이나 이에 관련된 성막방법에 관련된 기술내용 중 알려진 기술에 대해서는 설명하지 아니하였고, 이는 이러한 알려진 기술들에 의해 본 발명의 기술적 범위가 제한되지 않음을 의미한다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 게이트를 구비하는 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 기판(11) 예컨대, 실리콘기판에 소자분리를 위한 트렌치를 형성한 후, 트렌치를 절연막으로 매립하여 소자분리막(12)을 형성한다. 소자분리막(12)은 산화막 예컨대, 고밀도플라즈마산화막(High Density Plasma, HDP) 또는 스핀온절연막(Spin On Dielectric, SOD)으로 이루어진 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
여기서, 소자분리막(12)이 형성되지 않은 지역의 기판(11)이 활성영역(13)으로 정의된다.
다음으로, 기판(11) 상에 하드마스크패턴(미도시)을 형성한 후, 하드마스크패턴을 식각장벽(etch barrier)으로 기판(11)을 식각하여 복수의 리세스패턴(14)을 형성한다.
리세스패턴(14)은 활성영역(13)과 소자분리막(12)에 각각 형성된 제1리세스패턴(14A) 및 제2리세스패턴(14B)을 포함할 수 있다. 활성영역(13)에 형성된 제1리세스패턴(14A)은 고집적화된 반도체 장치가 요구하는 채널길이(channel length)를 제공하는 역할을 수행한다. 제2리세스패턴(14B)은 후속 공정을 통하여 형성될 게이트의 신호전달 특성을 향상시키는 역할을 수행한다. 이는 도면에 도시하지는 않았지만, 게이트가 소자분리막(12)과 활성영역(13)을 동시에 가로지르는 라인(line) 형태의 패턴이기 때문이다. 따라서, 제2리세스패턴(14B)에 매립될 만큼 전체 게이트전극의 체적을 증가시킬 수 있다.
여기서, 제1리세스패턴(14A)의 깊이를 제2리세스패턴(14B)의 깊이보다 더 크게 형성하는 것이 바람직하다. 이는 제2리세스패턴(14B)을 형성하기 위한 식각공정의 난이도 감소 및 후속 공정을 통하여 제2리세스패턴(14B)에 매립될 게이트전극과 활성영역(13) 사이의 간섭 또는 전기적 쇼트(short)를 방지하기 위함이다. 구체적으로, 제1리세스패턴(14A)의 깊이는 1000Å ~ 2000Å 범위를 갖도록 형성할 수 있 으며, 제2리세스패턴(14B)의 깊이는 50Å ~ 200Å 범위를 갖도록 형성할 수 있다.
리세스패턴(14)을 형성하기 위한 식각공정을 구체적으로 설명하면 다음과 같다.
먼저, 하드마스크패턴(미도시)을 식각장벽으로 활성영역(13)의 기판(11)을 식각하여 제1리세스패턴(14A)을 형성한다. 이때, 제1리세스패턴(14A)을 형성하기 위한 식각공정은 건식식각법(dry etch)을 사용하여 실시할 수 있다.
이어서, 하드마스크패턴을 식각장벽으로 소자분리막(12)을 식각하여 제2리세스패턴(14B)을 형성한다. 이때, 제2리세스패턴(14B)을 형성하기 위한 식각공정은 습식식각법(wet etch)을 사용하여 실시할 수 있으며, 소자분리막(12) 예컨대, 산화막 식각용액을 사용하여 실시할 수 있다. 산화막 식각용액으로는 BOE(Buffered Oxide Echant)용액 또는 불산(HF)용액을 사용할 수 있다.
한편, 리세스패턴(14)은 도면에 도시된 사각형 리세스패턴(14) 이외에도, 다각형, 벌브형, 핀형 및 새들핀형으로 이루어진 그룹으로부터 선택된 어느 한 형태로 형성할 수도 있다. 여기서, 벌브형은 상부보다 하부가 넓은 구조를 갖는 리세스패턴(14)을 의미하는데, 일반적으로 하부는 둥근형태를 갖는다. 그리고, 새들핀형은 바닥면에 핀(fin)과 같은 돌기가 형성된 리세스패턴(14)을 의미한다.
다음으로, 기판(11) 전면에 게이트절연막(15)을 형성한다. 게이트절연막(15)은 산화막 예컨대, 실리콘산화막(SiO2)으로 형성할 수 있다. 게이트절연막(15)으로 사용되는 실리콘산화막은 열산화법(thermal oxidation)을 사용하여 형성할 수 있 다. 게이트절연막(15)은 30Å ~ 50Å 범위의 두께를 갖도록 형성할 수 있다.
한편, 후속 공정을 통하여 게이트절연막(15) 상에 형성될 게이트전극 내 함유된 불순물이 후속 공정간 기판(11)으로 침투하는 것을 방지하기 위하여 게이트절연막(15)을 질화처리(nitridation treatment)할 수도 있다.
다음으로, 리세스패턴(14)을 매립하고 일부가 기판(11)을 덮는 제1게이트도전막(16)을 형성한다. 제1게이트도전막(16)은 게이트절연막(15) 예컨대, 실리콘산화막과의 계면 특성이 우수한 실리콘막으로 형성할 수 있다. 실리콘막에 전도성을 향상시키기 위해 즉, 저항을 감소시키기 위하여 불순물 예컨대, 붕소(B), 인(P) 등을 도핑할 수 있다. 실리콘막으로는 폴리실리콘막(poly-Si) 또는 실리콘게르마늄막(SiGe)을 사용할 수 있다.
다음으로, 제1게이트도전막(16) 상에 제2게이트도전막(17)을 형성한다. 제2게이트도전막(17)은 금속물질막으로 형성할 수 있다. 즉, 제2게이트도전막(17)은 금속막, 도전성금속질화막, 도전성금속산화막 및 금속실리사이드막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 금속막으로는 텅스텐막(W), 몰리브덴막(Mo), 탄탈륨막(Ta), 티타늄막(Ti), 루테늄막(Ru), 이리듐막(Ir), 백금막(Pt) 등을 사용할 수 있다. 도전성금속질화막으로는 티타늄질화막(TiN)을 사용할 수 있고, 도전성금속산화막으로는 이리듐산화막(IrO2)을 사용할 수 있다. 금속실리사이드막으로는 텅스텐실리사이드(WSi), 티타늄실리사이드(TiSi) 등을 사용할 수 있다.
여기서, 제1게이트도전막(16)의 두께와 제2게이트도전막(17)의 두께의 합은 고집적화된 반도체 장치 예컨대, 50nm급 이하의 디자인 룰이 적용된 반도체 장치에서 통상적으로 사용되는 게이트전극의 두께보다 더 두껍게 형성하는 것이 바람직하다. 이때, 통상적은 게이트전극의 두께에서 추가되는 추가분만큼 제2게이트도전막(17)의 두께를 증가시키는 것이 더욱 바람직하다. 이는 기설정된 게이트 선폭 및 높이의 증가없이 게이트의 신호전달 특성을 향상시키기 위하여 후속 공정을 통하여 제2게이트전극 상에 형성된 돌출영역 형성마진을 확보하기 위함이다.
한편, 실리콘막으로 이루어진 제1게이트도전막(16)과 금속물질막으로 이루어진 제2게이트도전막(17) 사이에 확산방지막(diffusion barrier, 미도시)을 형성하는 단계를 더 포함할 수 있다. 확산방지막은 후속 공정간 제1게이트도전막(16)과 제2게이트도전막(17) 사이에서 계면 반응이 발생하는 것을 방지하는 역할을 수행하는 것으로, 텅스텐질화막(WN) 또는 텅스텐실리사이드막(WSi)과 텅스텐질화막(WN)이 적층된 적층막으로 형성할 수 있다.
도 3b에 도시된 바와 같이, 제2게이트도전막(17) 상에 하드마스크패턴(미도시)을 형성한 후, 하드마스크패턴을 식각장벽으로 제2게이트도전막(17)을 일부 식각하여 평판영역(17A)과 평판영역(17A)보다 높은 표면을 갖는 복수의 돌출영역(17B)을 형성한다. 돌출영역(17B)은 반구, 원기둥, 사면체 및 다면체로 이루어진 그룹으로부터 선택된 어느 한 형태 또는 이들의 조합으로 형성할 수 있다(도 2 참조). 이하, 평판영역(17A)과 돌출영역(17B)을 포함하는 제2게이트도전막(17)의 도면부호를 '18'로 변경하여 표기한다.
돌출영역(17B)를 형성하기 위한 식각공정시 식각깊이(즉, 돌출영역(17B)의 높이)는 앞서, 도 3a에서 고집적도를 갖는 반도체 장치에서 사용하는 통상적인 게이트전극의 두께보다 더 두껍게 형성된 추가 두께만큼 식각하는 것이 바람직하다.
다음으로, 제2게이트도전막(18) 상에 돌출영역(17B)를 덮는 게이트하드마스크막(19)을 형성한다. 게이트하드마스크막(19)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 산화막으로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP) 또는 SOD(Spin On Dielectric)를 사용할 수 있다. 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있다. 산화질화막으로는 실리콘산화질화막(SiON)을 사용할 수 있다.
도 3c에 도시된 바와 같이, 게이트하드마스크막(19), 제2게이트도전막(18)을 식각하고, 연속해서 제1게이트도전막(16)의 일부를 식각하는 1차 게이트 식각공정을 실시한다. 이로써, 상부영역이 식각된 제1게이트도전막(16), 제2게이트전극(18A) 및 게이트하드마스크막(19)이 순차적으로 적층된 적층패턴(101)을 형성할 수 있다. 여기서, 1차 게이트 식각공정을 통하여 형성된 적층패턴(101)은 적어도 하나 이상의 돌출영역(17B)을 포함하도록 형성하는 것이 바람직하다.
다음으로, 적층패턴(101)을 포함하는 결과물 전면에 절연막(20)을 형성한 후, 전면식각공정 예컨대, 에치백(etchback)을 실시하여 적층패턴(101) 양측벽에 절연막(20)을 잔류시킨다. 절연막(20)은 후속 공정간 금속물질로 이루어진 제2게이트전극(18A)의 이상 산화 또는 외확산(out diffusion)하는 것을 방지하는 역할을 수행하는 것으로, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 절연막(20)은 스페이서(spacer) 형태를 가질 수 있다.
절연막(20)은 50Å ~ 100Å 범위의 두께를 갖도록 형성할 수 있다. 이는 절연막(20)으로 인해 인접한 적층패턴(101) 사이의 간격이 감소하기 때문이다. 이처럼, 인접한 적층패턴(101) 사이의 간격이 감소함에 따라 후속 공정에 대한 공정마진이 감소를 하는 것을 최소화하기 위하여 절연막(20)은 얇은 두께 예컨대, 50Å ~ 100Å 범위의 두께를 갖도록 형성하는 것이 바람직하다. 참고로, 절연막(20)으로 인해 적층패턴(101) 사이의 간격이 감소할 경우, 후속 2차 게이트 식각공정 및 랜딩플러그콘택 형성공정에 대한 공정마진이 감소하여 콘택낫오픈(contact not open), 랜딩플러그 접촉불량 등이 발생할 우려가 있다.
도 3d에 도시된 바와 같이, 식각된 게이트하드마스크막(19) 및 절연막(20)을 식각장벽으로 나머지 제1게이트도전막(16)을 식각하는 2차 게이트 식각공정을 한다. 이로써, 제1게이트전극(16A), 제2게이트전극(18A) 및 게이트하드마스크막(19)이 순차적으로 적층되고, 적어도 하나 이상의 돌출영역(17B)를 구비하는 게이트(102)를 형성할 수 있다.
다음으로, 도면에 도시하지는 않았지만, 2차 게이트 식각공정시 손상된 게이 트절연막(15)의 표면 및 제1게이트전극(16A)의 측벽을 치유(curing)하기 위하여 게이트 재산화(re-oxidation) 공정을 실시한다. 게이트 재산화 공정은 제2게이트전극(18A)의 이상 산화를 방지하고, 손상된 게이트절연막(15) 및 제1게이트전극(16A)만을 선택적으로 치유하기 위하여 선택적 산화 방법을 사용하여 실시하는 것이 바람직하다.
이후, 공지된 반도체 장치의 제조 기술을 활용하여 반도체 장치를 완성할 수 있다.
이와 같이, 본 발명은 돌출영역(17B)를 형성함으로써, 기설정된 게이트(102) 선폭 및 높이의 증가없이 전체 게이트전극의 체적을 증가시킬 수 있으며, 이를 통해 전체 게이트전극의 저항을 감소시킬 수 있다.
이로써, 본 발명은 기설정된 게이트(102) 선폭 및 높이의 증가없이 게이트(102)의 신호전달 특성을 향상시킴과 동시에 후속 공정에 대한 공정마진을 안정적으로 확보할 수 있다.
또한, 본 발명은 셀 메트 사이즈를 증가시킬 수 있으며, 이를 통하여 셀 효율을 향상시킬 수 있다. 또한, 반도체 장치의 동작속도를 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 게이트를 구비하는 반도체 장치를 도시한 단면도.
도 2는 도 1의 "X"영역을 확대하여 도시한 사시도.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 게이트를 구비하는 반도체 장치 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
11 : 기판 12 : 소자분리막
13 : 활성영역 14 : 리세스패턴
15 : 게이트절연막 16 : 제1게이트도전막
16A : 제1게이트전극 17, 18 : 제2게이트도전막
17A : 평판영역 17A : 돌출영역
18A : 제2게이트전극 19 : 게이트하드마스크막
20 : 절연막 101 : 적층패턴
102 : 게이트
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- 기판;상기 기판에 형성된 리세스패턴;상기 리세스패턴을 매립하고 일부가 상기 기판 위로 돌출된 제1게이트전극;상기 제1게이트전극 상에 평판영역과 상기 평판영역보다 높은 표면을 갖는 돌출영역으로 이루어진 제2게이트전극; 및상기 제2게이트전극 상에서 상기 돌출영역을 덮는 게이트하드마스크막을 포함하는 반도체 장치.
- 제13항에 있어서,상기 돌출영역은 반구, 원기둥, 사면체 및 다면체로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합을 포함하는 반도체 장치.
- 제13항에 있어서,상기 제2게이트전극은 적어도 하나 이상의 돌출영역을 포함하는 반도체 장치.
- 제13항에 있어서,상기 제1게이트전극은 실리콘막을 포함하는 반도체 장치.
- 제13항에 있어서,상기 제2게이트전극은 금속물질막을 포함하는 반도체 장치.
- 제13항에 있어서,상기 리세스패턴은 다각형, 벌브형(bulb type), 핀형(fin type) 및 새들핀형(saddle-fin type)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 장치.
- 제13항에 있어서,상기 제1게이트전극 및 상기 제2게이트전극 양측벽에 형성된 절연막을 더 포함하는 반도체 장치.
- 기판을 선택적으로 식각하여 복수의 리세스패턴을 형성하는 단계;상기 리세스패턴을 매립하고 일부가 상기 기판을 덮는 제1게이트도전막을 형성하는 단계;상기 제1게이트도전막 상에 제2게이트도전막을 형성하는 단계;상기 제2게이트도전막을 일부 식각하여 평판영역과 상기 평판영역보다 높은 표면을 갖는 복수의 돌출영역을 형성하는 단계; 및상기 제2게이트도전막 및 상기 제1게이트도전막은 선택적으로 식각하여 제2게이트전극 및 제1게이트전극을 형성하는 단계를 포함하는 반도체 장치 제조방법.
- 제20항에 있어서,상기 돌출영역은 반구, 원기둥, 사면체 및 다면체로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합으로 형성하는 반도체 장치 제조방법.
- 제20항에 있어서,상기 제2게이트전극은 적어도 하나 이상의 상기 돌출영역을 포함하는 반도체 장치 제조방법.
- 제20항에 있어서,상기 제1게이트도전막은 실리콘막을 포함하는 반도체 장치 제조방법.
- 제20항에 있어서,상기 제2게이트도전막은 금속물질막을 포함하는 반도체 장치 제조방법.
- 제20항에 있어서,상기 리세스패턴은 다각형, 벌브형, 핀형 및 새들핀형으로 이루어진 그룹으로부터 선택된 어느 하나로 형성하는 반도체 장치 제조방법.
- 제20항에 있어서,상기 제1게이트전극 및 상기 제2게이트전극 양측벽에 절연막을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8860119B2 (en) | 2011-12-28 | 2014-10-14 | SK Hynix Inc. | Nonvolatile memory device and method for fabricating the same |
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