KR20050069091A - 플래쉬 소자 제조방법 - Google Patents

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Abstract

본 발명은 플래쉬 소자 제조공정에 관한 것이며, 플로팅 게이트와 컨트롤 게이트의 접촉면적을 증가시켜 보다 개선된 게이트 커플링비를 얻기 위해, 플로팅 게이트인 제1 폴리에 1차적인 패턴을 형성한 후 인위적으로 요철부를 형성한다. 따라서 요철부에 의해 오엔오(Oxide-Nitride-oxide) 막질의 면적은 상대적으로 늘어나게 되는데, 이와 같이 면적이 넓어짐에 따라 Cono 값은 증가하게 되고, 전체적인 게이트 커플링 레이쇼의 증가효과를 가져온다.

Description

플래쉬 소자 제조방법{Flash Device Fabrication Method}
본 발명은 플래쉬 소자 제조공정에 관한 것으로, 특히, 플로팅 게이트와 컨트롤 게이트의 접촉면적을 증가시켜 보다 개선된 게이트 커플링비를 얻기 위한 것이다.
이동통신단말기, 디지털카메라, 캠코더 등의 개발이 급속히 빨라짐에 따라 플래쉬 메모리의 이용분야가 점차 넓어짐과 동시에 더욱 집적화 되고 있으며, 이런 고 집적화에 따라 플래쉬 메모리의 제조에 어려움이 따른다. 특히 마스크 패터닝(Mask patterning)을 이용한 플로팅 게이트의 아이솔레이션(Isolation) 공정시 마스크 임계치수(Critical Dimension; CD)의 변화(Variation)에 따라 웨이퍼 균일성(Wafer uniformity)이 매우 불량하여 균일한 플로팅 게이트 구현이 용이하지 않으며, 커플링비(Coupling ratio)의 변화에 따라 메모리 셀의 프로그램 및 소거 패일(Fail) 등의 문제가 발생하고 있다.
특히 0.15㎛ 이하의 작은 스페이스(Space) 구현시에 마스크 공정이 더욱 어려워져, 균일한 플로팅 게이트를 구현하여야 하는 플래쉬 메모리 셀 제조 공정이 한층 더 어려워지고 있다. 또한, 플로팅 게이트가 균일하게 형성되지 않을 경우에 커플링비의 차이가 심화되어 메모리 셀의 프로그램 및 소거 시에 과소거(Over erase)등의 문제가 발생함으로써, 소자 특성에 나쁜 영향을 미치고 있으며, 마스크 공정의 증가로 인해 제품의 수율 저하 및 원가 상승의 원인이 되고 있다. 더욱이 인기있는 전자제품의 특징이 갈수록 더 낮은 전압과 더 오랜 동작시간을 요구하기 때문에 보다 높은 게이트 커플링 레이쇼를 얻는 것이 플래쉬 소자의 제조에 있어 중요한 과제가 되고 있다.
도면에서, 도 1은 일반적인 플래쉬 소자의 단면도이다.
도 1에서 플래쉬 소자의 동작에서 매우 중요한 게이트 커플링 레이쇼는 아래의 수학식 1과 같이 정의된다.
여기에서, Cono는 컨트롤 게이트(5)와 플로팅 게이트(3) 사이의 캐패시턴스이고, Ctox는 플로팅 게이트(3)와 하부 실리콘(1) 영역 사이의 캐패시턴스이다.
Cono의 값이 증가할수록 게이트 커플링 레이쇼는 증가하고, 게이트 커플링 레이쇼의 증가는 목표전압의 감소를 가져온다. 여기서 Cono 값은 플로팅 게이트(3)와 컨트롤 게이트(5)의 접촉면적에 비례하기 때문에, 플로팅 게이트(3)와 컨트롤 게이트(5)의 접촉면적을 증가시킴으로 인해 전체적인 게이트 커플링 레이쇼의 증가를 얻을 수 있다.
하지만, 종래의 플래쉬 소자 제조방법은 플로팅 게이트와 컨트롤 게이트가 나란히 적층되어 위치하기 때문에 Cono 값의 증가에 한계가 있다.
본 발명은 앞서 설명한 바와 같은 종래 기술의 문제점을 해결하기 위하여 발명된 것으로서, 플로팅 게이트(제1 폴리)와 컨트롤 게이트(제2 폴리)의 접촉면적을 증가시켜 전체적인 게이트 커플링 레이쇼를 증가시킬 수 있는 플래쉬 소자 제조방법을 제공하는 데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 플래쉬 소자 제조방법에 있어서, 트렌치가 형성된 기판에 절연막을 형성하고 제1 폴리를 도포하는 단계와, 1차 패턴을 형성하고 1차 폴리에칭을 하여 제1 폴리에 요철부를 형성하는 단계와, 제1 폴리의 요철부에 다시 플로팅 게이트 패턴을 형성하고 에칭 및 애슁하여 플로팅 게이트를 형성하는 단계와, ONO(oxide-Nitride-Oxide) 막질을 도포하고 제2 폴리를 도포하는 단계와, 컨트롤 게이트 형성을 위해 패터닝하고 에칭하는 단계를 포함하여 구성된 것을 기술적 특징으로 한다.
아래에서, 본 발명에 따른 플래쉬 소자 제조방법의 양호한 실시예를 첨부한 도면을 참조로 하여 상세히 설명한다.
도면에서, 도 2a 내지 도 2g는 본 발명의 한 실시예에 따른 플래쉬 소자 제조방법에 따른 공정도이다.
도 2a에 도시된 바와 같이, 하부 실리콘(100)에 트렌치(101)와 절연막(110)을 형성한 후에 플로팅 게이트(121)의 역할을 하는 제1 폴리(120)를 도포하고, 1차 패턴(131)을 형성한다. 그리고 도 2b에 보이듯이, 차후에 도포될 컨트롤 게이트와의 접촉면적을 증가시키기 위해 제1 폴리(120)를 에치하여 임의적인 요철부(122)를 형성한 후, 도 2c에서처럼 제1 폴리(120)의 요철부(122)에 다시 플로팅 게이트 패턴(132)을 형성한다. 그리고 도 2d에 보이듯이 에치와 애쉬공정을 통해 플로팅 게이트(121)를 완성한다.
이런 상태에서 도 2e에서와 같이, 얇은 ONO(oxide-Nitride-Oxide) 막질(150)을 도포하고, 도 2f에 도시된 바와 같이, 컨트롤 게이트를 형성하기 위한 제2 폴리(160)를 도포하고 패턴을 형성한 후에 에치를 진행한다.
그럼 결국 도 2g에 도시된 바와 같이, 최종적으로 완성된 플로팅 게이트(121)와 컨트롤 게이트(161)의 모습을 보인다.
앞서 상세히 설명한 바와 같이, 본 발명의 플래쉬 소자 제조방법은 플로팅 게이트인 제1 폴리에 1차적인 패턴을 형성한 후 인위적으로 요철부를 형성한다. 따라서 요철부에 의해 오엔오(Oxide-Nitride-oxide) 막질의 면적은 상대적으로 늘어나게 된다. 이와 같이 면적이 넓어짐에 따라 Cono 값은 증가하게 되고, 전체적인 게이트 커플링 레이쇼의 증가효과를 가져올 수 있다.
이상에서 본 발명의 플래쉬 소자 제조방법에 대한 기술사상을 첨부도면과 함께 서술하였지만, 이는 본 발명의 가장 양호한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다.
도 1은 일반적인 플래쉬 소자의 단면도이고,
도 2a 내지 도 2g는 본 발명의 한 실시예에 따른 플래쉬 소자 제조방법에 따른 공정도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1, 100 : 실리콘 3, 121 : 플로팅 게이트
5, 161 : 컨트롤 게이트 101 : 트렌치
110 : 절연막 120 : 제1 폴리
122 : 요철부 131, 132 : 패턴
150 : ONO(oxide-Nitride-Oxide) 막질
160 : 제2 폴리

Claims (1)

  1. 플래쉬 소자 제조방법에 있어서,
    트렌치가 형성된 기판에 절연막을 형성하고 제1 폴리를 도포하는 단계와,
    1차 패턴을 형성하고 1차 폴리에칭을 하여 제1 폴리에 요철부를 형성하는 단계와,
    제1 폴리의 요철부에 다시 플로팅 게이트 패턴을 형성하고 에칭 및 애슁하여 플로팅 게이트를 형성하는 단계와,
    ONO(oxide-Nitride-Oxide) 막질을 도포하고 제2 폴리를 도포하는 단계와,
    컨트롤 게이트 형성을 위해 패터닝하고 에칭하는 단계를 포함하는 것을 특징으로 하는 플래쉬 소자 제조방법.
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* Cited by examiner, † Cited by third party
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KR100668958B1 (ko) * 2005-09-05 2007-01-12 동부일렉트로닉스 주식회사 플래쉬 메모리 및 그 제조 방법
KR100841854B1 (ko) * 2006-12-27 2008-06-27 동부일렉트로닉스 주식회사 반도체 소자의 플로팅게이트의 형성방법
KR101010946B1 (ko) * 2008-07-04 2011-01-25 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법
CN105576016A (zh) * 2014-10-09 2016-05-11 中芯国际集成电路制造(上海)有限公司 栅极结构、其制作方法及闪存器件

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