JP2003508914A - トレンチ技術および誘電性フローティング・ゲートを利用したセル当たり８ビットの不揮発性半導体メモリ構造 - Google Patents

トレンチ技術および誘電性フローティング・ゲートを利用したセル当たり８ビットの不揮発性半導体メモリ構造

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Abstract

(57)【要約】 本出願は、８ビットまでの情報を記憶する不揮発性半導体メモリ装置を開示する。装置は、１つの導電型の半導体サブストレートと、半導体サブストレートの一部の上部上の中央底部拡散領域と、底部拡散領域の上部上の第２半導体層と、中央底部拡散領域から離れて第２半導体層に形成される左および右の拡散領域とを有し、右と中央の底部拡散領域の間に第１垂直チャネルを形成する。装置は、更に、半導体サブストレート、左、中央および右の底部拡散領域と第２半導体層との露出した部分の上に形成されるトラッピング誘電層と、トラッピング誘電層の上に形成されるワードラインとを含む。また、トレンチ技術を用いるこの新規なセルを製造する方法が開示される。

Description

【発明の詳細な説明】
【０００１】 発明の背景 １．発明の分野 本発明は一般に不揮発性デジタル・メモリに関し、特に、８ビットまでの情報
を記憶することができるプログラマブル不揮発性メモリ（例えば、従来のＥＥＰ
ＲＯＭやフラッシュＥＥＰＲＯＭなど）のための改良されたセル構造およびそれ
を製作する方法に関する。
【０００２】 ２．背景の技術 ＥＰＲＯＭ、ＥＥＰＲＯＭおよびフラッシュＥＰＲＯＭ装置のような不揮発性
メモリ装置は、一般に、１ビットの情報を記憶するメモリ・セルの役割をするト
ランジスタのマトリクスを含む。このマトリクス内の各トランジスタは、ｎ型あ
るいはｐ形の半導体サブストレート（基板）に形成されるソース領域およびドレ
イン領域と、少なくともソース領域とドレイン領域の間に配置される半導体サブ
ストレートの表面に形成される薄いトンネル誘電層と、電荷を保持するために絶
縁層上に置かれたフローティング・ゲート（ポリシリコンで形成）と、コントロ
ール・ゲートと、フローティング・ゲートとコントロール・ゲートの間に置かれ
るインターポリ誘電体とを有する。
【０００３】 従来から、インターポリ誘電体は二酸化けい素（Ｓｉ０2）の単一層で構成さ
れてきた。しかし最近では、酸化物／窒化物／酸化物の複合物（時には、ＯＮＯ
構造と呼ばれる）が、二酸化けい素の代わりに使用されるようになった。これは
、その複合物は、単一の酸化物層よりも電荷の漏れが少ないからである（チャン
（Ｃｈａｎｇ）その他による米国特許第５，６１９，０５２号を参照）。
【０００４】 イータン（Ｅｉｔａｎ）に対しての米国特許第５，７６８，１９２号は、ＯＮ
Ｏ構造（および他の電荷トラッピング誘電体）が、絶縁体およびフローティング
・ゲートの両方として使用されることを開示する。図１は、Ｅｉｔａｎのものに
より開示された従来技術の構造を示す。Ｅｉｔａｎのものでは、このトランジス
タ装置を逆方向にプログラムすること及び読み出すことにより（即ち、「ソース
」および「ドレイン」を逆にすることにより）、短いプログラミング時間であっ
ても、示されるスレッショルド電圧に高い増加をもたらすということを教示する
。Ｅｉｔａｎは、この結果は、プログラミング時間を減少させると同時に、「パ
ンチ・スルー」（即ち、印加されるスレッショルド・レベルに関係なく、横の電
界が、ドレインを通じて電子を引き出すのに十分に強い状態）をも回避させるの
に有用であることを示唆する。
【０００５】 半導体メモリ産業は、不揮発性メモリのビット・コストを低下させるために様
々な技術およびアプローチを研究してきた。重要なアプローチのうちの２つは、
寸法縮小（ｄｉｍｅｎｓｉｏｎａｌ ｓｈｉｒｉｎｋｉｎｇ）および多層ストレ
ージである。多層ストレージ（しばしば多層セルと呼ばれる）は、単一セルが１
ビットより多くのデータを表すことができることを意味する。従来のメモリ・セ
ルの設計では、１つのみのビットが、０または１を表す０Ｖおよび５Ｖ（ある電
圧マージンと関連する）のような２つの異なる電圧レベルによって表されてきた
。多層ストレージでは、複数ビットのデータをエンコードするために、より多く
の電圧領域／電流領域が必要である。複数の領域により領域間のマージンが減少
されることになり、先進の設計技術が必要となる。その結果、多層ストレージ・
セルは、設計および製造することが困難である。或るものは信頼度が乏しい。或
るものは、従来の１ビット・セルより読み出し（リード）時間が遅い。
【０００６】 従って、本発明の目的は、８ビットまでのデータを記憶することができる構造
を提供し、それにより不揮発性メモリのストレージ・サイズを著しく増大させる
ことによって、コスト削減を達成する不揮発性メモリ構造を作ることである。本
発明の関連する目的は、このセル構造を、マージンを低減させたり先進の設計技
術を使用することなく、作動させることである。
【０００７】 これらおよび他の目的は、この分野の一般的な技術を持つ人々には、本図面、
明細書および特許請求の範囲を見ることにより明らかになるであろう。 発明の概要 本発明は、８ビットまでの情報を記憶する単一セル不揮発性半導体メモリ・デ
バイスを開示する。そのデバイス（装置）は、１つの導電型の半導体サブストレ
ートと、半導体サブストレートの一部の上部上の中央底部拡散領域と、底部拡散
領域の上部上の第２半導体層と、中央底部拡散領域から離れて第２半導体層に形
成される左および右の拡散領域とを持ち、それにより、右と中央底部拡散領域の
間に第１垂直チャネルを形成する。デバイスは、更に、半導体サブストレートと
左および中央および右の底部拡散領域と第２半導体層との露出した部分の上に形
成されるトラッピング誘電層と、トラッピング誘電層の上に形成されるワードラ
インとを含む。
【０００８】 前述の構造は、（１）１つの導電型の半導体サブストレートを形成し、（２）
半導体サブストレートに、底部拡散領域を形成するために半導体サブストレート
の導電型と反対の導電型の層のためのイオンを注入し、（３）前記底部拡散領域
の少なくとも一部分上に第２半導体層を形成し、（４）第２半導体層に、同じ導
電型の右拡散領域と左拡散領域を形成するために、第２半導体層にイオンを注入
し、（５）上記の結果として作られた半導体ウェハに溝（トレンチ）を形成し、
半導体サブストレート上に１つ以上の自立したセルを形成し、（６）自立したセ
ルおよび半導体サブストレートの露出した面にトラッピング誘電構造を形成（de
posit）し、（７）トラッピング誘電構造の上部上にポリシリコン・コントロー
ル・ゲートを形成することによって作ることができる。
【０００９】 本発明を実施する最善の形態 本発明は多くの様々な形態で具体化され、様々な異なる製造工程によって作ら
れ得るが、ここでは１つの特定の実施形態および製造方法が図で示され説明され
ている。しかし、この開示は本発明の原理のあくまでも１つの例示として考慮さ
れるべきであり、本発明をここに説明される実施形態に制限するものではないこ
とが理解されよう。
【００１０】 図１ａおよび図１ｂは、本発明に関連して、半導体サブストレート１０１の一
部の上に形成され且つそれを組み入れた８ビット不揮発性メモリ・セル構造１０
０を示す。各セル１００は好適には同一に構成されるので、セル１００ａの構造
は、そのような構造が好適に各セルに見られるという理解のもとで、説明する。
この主たる構成と異なるいくつかのメモリ・セルが、セル１００と関連して使用
され得る。実際、セル１００の改造版（および他のタイプのセル）が、メモリ・
アレイの周辺で使用されるであろうということが考えられる。図１ｃは、半導体
サブストレート上の複数の８ビット・メモリ・セルの正面透視図である。
【００１１】 セル１００は、サブストレート１０１の導電型と反対の導電型を持つ、半導体
サブストレート１０１の上部上の底部拡散領域１０２を有する。底部拡散領域１
０２の上に、サブストレート１０１と同じ導電型を持つ第２半導体層１０３が形
成される。この第２半導体層内には、左拡散領域１０４および右拡散領域１０６
が、両方とも底部拡散領域１０２と同じ導電型（開示された実施形態ではｎ＋）
を持って、互いに離れて作られる。その結果、第１水平チャネル領域１２０が、
左拡散領域１０４と右拡散領域１０６の間に形成され、第１垂直チャネル領域１
２１が、右拡散領域１０６と底部拡散領域１０２の間に形成され、第２垂直チャ
ネル領域１２２が、左拡散領域１０４と底部拡散領域１０２の間に形成される。
即ち、単一セルの中に、基本的に３つのチャネルが完全に見いだされる。そして
、以下でより詳細に説明されるように、水平および垂直のチャネルの各々は、２
ビットを記憶する能力がある。実質的に同一であるセルが互いに隣接して作られ
る、この２ビット・ストレージおよび対称設計を考慮すると、追加（第２）の水
平チャネルを、隣接するセルの２つのペアの底部拡散領域の間に形成することが
できる。特に、図１ｂに示されるように、左の第２水平チャネル部分１２３ａが
、セル１００ａと１００ｂの対の底部拡散領域１０２ａと１０２ｂの間に形成さ
れる。また、右の第２水平チャネル部分１２３ｂが、セル１００ａと１００ｃの
対の底部拡散領域１０２ａと１０２ｃの間に形成される。
【００１２】 各セル１００は、更に、薄い（トンネリング）酸化物層１１０、窒化物層１１
１および絶縁酸化物層１１２を含み、それらの層は、半導体サブストレート１０
１と、底部拡散チャネル１０２と、第２半導体層１０３と（左および右の拡散領
域を含む）の露出した部分の上を一様に覆い（図１ａに示されるように）、トラ
ッピング誘電層を形成する。１つの実施形態では、酸化物層１１０および１１２
は各々が約１００ミクロンの厚さであり、窒化物層は約５０ミクロンの厚さであ
る。これらの誘電体構造は、薄いトンネリング酸化物と絶縁酸化物の間に窒化物
層を挟むことにより形成されるように示されているが、それに代えて、例えば、
Ｓｉ０2／Ａｌ2０3／Ｓｉ０2といったような他の誘電体構造を使用することもで
きる。
【００１３】 セル１００内の各ビットへのアクセスは、ワードライン１１５と拡散領域１０
２、１０４および１０６の組み合せによって制御される。ワードライン１１５は
、ＯＮＯ誘電層の上部上に直接にポリシリコンで形成される。この分野の一般的
な技術を持つ人には知られているように、ＭＯＳトランジスタの拡散領域１０２
、１０４、１０６は、ゼロ・バイアス状態において区別不可能であり、したがっ
て、それぞれの拡散領域の役割は、端子電圧が印加されてドレインがソースより
も高くバイアスされた後に定義される。このように、特定のバイアス電圧と特定
のワードラインへの十分な電圧の印加によって、様々なビットがプログラムされ
、読み取られ、あるいは消去されることができる。
【００１４】 セル１００のビット・ストレージは、トラッピング誘電層を使用することによ
って１ビットのデータが各拡散領域に隣接するチャネルに記憶されローカライズ
（局所化）されることができる、という発見に部分的に基づいている。さらに、
プログラムおよびリード（読み出し）の方向を逆にすることにより、２つの電荷
ストレージ領域のそれぞれの間の干渉を避けることができる。全体的なアプロー
チは、１つの特定の対（ビット１／ビット２）について図３Ａおよび図３Ｂにお
いて示されている。図３Ａは、「ビット１」のプログラミングおよび読み出しを
示す。ビット１をプログラムするために、左の拡散領域１０４はドレイン端子と
して扱われ（４〜６Ｖの電圧の印加による）、右の拡散領域１０６はソースとし
て扱われ（ホットｅプログラムのための０Ｖあるいは低電圧の印加による）、ワ
ードライン１１５は８〜１０Ｖを印加し、底部拡散領域のすべてには電圧を印加
してビット３〜８のプログラムの妨害を避けるようにする。ビット１を読み取る
ために、左の拡散領域はソースとして扱われ（０Ｖの電圧を印加することによる
）、右の拡散領域はドレインとして扱われる（１〜２Ｖの電圧を印加することに
よる）。図３Ｂに示されるように、ビット２のプログラムおよび読み出しに同様
の操作が用いられるだろう。薄い酸化物層をプログラミング電流に与えるこの構
造は、低い全体の電圧で、迅速なプログラミングを可能にする。
【００１５】 図４（電荷がビット２に記憶）に示されるように、ローカライズされたトラッ
プされた電子は、異なる方向で読み出される場合、異なるスレッショルド電圧を
示す。第１の線は、右の拡散チャネルがドレインとして使用されるときに（プロ
グラム・ステップにおいてと同じ方向）スレッショルド電圧を示す。第２の線は
、左の拡散がドレインとして使用されるときに（プログラム・ステップの逆）ス
レッショルド電圧を示す。これらの２本の線から分かるように、使用される読み
出しおよびプログラムの方向を逆にすることによって、より効果的なスレッショ
ルド電圧の振る舞いが呈示される。設計のこの特徴を利用することによって、た
とえ対の両側が情報でプログラムされていても、左あるいは右の拡散領域のいず
れかをドレインとなるように選択することによって、単一ビットのスレッショル
ド電圧のみが読み取られる。
【００１６】 ビット５およびビット６に関して、これらのビットの各々のプログラムおよび
リードには、隣接したセルの底部拡散領域への適切なバイアスが要求されること
に注意すべきである。例えば、ビット５をプログラムするために、底部拡散領域
１０２ａがドレインとして扱われ、底部拡散領域１０２ｃがソースとして扱われ
る。ビット６に関しては、底部拡散領域１０２ａがドレインとして扱われ、底部
拡散領域１０２ｂがソースとして扱われる。図には示されていないが、ビット５
は、隣接するセル１００ｃと関連する２ストレージ位置を持ち、同様にビット６
は、隣接するセル１００ｂに関連するそれを持つということが理解されるべきで
ある。まとめると、単一セルの８ビットのプログラミングは、１つの選択された
ワードライン（８〜１０Ｖ）を想定すると、様々な拡散領域に対して下記のよう
にバイアスをかけることにより達成される。
【００１７】
【表１】 これらのバイアス用の電圧の印加、およびメモリ・アレイでの各セルからのデー
タの獲得は、図２を用いて視覚化できる。
【００１８】 これらのセルの消去は、一度に１ビット、あるいは一度に８ビット実行される
ことができる。高電圧が、ゼロか負のゲート電圧に対応してまとめて印加される
場合、８ビットすべてが共に消去される。高電圧が、ゼロか負のゲート電圧に対
応する単一の拡散端子にだけ印加される場合、単一ビットだけが消去される。オ
ーバーユレース（over-erase）現象は、中央チャネル領域のセル設計によって回
避される。したがって、たとえストレージ領域のビット１およびビット２のスレ
ッショルド電圧がオーバーユレースされても、有効スレッショルドは中央チャネ
ル領域によって依然として決定される。結果的に、その構造の消去スレッショル
ド電圧は、非常にきっちりとしているので、低電力アプリケーションに適してい
る。
【００１９】 好ましい製造の方法 本発明の８ビット・セルを製造するための様々な可能な方法がある。１つの望
ましい工程を以下に開示するが、この工程は、単に、本発明の８ビット不揮発性
メモリ構造を製造することができる可能な工程の例であるということが理解され
る。
【００２０】 図５Ａに示されるように、最初に、高いドーピングのＮ＋が、ｐ型シリコン・
サブストレート１０１に注入される。その後、図５Ｂに示されるように、ｐ型シ
リコン・エピタキシャル層を、Ｎ＋ドーピング層の上に作る。図５Ｃは、右およ
び左の拡散チャネルを形成するためのエピ層（epi-layer）へのＮ＋の打ち込み
を示す。その後、その結果として作られたウェハに、ビット・ラインＩマスクを
使用してトレンチが作られる（図５Ｄに示される）。次に、図５Ｅに示されるよ
うに、底部酸化物、トラッピング誘電体および上部酸化物が置かれる（デポジッ
トされる）。最終的に、図５Ｆに示されるように、ポリシリコン層がデポジット
され、ワードライン・マスクが使用されてポリ層をパターン化する。
【００２１】 従来のＥＥＰＲＯＭあるいはフラッシュＥＥＰＲＯＭと比較すると、ストレー
ジが著しく増加することに加えて、フローティング・ゲートがないために構造１
００を製造する工程がはるかに簡単である。したがって、フローティング・ゲー
トの製造や、コントロールとフローティング・ゲートの間の絶縁などのような、
フローティング・ゲートに関わる従来技術の様々な困難が回避される。さらに、
中央チャネル領域（この構造の主なスレッショルド電圧を呈示する）と、左およ
び右のストレージ領域（オーバーユレースされ得る）がチャネル全体を制御する
ことができないということとによって、オーバーユレース現象が回避される。
【００２２】 構造１００のゲート・カップリング率（「ＧＣＲ」）は１００％である。結果
的に、この構造と組み合わせて使用されるプログラム電圧および消去電圧の両方
は、標準のＥＥＰＲＯＭあるいはフラッシュＥＥＰＲＯＭセルのプログラム電圧
および消去電圧より低くすることができる。これらの低いプログラム電圧および
消去電圧の結果として、ポンピング労力がより小さくて済む。さらに、これらの
低い電圧により、回路および工程のオーバーヘッドを解放する。
【００２３】 大きく改善されたＧＣＲの類似の結果として、構造１００の読み出し電流が、
標準のＥＥＰＲＯＭあるいはフラッシュＥＥＰＲＯＭのセルのそれよりはるかに
高くなる。したがって、この発明の構造によって、より高い性能を達成すること
ができる。
【００２４】 先の説明および図は、単に本発明について説明し図示するものであり、本発明
はそれに制限されない。この分野の技術を持つ人は、この開示により、本発明の
範囲を逸脱することなく修正および変形を行うことができるであろう。
【図面の簡単な説明】
【図１】 図１ａは、本発明の物理構造を示す８ビット不揮発性メモリ・セルの、ワード
ラインに沿っての断面図である。図１ｂは、本発明のセルに記憶される８ビット
の配置を示す平面図である。図１ｃは、半導体サブストレート上の複数の８ビッ
ト・メモリ・セルの正面透視図である。
【図２】 図２は、本発明に従った８ビット・セルのアレイの平面図である。
【図３】 図３ａは、ビット１の電荷ストレージ領域に電荷を記憶するための誘電性フロ
ーティング・ゲートの動作を示す、ワードラインに沿っての部分断面図である。
図３Ｂは、ビット２の電荷ストレージ領域に電荷を記憶するためのスプリット・
フローティング・ゲートの動作を示す、ワードラインに沿っての部分断面図であ
る。
【図４】 図４は、本発明の８ビット不揮発性セル構造における各対のビットによって示
されるスレッショルド電圧におけるプログラムおよび読み出しステップの指向性
の反転による効果をグラフで示す。
【図５】 図５ａ〜図５ｆは、本発明に従った２ビット不揮発性メモリ・セルを作る方法
において実行される様々なステップにおける、ワードラインに沿っての断面図で
ある。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ， ＺＡ，ＺＷ (72)発明者 ル，タオ・チェン 台湾 高雄市サン−ミン・ディストリク ト，ヒュー−チャン・ストリート，レイン １，ナンバー 36 (72)発明者 ワン，マム・ツン 台湾 新竹市サイエンス−パーク・ロー ド，レイン 162，アリー ３，ナンバー 18 Ｆターム(参考） 5B025 AA07 AB01 AC01 AE00 5F083 EP02 EP17 EP18 EP42 EP43 EP55 EP61 ER05 ER15 ER21 ER23 ER30 GA10 HA01 HA07 JA04 KA07 KA08 PR25 PR42 PR52 ZA21 5F101 BA01 BA29 BA36 BA45 BA47 BB02 BC01 BD03 BD10 BD16 BE02 BE05 BE07 BF05 BH04 BH05 BH11 BH21

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 ６ビットまでの情報を記憶する不揮発性半導体メモリ装置で
    あって、 １つの導電型の半導体サブストレートと、 前記半導体サブストレートの一部の上部上の、前記半導体サブストレートの導
    電型と反対の導電型を持つ底部拡散領域と、 前記底部拡散領域の上部上の第２半導体層であって、前記半導体サブストレー
    トと同じ導電型を持つ、第２半導体層と、 前記底部拡散チャネルから離れて前記第２半導体層に形成された右拡散領域で
    あって、右拡散領域と底部拡散領域の間に第１垂直チャネルを形成する、右拡散
    領域と、 前記右拡散領域および前記底部拡散領域の両方から離れて前記第２半導体層に
    形成される左拡散領域であって、前記右拡散領域と前記左拡散領域の間に第１水
    平チャネルを形成し、前記左拡散領域と前記底部拡散領域の間に第２垂直チャネ
    ルを形成し、前記左拡散領域、右拡散領域および底部拡散領域が同じ導電型を持
    つ、左拡散領域と、 前記半導体サブストレート、底部拡散領域および第２半導体層の露出した部分
    の上に形成されるトラッピング誘電層と、 前記トラッピング誘電層の上に形成されるワードラインと、 を備え、 前記第１垂直チャネルおよび第２垂直チャネルおよび第１水平チャネルの各々
    が、プログラム、読み出し、および消去される２ビットの情報を持つことができ
    る、 不揮発性半導体メモリ装置。
  2. 【請求項２】 請求項１記載の不揮発性半導体メモリ装置において、前記ト
    ラッピング誘電層が、トンネリング酸化物層と、前記トンネリング酸化物層の上
    の窒化物層と、前記窒化物層の上の絶縁酸化物層とを備える、不揮発性半導体メ
    モリ装置。
  3. 【請求項３】 請求項１記載の不揮発性半導体メモリ装置において、前記ト
    ラッピング誘電層が、トンネリング酸化物層と、前記トンネリング酸化物層の上
    の酸化アルミニウム層と、前記酸化アルミニウム層の上の絶縁酸化物層とを備え
    る、不揮発性半導体メモリ装置。
  4. 【請求項４】 ８ビットまでの情報を記憶する不揮発性半導体メモリ装置で
    あって、 １つの導電型の半導体サブストレートと、 前記半導体サブストレートの一部の上部上の、前記半導体サブストレートの導
    電型と反対の導電型を持つ中央底部拡散領域と、 前記中央底部拡散領域の上部上の第２半導体層であって、前記半導体サブスト
    レートと同じ導電型を持つ、第２半導体層と、 前記中央底部拡散チャネルから離れて前記第２半導体層に形成される右拡散領
    域であって、該右拡散領域と前記中央底部拡散領域の間に第１垂直チャネルを形
    成する、右拡散領域と、 前記右拡散領域および中央底部拡散領域の両方から離れて前記第２半導体層に
    形成される左拡散領域であって、前記右拡散領域と前記左拡散領域の間に第１水
    平チャネルを形成し、前記左拡散領域と前記中央底部拡散領域の間に第２垂直チ
    ャネルを形成し、前記左拡散領域、前記右拡散領域および前記中央底部拡散領域
    が同じ導電型である、左拡散領域と、 前記中央底部拡散領域から離れて前記半導体サブストレートの一部の上部上に
    配置される、前記半導体サブストレートの導電型と反対の導電型を持つ左の底部
    拡散領域および右の底部拡散領域であって、前記左の底部拡散領域と前記中央底
    部拡散領域の間に左の第２水平チャネルを形成し、前記右の底部拡散領域と前記
    中央底部拡散領域の間に右の第２水平チャネルを形成する、左底部拡散領域およ
    び右底部拡散領域と、 前記半導体サブストレート、前記左底部拡散領域、前記中央底部拡散領域、前
    記右底部拡散領域、および第２半導体層の露出した部分の上に形成されるトラッ
    ピング誘電層と、 前記トラッピング誘電層の上に形成されるワード・ラインと、 を備え、 前記第１垂直チャネルおよび前記第２垂直チャネルおよび前記第１水平チャネ
    ルおよび前記第２水平チャネルの各々が、プログラム、読み出し、および消去が
    行われる２ビットの情報を持つことができる、 不揮発性半導体メモリ装置。
  5. 【請求項５】 請求項４記載の不揮発性半導体メモリ装置において、前記ト
    ラッピング誘電層が、トンネリング酸化物層と、前記トンネリング酸化物層の上
    の窒化物層と、前記窒化物層の上の絶縁酸化物層とを備える、不揮発性半導体メ
    モリ装置。
  6. 【請求項６】 請求項４記載の不揮発性半導体メモリ装置において、前記ト
    ラッピング誘電層が、トンネリング酸化物層と、前記トンネリング酸化物層の上
    の酸化アルミニウム層と、前記酸化アルミニウム層の上の絶縁酸化物層とを備え
    る、不揮発性半導体メモリ装置。
  7. 【請求項７】 ８ビットまでの情報を記憶する不揮発性半導体メモリ装置を
    作る方法であって、 １つの導電型の半導体サブストレートを形成するステップと、 前記半導体サブストレートに、底部拡散領域を形成するために前記半導体サブ
    ストレートの導電型と反対の導電型の層のためのイオンを注入するステップと、 前記底部拡散領域の少なくとも一部分の上に第２半導体層を作るステップと、 同じ導電型の右拡散領域と左拡散領域とを前記第２半導体層に形成するために
    、前記第２半導体層にイオンを注入するステップと、 上記の結果として作られた半導体ウェハにトレンチを作って、前記半導体サブ
    ストレート上に１つ以上の自立したセルを形成するステップと、 前記自立したセルおよび前記半導体サブストレートの露出した面にトラッピン
    グ誘電構造を形成するステップと、 前記トラッピング誘電構造の上部上にポリシリコン・コントロール・ゲートを
    形成するステップと を備える方法。
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