JPH1174387A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 過剰消去の問題がなく、電子注入効率の高い
ＳＳＩ書込み及びポリシリコン−ポリシリコン間トンネ
ル消去を可能にする。 【解決手段】 ソース２とドレイン３の間のチャネル形
成領域上にトンネル酸化膜１２を介し、ドレイン３に一
部重なり、ソース２から離れた位置に浮遊ゲート電極５
が形成され、浮遊ゲート電極５上には絶縁膜１３を介し
てチャネル幅方向に延びるライン状の制御ゲート電極６
が形成されている。浮遊ゲート電極５とは絶縁膜１４を
介して絶縁され、制御ゲート電極６とは絶縁膜１６を介
して絶縁され、浮遊ゲート電極５とソース２との間の基
板領域とはゲート酸化膜１１を介して絶縁されて、浮遊
ゲート電極５、制御ゲート電極６及びセレクトチャネル
領域を被ってチャネル長方向に延びる選択ゲート電極４
が形成されている。絶縁膜１３，１４により３つのゲー
ト電極４，５，６が電気的にカップリングされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、浮遊ゲートを有し
電気的に書換え及び消去可能な不揮発性半導体記憶装置
で、ＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭ（フラッシ
ュメモリとも呼ばれる）と呼ばれる記憶装置に関するも
のである。ＥＥＰＲＯＭやフラッシュメモリは、例えば
電子手帳、電話機、音声認識・記憶装置、コンピュータ
等における信号処理回路の記憶装置や、携帯用機器の記
憶装置などに用いるのに適する。

【０００２】

【従来の技術】電気的に書換え及び消去可能な不揮発性
半導体記憶装置の中でフラッシュメモリが近年注目を浴
び、業界全体で量産に向けた開発が盛んに行なわれてい
る。従来のＥＥＰＲＯＭは一般に単ビット消去を基本に
しているのに対し、フラッシュメモリはブロック単位で
の消去を前提としており、使いにくい面もあるが、１ビ
ットの単素子化やブロック消去等の採用により、ＤＲＡ
Ｍに匹敵或いはそれ以上の集積度が期待できる次世代の
メモリとして注目されており、その市場の大きさは計り
知れない。

【０００３】フラッシュメモリに関して、これまでに各
社から種々の構造・方式が提案されているが、一般に浮
遊ゲート型の不揮発性メモリ素子が用いられている。浮
遊ゲート型の不揮発性メモリ素子では、絶縁体で囲まれ
た浮遊ゲート電極中に電荷を保持し、制御ゲート電極に
バイアスをかけたときにソース・ドレイン間にチャネル
が形成される閾値電圧が、浮遊ゲート電極中の電荷量に
より変化することを利用してデータの記憶を行なってい
る点では共通している。しかし、書込み、消去方法は各
方式によって異なっている。

【０００４】最も一般的に知られているのが、図１に示
す、いわゆるＥＴＯＸ型（ＮＯＲ型とも呼ばれる）と呼
ばれるものである。同図（Ｃ）がメモリ素子アレイの上
面図で、（Ａ）は（Ｃ）におけるＡ−Ａ’線位置での断
面図、（Ｂ）は（Ｃ）におけるＢ−Ｂ’線位置での断面
図である。ＥＴＯＸ型では、半導体基板１０１に形成さ
れたソース１０２とドレイン１０３の間のチャネル形成
領域上に、ゲート絶縁膜を介して浮遊ゲート電極１０５
が形成され、さらにその上に絶縁膜を介して制御ゲート
電極１０６が形成されている。１１５は隣接するメモリ
素子間を分離するフィールド酸化膜である。

【０００５】データの書込みは、チャネルに電流を流し
た時にチャネルのドレイン側で発生したホットエレクト
ロンを浮遊ゲート電極１０５に注入することにより行な
っている。また、データの消去は、浮遊ゲート電極１０
５とソース１０２の間に高電界をかけたときにゲート絶
縁膜中をトンネルして流れる電流（Ｆ−Ｎ電流）によ
り、ソース１０２に電子を引き抜くことにより行なって
いる。そして、読出しは、制御ゲート電極１０６にバイ
アスをかけたときにソース１０２からチャネルを経てド
レイン１０３に電子が移動するか否かを識別することに
よって行なっている。図１及び他の図でも、図中の矢印
で、Ｗは書込み、Ｅは消去、Ｒは読出しの際の電子の移
動を示している。

【０００６】このメモリ素子の特徴は構造が簡単である
ことであるが、欠点としては書込みをチャネルのドレイ
ン側で発生するホットエレクトロンによって行なってい
るため、チャネル電流に対する浮遊ゲート電極に注入さ
れる電流の比、すなわち書込み効率が低く、そのため単
一電源化が困難であること、また消去については、選択
トランジスタを持たない構造のため過剰消去が発生する
問題があり、プロセス的にも回路的にも非常に高度なも
のが要求される。

【０００７】図１（Ｃ）はこのメモリ素子をセルとして
アレイ状に並べた様子を示したものであるが、各メモリ
セルはフィールド酸化膜１１５で素子分離され、ソース
１０２はチャネル幅方向にのびた拡散層（ソースライ
ン）で連結されて共通電位になっている。制御ゲート電
極１０６はソースライン１０２と平行にライン状に延
び、この方向のセルで共通になっていて、ワードライン
を構成している。また、ドレイン１０３はワードライン
と直交するライン状の金属電極（これをビットラインと
呼ぶ）１２４にコンタクトホール１２１を介して連結さ
れている。そのようにアレイ状に並べられたセルのうち
の特定のセルの選択は、ワードライン１０６とビットラ
イン１２４をマトリックス選択することにより行なわれ
る。このように、ＥＴＯＸ型のセルではドレインにコン
タクトホールが必要なため、この部分で面積を要し、セ
ルの構造が簡単な割にはメモリ素子１個あたりの面積が
大きくなってしまうという欠点もある。

【０００８】これらの欠点を一部解決するための方法と
して、ＳunDisk型の構造・方式（米国特許第５０７００
３２号、米国特許第５１９８３８０号を参照）、ＳＳＴ
型の構造・方式（米国特許第５０２９１３０号、米国特
許第５０４５４８８号、米国特許第５０６７１０８号を
参照）、ＢＭＩ型の構造・方式（米国特許第５２８０４
４６号を参照）等がある。これらの３つに共通している
点は、ドレイン拡散に隣接しソース拡散とは距離をもっ
てメモリ素子ごとに分離して形成された浮遊ゲート電極
が設けられ、浮遊ゲート電極とソース拡散の間の基板表
面をセレクトチャネルとして、そのセレクトチャネル上
にはゲート絶縁膜が形成され、浮遊ゲート電極の上部か
らセレクトチャネル上にわたって選択ゲート電極(選択
ゲート電極ともいう)が配置されているという点であ
り、過剰消去の問題がなく、低電圧化や多値化にも極め
て有利な構造をしている。これらは、セル構造・アレイ
配置、また、消去・書込方式がそれぞれ若干異なってい
るだけで、その組合わせで互いに特徴を出している。そ
れぞれを以下簡単に説明する。

【０００９】ＳunDisk型を図２に示す。同図（Ｃ）がメ
モリ素子アレイの上面図で、（Ａ）は（Ｃ）におけるＡ
−Ａ’線位置での断面図、（Ｂ）は（Ｃ）におけるＢ−
Ｂ’線位置での断面図である。制御ゲート電極２０４が
浮遊ゲート電極２０５上を被い、かつ選択ゲート電極を
兼ね、チャネル長方向（ソース２０２からドレイン２０
３に向かう方向）に延び、ワードラインを構成してい
る。ソース２０２とドレイン２０３は交互に配置され、
いずれもワードライン２０４に対し垂直方向に延びてビ
ットラインを構成している。このメモリアレイ方式はマ
トリクス選択するセル位置によってソースとドレインを
変えていく、いわゆる仮想グランド型アレイ（Virtual-
Ground-Array）方式をとっている。

【００１０】さらに、ワードライン２０４に挟まれるよ
うな形でライン状に配される消去ゲート電極２０７を有
している。浮遊ゲート電極２０５、制御ゲート電極２０
４及び消去ゲート電極２０７がそれぞれ異なる層のポリ
シリコン層で形成されており、３層ポリシリコン構造と
なっている。

【００１１】書込みはもっとも一般的なＣＨＥ注入方式
（ドレイン側からのホットエレクトロン注入）方式を、
消去は浮遊ゲート電極２０５から消去ゲート電極２０７
へのポリシリコン−ポリシリコン間ＦＮトンネル放出の
方式を採用している。読出しはソースとドレインを反対
にして行なう。これはリードディスターブ（読出し時に
浮遊ゲート電極にホットエレクトロンが注入されてしま
う現象）を抑える上で有利なためである。

【００１２】ＳunDisk型の特徴は、選択ゲート電極を有
し、仮想グランド型アレイ方式で、かつ、ポリシリコン
−ポリシリコン間ＦＮ消去を同時に実現していることで
ある。この方式の利点として、 １）選択ゲート電極を有するため、過剰消去の問題がな
く、低電圧化及び多値化が容易であること、 ２）仮想グランド型アレイ方式なので、微細化・大容量
化が容易であること、 ３）ポリシリコン−ポリシリコン間（浮遊ゲート電極エ
ッジ−消去ゲート電極間）のＦＮ消去であるため、浮遊
ゲート電極−拡散層（ソース或いはドレイン）間の基板
ゲート酸化膜を利用したものに比べ、トンネル膜厚を相
対的に厚くすることができ信頼性が高いこと、 等が挙げられる。欠点としては、通常のＣＨＥ書込み方
式を用いているため、注入効率が悪く、単一電源化が困
難であることが挙げられる。

【００１３】ＳＳＴ型を図３に示す。同図（Ｃ）がメモ
リ素子アレイの上面図で、（Ａ）は（Ｃ）におけるＡ−
Ａ’線位置での断面図、（Ｂ）は（Ｃ）におけるＢ−
Ｂ’線位置での断面図である。制御ゲート電極３０６が
層間絶縁膜を介して浮遊ゲート電極３０５上に乗り上
げ、かつセレクトチャネル上に延びることにより選択ゲ
ート電極を兼ね、チャネル幅方向（ソース３０２からド
レイン３０３に向かう方向と垂直方向）に延びてワード
ラインとなっている。また、ソース３０２がワードライ
ン３０６に平行な方向に延び、ドレイン３０３はワード
ライン３０６と直交するライン状の金属電極（ビットラ
イン）３２４にコンタクトホール３２１を介して連結さ
れている。

【００１４】書込みは注入効率の高いＳＳＩ（Source S
ide Injection：ソースサイドからのホットエレクトロ
ン注入）方式を、消去は浮遊ゲート電極から制御ゲート
電極へのポリシリコン−ポリシリコン間ＦＮトンネル放
出の方式を採用している。特徴としては、選択ゲート電
極を有し、ＳＳＩ書込み方式が可能で、２層ポリシリコ
ンプロセス（消去専用のポリシリコン層がない）で、か
つポリシリコン−ポリシリコン間ＦＮ消去を同時に実現
していることである。

【００１５】この方式の利点としては、 １）選択ゲート電極を有するため過剰消去の問題がな
く、低電圧化及び多値化が容易であること、 ２）ＳＳＩ書込み方式が可能なため、注入効率が高く、
単一電源化に有利なこと、 ３）ポリシリコン−ポリシリコン間（浮遊ゲート電極エ
ッジ−選択ゲート電極間）のＦＮ消去であるため、浮遊
ゲート電極−拡散層（ソース或いはドレイン）間の基板
ゲート酸化膜を利用したものに比べてトンネル膜厚を相
対的に厚くすることができ、信頼性が高いこと、 ４）２層ポリシリコン構造でありプロセスが容易なこ
と、 等が挙げられる。ここでも、リードディスターブに有利
にするために、読出しの際は、ソースとドレインを反対
にして用いる。

【００１６】欠点としては、 １）この方式は浮遊ゲート電極とドレインの容量結合
（カップリング）を利用する方式であり、ドレインが浮
遊ゲート電極に大きくオーバーラップした構造になって
いるため、その部分の寸法増加があること、 ２）メモリチャネル長（浮遊ゲート電極下のチャネル
長）もセレクトチャネル長もセルフアライン化されてい
ないこと、 ３）ＥＴＯＸ型と同様にドレインコンタクトを必要とす
るＮＯＲ型構造のアレイであること、等の様々な面から
セルサイズ縮小・大容量化に不利であることが挙げられ
る。

【００１７】ＢＭＩ型を図４に示す。同図（Ｃ）がメモ
リ素子アレイの上面図で、（Ａ）は（Ｃ）におけるＡ−
Ａ’線位置での断面図、（Ｂ）は（Ｃ）におけるＢ−
Ｂ’線位置での断面図である。制御ゲート電極４０６が
浮遊ゲート電極４０５上を被い、チャネル幅方向（ソー
ス４０２からドレイン４０３に向かう方向と垂直な方
向）に延びて疑似ビットラインとなり、選択ゲート電極
４０４がチャネル領域上を被いチャネル長方向（ソース
からドレインに向かう方向）に延びてワードラインとな
り、ソース４０２及びドレイン４０３がワードライン４
０４に対し垂直方向に延びてビットラインとなる構造に
なっている。書込みは注入効率の高いＳＳＩ方式を、消
去は浮遊ゲート電極からドレイン側へのＦＮ消去の方式
を採用している。

【００１８】特徴としては、選択ゲート電極を有し、Ｓ
ＳＩ書込み方式が可能で、かつ、拡散層配線を用いたコ
ンタクトレス方式の採用を同時に実現していることであ
る。この方式の利点は、 １）選択ゲート電極を有するため、過剰消去の問題がな
く、低電圧化及び多値化が容易であること、 ２）ＳＳＩ書込み方式が可能なため、注入効率が高く単
一電源化に有利なこと、 ３）仮想グランド型アレイ方式と同様に拡散層配線を用
いたコンタクトレス方式なので、ＳＳＴの仮想グランド
型アレイ方式と同程度に微細化・大容量化が容易である
こと、等が挙げられる。ここでも、リードディスターブ
に有利にするために、読出しの際は、ソースとドレイン
を反対にして用いる。

【００１９】欠点としては、通常の浮遊ゲート電極−ド
レイン間のＦＮ消去を利用しているため、ポリシリコン
−ポリシリコン間消去に比べ酸化膜厚が薄く信頼性に劣
ることである。また、このような浮遊ゲート電極−拡散
層間のトンネル消去ではバンド間トンネルの発生が懸念
される。バンド間トンネルが発生すると、ホールが発生
して酸化膜にトラップされるため、酸化膜信頼性が低下
したり、基板への電子電流の発生による昇圧回路への負
担も問題となる。

【００２０】

【発明が解決しようとする課題】本発明の目的は、上記
従来技術で示した幾つかの構造、方式の欠点を解消する
不揮発性半導体記憶装置を提供するものであり、具体的
には、 １）過剰消去の問題がなく、多値化及び低電圧化が容易
な構造を有すること、 ２）電子注入効率の高いＳＳＩ書込み方式が可能な構造
を有すること、及び ３）動作が容易で信頼性の高いポリシリコン−ポリシリ
コン間のトンネル消去が可能な構造を有することを同時
に実現する電気的消去可能な不揮発性半導体記憶装置を
提供することである。

【００２１】

【課題を解決するための手段】従来の不揮発性半導体記
憶装置では上記書込方式と消去方式を同時に満足するも
のが無かった。加えて、前記の書込・消去の方式を満足
しながら、コンタクトレスＮＯＲ型のメモリアレイを実
現したものがなかった。本発明はこれらを全て満足し，
動作が容易で信頼性が高く、多値・高集積化が可能な不
揮発性半導体記憶装置である。

【００２２】本発明は、スプリットゲート型の不揮発性
半導体記憶装置であって、ＳＳＩ書込方式とポリ-ポリ
間トンネル消去を同時に可能にする構造及び電気的手段
を有するものである。また、そのような機能を満足しな
がらコンタクトレスメモリアレイ化(コンタクトレスＮ
ＯＲ型)が構成できる構造及び電気的手段を有するもの
である。

【００２３】本発明では、制御ゲート電極−浮遊ゲート
電極間の絶縁膜、及び浮遊ゲート電極−選択ゲート（ス
プリットゲートともいう）電極間の絶縁膜は、これらの
３つのゲート電極が電気的に容量結合され、かつ浮遊ゲ
ート電極から選択ゲート電極へのトンネル電子放出が可
能な条件に設定されている。

【００２４】本発明により達成される作用効果を挙げる
と、次のようになる。 １）スプリットゲート型の記憶装置は過剰消去の問題が
無く低電圧化及び多値化が極めて容易である。 ２）ＳＳＩ書込方式は電子注入効率が高いため周辺昇圧
回路の負担(電流小)が小さく、強いては低電圧化にも有
利である。 ３）ポリ-ポリ間トンネル消去は動作が容易でその信頼
性(リテンション耐性や酸化膜信頼性等)が高い。基板上
に形成されるトンネル酸化膜が薄膜化に伴って信頼性の
懸念がもたれているなか、上記ポリ-ポリ間トンネル消
去は比較的厚い酸化膜でも電子のトンネルが容易という
点で近年になって再度その信頼性が高く評価されるよう
になってきた。浮遊ゲート電極−拡散層間のトンネル消
去方式で心配されるバンド間トンネルの発生がない。ま
た、浮遊ゲート電極下のゲート酸化膜の膜厚を、トンネ
ル絶縁膜に要求される特性に拘束されることなく独自に
設計できるので、信頼性を重視して厚くしたり、スピー
ド等を重視してより薄膜化することもできる。このこと
は、例えばＣＭＯＳトランジスタのゲート酸化膜の薄膜
化の下限の方がトンネル酸化膜の薄膜化の下限より薄く
なっていることからも、意義あることであることがわか
る。浮遊ゲート電極とドレインとの電気的な容量結合が
不要のため実効チャネル長を大きく設定でき、結果とし
て短チャネル効果を抑制できたり、又はその分だけプロ
グラムゲート長（浮遊ゲート電極長）の縮小が可能にな
る。

【００２５】本発明の具体的な例としての不揮発性半導
体記憶装置を図５に示す。半導体基板１に形成されたウ
エル１ｐにソース拡散２及びドレイン拡散３が形成さ
れ、ウエルＩＰ上には絶縁膜１２を介し、ドレイン拡散
３に隣接しソース拡散２とは距離をもってメモリ素子ご
とに分離して形成された浮遊ゲート電極５が設けられ、
浮遊ゲート電極５上に絶縁膜１３を介して複数のメモリ
素子に共通の制御ゲート電極６が設けられ、制御ゲート
電極６との間及び浮遊ゲート電極５との間にそれぞれ絶
縁膜１４を介し、浮遊ゲート電極５とソース拡散２との
間のウエル１ｐ上にゲート絶縁膜１１を介して、浮遊ゲ
ート電極５と制御ゲート電極６を跨ぐ選択ゲート電極４
が設けられている。そして、浮遊ゲート電極５が制御ゲ
ート電極６、選択ゲート電極４及び基板ウエル１ｐが電
気的にカップリングした構造になっている。

【００２６】本発明の特徴の１つであるポリ-ポリ間ト
ンネル消去は、上記３つのゲート電極４，５，６間の絶
縁膜１２，１３，１４がある特定の範囲の膜厚或いは膜
厚比率のもとで、より効果的に作用するようになってい
る。より具体的には、浮遊ゲート電極５から選択ゲート
電極４に電子放出を行なえるような処置(構造及び電気
的手段)がとられている。また、ＳＳＩ書込も同様に浮
遊ゲート電極５と制御ゲート電極６及び基板１ｐ間のあ
る特定の範囲の膜厚或いは膜厚比率のもとでより効果的
に作用するようになっている。

【００２７】

【発明の実施の形態】本発明のメモリ素子をアレイ状に
配置する際には、ドレイン拡散とソース拡散のうち少な
くともソース拡散は連続して配列された複数のメモリ素
子で共通に使用されるように連続した拡散層として形成
され、制御ゲート電極がソース拡散と平行な方向のライ
ン状に形成され、かつ、選択ゲート電極が制御ゲート電
極と直交する方向のライン状に形成されてワードライン
を構成していることが好ましい。

【００２８】さらに、ドレイン拡散も、連続して配列さ
れた複数のメモリ素子で共通に使用されるように連続し
た拡散層としてソース拡散に平行に形成されており、ビ
ットラインがソース又はドレインの拡散層配線で連結さ
れたコンタクトレス構造になっていることが好ましい。
コンタクトレス構造にすることにより、素子を微細化す
ることができ、集積度が向上して大容量化に寄与する。

【００２９】ソース拡散及びドレイン拡散が、それらを
挟んで隣り合うメモリ素子により共有化されるように、
ソース拡散、ドレイン拡散及び浮遊ゲート電極が配置さ
れているのが好ましい。このことも集積度の向上、大容
量化に寄与する。ソース拡散とドレイン拡散が交互に配
置されていることも好ましい。その場合には仮想グラン
ド型アレイ方式のメモリ素子アレイとして使用すること
ができ、このことも集積度の向上、大容量化に寄与す
る。

【００３０】本発明の半導体記憶装置は、メモリ消去時
には、制御ゲート電極に負の電位、選択ゲート電極に正
の電位、ソース拡散に正の電位が与えられて、浮遊ゲー
ト電極から選択ゲート電極へのトンネル電子放出がなさ
れる。その際、選択ゲート電極（ワードライン）を共有
化しているメモリ素子を一括消去することができる。

【００３１】

【実施例】図５は一実施例を示したものであり、（ａ）
はメモリセルアレイ部分の断面図、（ｂ）はその中の１
つのメモリ素子を拡大して示したものである。この実施
例では、Ｐ型シリコン基板１にＰＷ（Ｐウエル）１ｐを
形成し、その上部にＮ型のメモリ素子(拡散層がＮ型)を
構成したものである。

【００３２】ウエル１Ｐに形成されたソース２とドレイ
ン３の間のチャネル形成領域上に、トンネル酸化膜１２
を介し、ドレイン３に一部重なり、ソース２から離れた
位置にメモリ素子ごとに分離された浮遊ゲート電極５が
形成されている。浮遊ゲート電極５上には、絶縁膜１３
を介してチャネル幅方向（ソース２からドレイン３に向
かう方向と垂直方向）に延びるライン状の制御ゲート電
極６が形成されている。浮遊ゲート電極５とは絶縁膜１
４を介して絶縁され、制御ゲート電極６とは絶縁膜１６
を介して絶縁され、浮遊ゲート電極５とソース２との間
のウエル基板領域（セレクトチャネル領域）とはゲート
酸化膜１１を介して絶縁されて、浮遊ゲート電極５、制
御ゲート電極６及びセレクトチャネル領域を被ってチャ
ネル長方向（ソース２からドレイン３に向かう方向）に
延びる選択ゲート電極４が形成されている。ソース２、
ドレイン３上にはそれぞれゲート酸化膜１１よりも厚い
酸化膜がそれぞれ形成されている。

【００３３】本発明のメモリ素子の特徴は、過剰消去の
問題を回避する選択ゲート電極４を有していること、主
に浮遊ゲート５の制御(プログラミング制御)を行う制御
ゲート電極６を有すること、加えて、制御ゲート電極６
−浮遊ゲート電極５間の絶縁膜１３と、浮遊ゲート電極
５−選択ゲート電極４間の絶縁膜14と、浮遊ゲート電極
５−ウェル基板間の絶縁膜１２により３つのゲート電極
とウェル基板が電気的にカップリングされるような構造
と絶縁膜厚の構成を有していることである。ここで、制
御ゲート電極６と選択ゲート電極４の間は絶縁膜１２〜
１４に比して比較的厚い絶縁膜で完全に絶縁されていな
ければならない。この構造を有することにより，ソース
２、ドレイン３，制御ゲート６、選択ゲート４に適当な
電位を設定する（ウエル１ｐは基板１がグランド電位な
ので必然的にグランド電位に設定される）ことで、浮遊
ゲート電極５から選択ゲート電極４へのトンネル電子放
出が可能となる。

【００３４】実際の装置は、図５に示すように、選択ゲ
ート電極４が浮遊ゲート電極５の角部(肩の部分)に隣接
して形成され、浮遊ゲート５と選択ゲート４間のポリ-
ポリ間絶縁膜(通常は酸化膜）１４をトンネル膜として
利用する。電極の角部を利用することにより，その部分
に電界を集中させて効率的な電子トンネルを行うことが
できる。別の観点から言うと、このように角部を利用す
ることによりそのポリ-ポリ間絶縁膜１４の膜厚を相対
的に厚くすることができる。

【００３５】このような不揮発性半導体記憶装置で、浮
遊ゲート電極５から選択ゲート電極４へのトンネル電子
放出を効果的に起こさせるためには、制御ゲート電極６
−浮遊ゲート電極５間の絶縁膜１３(容量Ｃa，平均膜厚
Ｔa)と、浮遊ゲート電極５−選択ゲート電極４間の絶縁
膜１４(容量Ｃb，平均膜厚Ｔｂ)と、浮遊ゲート電極５
−ウエル１ｐ間の絶縁膜１２との間に次の関係が成立し
ていることが好ましい。 ０＜ [ＣaＴa−(Ｃb+Ｃm)Ｔb]Ｖcge ＜ [(Ｃa+Ｃm)Ｔa-
ＣbＴb]Ｖsge ここで、Ｖsgeは消去時の選択ゲート電極４の電位、Ｖc
ge（Ｖcge＜０）は消去時の制御ゲート電極６の電位を
示す。

【００３６】次にこの関係を導く。浮遊ゲート電極５−
選択ゲート電極４間の絶縁膜１４でポリ−ポリ間トンネ
ルが起こるためには、少なくとも絶縁膜１３よりも絶縁
膜１４の方に高電界を印可しなければならない。従っ
て、消去時に絶縁膜１３，１４にセルフバイアスされる
電圧をそれぞれＶa，Ｖbとすれば、 Ｖa／Ta ＜ Ｖb／Ｔb （１） となる。

【００３７】一方、消去動作時の各部の電位と等価回路
図は図６に示されるようになる。この図から、Ｃａ，Ｃ
ｂにバイアスされる電圧Ｖａ，ＶｂｈはＶｓｅに依存し
ないことがわかる。つまり、Ｃｓｇ，Ｃｓ，Ｖｓｅは式
には無関係である。また、消去時では、ドレインは浮遊
電位（Ｆ）で使う場合が多く、あるいは正電位を与えた
場合でもその影響が小さく、これを無視しても設計上ほ
とんど問題はない。したがって、消去時の等価回路は図
７（Ａ）のように書き直すことができる。ここで、選択
ゲート電極４にＶsge、制御ゲート電極６にＶcge(＜
０)、ドレイン電極３に浮遊電位（ウエルは必然的にグ
ランド電位になる）を与えた場合において、浮遊ゲート
電極５に電子がチャージされていない定常状態での簡単
な場合には、この等価回路は図７（Ｂ）のように書きあ
らわすことができ、次の（２）,（３）式を得る。 Ｖa＝Ｖa１＋Ｖa２ ＝−(Ｃb+Ｃm)Ｖcge／(Ｃa＋Ｃb＋Ｃm)＋ＣbＶsge／(Ｃa＋Ｃb＋Ｃm) ＝[ＣbＶsge−(Ｃb+Ｃm)Ｖcge]／(Ｃa＋Ｃb＋Ｃm) （２） Ｖb＝Ｖb１＋Ｖb２ ＝−ＣaＶcge／(Ｃa＋Ｃb＋Ｃm)＋(Ｃa+Ｃm)Ｖsge／(Ｃa＋Ｃb＋Ｃm) ＝[(Ｃa+Ｃm)Ｖsge−ＣaＶcge]／(Ｃa＋Ｃb＋Ｃm) （３） 従って、これら（１）〜（３）式により求める下式の
（４）式を得る。０＜ [ＣaＴa−(Ｃb+Ｃm)Ｔb]Ｖcge
＜ [(Ｃa+Ｃm)Ｔa-ＣbＴb]Ｖsge実際には、（４）式の
関係が顕著である(左式≪右式 )ほど、その動作は容易
（効率の良い消去）であり、選択ゲート電極４−制御ゲ
ート電極６間の印可電圧差をより低電圧化できる。

【００３８】図８は図５の実施例における、浮遊ゲート
電極５から選択ゲート電極４へのポリ-ポリ間トンネル
電子放出、すなわちメモリ消去動作消去時の各部の電位
を表わしたものである。このメモリ素子は浮遊ゲート電
極５が制御ゲート電極６、選択ゲート電極４並びにウェ
ル基板１ｐに電気的にカップリングした構造を有してい
るため、浮遊ゲート電極５から選択ゲート電極４へ、或
いは制御ゲート電極６へ、或いはウエル基板１ｐ或いは
ドレイン領域３へのトンネル電子放出が原理的に可能で
ある。本発明では、信頼性の高い、選択ゲート電極４へ
のトンネル電子放出を用いる。このトンネル放出(消去)
はポリシリコン電極間の電子トンネル現象を用いること
から、一般にポリ-ポリ間トンネル消去と呼ばれる。

【００３９】図８に示されるように、浮遊ゲート電極５
から選択ゲート電極４へのトンネル現象を起こさせるた
めに、制御ゲート電極６に負電位を、選択ゲート電極４
に正電位を与える。このとき、選択ゲート電極４とその
下のウエル基板表面のチャネル領域間に高電界がかか
り、この間のリーク電流(トンネル電流)の発生やそれに
よる信頼性低下が懸念される。そこで、ソース電極２に
適当な正バイアスを与えることによりこれを解消した。
この場合、選択ゲート電極４の電位により選択ゲート電
極４下のチャネル領域は強反転を起こし、チャネル５０
が形成されるので、ソース電極２に正電位を与えると，
選択ゲート電極４下のチャネル領域がソース電位に等し
くなる。結果として選択ゲート電極４とウエル基板１ｐ
間の電位差を低減することが出来る。但し、このソース
電位の大きさはウエル-ソース間のバンド間トンネリン
グの発生が起こらない電位に留めるものとする。従っ
て、選択ゲート電極４の電位より低めの電位を与えると
良い。また、ドレイン３の電位はフローティング(Ｆ)に
しておくと良い。或いは適度な正電位にしておいても良
い。

【００４０】各電極の実際の電位は微妙な素子構造・素
子特性の違いやプロセスとの対応により適宜定めるもの
とするが、以下に実施例に基づいた参考値を示す。 （この実施例の構成/各種寸法） メモリゲート長(浮遊ゲート電極のチャネル長)：Ｌpg＝０.３〜０.５μm 制御ゲート長(チャネル方向の長さ）： Ｌcg＝Ｌpg−０.１μm程度 選択ゲート長(選択ゲートのチャネル長)： Ｌsg＝Ｌpg程度 浮遊ゲート電極幅： Ｗfg＝０.６〜０.９μm 実効チャネル幅： Ｗeff＝Ｗfg−０.３μm程度 選択ゲート電極幅： Ｗsg＝Ｗfg程度 浮遊ゲート電極高： ｈfg＝０.０５〜０.２μm プログラミングゲート絶縁膜厚(絶縁膜Ｍ)： Ｔm＝７〜１３ nm（ゲート酸化膜の平均容量膜厚） インターポリ絶縁膜厚(絶縁膜Ａ)： Ｔa＝１１〜１８ nm（ＯＮＯ積層膜の酸化膜換算平均容量膜厚） トンネル用ポリ-ポリ絶縁膜厚(絶縁膜Ｂ)： Ｔb＝２０〜３５ nm（酸化膜の平均容量膜厚） 絶縁膜Ａの容量（簡易計算式）：Ｃa≒ε*Ｌcg*(Ｗfg+２ｈfg)／Ｔa 絶縁膜Ｂの容量（簡易計算式）：Ｃb≒ε*Ｌsg*２ｈfg／Ｔb 絶縁膜Ｍの容量（簡易計算式）：Ｃm≒ε*Ｌpg*Ｗeff／Ｔm ε：SiO2膜の誘電率

【００４１】

【表１】 Ｆ：フローティング電位

【００４２】一般に電気的書込消去可能な不揮発性メモ
リ装置の場合、半導体チップ内に内部昇圧回路（一般に
チャージポンプ回路と呼ばれる）を設けるのが普通であ
る。また、現在のようにサブハーフミクロン寸法の世代
の半導体デバイスでは電源電圧として３.３Ｖ以下（３.
３〜１Ｖ）での仕様が必須であるが、その場合、内部昇
圧に限界があり高電圧の発生が難しくなる。また、素子
分離のフィールド耐圧や接合耐圧の確保が難しくなって
きており低電圧化が必須となっている。今のところ電気
的消去可能なデバイスではトンネル現象を利用するしか
なく、高い電圧を必要とするのが普通である。そこで、
印可電圧を極力小さくするため、 １）消去時にトンネル膜への電位分圧（カップリング
比）を上げる方法、 ２）電位差を正電圧、負電圧の２つに分配する方法、 ３）トンネル酸化膜厚を薄くすること、 ４）電界集中を利用してトンネル効果を促進する方法 等の策が講じられている。本発明の構造/方法ではこれ
ら全てに策を講じているが、表１の条件は項目２）にお
いて電位差を正と負のバイアスに分配するというもので
ある。

【００４３】電圧分配の方法は単純に可能というわけで
はなく、例えば浮遊ゲート-拡散層(ソース或いはドレイ
ン)間でトンネル消去する構造の場合には、ＰＮ接合の
ジャンクションリークや拡散層の端の表面部でのバンド
間トンネリングによるリーク等の問題があり容易ではな
い。しかし本発明の構造ではトンネル消去に拡散層を用
いておらず、また各電極の電位配分を容易に設定できる
ため、この方法を容易に使うことができる。

【００４４】本発明の構造の装置は（４）式で示唆した
条件をおよそ達成しなければ正常に動作しないが，少な
くとも表１に示した条件でそれが可能であることがわか
る。因みに、（４）式の条件式に従って、構造的な数値
（各種寸歩）を入れた場合、 ｜Ｖcg｜＜αＶsg （５） なる式で電気的手段を見積もることができる。簡易計算
で求めたものと実験値は完全な一致を示さないが、ほぼ
想定した範囲の結果を得ている。ここで、実施例の一部
を紹介すると、α＝０.６〜５となった。例えばｈfgや
ＷfgやＴbが大きいほどαは小さくなり、Ｔmが大きいほ
どαは大きくなる。大まかにはこの値が大きいほど、ト
ンネル消去に必要な制御ゲート電極-選択ゲート電極間
の電位差が小さくなり、また、およそα＞１であればそ
の電位差を等分に正と負のバイアスに分配することが可
能となる。

【００４５】ここで、本発明の場合，ポリシリコン電極
の角部での電界集中によるポリポリ間消去を用いている
ため，プロセスによるデバイスの仕上がり形状にも上記
結果は依存するので上記数値例は参考値であることに注
意されたい。また、αの値を単純に大きくすればよいと
いうものではない。例えばＴmが大きいほどαは大きく
なり、書込時のカップリング比も向上するが，メモリ読
み出し時の駆動能力（読み出し電流，アクセススピー
ド）が低下する等のトレードオフの関係もあるので、用
途に応じて適宜定める必要がある。

【００４６】本発明のメモリ素子の特徴は、過剰消去の
問題を回避する選択ゲート電極４を有していること、主
に浮遊ゲート５の制御(プログラミング制御)を行う制御
ゲート電極６を有すること、また、上記メモリ素子がシ
リコン基板と電気的に分離されているウエル上に形成さ
れていること、加えて、メモリ消去時に制御ゲート電極
６−浮遊ゲート電極５間の絶縁膜１３と、浮遊ゲート電
極５−選択ゲート電極４間の絶縁膜１４により３つのゲ
ート電極が電気的にカップリングするような構造／絶縁
膜厚の構成を有していることである。ここで、制御ゲー
ト電極６と選択ゲート電極４の間は絶縁膜１２〜１４に
比して比較的厚い絶縁膜で完全に絶縁されていなければ
ならない。この構造を有することにより，制御ゲート
６、選択ゲート電極４に適当な電位を設定することで、
浮遊ゲート電極５から選択ゲート電極４へのトンネル電
子放出が可能となる。

【００４７】図９はＰ型シリコン基板１にdeep-Ｎウエ
ル（ジャンクション位置が数ミクロン程度の深いＮウエ
ル）１ｎを形成し、その中にＰウエル１ｐを形成し、そ
のＰウエル１ｐにＮ型のメモリ素子(拡散層がＮ型)を構
成した実施例である。図１０はその１つのメモリ素子を
拡大して概略的に表わしたものである。

【００４８】その実施例の装置の場合、メモリを構成し
ているウエル領域１ｐがシリコン基板１と電気的に分離
されているため、トンネル消去時にウエル電位やソース
・ドレインの電位を浮遊電位にしておけば良く、特別な
設定がいらない。即ち、電気的手段が図５の実施例より
容易であり、メモリ素子の構造（各種寸法）の設計が容
易である。

【００４９】一般に半導体記憶装置の場合、チャージポ
ンプ回路やメモリ駆動用回路（例えばＣＭＯＳ回路）を
同じ基板内に内蔵しなければならないので，少なくとも
Ｐウエル及びＮウエルが必要となる。加えてこの実施例
の場合にはdeep-Ｎウエルが必要であるため、３つのウ
エルを作る必要がある。これは一般にトリプルウエルと
呼ばれる難度の高い技術であり、またコスト的にも若干
不利なところもある。図５の実施例と図９の実施例のい
ずれを採用するかは適宜その用途によって定めればよ
い。

【００５０】図９の実施例において、浮遊ゲート電極と
制御ゲート電極間の絶縁膜Ａ(容量Ｃa，平均膜厚Ｔa)
と、浮遊ゲート電極と選択ゲート電極間の絶縁膜Ｂ(容
量Ｃb，平均膜厚Ｔｂ)との間に、 ＣbＴb ＜ ＣaＴa なる関係が満たされていることが好ましい。

【００５１】すなわち、絶縁膜Ｂを介して、浮遊ゲート
電極５−選択ゲート電極４間のポリポリ間トンネル消去
を行うためには、少なくとも絶縁膜Ａより絶縁膜Ｂの方
に高電界を印可しなければならない。従って、消去時に
絶縁膜Ａ及びＢにセルフバイアスされる電圧をそれぞれ
Ｖa，Ｖbとすれば、 Ｖa／Ta ＜ Ｖb／Ｔb なる条件が必要である。図９の実施例の装置の場合、メ
モリを構成しているウエル領域１ｐがシリコン基板１と
電気的に分離されているため、トンネル消去時にウエル
電位やソース・ドレインの電位を浮遊電位にしておけば
良く特別な設定がいらない。従って、浮遊ゲート電極に
電子がチャージされていない簡単な場合を考えると、大
まかに下式が成立する。 Ｃa・Ｖa ＝ Ｃb・Ｖb よって、下式を得る。 Ｃb・Ｔb ＜ Ｃa・Ｔa 実際には、上記の関係が顕著である(Ｃb・Ｔb≪Ｃa・Ｔ
a )ほど、その動作は容易であり、選択ゲート電極４−
制御ゲート電極６間の印可電圧をより低電圧化できる。
また、消去時に電位差を正電圧、負電圧の２つに分配す
ることができる点を考慮すれば、結果的に昇圧回路をよ
り低電圧化でき回路負担を低減できる。

【００５２】また、図９の実施例において、制御ゲート
電極６−浮遊ゲート電極５間の酸化膜Ａ(面積Ｓa)と、
浮遊ゲート電極５−選択ゲート電極４間の酸化膜Ｂ(面
積Ｓｂ)との間に、 Ｓb＜Ｓa なる関係が満たされていることが好ましい。ここで、面
積Ｓa、Ｓbとはシリコン酸化膜の平均膜厚換算での容量
面積を示す。

【００５３】すなわち、浮遊ゲート電極５−選択ゲート
電極４間の酸化膜Ｂでポリポリ間トンネルが起こるため
には、少なくとも酸化膜Ａより酸化膜Ｂに高電界を印可
されねばならないので、Ｃb・Ｔb ＜ Ｃa・Ｔa の関係
がある。そして、どちらの絶縁膜も酸化膜である等の簡
単な場合には、誘電率が等しいとして、次式を得る。 Ｓb ＜ Ｓa 実際には、上記の関係が顕著である(Ｓb≪Ｓa)ほど、そ
の動作は容易であり、選択ゲート電極４−制御ゲート電
極６間の印可電圧をより低電圧化できる。また、消去時
に電位差を正電圧、負電圧の２つに分配することができ
る点を考慮すれば、結果的に昇圧回路をより低電圧化で
き回路負担を低減できる。通常、Ｓb：Ｓa＝１：１〜１
０程度で行えばよい。実施の例ではＳa／Ｓb＝３〜４程
度である。

【００５４】図９の実施例で浮遊ゲート電極５から選択
ゲート電極４へのポリ-ポリ間トンネル電子放出を行う
場合、即ち、メモリ消去動作を行う場合は、図１０に示
されるように各部の電圧を印加する。このメモリ素子は
メモリ消去時において、浮遊ゲート電極５が制御ゲート
電極６と選択ゲート電極４に電気的にカップリングする
構造を有しているため、浮遊ゲート電極５から選択ゲー
ト電極４へ、或いは制御ゲート電極６へのトンネル電子
放出が原理的に可能である。本発明では信頼性の高い、
選択ゲート電極４へのトンネル電子放出を用いる。その
トンネル現象を起こすために、制御ゲート電極６に負電
位を、選択ゲート電極４に正電位を与える。

【００５５】図９の実施例ではメモリを構成しているウ
エル１ｐがシリコン基板１と電気的に分離されているた
め、図５の実施例の場合に図８に示したようなウエル１
ｐや拡散層(ソース、或いはソース・ドレイン）への特
別な電位設定が不要となる。

【００５６】実際の各電極の電位は微妙な素子構造・素
子特性の違いやプロセスとの対応により適宜定めるもの
とするが、以下に図９の実施例に基づいた参考値を示
す。 （実施例の構成/各種寸法） メモリゲート長(浮遊ゲートのチャネル長)：Ｌpg＝０.３〜０.５μm 制御ゲート電極長(チャネル方向の長さ）： Ｌcg＝Ｌpg−０.１μm程度 選択ゲート長(選択ゲートのチャネル長)： Ｌsg＝Ｌpg程度 浮遊ゲート電極幅： Ｗfg＝０.６〜０.９μm 実効チャネル幅： Ｗeff＝Ｗfg−０.３μm程度 選択ゲート電極幅： Ｗsg＝Ｗfg程度 浮遊ゲート電極高： ｈfg＝０.０５〜０.２μm プログラミングゲート絶縁膜厚(絶縁膜Ｍ)： Ｔm＝７〜１３ nm（ゲート酸化膜の平均容量膜厚） インターポリ絶縁膜厚(絶縁膜Ａ)： Ｔa＝１１〜１８ nm（ＯＮＯ積層膜の酸化膜換算平均容量膜厚） トンネル用ポリ-ポリ絶縁膜厚(絶縁膜Ｂ)： Ｔb＝２０〜３５ nm（酸化膜の平均容量膜厚） 絶縁膜Ａの容量（簡易計算式）：Ｃa≒ε*Ｌcg*(Ｗfg+２ｈfg)／Ｔa 絶縁膜Ｂの容量（簡易計算式）：Ｃb≒ε*Ｌsg*２ｈfg／Ｔb 絶縁膜Ｍの容量（簡易計算式）：Ｃm≒ε*Ｌpg*Ｗeff／Ｔm ε：SiO2膜の誘電率

【００５７】

【表２】 Ｆ：フローティング電位

【００５８】本発明は、浮遊ゲート電極５から選択ゲー
ト電極４へのポリ-ポリ間トンネル消去が可能なデバイ
ス構造及び電気的手段を有する不揮発性記憶装置であっ
て、且つ、図１１に示されるように、選択ゲート電極４
と浮遊ゲート電極５とに挟まれる基板(又はウエル)表面
のチャネル領域から浮遊ゲート電極５へのホットエレク
トロン注入(Source-Side-Injection:ＳＳＩ)が可能とな
っているものである。本発明の装置では、メモリ消去
時、図８或いは図１０において説明したように、浮遊ゲ
ート電極５に対し制御ゲート電極６及び選択ゲート電極
４がカップリング(電気的に結合)し、メモリ書込時には
選択ゲート電極４と浮遊ゲート５と制御ゲート６と基板
チャネル領域５０とが効果的にカップリングする構造を
有している。ここで、ポリ-ポリ間トンネル消去とＳＳ
Ｉ書込が同時に実現できるという点が本装置の最も重要
な特徴である。

【００５９】以下、本発明の装置の動作方法を実施デー
タに基づいて説明する。消去方式は既に述べた通りであ
る。書込方式は、図１１に示すように、選択ゲート電極
４と浮遊ゲート電極５とに挟まれる基板チャネル領域か
ら浮遊ゲート電極５へのホットエレクトロン注入により
行われる。図中５０の領域は基板ウエル１ｐの強反転領
域(チャネルが形成されている領域)を示す。即ち、選択
ゲート電極４への印可バイアスで選択ゲート電極４下の
基板ウエル表面が強反転(チャネル形成)し、制御ゲート
電極６への印可バイアスで浮遊ゲート電極５下の基板ウ
エル表面が強反転(チャネル形成)する。この方式はドレ
イン拡散層３側ではなくソース拡散層２側のチャネル領
域からのホットエレクトン注入であり，通常のドレイン
拡散層側のホットエレクトン注入に比べ，ホットエレク
トロンを発生させる領域(本装置では選択ゲート電極４
と浮遊ゲート電極５とに挟まれる基板チャネル領域のこ
と)の電界強度が強く、チャネルへの供給電流に対する
ホットエレクトロン発生効率が高い。その結果として注
入効率が高いという利点がある。実際の各電極の電位は
微妙な素子構造・素子特性の違いやプロセスとの対応に
より適宜定めるものとするが、以下に上記に例示した実
施例に基づいた書込み時の印可電圧(電位配分)の参考値
を示す。

【００６０】

【表３】 このような電位設定がなされている場合には，図１１に
示すように選択ゲート電極４下及び浮遊ゲート電極５下
のチャネル領域にはチャネル５０が形成され、選択ゲー
トＴｒ及びメモリゲートＴｒがＯＮするので、そこに挟
まれる部分に極めて高い電界が形成されホットエレクト
ロンが発生する。このとき浮遊ゲート電極５は制御ゲー
ト電極６と基板との間に印可された電圧で高い正電位に
バイアスされるため、このホットエレクトロンをより効
率的に浮遊ゲート電極へ引き込ことが出来る。

【００６１】読込方式(メモリアクセス)はソースとドレ
インを事実上反対にして行う。これは読出ディスターブ
の低減を謀るためである。以下の表に印可電圧(電位配
分)の参考値を示す。

【表４】

【００６２】図１２（Ａ）はさらに他の実施例を示した
ものであり、制御ゲート電極６が浮遊ゲート電極５の上
面から側面まで被った構造をしている。図１２（Ｂ）は
この実施例の浮遊ゲート電極５から制御ゲート電極６へ
のトンネル電子放出を示すものである。トンネル現象を
起こさせるために、選択ゲート電極４に負電位を、制御
ゲート電極６に正電位を与える。実際の電位は微妙な素
子構造・素子特性の違いやプロセスとの対応により適宜
定めるものとする。また、ドレイン３の電位はフローテ
ィング（Ｆ）、或いは適度な正電位にしておくとよい。

【００６３】図１３は好ましい実施例として、選択ゲー
ト電極４が浮遊ゲート電極５の角部（肩の部分）に隣接
しているメモリ素子を示したものである。（ａ）はこの
実施例のメモリ素子構造を示したものであり、（ｂ）は
その微視的構造を示したものである。制御ゲート電極６
の幅が浮遊ゲート電極５の幅よりも狭く、制御ゲート電
極６の両縁が浮遊ゲート電極５の両縁よりも内側にくる
ように、制御ゲート電極６が浮遊ゲート電極５上で浮遊
ゲート電極５の中央部側に配置されていることにより、
浮遊ゲート電極５の角部には選択ゲート電極４が隣接し
ている。

【００６４】本発明では、浮遊ゲート５と選択ゲート電
極４間のポリシリコン−ポリシリコン間絶縁膜（通常、
酸化膜を使う）１４をトンネル膜として利用する。トン
ネル膜１４の厚さは絶縁膜１３の膜厚や各ゲート電極の
寸法等で異なり、適宜定められるのであるが、実施例で
は酸化膜を使用し、その厚さが２００〜３５０Å程度で
あった。

【００６５】この実施例では、陰極側の電極の角部を利
用することにより、その部分に電界を集中させて効率的
な電子トンネルを行なうことができる。別の観点から言
うと、このように角部を利用することによりそのポリシ
リコン−ポリシリコン間絶縁膜の膜厚を相対的に厚くす
ることができることを意味する。

【００６６】各メモリ素子のチャネル長方向の浮遊ゲー
ト電極側面に、絶縁単層膜或いは積層膜をエッチバック
して形成したサイドウォールを有することが好ましい。
図５中に示す浮遊ゲート電極５側面の絶縁膜１４（絶縁
膜Ｂ）はその面内で均一な膜であっても良いが、ポリ−
ポリ間トンネル消去をより効果的に行うためには浮遊ゲ
ート電極角部(肩の部分)の膜厚が１５０〜４５０Å(実
施の例では２００〜３5０Å程度)である必要がある。ま
た、ＳＳＩ書込を効果的に行うためには基板表面に近い
部分(ギャップ幅)で２５０〜１０００程度の膜厚が必要
である。従って、両者を満たし、双方をより効果的に行
うためには、サイドウォールを有することが好ましい。

【００６７】図１４(a)〜(e)に本発明のプロセスフロー
の一実施例を示す。 （ａ）シリコン基板にウエル等を形成した後で、メモリ
ゲート酸化膜１２を形成し、続いて浮遊ゲート電極用ポ
リシリコン膜５を形成し、浮遊ゲート電極をチャネル幅
方向にメモリ素子ごとに分離するスリットを形成した
後、その上から浮遊ゲート電極−制御ゲート電極間の絶
縁膜（例えば、酸化膜、窒化膜及び酸化膜の３層構造の
ＯＮＯ積層膜）１３を形成し、続いてその上から制御ゲ
ート電極用ポリシリコン膜６を形成し、さらに続いてそ
の上から制御ゲート電極−選択ゲート電極間の絶縁用の
絶縁膜１６ａを形成する。その後、絶縁膜１６ａ及びポ
リシリコン膜６を公知の写真製版技術及びエッチング技
術によりパターン加工して、制御ゲート電極６を形成す
る。

【００６８】（ｂ）次に、絶縁単層膜或いは積層膜を堆
積し、エッチバックを施すことにより、制御ゲート電極
６の側面に絶縁サイドウォール１６ｂを形成する。 （ｃ）次に、これらの絶縁膜１６ａ，１６ｂをマスクと
してポリシリコン膜５をドライエッチングによりパター
ン加工する。 （ｄ）次に、再度 絶縁単層膜或いは積層膜を堆積し、
エッチバックを施すことにより、浮遊ゲート側面にサイ
ドウォールを形成する。実施例ではこのサイドウォール
はＯＮＯ積層膜のデポ・エッチバックにより行なった。

【００６９】（ｅ）次に、拡散層（ソース２・ドレイン
３）を形成するための不純物イオン注入を施す。その
後、ウェットエッチングにより表面の酸化膜を除去した
後、酸化処理により拡散層２，３上の増速酸化膜１７及
び選択ゲート酸化膜１１とポリ−ポリ間トンネル酸化膜
１４肩の部分を同時に形成する。 （ｆ）次に、選択ゲート電極用ポリシリコン膜（及びゲ
ート低抵抗化用ポリサイド膜及びカバー用酸化膜）４を
形成し、選択ゲートを公知の写真製版技術及びエッチン
グ技術により形成する。これらの工程により所望のメモ
リ装置(メモリアレイも同様な方法で作られる)を得るこ
とができる。

【００７０】図１５はポリシリコンで形成される浮遊ゲ
ート電極５の角部が選択ゲート電極４に隣接し、しかも
その角部が鋭角であることによって、その部分に電界を
一層集中させて効率的な電子トンネルを行なわせる効果
をより高めた実施例を示したものである。このような形
状にすることにより電界集中がさらに強まり、より厚い
トンネル膜においても電子トンネルが可能になった。こ
の場合のトンネル酸化膜１４の厚さも、絶縁膜１３の膜
厚や各ゲート電極の寸法等で異なり、適宜定められるの
であるが，実施例では２００〜４００Å程度であった。

【００７１】図１６（ａ）〜（ｅ）により図１５の実施
例のメモリ素子を製造するプロセスフローの一実施例を
示す。 （ａ）シリコン基板にウエル等を形成した後でメモリゲ
ート酸化膜１２を形成し、続いて浮遊ゲート電極用ポリ
シリコン膜５を形成し、浮遊ゲート電極をチャネル幅方
向にメモリ素子ごとに分離するスリットを形成した後、
その上から浮遊ゲート電極−制御ゲート電極間の絶縁膜
（例えば、酸化膜、窒化膜及び酸化膜の３層構造のＯＮ
Ｏ積層膜）１３を形成し、続いて制御ゲート電極用ポリ
シリコン膜６を形成し、続いて制御ゲート電極−選択ゲ
ート電極間の絶縁用の絶縁膜１６ａを形成する。その
後、絶縁膜１６ａ、ポリシリコン膜６、絶縁膜１３及び
ポリシリコン膜５を公知の写真製版技術及びエッチング
技術によりパターン加工して制御ゲート電極６と浮遊ゲ
ート電極５を形成する。

【００７２】（ｂ）次に酸化処理により、ポリシリコン
膜６及びポリシリコン膜５の側面にそれぞれ絶縁膜６
ａ，５ａを形成する。ここで、ポリシリコン膜５及び６
にはそれを積層する過程において低抵抗化用不純物の導
入を行なっておく。このときポリシリコン膜５に比して
ポリシリコン膜６の不純物濃度を濃くしておくことによ
り、この工程での酸化処理においてポリシリコン６側面
の酸化膜６ａの膜厚をポリシリコン５側面の酸化膜５ａ
の膜厚より厚くすることができる。

【００７３】（ｃ）次に、拡散層（ソース２・ドレイン
３）を形成するための不純物イオン注入を施す。次に、
ウェットエッチング処理により、ポリシリコン膜５の側
面及び基板上の酸化膜を除去する。ポリシリコン膜６の
側面にはポリシリコン膜５の側面よりも厚い酸化膜６ａ
が形成されていたので、この工程のウェットエッチング
処理によってもポリシリコン膜６の側面にはまだ酸化膜
６ａが残っている。

【００７４】（ｄ）次に、酸化処理により、拡散層２，
３上の増速酸化膜、選択ゲート酸化膜１１、及びポリシ
リコン−ポリシリコン間トンネル酸化膜１４を同時に形
成する。 （ｅ）選択ゲート用ポリシリコン膜（その上のゲート低
抵抗化用ポリサイド膜及びさらにその上のカバー用酸化
膜を含む）４を形成し、公知の写真製版技術及びエッチ
ング技術によりパターン加工して選択ゲート電極４を形
成することにより、所望のメモリ素子（メモリ素子アレ
イも同様な方法で作られる）を得ることができる。

【００７５】本発明の半導体記憶装置は、記憶素子のソ
ース及びドレインをメモリ素子のチャネル幅方向に拡散
層配線で連結(コンタクトレス化されたビットライン)
し、またこれと同方向に制御ゲート電極が連結し、また
これと直交する方向(半導体記憶素子のチャネル長方向)
に選択ゲート電極を連結(ワードライン)して、半導体記
憶素子をアレイ配置し、ビットラインとワードラインと
によりマトリックス選択が可能となっている。

【００７６】図１７及び図１８に本発明の記憶装置のそ
れぞれの実施例の概略図を示す。この装置では、図１７
或いは図１８に示すように、ライン状の選択ゲート電極
４がワードラインを構成し、ソース２及び/又はドレイ
ン３がこれに対し直交する方向に配されるビットライン
を構成し、ライン状の制御ゲート電極６がビットライン
と同方向に配されている。このような配置にすることに
より、メモリアレイ内のあるセルの選択（アクセス）は
選択ゲート電極４(ワードライン)と拡散層２及び３(ビ
ットライン)のマトリックス選択により可能となる。こ
のとき制御ゲート６は擬似的なビットラインとして作用
し、アクセス前に予め所望の正電位(表４のバイアス条
件参照)に設定しておくことでメモりアクセスの時間を
短縮させる効果も持っている。また，この装置の基本的
な製造方法や動作方法は先に説明した何れかのメモリ素
子のそれと同様である。

【００７７】ここで、図１７は一般にVirtual-Ground-A
rray(仮想グランド)方式に属するものであり、ソースラ
インとドレインラインが交互に配置され，ワードライン
(選択ゲートライン)方向に隣り合うメモリ素子同士にお
いて、一方の素子のソースともう一方の素子のドレイン
が共通となっている。従って、選択される素子によっ
て、動作上のソースとドレインが交互する。即ち，通常
メモリアクセス時にグランド電位にされるソース(本装
置ではリードディスターブ抑制のため図中３のドレイン
がソースとして使われる)が，選択されるメモリの位置
によって交代するものである。このようなアレイ配置で
は図１８のそれと比して、全てのセルが同方向を向いて
いるのでそれに関するデバイス特性のバラツキが無いと
いう利点が有る。また、制御ゲートのライン／スペース
が一定であり、段差の低い部分(選択ゲートトランジス
タの上部)に選択ゲートのポリシリコン膜を埋め込むこ
とができ、トータル段差低減、プロセスの容易化に有利
という点がある。

【００７８】ここで、図１８は単純なＮＯＲ型に属す
が、ソースラインとドレインラインが交互に配置され、
ワードライン(選択ゲートライン)方向に隣り合うメモリ
素子同士において、一方の素子のソースともう一方の素
子のソースが共通となっている。従って、図１７の場合
のように選択される素子によって、動作上のソースとド
レインが交互することはなく、電気的手段の設定も容易
であるという利点がある。何れにせよ、図１７又は図１
８に示すメモリアレイはビットラインを拡散層配線で達
成しているため、通常のＮＯＲ型に比べドレインコンタ
クトが不要であり、高集積化に極めて有利な構造をして
いる。

【００７９】図１７又は図１８に示すメモリアレイを備
えた記憶装置において、すでに説明した消去方法を用い
て、ワードラインを共有化しているセルを一括消去する
ことができる。セルアレイは図１７又は図１８に示すよ
うに、選択ゲート電極４がワードラインとして同方向の
セルで共通になっている。また、制御ゲート６がビット
ライン方向において同方向のセルで共通になっている。

【００８０】従って、選択ゲート電極４に電子をトンネ
ル放出させる場合(メモリ消去時)には、少なくとも選択
ゲートライン毎のブロック間消去が可能となる。即ち、
制御ゲートラインを全て負電位にしておき、任意の選択
ゲートラインを選択(正電位)にすれば、その選択した選
択ゲートライン上のセルが全てトンネル消去される。

【００８１】このように、本発明の記憶装置は、ソース
２及びドレイン電極３、浮遊ゲート電極５、選択ゲート
電極４、及び制御ゲート電極６を有し、加えて、浮遊ゲ
ート電極５が制御ゲート電極６、基板チャネル領域、及
び選択ゲート電極４に電気的にカップリングするような
メモリ素子構造を有し、ＳＳＩ書込が可能で、ポリ-ポ
リ間トンネル消去が可能で、かつ過剰消去の問題のない
デバイス構造を有している。加えて、選択ゲートライン
４ごとのブロック一括消去が可能で、容易なマトリック
ス選択が可能で、かつ高集積化が容易なアレイ配置・メ
モリ構成を有するものである。

【００８２】図１９は図１７、図１８の実施例で使用さ
れる素子分離領域１５の例を示したものである。素子分
離法，特に浮遊ゲート電極５の分離に関して幾つかの手
法が有り、図１９（ａ）〜（ｄ）は制御ゲート電極方向
の断面図をそれぞれ示している。図１９（ａ）の素子分
離領域１５は、通常のフィールド酸化膜（例えばＬＯＣ
ＯＳ）で形成した場合である。図１９（ｂ）の素子分離
領域１５は、ＣＶＤ酸化膜で形成し、浮遊ゲート電極５
用のポリシリコンを埋め込むことにより素子分離を図っ
たものである。

【００８３】図１９（ｃ）の素子分離領域１５は、
（ｂ）のものとほぼ同じであるが，浮遊ゲート電極５用
の埋込みポリシリコン層の形成をポリシリコン層のエッ
チバック処理でおこなったものである。この場合，マス
クステップの低減やアライメントマージンの低減等の効
果があり、コスト低減・高集積化に有利であるが、プロ
セスが（ｂ）のそれに比べて高難度になる。またこの場
合にはポリシリコン層を先に形成しＣＶＤ酸化膜を埋め
込むようにしてもよい。図１９（ｄ）の素子分離領域２
５は、素子分離酸化膜を用いない場合であり、本来素子
分離領域となる部分２５に基板と同導電型の不純物を導
入して素子分離効果を強めておくとよい。

【００８４】図１９（ｂ）のＣＶＤ酸化膜による素子分
離領域を用いたメモリ素子アレイの実施例を図２０から
図２３に示す。図２０と図２１は、図１８に示されたメ
モリ素子アレイ、すなわちソース拡散２及びドレイン拡
散３が、それらを挟んで隣り合うメモリ素子により共有
化されるように、ソース拡散２、ドレイン拡散３及び浮
遊ゲート電極５が配置されているメモリ素子アレイに、
ＣＶＤ酸化膜による素子分離領域１５を適用したもので
ある。それぞれ（ａ）は平面図、（ｂ）は（ａ）のＳ−
Ｓ’線位置での断面図、（ｃ）は（ａ）のＣ−Ｃ’線位
置での断面図である。

【００８５】図２０では素子分離膜１５は、ソース拡散
２およびドレイン拡散３が延びている方向と直交して連
続した帯状に形成されている。この実施例は、拡散層２
及び３を帯状に予め形成した後，素子分離領域１５を拡
散層２及び３と直交する帯状に形成し、続いて浮遊ゲー
ト電極以降の形成を行なったものである。

【００８６】これに対し、図２１の実施例では、素子分
離膜１５はソース拡散２およびドレイン拡散３と交差す
ることなく、選択ゲート電極４の延びる方向につながら
ないように分離されている。この実施例は、先ず素子分
離領域１５を選択ゲート電極４の延びる方向につながっ
たストライプ状に形成した後、図１４（ａ）〜（c）或
いは図１６（ａ）〜（c）と同様な方法で積層のゲート
電極５、６を形成し、拡散層形成用の不純物イオン注入
用のマスクを形成し、そのイオン注入を行なう前にその
マスクで素子分離膜１５を加工して所望の拡散形成領域
を確保し、以下、図１４或いは図１６と同じプロセスに
よりこのメモリ素子アレイを形成することができる。

【００８７】図２０の実施例は工程数が図２１の実施例
より少なく、また、メモリ領域内の段差が小さいので、
プロセスが容易であるが、前者の場合、後者に比較して
拡散層２，３と浮遊ゲート電極５間のアライメントずれ
が生じるため、実用に不可ではないが、得られた試作ロ
ット間でバラツキが少しばかり大きくなった。後者は前
者に比べて工程数が少し多くプロセスが少し高難度であ
るが、素子のバラツキが小さく、セルアレイの面積も小
さく、より高集積化が容易である。消去、書込みおよび
読出し時の電気的駆動条件その他は、素子分離領域の種
類によっては変わらず、すでに説明した通りである。

【００８８】図２２と図２３は図１７に示されたメモリ
素子アレイ、すなわちソース拡散２とドレイン拡散３が
交互に配置され、仮想グランド型に配置されているメモ
リ素子アレイに、ＣＶＤ酸化膜による素子分離領域１５
を適用したものである。それぞれ（ａ）は平面図、
（ｂ）は（ａ）のＳ−Ｓ’線位置での断面図、（ｃ）は
（ａ）のＣ−Ｃ’線位置での断面図である。

【００８９】図２２では素子分離膜１５はソース拡散２
およびドレイン拡散３が延びている方向と直交して連続
した帯状に形成されており、図２３では素子分離膜１５
はソース拡散２およびドレイン拡散３と交差することな
く、選択ゲート電極４の延びる方向につながらないよう
に分離されている。図２２，２３の実施例の製造方法お
よび特性は、それぞれ図２０，２１の実施例で説明した
ところと同じである。

【００９０】

【発明の効果】本発明のメモリ素子は選択ゲート電極を
持つため、過剰消去の問題がなく、低電圧化や多値化が
容易であり、電子注入効率の高いＳＳＩ書込み方式が可
能であるためチャージポンプの昇圧が容易となって単一
電源化が可能となり、さらに、チャージポンプのキャパ
シタ面積の低減が図れることから、高集積化に寄与し、
集積度の向上が図れる。ポリシリコン−ポリシリコン間
でのトンネル消去方式が可能なので、浮遊ゲート電極−
拡散層間の基板ゲート酸化膜をトンネル絶縁膜とするト
ンネル消去に比べて基板ゲート酸化膜の膜厚を相対的に
厚くすることができ、ゲート酸化膜の高い信頼性及び耐
久性を得ることができる。また、浮遊ゲート電極下のゲ
ート酸化膜の膜厚を、トンネル絶縁膜に要求される特性
に拘束されることなく独自に設計できるので、信頼性を
重視して厚くしたり、スピード等を重視してより薄膜化
することもできる。浮遊ゲート電極とドレインとの電気
的なカップリングが不要のため実効チャネル長を大きく
設定でき、結果として短チャネル効果を抑制できたり、
又はその分だけプログラムゲート長（浮遊ゲート電極
長）の縮小が可能になる。浮遊ゲート電極の角部に選択
ゲート電極が隣接しているようにし、さらに浮遊ゲート
電極のその角部が鋭角になるように形成しておくことに
より、浮遊ゲート電極から選択ゲート電極へのトンネル
電子放出が容易になる。

【００９１】本発明のメモリ素子をアレイ状に配置する
際に、ドレイン拡散とソース拡散のうち少なくともソー
ス拡散、好ましくはドレイン拡散も連続して配列された
複数のメモリ素子で共通に使用されるように連続した拡
散層として形成し、制御ゲート電極をソース拡散と平行
な方向のライン状に形成し、かつ、選択ゲート電極を制
御ゲート電極と直交する方向のライン状に形成する。そ
して、ソース拡散及びドレイン拡散を、それらを挟んで
隣り合うメモリ素子により共有化されるように配置して
コンタクトレス構造にするか、又はソース拡散とドレイ
ン拡散を交互に配置してコンタクトレス構造で仮想グラ
ンド型アレイ方式とすることにより、集積度の向上、大
容量化に寄与することができる。本発明の半導体記憶装
置は、メモリ消去時には、制御ゲート電極に正の電位、
選択ゲート電極に負の電位、ソース拡散に正の電位を与
えて、浮遊ゲート電極から選択ゲート電極へのトンネル
電子放出をさせるが、その際、選択ゲート電極（ワード
ライン）を共有化しているメモリ素子を一括消去するこ
とができる。

【図面の簡単な説明】

【図１】ＥＴＯＸ型メモリ素子アレイを示す図であり、
（Ｃ）は平面図で、（Ａ）は（Ｃ）におけるＡ−Ａ’線
位置での断面図、（Ｂ）は（Ｃ）におけるＢ−Ｂ’線位
置での断面図である。

【図２】ＳunDisk型メモリ素子アレイを示す図であり、
（Ｃ）は平面図、（Ａ）は（Ｃ）におけるＡ−Ａ’線位
置での断面図、（Ｂ）は（Ｃ）におけるＢ−Ｂ’線位置
での断面図である。

【図３】ＳＳＴ型メモリ素子アレイを示す図であり、
（Ｃ）は平面図、（Ａ）は（Ｃ）におけるＡ−Ａ’線位
置での断面図、（Ｂ）は（Ｃ）におけるＢ−Ｂ’線位置
での断面図である。

【図４】ＢＭＩ型メモリ素子アレイを示す図であり、
（Ｃ）は平面図、（Ａ）は（Ｃ）におけるＡ−Ａ’線位
置での断面図、（Ｂ）は（Ｃ）におけるＢ−Ｂ’線位置
での断面図である。

【図５】（ａ）は一実施例のメモリ素子アレイを示す断
面図、（ｂ）は１つのメモリ素子を示す断面図である。

【図６】（Ａ）は同実施例での消去時の各部の電位を示
す断面図、（Ｂ）はその等価回路図である。

【図７】（Ａ）は等価回路図を書き直したもの、（Ｂ）
はその等価回路図を定常状態に当てはめた等価回路図で
ある。

【図８】ポリシリコン−ポリシリコン間トンネル消去を
説明するメモリ素子の断面図である。

【図９】他の実施例におけるメモリ素子アレイを示す断
面図である。

【図１０】同実施例における１つのメモリ素子を示す断
面図である。

【図１１】本発明のメモリ素子における書込み方式を説
明する断面図である。

【図１２】（Ａ）はさらに他の実施例を示す断面図、
（Ｂ）はその消去方法を示す断面図である。

【図１３】（Ａ）はさらに他の実施例を示す断面図、
（Ｂ）はその部分拡大断面図である。

【図１４】本発明のメモリ素子の製造方法のプロセスフ
ローの一実施例を示す工程断面図である。

【図１５】さらに他の実施例のメモリ素子を示す断面図
である。

【図１６】図１５の実施例のメモリ素子を製造するプロ
セスを示す工程断面図である。

【図１７】メモリ素子アレイの一実施例を示す図であ
り、（ａ）は平面図、（ｂ）は（ａ）のＳ−Ｓ’線位置
での断面図、（ｃ）は（ａ）のＣ−Ｃ’線位置での断面
図である。

【図１８】メモリ素子アレイの他の実施例を示す図であ
り、（ａ）は平面図、（ｂ）は（ａ）のＳ−Ｓ’線位置
での断面図、（ｃ）は（ａ）のＣ−Ｃ’線位置での断面
図である。

【図１９】（ａ）から（ｄ）はそれぞれ実施例で使用さ
れる素子分離領域の例を示す断面図である。

【図２０】コンタクトレス方式のメモリ素子アレイにＣ
ＶＤ酸化膜による素子分離領域を適用した一実施例を示
したものであり、（ａ）は平面図、（ｂ）は（ａ）のＳ
−Ｓ’線位置での断面図、（ｃ）は（ａ）のＣ−Ｃ’線
位置での断面図である。

【図２１】コンタクトレス方式のメモリ素子アレイにＣ
ＶＤ酸化膜による素子分離領域を適用した他の実施例を
示したものであり、（ａ）は平面図、（ｂ）は（ａ）の
Ｓ−Ｓ’線位置での断面図、（ｃ）は（ａ）のＣ−Ｃ’
線位置での断面図である。

【図２２】仮想グランド型のコンタクトレス方式メモリ
素子アレイにＣＶＤ酸化膜による素子分離領域を適用し
た一実施例を示したものであり、（ａ）は平面図、
（ｂ）は（ａ）のＳ−Ｓ’線位置での断面図、（ｃ）は
（ａ）のＣ−Ｃ’線位置での断面図である。

【図２３】仮想グランド型のコンタクトレス方式メモリ
素子アレイにＣＶＤ酸化膜による素子分離領域を適用し
た他の実施例を示したものであり、（ａ）は平面図、
（ｂ）は（ａ）のＳ−Ｓ’線位置での断面図、（ｃ）は
（ａ）のＣ−Ｃ’線位置での断面図である。

【符号の説明】

１ 半導体基板 １ｐ ウエル ２ ソース拡散 ３ ドレイン拡散 ４ 選択ゲート電極 ５ 浮遊ゲート電極 ６ 制御ゲート電極 １１、１２ ゲート酸化膜 １３，１４ 絶縁膜

Claims (21)

【特許請求の範囲】
1. 【請求項１】 半導体基板又はウエルにドレイン拡散及
   びソース拡散が形成され、その基板上又はウエル上には
   絶縁膜を介し、ドレイン拡散に隣接しソース拡散とは距
   離をもってメモリ素子ごとに分離して形成された浮遊ゲ
   ート電極が設けられ、浮遊ゲート電極上に絶縁膜を介し
   て複数のメモリ素子に共通の制御ゲート電極が設けら
   れ、制御ゲート電極との間及び浮遊ゲート電極との間に
   それぞれ絶縁膜を介し、浮遊ゲート電極とソース拡散と
   の間の基板上又はウエル上にゲート絶縁膜を介して、浮
   遊ゲート電極と制御ゲート電極を跨ぐ選択ゲート電極が
   設けられた電気的消去可能な不揮発性半導体メモリ素子
   を備えた不揮発性半導体記憶装置において、 前記不揮発性半導体メモリ素子の制御ゲート電極−浮遊
   ゲート電極間の絶縁膜、及び浮遊ゲート電極−選択ゲー
   ト電極間の絶縁膜は、これらの３つのゲート電極が電気
   的に容量結合され、かつ浮遊ゲート電極から選択ゲート
   電極へのトンネル電子放出が可能な条件に設定されてい
   ることを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 前記不揮発性半導体メモリ素子の消去時
   の制御ゲート電極の電位をＶcge（Ｖcge＜０）、選択ゲ
   ート電極の電位をＶsge、基板電極又はウエル電極の電
   位をグランド電位としたとき、浮遊ゲート電極と制御ゲ
   ート電極間の絶縁膜Ａ(容量Ｃa，平均膜厚Ｔa)と、浮遊
   ゲート電極と選択ゲート電極間の絶縁膜Ｂ(容量Ｃb，平
   均膜厚Ｔｂ)と、浮遊ゲート電極と基板又はウェル間の
   絶縁膜Ｍ(容量Ｃm，平均膜厚Ｔm)とにより前記３つのゲ
   ート電極と基板又はウェルが下記の条件下で電気的結合
   がなされる請求項１に記載の不揮発性半導体記憶装置。 ０＜ [ＣaＴa−(Ｃb+Ｃm)Ｔb]Ｖcge ＜ [(Ｃa+Ｃm)Ｔa-
   ＣbＴb]Ｖsge
3. 【請求項３】 メモリ消去時には、制御ゲート電極に負
   の電位、選択ゲート電極に正の電位、基板電極又はウエ
   ル電極にグランド電位が与えられて、浮遊ゲート電極か
   ら選択ゲート電極へのトンネル電子放出がなされる請求
   項１又は２に記載の不揮発性半導体記憶装置。
4. 【請求項４】 メモリ消去時には、ソース電極に選択ゲ
   ート電極より小さい正電位が与えられて、浮遊ゲート電
   極から選択ゲート電極へのポリ-ポリ間トンネル電子放
   出がなされる請求項１，２又は３に記載の不揮発性半導
   体記憶装置。
5. 【請求項５】 メモリ消去時には、制御ゲート電極の電
   位Ｖcge（Ｖcge＜０）の絶対値と選択ゲート電極の電位
   Ｖsgeとがほぼ等しく設定される請求項１から４のいず
   れかに記載の不揮発性半導体記憶装置。
6. 【請求項６】 半導体基板と電気的に分離されているウ
   エルにドレイン拡散及びソース拡散が形成され、そのウ
   エル上には絶縁膜を介し、ドレイン拡散に隣接しソース
   拡散とは距離をもってメモリ素子ごとに分離して形成さ
   れた浮遊ゲート電極が設けられ、浮遊ゲート電極上に絶
   縁膜を介して複数のメモリ素子に共通の制御ゲート電極
   が設けられ、制御ゲート電極との間及び浮遊ゲート電極
   との間にそれぞれ絶縁膜を介し、浮遊ゲート電極とソー
   ス拡散との間のウエル上にゲート絶縁膜を介して、浮遊
   ゲート電極と制御ゲート電極を跨ぐ選択ゲート電極が設
   けられた電気的消去可能な不揮発性半導体メモリ素子を
   備えた不揮発性半導体記憶装置において、 前記不揮発性半導体メモリ素子の制御ゲート電極−浮遊
   ゲート電極間の絶縁膜、及び浮遊ゲート電極−選択ゲー
   ト電極間の絶縁膜は、これらの３つのゲート電極が電気
   的に容量結合され、かつ浮遊ゲート電極から選択ゲート
   電極へのトンネル電子放出が可能な条件に設定されてい
   ることを特徴とする不揮発性半導体記憶装置。
7. 【請求項７】 前記不揮発性半導体メモリ素子の制御ゲ
   ート電極−浮遊ゲート電極間の絶縁膜の容量をＣａ、平
   均膜厚をＴａとし、浮遊ゲート電極−選択ゲート電極間
   の絶縁膜の容量をＣｂ、平均膜厚をＴｂとしたとき、 Ｃｂ・Ｔｂ＜Ｃａ・Ｔａ なる関係を満たしている請求項６に記載の不揮発性半導
   体記憶装置。
8. 【請求項８】 前記不揮発性半導体メモリ素子の制御ゲ
   ート電極−浮遊ゲート電極間の絶縁膜と浮遊ゲート電極
   −選択ゲート電極間の絶縁膜は同じ種類の絶縁膜であ
   り、かつ面積をそれぞれＳａ，Ｓｂとしたとき、 Ｓｂ＜Ｓａ なる関係を満たしている請求項６又は７に記載の不揮発
   性半導体記憶装置。
9. 【請求項９】 メモリ消去時には、制御ゲート電極に負
   電位、選択ゲート電極に正電位、基板電極にグランド電
   位が与えられ、ウエル電極及びソース/ドレイン電極が
   浮遊電位とされることにより、浮遊ゲート電極から選択
   ゲート電極へのポリ-ポリ間トンネル電子放出がなされ
   る請求項６，７又は８に記載の不揮発性半導体記憶装
   置。
10. 【請求項１０】 メモリ書込時には、選択ゲート電極と
    浮遊ゲート電極とに挟まれる基板チャネル領域から浮遊
    ゲート電極へのホットエレクトロン注入がなされる請求
    項１，２，６，７又は８に記載の不揮発性半導体記憶装
    置。
11. 【請求項１１】 前記不揮発性半導体メモリ素子のチャ
    ネル長方向の浮遊ゲート電極側面に、絶縁単層膜或いは
    積層膜をエッチバックして形成したサイドウォールを有
    する請求項１，２，６，７，８又は１０に記載の不揮発
    性半導体記憶装置。
12. 【請求項１２】 浮遊ゲート電極の角部の少なくとも一
    方は制御ゲート電極よりも外側に突出し、その突出した
    浮遊ゲート電極の角部には選択ゲート電極が隣接してい
    る請求項１から１１のいずれかに記載の不揮発性半導体
    記憶装置。
13. 【請求項１３】 浮遊ゲート電極で選択ゲート電極に隣
    接する前記角部が鋭角に形成されている請求項１２に記
    載の不揮発性半導体記憶装置。
14. 【請求項１４】 ドレイン拡散とソース拡散のうち少な
    くともソース拡散は連続して配列された複数のメモリ素
    子で共通に使用されるように連続した拡散層として形成
    され、制御ゲート電極がソース拡散と平行な方向のライ
    ン状に形成され、かつ、選択ゲート電極が制御ゲート電
    極と直交する方向のライン状に形成されてワードライン
    を構成して、前記メモリ素子がアレイ状に配置されてい
    る請求項１から１３のいずれかに記載の不揮発性半導体
    記憶装置。
15. 【請求項１５】 ドレイン拡散も、連続して配列された
    複数のメモリ素子で共通に使用されるように連続した拡
    散層としてソース拡散に平行に形成されており、ソース
    拡散及びドレイン拡散は拡散層配線で連結されたコンタ
    クトレス構造のビットラインとなっており、このビット
    ラインと前記ワードラインとによりマトリックス選択が
    なされる請求項１４に記載の不揮発性半導体装置。
16. 【請求項１６】 ソース拡散及びドレイン拡散が、それ
    らを挟んで隣り合うメモリ素子により共有化されるよう
    に、ソース拡散、ドレイン拡散及び浮遊ゲート電極が配
    置されている請求項１５に記載の不揮発性半導体記憶装
    置。
17. 【請求項１７】 ソース拡散とドレイン拡散が交互に配
    置されている請求項１５に記載の不揮発性半導体記憶装
    置。
18. 【請求項１８】 ワードラインを共有化しているセルを
    一括消去する請求項１４から１７のいずれかに記載の不
    揮発性半導体記憶装置。
19. 【請求項１９】 以下の工程（Ａ）から（Ｆ）によりゲ
    ート電極を形成することを特徴とする不揮発性半導体記
    憶装置の製造方法。 （Ａ）基板上のメモリゲート酸化膜上に浮遊ゲート電極
    用ポリシリコン膜を形成し、その上に絶縁膜を介して制
    御ゲート電極用ポリシリコン膜を形成し、さらにその上
    に絶縁膜を形成する工程、 （Ｂ）最上層の絶縁膜及び制御ゲート電極用ポリシリコ
    ン膜をパターン化して制御ゲート電極を形成する工程、 （Ｃ）基板表面全面に絶縁膜を形成し、エッチバックを
    施すことにより、制御ゲート電極の側面に絶縁サイドウ
    ォールを形成する工程、 （Ｄ）制御ゲート電極上の絶縁膜及び絶縁サイドウォー
    ルをマスクとして浮遊ゲート電極用ポリシリコン膜をエ
    ッチングによりパターン化して浮遊ゲート電極を形成す
    る工程、 （Ｅ）基板上には選択ゲート酸化膜、浮遊ゲート電極の
    側面にはトンネル酸化膜を同時に形成する酸化処理工
    程、 （Ｆ）浮遊ゲート電極及び制御ゲート電極を含む積層ゲ
    ート電極から選択ゲート酸化膜上に及ぶ選択ゲート電極
    を形成する工程。
20. 【請求項２０】 以下の工程（Ａ）から（Ｅ）によりゲ
    ート電極を形成することを特徴とする不揮発性半導体記
    憶装置の製造方法。 （Ａ）基板上のメモリゲート酸化膜上に浮遊ゲート電
    極、絶縁膜、制御ゲート電極及び絶縁膜がこの順に積層
    された積層ゲート電極を形成する工程、 （Ｂ）次に酸化処理により、浮遊ゲート電極及び制御ゲ
    ート電極の側面に絶縁膜を形成する工程、 （Ｃ）ウェットエッチング処理により、浮遊ゲート電極
    の側面の酸化膜を除去する工程、 （Ｄ）酸化処理により、基板上には選択ゲート酸化膜、
    浮遊ゲート電極の側面にはトンネル酸化膜を同時に形成
    する酸化処理工程、 （Ｅ）積層ゲート電極から選択ゲート酸化膜上に及ぶ選
    択ゲート電極を形成する工程。
21. 【請求項２１】 浮遊ゲート電極と制御ゲート電極はと
    もに不純物導入により低抵抗化されたポリシリコン膜か
    らなり、かつ制御ゲート電極用のポリシリコン膜には浮
    遊ゲート電極用のポリシリコン膜よりも高濃度の不純物
    が導入されている請求項２０に記載の不揮発性半導体記
    憶装置の製造方法。