CN106898552A - 一种锗基mos晶体管的制备方法 - Google Patents
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Abstract
本发明提供一种锗基MOS晶体管的制备方法，属于CMOS超大规模集成电路(ULSI)中的场效应晶体管逻辑器件与电路领域。该制备方法制备的晶体管由于采用了锗材料的双层肖特基势垒源漏结构，提高了开态电流、抑制了泄漏电流。本发明节省了热预算、提高了器件驱动能力、解决了绝缘体上锗的工艺限制，利用先刻蚀凹槽淀积下层金属再利用多晶锗填充凹槽淀积上层金属的方法代替离子注入，极大地简化了工艺、节约了成本，避免了注入损伤。
Description
技术领域
本发明属于CMOS超大规模集成电路(ULSI)中的场效应晶体管逻辑器件与电路领域，具体涉及一种基于锗材料衬底的MOS晶体管的制备方法。
背景技术
早在20世纪60年代末，Lepselter和Sze就提出了肖特基势垒MOS场效应晶体管(Schottky Barrier MOSFET)结构，利用金属或硅化物代替传统的源漏区高掺杂，利用源端载流子的直接隧穿势垒实现导通。随着金属-氧化物-硅场效应晶体管(MOSFET)的尺寸不断缩小，短沟道效应对器件的影响越来越大。对于传统的MOS场效应晶体管，为了抑制短沟道效应，必须采用超浅结和陡变掺杂的源/漏区。而肖特基势垒源/漏区技术由于其可以利用简单的低温工艺实现超浅结、低寄生电阻源漏区和低寄生电容，因而成为了对高掺杂源漏区的一种具有吸引力的替代技术。而且相比于传统工艺中激活杂质所需的温度，低温工艺实现肖特基势垒源漏区需要较小的热预算，为高K介质和金属栅材料的使用提供了可能的解决办法。
然而传统的肖特基势垒MOS场效应晶体管(SB-MOSFET)也面临若干挑战。由于导通电流主要来源于源端载流子的隧穿，因而较高的势垒将限制开态导通电流的大小，故只能通过调低势垒来满足驱动电流的要求，然而较低的势垒又增大了泄漏电流，这成为限制SB-MOSFET应用的主要原因之一。此外，由于锗拥有可比硅2倍的电子迁移率、4倍的空穴迁移率以及较低的禁带宽度(约0.66eV)，有着更大的载流子迁移率和驱动能力；并且金属锗化物拥有较低的阻抗(如PtGe电阻率为16微欧·厘米，NiGe电阻率约15-20微欧·厘米，TiGe电阻率为20微欧·厘米)，进而减小了串联电阻的计算。近年来锗逐渐成为研究热点，并且有望取代硅成为延续摩尔定律发展和未来CMOS按比缩小的新一代衬底材料。但是在硅基上生长锗带来诸多挑战，如n型掺杂剂快速扩散、结泄漏电流较高、与硅晶格不匹配导致的界面巨大的位错缺陷等等。
为了解决SB-MOSFET开关态电流和在硅上生长锗导致缺陷的问题，因此采用绝缘体上锗(GeOI)和在衬底上制造薄锗沟道层以提高开态电流(Ion)并同时抑制关态电流(Ioff)，但是在实际应用中制造绝缘体上锗的薄膜制造由于在工艺上需要引入外延工序和缺陷密度控制，要比制造绝缘体上硅(SOI)更复杂；而新兴的非平面结构肖特基晶体管(如FinFET SL-Ts和nanowire SL-Ts)则对工艺条件提出了极高的要求。
发明内容
本发明提供了一种锗基衬底的MOS场效应晶体管的制备方法。
本发明的技术方案如下：
本发明所述MOS晶体管的制备方法，包括以下步骤：
1)将一定晶面的半导体锗基衬底浸入稀释的HF中以移除表面的自然氧化物和有机物污染物；
2)半导体衬底锗基利用等离子体处理钝化改善界面性质后，再进行金属有机物化学气相淀积(MOCVD)栅介质层，接着高温后退火，此步骤是在半导体衬底锗基上生长栅介质层，其等效氧化层厚度约为1-4nm，接着在栅介质层上淀积约100nm的栅电极层；
3)在栅介质层和电极层两侧通过低温PECVD淀积内层约6-15nm的二氧化硅和外层约4-6nm的SiN，形成双层侧墙结构。反应离子刻蚀(RIE)工艺的应用是为了形成上层的双层结构侧墙，起掩蔽作用，二氧化硅作为刻蚀的停止层；
4)通过自对准在源漏区刻蚀左右两个凹槽，再淀积形成下层侧墙；
5)通过自对准对衬底源漏区凹槽窗口进行金属溅射淀积，固相反应形成下层源、漏金属锗化物，厚度约15-20nm，氮气环境下快速热退火。不同退火温度对形成的金属锗化物组分不同(如300度低温热退火形成Ti6Ge5(600)晶面，在400-500度高温下形成Ti5Ge3(311)晶面)。由于栅电极层的掩蔽作用能够自对准地形成下层金属锗化物肖特基源区、漏区，上层侧墙和下层侧墙保护着锗基沟道平台、栅电极及栅介质层；
6)移除未反应的金属，移除下层侧墙，使源/漏凹槽露出，淀积多晶锗填充源漏区凹槽形成源漏多晶锗，利用平面化工艺和回刻工艺使源漏区表面平整；
7)在表面溅射上层金属，确保多晶锗完全消耗和金属形成锗化物，经过快速热退火形成金属与半导体的化合物，接着用王水去除未反应的金属，由于栅电极层和侧墙层的掩蔽作用能够自对准地将多晶锗源漏区形成上层金属锗化物肖特基源区和漏区；
8)去除上层侧墙，使用Ti/Al薄膜形成欧姆接触以及金属化等常规CMOS加工后道工序，即可制得所述的MOS晶体管。
上述的制备方法中，所述步骤(1)中的半导体锗基衬底的晶面一般选为(100)面或(111)面。
上述的制备方法中，所述步骤(2)中的栅介质层材料选自二氧化锆、二氧化铪。
上述的制备方法中，所述步骤(2)中的栅电极层材料选自氮化钽。
上述的制备方法中，所述步骤(3)、(4)中淀积上下层侧墙采用低温PECVD工艺。
上述的制备方法中，所述步骤(4)中凹槽的刻蚀深度约3-6nm。刻蚀方法为氢氟酸湿法刻蚀。下层侧墙材料为二氧化硅。
上述的制备方法中，所述步骤(5)中的金属材料选自Ti、Mn，淀积Ti形成p型源漏，淀积Mn形成n型源漏，淀积下层金属采用低温PECVD工艺。
上述的制备方法中，所述步骤(6)中淀积多晶锗填充源漏凹槽采用HDPECVD平坦化填充方法。
上述的制备方法中，所述步骤(6)中移除下层侧墙采用氢氟酸湿法腐蚀。
上述的制备方法中，所述步骤(7)中的金属材料选自Pt、Ni、Er、Zr、Yb，淀积Pt、Ni形成p型源漏，淀积Er、Zr、Yb形成n型源漏。
本发明的突出优点和积极效果：
1)本发明继承了传统肖特基势垒MOS晶体管(SB-MOSFET)和传统CMOS自对准工艺的优点，例如低温工艺、超浅结、低源漏区寄生电阻和寄生电容、减少光刻次数并简化工艺等。
2)本发明采用锗基代替硅基，增大了载流子迁移率，提高了器件的驱动能力；金属锗化物电阻率较低减小了串联电阻；金属锗化物和锗沟道形成原子级的突变结改善了短沟效应。
3)本发明采用刻蚀源漏凹槽的方法首先低温PECVD淀积下层金属形成下层金属锗化物源漏区，再采用HDPECVD淀积多晶锗平坦化填充源漏凹槽，继而淀积上层金属形成上层金属锗化物源漏区，与传统使用离子注入工艺注入金属离子形成下层源漏再淀积上层金属形成上层源漏不同，避免了离子注入工艺引起的晶格损伤和退火后形成的二次缺陷，极大地简化了工艺，设备简单、成本低廉、热预算低、可实现性强。
4)在与现有CMOS自对准工艺兼容并且保持了传统SB-MOSFET各种优点的条件下，该结构利用双层肖特基势垒结构，通过上层金属锗化物低势垒提高了开态电流，下层金属锗化物高势垒抑制了泄漏电流，提高了器件开关比，解决了超薄体的工艺限制；由于采用锗基代替硅基，载流子迁移率特高，增强了电流驱动能力，并且源漏区采用金属锗化物减小了源漏串联电阻；通过自对准在源漏区刻蚀凹槽，先利用低温PECVD淀积下层金属锗化物源漏区，再利用HDPECVD淀积多晶锗平坦化填充凹槽继而形成上层金属锗化物源漏区，避开了采用常规的高能离子注入工艺形成下层金属锗化物源漏区时导致的注入损伤及退火造成的二次缺陷，因此本发明选用的工艺制备法设备简单热预算低，无需离子注入，大大降低了制造成本。
总而言之，该结构利用基于锗材料的双层肖特基势垒结构，在继承传统SB-MOSFET的优点的基础上，提高了开态电流、抑制了泄漏电流、提高了器件开关比、节省了热预算、提高了器件驱动能力、解决了绝缘体上锗的工艺限制，使用简单的刻蚀凹槽的方法代替离子注入，极大地简化了工艺，节约了成本。
附图说明
图1是本发明的锗基双层源/漏肖特基势垒结构的MOS场效应晶体管的器件示意图；
图2是在半导体衬底锗基上淀积栅介质层和栅电极层后沿图1中AA’方向的器件剖面图；
图3是在栅介质层和电极层两侧生长上层侧墙后，自对准刻蚀源漏凹槽，并形成下层侧墙后沿图1中AA’方向的器件剖面图；
图4是低温PECVD淀积下层金属后退火固相反应形成下层金属锗化物源漏区后，沿图1中AA’方向的器件剖面图；
图5是采用氢氟酸湿法腐蚀下层侧墙后，沿图1中AA’方向的器件剖面图；
图6是HDPECVD淀积多晶锗平坦化填充源漏区凹槽后，沿图1中AA’方向的器件剖面图；
图7是淀积上层金属退火后形成上层金属锗化物后，沿图1中AA’方向的器件剖面图；
图8是移除上层侧墙后形成最终本发明的双层锗基源/漏肖特基势垒结构的MOS场效应晶体管沿图1中AA’方向的器件剖面图。
图例说明：
1-----------锗基半导体衬底 2-------------栅介质层
3-----------栅电极层 4-------------上层侧墙
5-----------下层侧墙 6-------------下层肖特基金属锗化物源区
7-----------下层肖特基金属锗化物漏区 8-------------上层多晶锗源区
9-----------上层多晶锗漏区 10------------上层肖特基金属锗化物源区
11----------下层肖特基金属锗化物漏区
具体实施方式
本发明提供的锗基双层源/漏肖特基势垒结构的MOS晶体管立体图如图1所示，
本发明提供的锗基双层源/漏肖特基势垒结构的MOS晶体管立体图如图1所示，包括一个半导体纯锗衬底1、一个栅介质层2、一个控制栅电极层3、一个下层金属锗化物源区6、一个下层金属锗化物漏区7、一个上层金属锗化物源区10、一个上层金属锗化物漏区11，其中一侧上10下6两层金属锗化物源区和另一侧上11下7两层金属锗化物漏区之间为器件的导电沟道区(沿着AA’方向)。从垂直于导电沟道的方向上看(即垂直于AA’方向)，栅介质层2位于沟道区和控制栅3之间。上层源区10和上层漏区11为低肖特基势垒(小于0.3eV)的同种金属锗化物材料，下层源区6和下层漏区7为高肖特基势垒(大于0.3eV)的同种金属锗化物材料，上下两层源漏区之间选择不同的金属锗化物材料。此外，上层金属锗化物的厚度小于下层锗化物的厚度，上层金属锗化物的厚度为3-6nm，下层金属锗化物的厚度为15-20nm。
下面为本发明的具体实施例：
本发明所述双层源漏锗基MOS晶体管的制备方法，包括以下工艺步骤：
1)将一定晶面(通常选用(100)晶面或(111)晶面)的半导体锗基衬底1浸入稀释的HF中以移除表面的自然氧化物和有机物污染物；
2)半导体衬底锗基1利用等离子体处理钝化改善界面性质后，再进行金属有机物化学气相淀积(MOCVD)栅介质层2，接着高温后退火，此步骤是在半导体衬底锗基1上生长栅介质层2(如HfO2、ZrO2)，其等效氧化层厚度约为1-4nm，接着在栅介质层2上淀积约100nm的栅电极层3(如TiN)，如图2；
3)在栅介质层和电极层两侧通过低温PECVD淀积内层约6-15nm的二氧化硅和外层约4-6nm的SiN，形成双层侧墙结构4。反应离子刻蚀(RIE)工艺的应用是为了形成上层的双层结构侧墙，起掩蔽作用，二氧化硅作为刻蚀的停止层；
4)通过自对准在源漏区刻蚀左右两个凹槽，再淀积形成下层侧墙5，凹槽的深度约3-6nm，如图3；
5)通过自对准对衬底源漏区凹槽窗口进行金属溅射淀积(淀积Ti形成p型源漏Ti6Ge5或Ti5Ge3，淀积Mn形成n型源漏Mn5Ge3)，固相反应形成下层源、漏金属锗化物，厚度约15-20nm，，氮气环境下快速热退火。不同退火温度对形成的金属锗化物组分不同(如300度低温热退火形成Ti6Ge5(600)晶面，在400-500度高温下形成Ti5Ge3(311)晶面)，另外不同锗基晶面形成Mn5Ge3的肖特基势垒高度也不同。由于栅电极层的掩蔽作用能够自对准地形成下层金属锗化物肖特基源区6、漏区7，上层侧墙4和下层侧墙5保护着锗基沟道平台、栅电极及栅介质层，如图4；
6)移除未反应的金属，利用氢氟酸湿法腐蚀移除下层侧墙5，使源/漏凹槽露出，如图5；
7)利用HDPECVD淀积多晶锗平坦化填充源漏区凹槽形成源漏多晶锗8和9，利用平面化工艺和回刻工艺使源漏区表面平整，如图6；
8)在表面溅射上层金属(异于下层金属，如Pt、Ni注入形成p型源漏，Er、Zr、Yb注入形成n型源漏)，确保多晶锗完全消耗和金属形成锗化物，经过快速热退火形成金属与半导体的化合物(如PtGe2、NiGe制作p型，ErGe制作n型)，接着用王水去除未反应的金属，由于栅电极层和侧墙层的掩蔽作用能够自对准地将多晶锗8和9形成上层金属锗化物肖特基源区10和漏区11，如图7；
9)去除上层侧墙4，使用Ti/Al薄膜形成欧姆接触以及金属化等常规CMOS加工后道工序，即可制得所述的MOS晶体管，如图8。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。
Claims (10)
1.一种锗基MOS晶体管的制备方法，包括以下步骤：
1)清除半导体锗基衬底表面的自然氧化物和有机物污染物；
2)半导体锗基衬底利用等离子体处理钝化改善界面性质后，再进行金属有机物化学气相淀积栅介质层，接着高温后退火；
3)在栅介质层和电极层两侧通过低温PECVD淀积内层约6-15nm的二氧化硅和外层约4-6nm的氮化硅，形成双层侧墙结构；
4)通过自对准在源漏区刻蚀左右两个凹槽，再淀积形成下层侧墙；
5)通过自对准对衬底源漏区凹槽窗口进行金属溅射淀积，固相反应形成下层源、漏金属锗化物，厚度15-20nm，氮气环境下快速热退火；
6)移除未反应的金属，移除下层侧墙，使源/漏凹槽露出，淀积多晶锗填充源漏区凹槽形成源漏多晶锗，利用平面化工艺和回刻工艺使源漏区表面平整；
7)在表面溅射上层金属，确保多晶锗完全消耗和金属形成锗化物，经过快速热退火形成金属与半导体的化合物，接着去除未反应的金属，由于栅电极层和侧墙层的掩蔽作用能够自对准地将多晶锗源漏区形成上层金属锗化物肖特基源区和漏区；
8)去除上层侧墙，使用Ti/Al薄膜形成欧姆接触以及金属化常规CMOS加工后道工序，即可制得所述的MOS晶体管。
2.如权利要求1所述的制备方法，其特征是，所述步骤1)中的半导体锗基衬底的晶面选为(100)面或(111)面。
3.如权利要求1所述的制备方法，其特征是，所述步骤2)中的栅介质层材料选自二氧化锆、二氧化铪。
4.如权利要求1所述的制备方法，其特征是，所述步骤2)中的栅电极层材料选自氮化钽。
5.如权利要求1所述的制备方法，其特征是，所述步骤3)、步骤4)中淀积上下层侧墙采用低温PECVD工艺。
6.如权利要求1所述的制备方法，其特征是，所述步骤4)中凹槽的刻蚀深度约3-6nm。刻蚀方法为氢氟酸湿法刻蚀。下层侧墙材料为二氧化硅。
7.如权利要求1所述的制备方法，其特征是，所述步骤5)中的下层金属材料选自Ti、Mn，淀积Ti形成p型源漏，淀积Mn形成n型源漏，淀积下层金属采用低温PECVD工艺。
8.如权利要求1所述的制备方法，其特征是，所述步骤6)中淀积多晶锗填充源漏凹槽采用HDPECVD平坦化填充方法。
9.如权利要求4所述的制备方法，其特征是，所述步骤6)中移除下层侧墙采用氢氟酸湿法腐蚀。
10.如权利要求4所述的制备方法，其特征是，所述步骤7)中的上层金属材料选自Pt、Ni、Er、Zr、Yb，淀积Pt、Ni形成p型源漏，淀积Er、Zr、Yb形成n型源漏。
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| US20090250756A1 (en) * | 2004-12-21 | 2009-10-08 | Yark Yeon Kim | N-type schottky barrier tunnel transistor and manufacturing method thereof |
| CN104241397A (zh) * | 2014-08-27 | 2014-12-24 | 北京大学 | 一种双层肖特基势垒mos晶体管及其制备方法 |
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