JP6252900B2 - 半導体装置 - Google Patents

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Description

本発明は、ダイヤモンド半導体にて構成された半導体装置に関するものである。
従来より、半導体材料としてダイヤモンドを用いた半導体装置が提案されている（非特許文献１参照）。ダイヤモンド半導体は、ボロン（Ｂ）をｐ型不純物として用いた場合の不純物準位が０．３７ｅＶ、リン（Ｐ）をｎ型不純物として用いた場合の不純物準位が０．５７ｅＶと深い不純物準位を持つ。また、室温の熱電圧は０．０２６ｅＶである。このため、図７に示すように、室温ではキャリア密度が小さくなり、不純物密度があまり大きくない場合（図示例では１×１０18ｃｍ-3）には、バンド伝導を示し、半導体層の抵抗が非常に大きくなる。その一方で、ホッピング伝導が支配的になる程度まで不純物密度を大きくすると（約１×１０19ｃｍ-3以上）、半導体層の抵抗が急激に小さくなるという特性を有している。なお、図７中において、Ｔはケルビン（Ｋ）で表される温度であり、室温の１０００／Ｔは約３．３である。
Takuma Minamiyama, Norio Tokuda, Masahiko Ogura, Satoshi Yamasaki, Takao Inokuma, Boron delta-doped diamond structures, The 4th International Symposium on Organic and Inorganic Electronic Materials and Related Nanotechnologies (EM-NANO 2013), Kanazawa, Japan, P1-31
ｐｎ接合を有する半導体デバイスでは、それぞれのｐ型層、ｎ型層中の不純物密度を大きくしたｐｎ接合部に対して逆方向電圧を印加すると、ｐｎ接合における最大電界強度が強くなる。このため、阻止電圧が小さくなる。この阻止電圧を大きくする目的で不純物密度を小さくすると、最大電界強度が弱くなるが、ｐ型層、ｎ型層それぞれの抵抗が大きくなる。
したがって、不純物準位の深い半導体素子においては、阻止電圧を大きくしようとすると抵抗が大きくなり、例えば阻止電圧の大きなＦＥＴでは抵抗が大きいために導通損失が大きくなるという問題が発生する。
本発明は上記点に鑑みて、最大電界強度が弱くなるようにしつつ、抵抗を小さくすることも可能なダイヤモンド半導体で構成される半導体装置を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、ダイヤモンド半導体にて構成された第１導電型のダイヤモンド基板（１）と、ホッピング伝導が行われる第１密度にて構成された第１導電型の第１層（２ａ）と、第１密度よりも低密度な第２密度にて構成された第１導電型もしくはｉ型の第２層（２ｂ）とを有し、第１層および第２層が交互に繰り返し積層されたδドープ構造のダイヤモンド半導体にて構成されたドリフト層（２）と、ドリフト層の上に形成され、ダイヤモンド半導体にて構成された第２導電型のボディ層（３）と、ボディ層の上層部に形成され、ダイヤモンド半導体にて構成された第１導電型のソース領域（４）と、ボディ層の表面に形成されたゲート絶縁膜（６）と、ゲート絶縁膜の表面に形成されたゲート電極（７）と、ソース領域およびボディ層に電気的に接続された第１電極（８）と、ダイヤモンド基板に電気的に接続された第２電極（９）と、を含んだＭＩＳＦＥＴを半導体素子として有し、ドリフト層におけるトータルの第１導電型の不純物量が１×１０ １３ ｃｍ −２ 以下であることを特徴としている。
このような構成の半導体装置では、ドリフト層内において、第１層と第２層の平面方向に対して交差する方向となる縦方向に電流を流すことで、第１電極と第２電極との間に電流を流す。このため、低密度層となる第２層においてもキャリア密度が大きくなり、抵抗を小さくすることが可能となる。これにより、ドリフト層のトータルの不純物量（面密度またはドーズ）について、抵抗を小さくすることを目的として増加させなくても良くなり、ドリフト層における最大電界強度が強くならないで済む。したがって、素子の耐圧を確保しつつ、抵抗を小さくすることも可能となる。
請求項２に記載の発明では、ダイヤモンド半導体にて構成された第１導電型のダイヤモンド基板（１１）と、ホッピング伝導が行われる第１密度にて構成された第１導電型の第１層（１２ａ）と、第１密度よりも低密度な第２密度にて構成された第１導電型もしくはｉ型の第２層（１２ｂ）とを有し、第１層および第２層が交互に繰り返し積層されたδドープ構造のダイヤモンド半導体にて構成されたドリフト層（１２）と、ドリフト層にショットキー接触させられたショットキー電極にて構成された第１電極（１３）と、ダイヤモンド基板に電気的に接続された第２電極（１４）と、を含んだショットキーダイオードを半導体素子として有し、ドリフト層におけるトータルの第１導電型の不純物量が１×１０１３ｃｍ−２以下であることを特徴としている。
このような構成においても、第１層と第２層の平面方向に対して交差する方向となる縦方向に電流を流すことで、第１電極と第２電極との間に電流を流す。これにより、ドリフト層のトータルの不純物量（面密度またはドーズ）について、抵抗を小さくすることを目的として増加させなくても良くなり、最大電界強度が強くならないで済む。したがって、最大電界強度が弱くなるようにしつつ、抵抗を小さくすることも可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
本発明の第１実施形態にかかるダイヤモンド半導体にて構成されるトレンチゲート構造のＭＩＳＦＥＴを備えた半導体装置の断面図である。 δドープ構造における不純物密度（体積密度）と電流の流れの関係を示した図である。 δドープ構造とされるｐ型ドリフト層２のトータルの不純物密度（面密度）とトレンチゲート構造の直下での電界強度との関係の測定結果を示した図である。 図３の測定に用いたδドープ構造の模式図である。 図３の測定に用いたδドープ構造の濃度プロファイルを示した図である。 第１層２ａのピッチ間隔とδドープ構造とされるｐ型ドリフト層２での電圧降下量との関係の測定結果を示した図である。 本発明の第２実施形態にかかるダイヤモンド半導体にて構成されるショットキーダイオードを備えた半導体装置の断面図である。 ダイヤモンド半導体における温度と抵抗率の関係を示す図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、ダイヤモンド半導体を用いた半導体装置として、トレンチゲート構造のＭＩＳＦＥＴを備えた半導体装置を例に挙げて説明する。まず、図１を参照して、本実施形態にかかるトレンチゲート構造のＭＩＳＦＥＴの構成について説明する。なお、図１では、ＭＩＳＦＥＴの１セル分しか記載していないが、直線Ｌ１を対称線として図１を左右対称にした構造のものを複数個形成することで、本実施形態にかかるトレンチゲート構造のＭＩＳＦＥＴを備えた半導体装置が構成されている。
図１に示すように、ｐ型不純物（ボロンなど）が高濃度にドープされたダイヤモンド半導体からなるｐ＋型ダイヤモンド基板１の上に、ｐ型不純物がドープされたダイヤモンド半導体からなるｐ型ドリフト層２が形成されている。ｐ型ドリフト層２の詳細構造については後述するが、δドープ構造とされている。つまり、ｐ型ドリフト層２は、ｐ＋型ダイヤモンド基板１の表面から低密度なｐ型層もしくは非常に低密度で不純物が殆どドープされていないｉ型層にて構成される第２層２ｂと高密度なｐ型層にて構成されるδドープ層を構成する第１層２ａとが交互に繰り返された構造とされている。
また、ｐ型ドリフト層２の上には、ｎ型不純物（リンなど）がドープされたダイヤモンド半導体からなるｎ型ボディ層３が形成されている。ｎ型ボディ層３の上層部分には、ｐ型不純物が高濃度にドープされたダイヤモンド半導体からなるｐ+型ソース領域４が形成されている。さらに、ｎ型ボディ層３およびｐ+型ソース領域４を貫通してｐ型ドリフト層２に達する深さのトレンチ５が形成されている。このトレンチ５の側面と接するようにｎ型ボディ層３およびｐ+型ソース領域４が配置されている。
トレンチ５のうちｎ型ボディ層３の表面を含む内壁面全面に構成されたゲート絶縁膜６が形成されており、ゲート絶縁膜６の表面に形成されたゲート電極７によって、トレンチ５内の一部または全部が埋め尽くされている。このように、トレンチ５内にゲート絶縁膜６およびゲート電極７を備えた構造により、トレンチゲート構造が構成されている。
なお、図１では示されていないが、トレンチゲート構造は、例えば紙面垂直方向を長手方向とした短冊状とされており、複数本のトレンチゲート構造が紙面左右方向に等間隔にストライプ状に並べられることで複数セルが備えられた構造とされている。
また、隣接するトレンチ５の間に配置されるｎ型ボディ層３の中央部、つまりｐ+型ソース領域４を挟んでトレンチ５の反対側にはｎ型ボディ層３の一部を部分的に露出させる凹部１０が形成されている。
ｐ+型ソース領域４の表面および凹部１０内に埋め込まれるように第１電極に相当するソース電極８が形成されている。ソース電極８は、ｐ+型ソース領域４や凹部１０内において露出しているｎ型ボディ層３に対してオーミック接触またはショットキー接触させられている。なお、ソース電極８は、図示しない層間絶縁膜上に形成されることで、ゲート電極７に電気的に接続される図示しないゲート配線と電気的に分離されている。そして、層間絶縁膜に形成されたコンタクトホールを通じて、ソース電極８はｐ+型ソース領域４およびｎ型ボディ層３と電気的に接触させられている。
さらに、ｐ+型ダイヤモンド基板１の裏面側にはｐ+型ダイヤモンド基板１と電気的に接続された第２電極に相当するドレイン電極９が形成されている。このような構造により、ｐ型チャネルタイプの反転型のトレンチゲート構造のＭＩＳＦＥＴが構成されている。
続いて、このように構成されたトレンチゲート構造のＭＩＳＦＥＴに備えられたｐ型ドリフト層２の詳細構造について説明する。
上記したように、ｐ型ドリフト層２は、δドープ構造とされ、低密度なｐ型層もしくは不純物が殆どドープされていないｉ型層にて構成される第２層２ｂと高密度なｐ型層にて構成される第１層２ａとが交互に繰り返された構造とされている。
第１層２ａは、ホッピング伝導が支配的に行われるｐ型不純物密度、すなわち１×１０19ｃｍ-3以上に設定され、例えば１×１０20ｃｍ-3とされている。第１層２ａの厚みについては薄いほど好ましいが、特に１ｎｍ以下であると、第１層２ａに加えて第２層２ｂも含めたｐ型ドリフト層２のトータルの不純物量（面密度またはドーズ）を低下させられるため好ましい。
第２層２ｂは、ホッピング伝導が支配的になるｐ型不純物密度よりも小さな密度に設定され、バンド伝導を示し、例えば１×１０15ｃｍ-3とされている。第２層２ｂの幅についても任意であるが、１００ｎｍ以下であると好ましい。
また、第１層２ａと第２層２ｂのトータルの不純物量（面密度またはドーズ）が１×１０13ｃｍ-2以下とされ、第１層２ａのピッチ間隔、つまり隣接する第１層２ａの中心同士の間隔が０．１３μｍ以下とされている。このような構造により、δドープ構造のｐ型ドリフト層２が構成されている。
このように構成されたＭＩＳＦＥＴは、ゲート電極７に対してゲート電圧を印加すると、ｎ型ボディ層３のうちトレンチ５の側壁面に配置されたゲート絶縁膜６と接する部分が反転し、ｐ型チャネルとなり、ソース電極８とドレイン電極９との間に電流を流す。つまり、δドープ構造とされたｐ型ドリフト層２に対して、各第１層２ａおよび各第２層２ｂの平面方向（積層方向に対する垂直方向）に対して交差する方向となる縦方向に電流を流すことになる。
そして、イオン化エネルギーが大きなダイヤモンド半導体においては、ｐ型不純物密度が１×１０19ｃｍ-3以上になるとホッピング伝導が支配的になる。これにより、ダイヤモンド半導体のイオン化エネルギーが小さくなってホール密度が大きくなる。このメカニズムについては定かではないが、波動関数の広がりがあるために、低密度層においてもホール密度が大きくなったか、ホール密度の大きなδドープ層から拡散によって低不純物密度層にホールが移動したため、ホール密度が大きくなったと考えられている。
例えば、図２に示すように、δドープ構造においては第１層２ａの位置で不純物密度がパルス状に大きくなり、第２層２ｂの位置で不純物密度が小さくなっている構造となる。そして、このような構造において、図中矢印で示した方向に電流が流れる。
ところが、波動関数の広がりにより、第２層２ｂの位置にもホールが存在することになり、第１層２ａの位置から第２層２ｂの位置にホールが拡散しているかのような状態となって、ホール密度が大きくなる。このため、第２層２ｂの位置、つまり低密度層においても低抵抗となる。
もしくは、第１層２ａから第２層２ｂ側へのホールの拡散によって、低密度層においてもホール密度が大きくなったと考えられる。
このように、低密度層となる第２層２ｂにおいてもホール密度が大きくなり、抵抗を小さくすることが可能となる。そして、ｐ型ドリフト層２をδドープ構造とし、トータルの不純物量（面密度またはドーズ）については抵抗を小さくすることを目的として増加させなくても良いため、最大電界強度が強くならないで済む。したがって、最大電界強度が弱くなるようにしつつ、抵抗を小さくすることも可能となる。
また、本実施形態では、δドープ構造とされるｐ型ドリフト層２のトータルの不純物量（面密度またはドーズ）を１×１０13ｃｍ-2以下にし、δドープ構造における第１層２ａのピッチ間隔が０．１３μｍ以下となるようにしている。これは、以下の理由による。
まず、δドープ構造におけるトータルの不純物量（面密度またはドーズ）を１×１０13ｃｍ-2以下にしている理由について説明する。
δドープ構造とされるｐ型ドリフト層２のトータルの不純物量（面密度またはドーズ）は、ｐ型ドリフト層２の抵抗を決めるパラメータとなる。ｐ型ドリフト層２のトータルの不純物量（面密度またはドーズ）を大きくすればするほど、ｐ型ドリフト層２の抵抗は小さくなるものの、トレンチゲート構造の直下での電界強度が強くなる。図３は、δドープ構造とされるｐ型ドリフト層２のトータルの不純物量（面密度またはドーズ）とトレンチゲート構造の直下での電界強度の関係を計算により検討した結果を示している。
その結果、図３に示すように、ｐ型ドリフト層２のトータルの不純物量（面密度またはドーズ）が１×１０13ｃｍ-2まではトレンチゲート構造の直下でのダイヤモンド中の電界強度はほぼ一定であり、ダイヤモンドの絶縁破壊電界強度の１０ＭＶ／ｃｍ以下である。１×１０13ｃｍー2は、それを越えると電界強度が強くなる臨界点である。この臨界点を越えると、急激に電界強度が強くなることから、すぐさまダイヤモンドの絶縁破壊電界である１０ＭＶ／ｃｍを超えてしまい、破壊することが示された。したがって、ｐ型ドリフト層２のトータルの不純物量（面密度またはドーズ）を１×１０13ｃｍー2以下とすることで、トレンチゲート構造の直下の電界強度の急激な上昇を防ぐことが可能となる。これにより、阻止電圧の低下を防止することが可能となる。このように一定の電界強度が急激に強くなるトータルの不純物量に臨界性が存在することは、発明者らが発見した新規事項である。
次に、δドープ構造における第１層２ａのピッチ間隔が０．１３μｍ以下となるようにしている理由について説明する。
例えば、第１層２ａの厚みを所定幅とした場合に、第１層２ａのピッチ間隔が大きくなることは第２層２ｂの厚みが厚くなることを意味している。このため、第１層２ａのピッチ間隔を大きくするほど、ｐ型ドリフト層２の抵抗が大きくなり、ｐ型ドリフト層２での電圧降下量が大きくなる。図５は、第１層２ａのピッチ間隔とδドープ構造とされるｐ型ドリフト層２での電圧降下量との関係を計算した結果を示している。第１層２ａのピッチ間隔については第２層２ｂの厚みを変化させることによって変化させた。ここで、δドープ構造の厚さは１μｍと固定してあり、トータルの不純物量（面密度またはドーズ）は１×１０13ｃｍ-2の一定としている。この不純物量は最大の不純物密度を一定としながら、第１層２ａの厚みと本数を変えることで制御している。
この図に示すように、ｐ型ドリフト層２における第１層２ａのピッチ間隔を広くした場合、ピッチ間隔が０．１３μｍ以下ではｐ型ドリフト層２での電圧降下量が低い値のままほぼ変化ない状態となった。しかしながら、０．１３μｍを超えるとｐ型ドリフト層２での電圧降下量が急激に増加した。したがって、第１層２ａのピッチ間隔を０．１３μｍ以下とすることで、ｐ型ドリフト層２での電圧降下量の上昇を防止でき、ｐ型ドリフト層２の抵抗をより小さくすることが可能となる。このように一定の電圧降下が急激に増大するにピッチ間隔に臨界性が存在し、その０．１３μｍが臨界点であることは、発明者らが発見した新規事項である。
非特許文献１では、δドープ構造において、移動度が改善し、ホール密度が上昇する結果として、横方向（δドープ層に平行な方向）に電流を流した場合において抵抗が低減することが既に述べられている。しかしながら、δドープ構造に対して電流を縦（δドープ層と交差する方向）に流す場合には事情がことなる。すなわち、δドープ層はホールとって障壁であるため、この障壁をホールが乗り越える際にエネルギー（電圧）が必要とされ、さらに移動度の低下がもたらされる。その結果、抵抗が低減しないとの懸念が従来よりあった。
しかしながら、発明者らは、δドープ構造において、δドープ層と垂直方向に電流を流した場合にも抵抗が低減することを、以下に述べるような方法にて立証した。これは、発明者らが新規に発見した事項である。
以下は、実験によるδドープ構造の抵抗の低減効果を示す。ここでは、図４（ａ）に示すように、ボロンをｐ型不純物として用いて高密度部分となる第１層２ａを厚み３ｎｍで構成すると共に、低密度部分となる第２層２ｂを厚み９５ｎｍで構成し、図４（ｂ）に示すような濃度プロファイルとしたδドープ構造を形成し、第１層２ａに垂直に電流を流して抵抗を評価した。この実験ではボロンの体積密度を第１層２ａについては３×１０20ｃｍ-3、第２層２ｂについては４×１０17ｃｍ-3としてある。実験の結果、高密度層となる第１層２ａの抵抗率は単体では４×１０-3Ωｃｍとなり、低密度層となる第２層２ｂの抵抗率が単体では４０Ωｃｍとの結果が得られた。図４におけるδドープ構造の抵抗率は、積層されている第１層２ａと第２層２ｂを単純に足し合わせたものとなる。その場合の抵抗率は３８Ωｃｍである。ところが、抵抗率を実測したところ２Ωｃｍとなっており、１／２０に低減されていた。
以上説明したように、本実施形態にかかる半導体装置では、ｐ型ドリフト層２を第１層２ａと第２層２ｂとが交互に配置されたδドープ構造とし、各第１層２ａおよび各第２層２ｂの平面方向に対して交差する方向となる縦方向に電流を流すようにしている。ホッピング伝導を利用したδドープ構造を採用すれば、低密度層となる第２層２ｂにおいてもホール密度が大きくなり、抵抗を小さくすることが可能となる。またδドープ構造は不純物量（面密度）を小さくできるので最大電界強度が弱くなる。すなわち、ホッピング伝導を利用したδドープ構造を採用したデバイスは、その耐圧を確保しながら抵抗が小さくできる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して半導体装置に備えられる半導体素子を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
本実施形態の半導体装置には、半導体素子として図６に示すショットキーダイオードが備えられている。ショットキーダイオードは、ｐ+型ダイヤモンド基板１１の上に、ｐ型ドリフト層１２が備えられ、ｐ型ドリフト層１２の上にショットキー電極１３が備えられている共に、ｐ+型ダイヤモンド基板１１の裏面に裏面電極１４が備えられた構造とされている。
ｐ型ドリフト層１２は、第１実施形態で説明したｐ型ドリフト層２と同様、第１層１２ａと第２層１２ｂとが交互に繰り返し積層された構造のδドープ層にて構成されている。ショットキー電極１３は、第１電極に相当するものであり、ｐ型ドリフト層１２に対してショットキー接触させられた金属材料によって構成されている。裏面電極１４は、第２電極に相当するものであり、ｐ+型ダイヤモンド基板１１に対してオーミック接触させられた金属材料によって構成されている。
このように、半導体素子としてショットキーダイオードが備えられる場合においても、δドープ層にてｐ型ドリフト層１２を構成することができる。このような構成とすることにより、ｐ型ドリフト層１２によって第１実施形態と同様の作用を奏することが可能となり、最大電界強度が弱くなるようにしつつ、抵抗を小さくすることが可能となる。
なお、δドープ層を有するショットキーダイオードについては、A.Denisenko, E.Kohn、DIAMOND AND RELATED MATERIALS "Diamond power defices. Concepts and limits"、Diamond ＆ Related Materials 14(2005) p.491-p.498において開示されている。しかしながら、この文献には、単にドリフト層をδドープ層によって構成していることが開示されているだけであり、ドリフト層のトータルの不純物量との関係については何ら開示されていない。これに対して、本実施形態のショットキーダイオードにおいては、ｐ型ドリフト層１２を構成するδドープ層を第１実施形態と同様、トータルのｐ型不純物量が１×１０13ｃｍ-2以下となるようにしている。これにより、上記文献では得られない、最大電界強度が弱くなるようにしつつ、抵抗を小さくすることが可能となるという効果を奏することができる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記実施形態では、δドープ構造を有するダイヤモンド半導体にて構成された半導体装置の一例としてＭＩＳＦＥＴやショットキーダイヤモンドを例に挙げて説明したが、他の素子についても本発明を適用できる。すなわち、不純物密度をホッピング伝導が支配的になるほど高められた第１密度とされた第１層２ａと、第１密度よりも低密度な第２密度とされた第２層２ｂが交互に積層されたδドープ構造を構成し、各第１層２ａおよび各第２層２ｂの平面方向に対して交差する方向となる縦方向に電流を流す素子であれば良い。なお、ここでいう各第１層２ａおよび各第２層２ｂの平面方向に対して交差する方向とは、交差していれば良く、直交ではなく斜めに交差している方向も含む。例えば、トレンチゲート構造のトレンチゲート側面が斜めになっていても良い。
また、上記各実施形態ではｐチャネル型のＭＩＳＦＥＴを備えた半導体装置を例として挙げたが、各構成要素の導電型を反転させたｎチャネル型のＭＩＳＦＥＴであっても良い。また、トレンチゲート構造に限らず、プレーナ型のＭＩＳＦＥＴであっても良い。勿論、ＭＩＳＦＥＴ以外の半導体素子、例えばショットキーダイオードを備えた半導体装置とする場合であっても、同様のことが言える。
１ ｐ+型ダイヤモンド基板
２ ｐ型ドリフト層
２ａ 第１層
２ｂ 第２層
３ ｎ型ボディ層
４ ｐ+型ソース領域
５ トレンチ
６ ゲート絶縁膜
７ ゲート電極
８ ソース電極
９ ドレイン電極

Claims (4)

  1. ダイヤモンド半導体にて構成された第１導電型のダイヤモンド基板（１）と、
    ホッピング伝導が行われる第１密度にて構成された第１導電型の第１層（２ａ）と、前記第１密度よりも低密度な第２密度にて構成された第１導電型もしくはｉ型の第２層（２ｂ）とを有し、前記第１層および前記第２層が交互に繰り返し積層されたδドープ構造のダイヤモンド半導体にて構成されたドリフト層（２）と、
    前記ドリフト層の上に形成され、ダイヤモンド半導体にて構成された第２導電型のボディ層（３）と、
    前記ボディ層の上層部に形成され、ダイヤモンド半導体にて構成された第１導電型のソース領域（４）と、
    前記ボディ層の表面に形成されたゲート絶縁膜（６）と、
    前記ゲート絶縁膜の表面に形成されたゲート電極（７）と、
    前記ソース領域および前記ボディ層に電気的に接続された第１電極（８）と、
    前記ダイヤモンド基板に電気的に接続された第２電極（９）と、を含み、
    前記ドリフト層内において、前記第１層と前記第２層の平面方向に対して交差する方向となる縦方向に電流を流すことで、前記第１電極と前記第２電極との間に電流を流すＭＩＳＦＥＴを半導体素子として有し、
    前記ドリフト層におけるトータルの第１導電型の不純物量が１×１０ １３ ｃｍ −２ 以下であることを特徴とする半導体装置。
  2. ダイヤモンド半導体にて構成された第１導電型のダイヤモンド基板（１１）と、
    ホッピング伝導が行われる第１密度にて構成された第１導電型の第１層（１２ａ）と、前記第１密度よりも低密度な第２密度にて構成された第１導電型もしくはｉ型の第２層（１２ｂ）とを有し、前記第１層および前記第２層が交互に繰り返し積層されたδドープ構造のダイヤモンド半導体にて構成されたドリフト層（１２）と、
    前記ドリフト層にショットキー接触させられたショットキー電極にて構成された第１電極（１３）と、
    前記ダイヤモンド基板に電気的に接続された第２電極（１４）と、を含み、
    前記ドリフト層内において、前記第１層と前記第２層の平面方向に対して交差する方向となる縦方向に電流を流すことで、前記第１電極と前記第２電極との間に電流を流すショットキーダイオードを半導体素子として有し、前記ドリフト層におけるトータルの第１導電型の不純物量が１×１０１３ｃｍ−２以下であることを特徴とする半導体装置。
  3. 隣接する前記第１層の中心同士の間隔となるピッチ間隔が０．１３μｍ以下とされていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１層が１ｎｍ以下であることを特徴とする請求項３に記載の半導体装置。
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