JP5460320B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、特に逆回復損失を低減化する半導体装置およびその製造方法に関する。
半導体装置として、ｎチャンネル縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）のバックライト用駆動インバータ電源回路、各種エアコン装置のインバータ電源回路、各種照明装置の駆動用インバータ電源回路などに適用されている。
これらの各種インバータ回路においては、使用回路の中で、ＭＯＳＦＥＴの寄生ダイオード損失が問題となる。例えば、インバータ回路において、ｎチャンネル縦型ＭＯＳＦＥＴを適用した回路構成を実施した場合、ｎチャンネル縦型ＭＯＳＦＥＴの寄生ダイオード（Ｄｉ）において、逆回復時間が長いことから、回路上の損失が大きいという問題点がある。
このため、この寄生ダイオードＤｉを導通する電流損失が発生しないようにするため、電流経路を回避し、回路上、回生電流を発生させている。すなわち、回路上、例えば、ｎチャンネル縦型ＭＯＳＦＥＴと逆並列にファーストリカバリーダイオード（ＦＲＤ：Fast Recovery Diode）を接続してｎチャンネル縦型ＭＯＳＦＥＴの寄生ダイオードＤｉに電流が流れないようにする回路構成上の工夫を実施している。
このことから、実装面積の増大と、使用部品の増加、コストの増加などの問題が発生している。尚かつ、ＬＣＤのバックライトインバータ回路、冷陰極蛍光ランプ（ＣＣＦＬ:Cold Cathode Fluorescent Lamp）駆動用インバータ回路のように、遮断用のショットキーバリアダイオード（Schottky Barrier Diode），ＦＲＤなどを含む回路であれば、通常導通方向時、電流経路において遮断用ＦＲＤにおける導通損失が発生する。
一方、オーミック特性を向上せしめた裏面電極を有する半導体装置およびその製造方法については、既に開示されている（例えば、特許文献１参照。）。特許文献１に係る半導体装置においては、不純物を含むシリコン基板の裏面に形成された金層、前記不純物と同型の不純物およびシリコンを含む合金層、金のみもしくは金および前記不純物と同型の不純物を含む層、ニッケル層を順次積層形成したことを特徴とする。特許文献１に係る半導体装置においては、半導体装置の裏面電極の接触抵抗を小さくできる。
特開平６−３７３０１号公報
しかしながら、特許文献１に係る半導体装置においても、回路上、例えば、ｎチャンネル縦型ＭＯＳＦＥＴと逆並列にＦＲＤを接続してｎチャンネル縦型ＭＯＳＦＥＴの寄生ダイオードＤｉに電流が流れないようにする回路構成上の工夫を実施しているため、実装面積の増大と、使用部品点数の増加、コストの増加などの問題が発生している。
本発明の目的は、順方向損失の増加を抑制し、かつ逆回復損失を低減化する半導体装置およびその製造方法を提供することにある。
本発明の目的は、ＭＯＳＦＥＴの寄生ダイオードＤｉの順方向電圧Ｖfの値を、半導体装置に並列接続されるＦＲＤの順方向電圧ＶFの値よりも大きくすることによって、遮断用のＦＲＤを小型化して実装面積を低減化し、実質的に順方向損失の増加を抑制し、かつ逆回復損失を低減化する半導体装置およびその製造方法を提供することにある。
上記目的を達成するための本発明の一態様によれば、第１導電型を有し、ドレイン層を形成する半導体基板と、前記半導体基板の表面上に配置され、第２導電型を有するベース層と、前記ベース層上に配置され、第１導電型を有するソース層と、前記半導体基板、前記ベース層および前記ソース層上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記ベース層および前記ソース層に接続されたソース電極とを備える絶縁ゲート電界効果トランジスタと、前記半導体基板の裏面上に配置され、前記半導体基板とアロイ処理された第１金属層上に配置された第２金属層と、前記第２金属層上に配置された第３金属層と、前記第３金属層上に配置された第４金属層とを有する金属積層構造を有し、前記金属積層構造をアノード、前記半導体基板をカソードとするショットキーダイオードと、前記絶縁ゲート電界効果トランジスタと前記ショットキーダイオードとの直列回路に対して並列接続され、前記ソース電極にアノード、前記ショットキーダイオードのアノードにカソードが接続されるリカバリーダイオードとを備え、前記リカバリーダイオードの順方向電圧は、前記ベース層と前記半導体基板間の寄生ダイオードの順方向電圧よりも小さく、前記第１金属層は第１Ａｕ層で形成され、前記第２金属層はＴｉ層もしくはＣｒ層で形成され、前記第３金属層はＮｉ層で形成され、前記第４金属層は第２Ａｕ層で形成される半導体装置が提供される。
本発明の他の態様によれば、第１導電型を有し、ドレイン層となる半導体基板を準備する工程と、前記半導体基板の表面上に、第２導電型を有するベース層を形成する工程と、前記ベース層上に、第１導電型を有するソース層を形成する工程と、前記ベース層および前記ソース層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ベース層および前記ソース層に接続されたソース電極を形成する工程と、前記半導体基板の裏面上に、前記半導体基板とアロイ処理された第１金属層を形成する工程と、前記第１金属層上に第２金属層を形成する工程と、前記第２金属層上に第３金属層を形成する工程と、前記第３金属層上に第４金属層を形成して、前記第１金属層、前記第２金属層、前記第３金属層、および前記第４金属層からなる金属積層構造をアノード、前記半導体基板をカソードとするショットキーダイオードを形成する工程と、前記絶縁ゲート電界効果トランジスタと前記ショットキーダイオードとの直列回路に対して並列接続され、前記ソース電極にアノード、前記ショットキーダイオードのアノードにカソードが接続されるリカバリーダイオードを形成する工程とを有し、前記リカバリーダイオードの順方向電圧は、前記ベース層と前記半導体基板間の寄生ダイオードの順方向電圧よりも小さく、前記第１金属層は第１Ａｕ層で形成され、前記第２金属層はＴｉ層もしくはＣｒ層で形成され、前記第３金属層はＮｉ層で形成され、前記第４金属層は第２Ａｕ層で形成される半導体装置の製造方法が提供される。
本発明の他の態様によれば、負荷にインダクタンスを有し、前記インダクタンスが請求項１〜４のいずれか１項に記載の半導体装置によって駆動される電気機器が提供される。
本発明の半導体装置およびその製造方法によれば、順方向損失の増加を抑制し、かつ逆回復損失を低減化することができる。
本発明の半導体装置およびその製造方法によれば、ＭＯＳＦＥＴの寄生ダイオードＤｉの順方向電圧Ｖfの値を半導体装置に並列接続されるＦＲＤの順方向電圧ＶFの値よりも大きくすることによって、遮断用のＦＲＤを小型化して実装面積を低減化し、実質的に順方向損失の増加を抑制し、かつ逆回復損失を低減化することができる。
本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図であって、（ａ）半導体基板１０を準備する工程を示す模式的断面構造図、（ｂ）半導体基板１０上にｎ型エピタキシャル成長層８を形成する工程を示す模式的断面構造図、（ｃ）ｎ型エピタキシャル成長層８の表面に、プレーナ構造のｎチャンネルＭＯＳＦＥＴを形成した構造を示す模式的断面構造図。 本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図であって、（ａ）図１（ａ）の工程後、半導体基板１０を裏面から研削して薄層化する工程を示す部分的な模式的断面構造図、（ｂ）研削された半導体基板１０の裏面に金属層１１を形成する工程を示す部分的な模式的断面構造図、（ｃ）金属層１１の表面に金属層１２、金属層１４…からなる金属積層構造２０を形成する工程を示す部分的な模式的断面構造図。 本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図であって、図２（ｃ）の一工程において、金属層１１の表面に金属層１２、金属層１４、金属層１６を順次形成する工程を示す部分的な模式的断面構造図。 本発明の第１の実施の形態の変形例１に係る半導体装置の製造方法の一工程を示す図であって、図２（ｃ）の一工程において、金属層１１の表面に金属層１２、金属層１４、金属層１８を順次形成する工程を示す部分的な模式的断面構造図。 本発明の第１の実施の形態の変形例２に係る半導体装置の製造方法の一工程を示す図であって、図２（ｃ）の一工程において、金属層１１の表面に金属層１２、金属層１４、金属層１６、金属層１８を順次形成する工程を示す部分的な模式的断面構造図。 本発明の第１の実施の形態の変形例３に係る半導体装置の製造方法の一工程を示す図であって、図２（ｃ）の一工程において、金属層１１の表面に金属層１２、金属層１４、金属層１８、金属層１６を順次形成する工程を示す部分的な模式的断面構造図。 （ａ）本発明の比較例に係るＭＯＳＦＥＴの模式的回路構成図、（ｂ）本発明の比較例に係るＭＯＳＦＥＴの模式的断面構造図。 （ａ）本発明の第１の実施の形態に係る半導体装置の模式的回路構成図、（ｂ）本発明の第１の実施の形態に係る半導体装置の模式的断面構造図。 本発明の第１の実施の形態に係る半導体装置において、（ａ）ドレイン端子Ｄとソース端子Ｓ間にＦＲＤを備える基本回路の構成図、（ｂ）ドレイン端子Ｄとソース端子Ｓ間にＦＲＤを備える基本素子構造の断面構造図。 インバータ回路に適用される半導体装置の回路構成図であって、（ａ）寄生ダイオードＤｉを備えるＭＯＳＦＥＴの例、（ｂ）インバータ回路に適用される半導体装置の回路構成図であって、寄生ダイオードＤｉ、およびＦＲＤを備えるＭＯＳＦＥＴの例、（ｃ）本発明の第１の実施の形態に係る半導体装置の回路構成図であって、寄生ダイオードＤｉ、ＦＲＤおよびショットキーダイオードからなるサスペンドボディーダイオード（ＳＢＤ）を備えるＭＯＳＦＥＴの例。 本発明の第１の実施の形態に係る半導体装置（ＳＢＤＭＯＳＦＥＴ）と、ＭＯＳＦＥＴおよびＭＯＳＦＥＴ＋ＦＲＤの順方向特性(ＩF−ＶF)の比較図。 本発明の第１の実施の形態に係る半導体装置（ＳＢＤＭＯＳＦＥＴ）と、ＭＯＳＦＥＴおよびＭＯＳＦＥＴ＋ＦＲＤのオン抵抗ＲDS(on)（Ω）と順方向電圧ＶF（Ｖ）の関係を示す比較図。 ＭＯＳＦＥＴの逆回復波形例。 本発明の第１の実施の形態に係る半導体装置（ＳＢＤＭＯＳＦＥＴ）の逆回復波形例。 本発明の第１の実施の形態に係る半導体装置を適用したＣＣＦＬ駆動用ハーフブリッジインバータ回路であって、（ａ）ＭＯＳトランジスタＱＡがオン（ＯＮ）になり、負荷インダクタンスＬに順方向電流ＩFが導通する状態の動作説明図、（ｂ）ＭＯＳトランジスタＱＡがオフ（ＯＦＦ）になり、ＭＯＳトランジスタＱＢのＦＲＤを介して負荷インダクタンスＬに逆回復電流ＩRが導通する状態の動作説明図、（ｃ）ＭＯＳトランジスタＱＢがオフ（ＯＦＦ）になり、ＭＯＳトランジスタＱＡのＦＲＤを介して負荷インダクタンスＬに逆回復電流ＩRが導通する状態の動作説明図、（ｄ）ＭＯＳトランジスタＱＢがオン（ＯＮ）になり、負荷インダクタンスＬに順方向電流ＩFが導通する状態の動作説明図。
符号の説明
１…ソース電極
２…ゲート絶縁膜
３…ゲート電極
４…ソース層
５…層間絶縁膜
６…ベース層
８…エピタキシャル成長層
９…ＡｕＳｂ層
１０…半導体基板
１１，１２，１４，１６，１８…金属層
２０…金属積層構造
次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じ部材又は要素には同じ符号を付して説明の重複を避け、また幾つかの層とその下位領域とには同一の符号を付して説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
以下に示す実施の形態は、この実施の形態を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[第１の実施の形態]
（素子構造）
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、第１導電型を有し、ドレイン層を形成する半導体基板１０と、半導体基板１０の表面上に配置され、第２導電型を有するベース層６と、ベース層６上に配置され、第１導電型を有するソース層４と、ベース層６およびソース層４上に配置されたゲート絶縁膜２と、ゲート絶縁膜２上に配置されたゲート電極３と、ベース層６およびソース層４に接続されたソース電極１とを備える。また、第１の実施の形態に係る半導体装置は、図２乃至図３に示すように、半導体基板１０の裏面上に配置され、半導体基板１０とアロイ処理された金属層１１と、金属層１１上に配置された金属層１２と、金属層１２上に配置された金属層１４と、金属層１４上に配置された金属層１６とを備える。なお、ゲート電極３を取り囲み層間絶縁膜５が配置されている。
また、第１の実施の形態に係る半導体装置は、図１に示すように、半導体基板１０の表面上に配置され、第１導電型を有するエピタキシャル成長層８を備えていてもよい。この場合には、第１の実施の形態に係る半導体装置は、図１に示すように、第１導電型を有し、ドレイン層を形成する半導体基板１０と、半導体基板１０の表面上に配置され、第１導電型を有するエピタキシャル成長層８と、エピタキシャル成長層８上に配置され、第２導電型を有するベース層６と、ベース層６上に配置され、第１導電型を有するソース層４と、エピタキシャル成長層８、ベース層６およびソース層４上に配置されたゲート絶縁膜２と、ゲート絶縁膜２上に配置されたゲート電極３と、ベース層６およびソース層４に接続されたソース電極１とを備える。
また、図３に示すように、金属層１１は第１Ａｕ層で形成され、金属層１２はＴｉ層もしくはＣｒ層で形成され、金属層１４はＮｉ層で形成され、金属層１６は第２Ａｕ層で形成されていてもよい。
第１の実施の形態に係る半導体装置は、図１乃至図３に示すように、ｎチャンネル縦型ＭＯＳＦＥＴのドレイン側の裏面電極構成において、ｎ型シリコン半導体基板１０に対してＳｂやＡｓなどの不純物を含まない金属層１１として第１Ａｕ層を形成し、ｎ+型シリコン半導体基板１０とアロイ処理の後、組立のためのＴｉ層若しくはＣｒ層からなる金属層１２と、Ｎｉ層からなる金属層１４と、第２Ａｕ層からなる金属層１６とを備える金属積層構造２０を形成する。
第１の実施の形態に係る半導体装置は、ｎチャンネル縦型ＭＯＳＦＥＴのドレイン側の裏面電極構成において、ｎ+型シリコン半導体基板１０に対して上述の金属積層構造２０（１２，１４，１６）を形成することによって、ショットキーダイオードを形成する。このショットキーダイオードは、ｎチャンネル縦型ＭＯＳＦＥＴのドレイン層に接続されることから、サスペンドボディーダイオード（ＳＢＤ：Suspended Body Diode）と呼ばれる。ここで、金属積層構造２０は、ショットキーダイオードのアノードとして機能し、ｎチャンネル縦型ＭＯＳＦＥＴのドレイン層となるｎ+型シリコン半導体基板１０は、ショットキーダイオードのカソードとして機能する。
（変形例１）
第１の実施の形態の変形例１に係る半導体装置は、金属積層構造２０の構成が、第１の実施の形態に係る半導体装置と異なるのみであり、その他の構成は、第１の実施の形態に係る半導体装置と同様である。すなわち、図４に示すように、シリコン半導体基板１０の裏面に配置された金属層１１はシリコン半導体基板１０とアロイ処理された第１Ａｕ層で形成され、金属層１１上に配置された金属層１２はＴｉ層もしくはＣｒ層で形成され、金属層１２上に配置された金属層１４はＮｉ層で形成され、金属層１４上に配置された金属層１８はＡｇ層で形成される。
（変形例２）
第１の実施の形態の変形例２に係る半導体装置は、金属積層構造２０の構成が、第１の実施の形態に係る半導体装置と異なるのみであり、その他の構成は、第１の実施の形態に係る半導体装置と同様である。すなわち、図５に示すように、シリコン半導体基板１０の裏面に配置された金属層１１はシリコン半導体基板１０とアロイ処理された第１Ａｕ層で形成され、金属層１１第上に配置された金属層１２はＴｉ層もしくはＣｒ層で形成され、金属層１２上に配置された金属層１４はＮｉ層で形成され、金属層１４上に配置された金属層１６は第２Ａｕ層で形成され、金属層１６上に配置された金属層１８はＡｇ層で形成される。
（変形例３）
第１の実施の形態の変形例３に係る半導体装置は、金属積層構造２０の構成が、第１の実施の形態に係る半導体装置と異なるのみであり、その他の構成は、第１の実施の形態に係る半導体装置と同様である。すなわち、図６に示すように、シリコン半導体基板１０の裏面に配置された金属層１１はシリコン半導体基板１０とアロイ処理された第１Ａｕ層で形成され、金属層１１第上に配置された金属層１２はＴｉ層もしくはＣｒ層で形成され、金属層１２上に配置された金属層１４はＮｉ層で形成され、金属層１４上に配置された金属層１８はＡｇ層で形成され、金属層１８上に配置された金属層１６は第２Ａｕ層で形成される。
第１の実施の形態およびその変形例に係るに係る半導体装置において、縦型構造のｎチャンネルＭＯＳＦＥＴはプレーナゲート構造を備えていても良く、或いは縦型トレンチゲート構造を備えていても良い。
第１の実施の形態およびその変形例に係る半導体装置においては、ＡｕＳｂ層やＡｕＡｓ層の代わりに、Ａｕ層からなる金属層１１をｎ型シリコン半導体基板１０表面に形成することで、順方向電流に影響なく、逆方向回生電流のみを遮断できる高順方向電圧（ＶF）特性を実現することができる。
また、第１の実施の形態およびその変形例に係る半導体装置においては、ｎチャンネル縦型ＭＯＳＦＥＴのドレイン側の裏面電極構成において、ｎ型シリコン半導体基板１０に対してＳｂやＡｓなどの不純物を含まない金属層１１として第１Ａｕ層を形成し、ｎ+型シリコン半導体基板１０とアロイ処理の後、組立のためのＴｉ層若しくはＣｒ層からなる金属層１２，Ｎｉ層からなる金属層１４，第２Ａｕ層からなる金属層１６，Ａｇ層からなる金属層１８などからなる金属積層構造２０が、裏面電極構造の剥がれの問題もなく、良好な積層構造が形成されている。
（製造方法）
第１の実施の形態に係る半導体装置の製造方法の一工程を示す図であって、半導体基板１０を準備する工程を示す模式的断面構造は、図１(ａ)に示すように表される。また、半導体基板１０上にｎ型エピタキシャル成長層８を形成する工程を示す模式的断面構造は、図１(ｂ)に示すように表される。さらに、ｎ型エピタキシャル成長層８の表面に、プレーナ構造のｎチャンネルＭＯＳＦＥＴを形成した構造を示す模式的断面構造は、図１(ｃ)に示すように表される。
図１(ｃ)の工程後、半導体基板１０を裏面から研削して薄層化する工程を示す部分的な模式的断面構造は、図２(ａ)に示すように表される。また、研削された半導体基板１０の裏面に金属層１１を形成する工程を示す部分的な模式的断面構造は、図２(ｂ)に示すように表される。
さらに、金属層１１の表面に、金属層１２、金属層１４…からなる金属積層構造２０を形成する工程を示す部分的な模式的断面構造は、図２(ｃ)に示すように表される。
さらに、図２(ｃ)の一工程において、金属層１１の表面に金属層１２、金属層１４、金属層１６を順次形成する工程を示す部分的な模式的断面構造は、図３に示すように表される。
第１の実施の形態に係る半導体装置の製造方法は、図１乃至図３に示すように、第１導電型を有し、ドレイン層となる半導体基板１０を準備する工程と、半導体基板１０の表面上に、第２導電型を有するベース層６を形成する工程と、ベース層６上に、第１導電型を有するソース層４を形成する工程と、ベース層６およびソース層４上にゲート絶縁膜２を形成する工程と、ゲート絶縁膜２上にゲート電極３を形成する工程と、ベース層６およびソース層４に接続されたソース電極１を形成する工程と、半導体基板１０の裏面上に、半導体基板１０とアロイ処理された金属層１１を形成する工程と、金属層１１上に金属層１２を形成する工程と、金属層１２上に金属層１４を形成する工程と、金属層１４上に金属層１６を形成する工程とを有する。
金属層１１は第１Ａｕ層で形成され、金属層１２はＴｉ層もしくはＣｒ層で形成され、金属層１４はＮｉ層で形成され、金属層１６は第２Ａｕ層で形成される。
以下に第１の実施の形態に係る半導体装置の製造方法について、その一例を詳細に説明する。
（ａ）まず、図１（ａ）に示すように、Ｐ、Ａｓ、Ｓｂ、Ｂｉなどがドープされたｎ+型シリコン半導体基板１０を準備する。面方位は、例えば、（１００）面であることがプレーナゲート構造のＭＯＳＦＥＴを実現する上では、電子の移動度を高くすることができることから、望ましい。不純物密度は、例えば１×１０17〜１０21ｃｍ-3程度である。
（ｂ）次に、図１(ｂ)に示すように、ｎ+型シリコン半導体基板１０上にｎ型エピタキシャル成長層８を形成する。不純物密度は、例えば１×１０15〜１０17ｃｍ-3程度である。
（ｃ）次に、図１(ｃ)に示すように、ｎ型エピタキシャル成長層８上に、プレーナゲート構造のＭＯＳＦＥＴの実現に必要な各部の領域を形成する。
（ｃ−１）例えば、ｎ型エピタキシャル成長層８上にゲート絶縁膜２を熱酸化などで形成後、ポリシリコン層などからなるゲート電極３を形成する。
（ｃ−２）次に、ゲート絶縁膜２およびゲート電極３をパターニング後、イオン注入技術によって、ｐ型ベース層６およびｎ型ソース層４を形成する。ｐ型ベース層６の形成のための不純物イオンとしては、Ｂ、Ａｌ、Ｇａ、Ｉｎなどのイオンを用いることができる。また、ｎ型ソース層４を形成するための不純物イオンとしては、Ｐ、Ａｓ、Ｓｂ、Ｂｉなどのイオンを用いることができる。加速エネルギーおよびドーズ量は、各層の拡散深さと不純物密度プロファイルに応じて、設定することができる。
（ｄ）次に、図２（ａ）に示すように、ｎ+型シリコン半導体基板１０を裏面から化学的機械的研磨技術（ＣＭＰ：Chemical Mechanical Polishing）を用いて、所定の厚さまで研磨する。
図２（ａ）において、矢印Ａで示された点線部分が研削されたｎ+型シリコン半導体基板１０の領域を模式的に示す。
（ｅ）次に、図２(ｂ)に示すように、研削されたｎ+型シリコン半導体基板１０の裏面上にＡｕ層からなる金属層１１をスパッタリング技術若しくは蒸着技術によって形成する。ここで形成される金属層１１には、ＡｓやＳｂなどの不純物は全く含まれていない。すなわち、ＡｕＡｓ層やＡｕＳｂ層が形成されていない。金属層１１の厚さは、例えば約１０ｎｍ程度である。
（ｆ）次に、図２(ｂ)に示すように、金属層１１をｎ+型シリコン半導体基板１０とアロイ（合金化）処理する。アロイ処理の温度条件としては、例えば約３００℃〜５００℃程度である。
（ｇ）次に、図２(ｃ)に示すように、金属層１１上に金属積層構造２０を形成する。図２(ｃ)の例では、金属層１１上にＴｉ層もしくはＣｒ層からなる金属層１２を形成し、更に金属層１２上にＮｉ層からなる金属層１４を形成した状態が示されている。Ｔｉ層もしくはＣｒ層からなる金属層１２は、金属層１１とその後のＮｉ層からなる金属層１４を接着するためのバリアメタルとして機能する。金属層１２、金属層１４は、いずれもスパッタリング技術若しくは蒸着技術によって形成することができる。ここで、金属層１２の厚みは、例えば約７０ｎｍ程度、金属層１４の厚みは、例えば約６００ｎｍ程度である。
（ｈ）次に、図３に示すように、金属層１４上に第２Ａｕ層からなる金属層１６を形成する。金属層１６もスパッタリング技術若しくは蒸着技術によって形成することができる。金属層１６の厚みは、例えば約３００ｎｍ程度である。
第１の実施の形態に係る半導体装置においては、図３に示すように、金属積層構造２０は、Ｔｉ層もしくはＣｒ層／Ｎｉ層／第２Ａｕ層からなる金属層１２／金属層１４／金属層１６の積層構造によって形成されている。
（変形例１）
図２(ｃ)の一工程において、Ａｕ層からなる金属層１１の表面にＴｉ層もしくはＣｒ層からなる金属層１２、Ｎｉ層からなる金属層１４、Ａｇ層からなる金属層１８を順次形成する工程を示す部分的な模式的断面構造は、図４に示すように表される。金属層１８もスパッタリング技術若しくは蒸着技術によって形成することができる。
第１の実施の形態の変形例１に係る半導体装置においては、図４に示すように、金属積層構造２０は、Ｔｉ層もしくはＣｒ層／Ｎｉ層／Ａｇ層からなる金属層１２／金属層１４／金属層１８の積層構造によって形成されている。
（変形例２）
図２(ｃ)の一工程において、第１Ａｕ層からなる金属層１１の表面にＴｉ層もしくはＣｒ層からなる金属層１２、Ｎｉ層からなる金属層１４、第２Ａｕ層からなる金属層１６、Ａｇ層からなる金属層１８を順次形成する工程を示す部分的な模式的断面構造は、図５に示すように表される。
第１の実施の形態の変形例２に係る半導体装置においては、図５に示すように、金属積層構造２０は、Ｔｉ層もしくはＣｒ層／Ｎｉ層／Ａｕ層／Ａｇ層からなる金属層１２／金属層１４／金属層１６／金属層１８の積層構造によって形成されている。
（変形例３）
図２(ｃ)の一工程において、Ａｕ層からなる金属層１１の表面にＴｉ層もしくはＣｒ層からなる金属層１２、Ｎｉ層からなる金属層１４、Ａｇ層からなる金属層１８、Ａｕ層からなる金属層１６を順次形成する工程を示す部分的な模式的断面構造は、図６に示すように表される。
第１の実施の形態の変形例３に係る半導体装置においては、図６に示すように、金属積層構造２０は、Ｔｉ層もしくはＣｒ層／Ｎｉ層／Ａｇ層／Ａｕ層からなる金属層１２／金属層１４／金属層１８／金属層１６の積層構造によって形成されている。
（比較例）
本発明の比較例に係るＭＯＳＦＥＴの模式的回路構成は、図７（ａ）に示すように表される。また、比較例に係るＭＯＳＦＥＴの模式的断面構造は、図７(ｂ)に示すように表される。
本発明の比較例に係るＭＯＳＦＥＴは、図７(ｂ)に示すように、ｎ+シリコン半導体基板１０上にＡｕＳｂ層９を形成し、ｎ+シリコン半導体基板１０とＡｕＳｂ層９はアロイ処理によって合金化されている。更にＡｕＳｂ層９上に金属積層構造２０を備えている。ｎ+シリコン半導体基板１０とＡｕＳｂ層９はアロイ処理によって合金化されていることから、本発明の比較例に係るＭＯＳＦＥＴのドレイン側の電極構造においては、オーミックコンタクトが形成されている。
回路構成上は、図７（ａ）に示すように、ｐベース層６／ｎ―型エピタキシャル成長層８／ｎ+シリコン半導体基板１０構造によって、寄生ダイオードＤｉが形成されており、縦型ＭＯＳＦＥＴのオン状態においては、ドレイン端子Ｄとソース端子Ｓ間に順方向電流ＩFが導通し、縦型ＭＯＳＦＥＴのオフ状態においては、寄生ダイオードＤｉを介して逆回復電流ＩRが導通する。
（基本回路と基本素子構造）
第１の実施の形態に係る半導体装置の模式的回路構成は、図８（ａ）に示すように表される。また、第１の実施の形態に係る半導体装置の模式的断面構造は、図８(ｂ)に示すように表される。
第１の実施の形態に係る半導体装置は、図８(ｂ)に示すように、ｎ+シリコン半導体基板１０上にＡｕ層からなる金属層１１を形成し、ｎ+シリコン半導体基板１０と金属層１１はアロイ処理されている。更に金属層１１上に金属積層構造２０を備える。金属積層構造２０は、例えば、図３乃至図６に示すような各種構造例を備える。
第１の実施の形態に係る半導体装置は、図８（ａ）および図８(ｂ)に示すように、ｎチャンネル縦型ＭＯＳＦＥＴのドレイン側の裏面電極構成において、ｎ+型シリコン半導体基板１０に対して金属積層構造２０を配置することによって、ショットキーダイオードが形成されている。このショットキーダイオードは、ｎチャンネル縦型ＭＯＳＦＥＴのドレイン層に接続されるＳＢＤである。ショットキーダイオードのカソードは、縦型ＭＯＳＦＥＴのドレインに接続され、ショットキーダイオードのアノードは、ドレイン端子Ｄに接続されている。また、縦型ＭＯＳＦＥＴのソースは、ソース端子Ｓに接続されている。
回路構成上は、図８（ａ）に示すように、ｐベース層６／ｎ―型エピタキシャル成長層８／ｎ+シリコン半導体基板１０からなる構造によって、寄生ダイオードＤｉが形成されている。
したがって、縦型ＭＯＳＦＥＴのオン状態においては、ショットキーダイオードのアノードに接続されるドレイン端子Ｄとソース端子Ｓ間に順方向電流ＩFが導通する。しかし、縦型ＭＯＳＦＥＴのオフ状態においては、縦型ＭＯＳＦＥＴのドレイン層（ｎ+シリコン半導体基板１０）とドレイン端子Ｄとの間にショットキーダイオードが形成されていることから、寄生ダイオードＤｉを介して逆回復電流ＩRが導通することはない。
（ＦＲＤを備える基本回路と基本素子構造）
第１の実施の形態に係る半導体装置において、ドレイン端子Ｄとソース端子Ｓ間にＦＲＤを備える基本回路の構成は、図９（ａ）に示すように表される。
また、ドレイン端子Ｄとソース端子Ｓ間にＦＲＤを備える基本素子構造の断面構造は、図９(ｂ)に示すように表される。図９（ａ）および図９(ｂ)には、ＳＢＤを導通する逆回復電流Ｉr、ＦＲＤを導通する逆回復電流ＩR、ＭＯＳＦＥＴを導通する順方向電流ＩFの詳細が示されている。
第１の実施の形態に係るＭＯＳＦＥＴは、図９(ｂ)に示すように、ｎ+シリコン半導体基板１０上にＡｕ層からなる金属層１１を形成し、ｎ+シリコン半導体基板１０と金属層１１はアロイ処理されている。更に金属層１１上に金属積層構造２０を備える。金属積層構造２０は、例えば、図３乃至図６に示すような各種構造例を備える。
縦型ＭＯＳＦＥＴのドレイン層（ｎ+シリコン半導体基板１０）とドレイン端子Ｄとの間にショットキーダイオードが形成され、縦型ＭＯＳＦＥＴのオン状態においては、半導体装置のドレイン端子Ｄとソース端子Ｓ間に順方向電流ＩFが導通する。しかし、縦型ＭＯＳＦＥＴのオフ状態においては、縦型ＭＯＳＦＥＴのドレイン層（ｎ+シリコン半導体基板１０）とドレイン端子Ｄとの間にショットキーダイオードが配置されていることから、寄生ダイオードＤｉを介して逆回復電流Ｉrが導通することはほとんどなく、半導体装置のドレイン端子Ｄとソース端子Ｓ間に接続されたＦＲＤを介して、逆回復電流ＩRが導通する。
すなわち、ＭＯＳＦＥＴの寄生ダイオードＤｉの順方向電圧Ｖfの値が半導体装置に並列接続されるＦＲＤの順方向電圧ＶFの値よりも大きくなる。このことによって逆回復電流（回生電流）ＩRはＦＲＤを導通し、寄生ダイオードＤｉによる寄生損失は低減化される。
（ＩF−ＶF順方向特性）
インバータ回路に適用される半導体装置の回路構成図であって、寄生ダイオードＤｉを備えるＭＯＳＦＥＴの例は、図１０（ａ）に示すように表される。また、寄生ダイオードＤｉ、およびＦＲＤを備えるＭＯＳＦＥＴの例は、図１０(ｂ)に示すように表される。
一方、第１の実施の形態に係る半導体装置の回路構成図であって、寄生ダイオードＤｉ、ＦＲＤおよびＳＢＤを備えるＭＯＳＦＥＴの例は、図１０(ｃ)に示すように表される。
第１の実施の形態に係る半導体装置（ＳＢＤＭＯＳＦＥＴ）と、ＭＯＳＦＥＴおよびＭＯＳＦＥＴ＋ＦＲＤの順方向特性(ＩF−ＶF)の比較図は、図１１に示すように表される。
第１の実施の形態に係る半導体装置（ＳＢＤＭＯＳＦＥＴ）においては、Ａｕ層からなる金属層１１のアロイ条件は、例えば３００℃〜５００℃で実施する。図１１には、アロイ無し、アロイ温度３３０℃、および４０５℃の場合のそれぞれの半導体装置（ＳＢＤＭＯＳＦＥＴ）におけるＩF−ＶF順方向特性が示されている。図１１において、ＭＯＳＦＥＴで表される曲線は、図１０（ａ）の回路構造を有するＭＯＳＦＥＴのＩF−ＶF順方向特性を示す。また、ＭＯＳＦＥＴ＋ＦＲＤで表される曲線は、図１０（ａ）の回路構造を有するＭＯＳＦＥＴ＋ＦＲＤのＩF−ＶF順方向特性を示す。また、ＳＢＤＭＯＳＦＥＴで表される曲線は、図１０(ｃ)の回路構造を有するＳＢＤＭＯＳＦＥＴのＩF−ＶF順方向特性を示す。
図１１に示す結果より、ＩF−ＶF順方向特性上の順方向電圧ＶF（Ｖ）は、ＭＯＳＦＥＴ、ＭＯＳＦＥＴ＋ＦＲＤ、ＳＢＤＭＯＳＦＥＴの順に上昇していることがわかる。また、Ａｕ層からなる金属層１１のアロイ条件によっても変化し、アロイ無し、アロイ温度３３０℃、アロイ温度４０５℃の順に上昇している。
（オン抵抗特性）
第１の実施の形態に係る半導体装置（ＳＢＤＭＯＳＦＥＴ）と、ＭＯＳＦＥＴおよびＭＯＳＦＥＴ＋ＦＲＤのオン抵抗ＲDS(on)（Ω）と順方向電圧ＶF（Ｖ）の関係を示す比較図は、図１２に示すように表される。順方向電流ＩFの値は５（Ａ）の時を基準としている。
図１２から明らかなように、第１の実施の形態に係る半導体装置（ＳＢＤＭＯＳＦＥＴ）のオン抵抗ＲDS(on)（Ω）は、ＭＯＳＦＥＴと同程度の約０．４５Ωであり、ＭＯＳＦＥＴ＋ＦＲＤのオン抵抗ＲDS(on)（Ω）の値約０．６５Ωよりも約３０％も低いことがわかる。
（逆回復特性例）
ＭＯＳＦＥＴの逆回復波形例は図１３に示すように表される。図１３には、寄生ダイオードＤｉの寄生損失に伴い、逆回復損失が大きい様子を示す。
一方、第１の実施の形態に係る半導体装置（ＳＢＤＭＯＳＦＥＴ）の逆回復波形例は、図１４に示すように表される。図１４には、逆回復状態において寄生ダイオードＤｉに逆回復電流ＩRがほとんど流れないために、寄生ダイオードＤｉの寄生損失がほとんどなく。逆回復損失も小さい。
（ＣＣＦＬ駆動用ハーフブリッジインバータ回路）
第１の実施の形態およびその変形例に係る半導体装置は、インダクタンスを負荷とする電気機器の適用することができる。インダクタンスを負荷とする電気機器の例としては、液晶ディスプレイ（ＬＣＤ）のバックライトインバータ回路、エアコン用インバータ回路、照明装置などの駆動用インバータ回路などがある。
第１の実施の形態に係る半導体装置を適用したＣＣＦＬ駆動用ハーフブリッジインバータ回路の動作は、図１５に示すように表される。
ＭＯＳトランジスタＱＡがオン（ＯＮ）になり、負荷インダクタンスＬに順方向電流ＩFが導通する状態の動作説明図は、図１５（ａ）に示すように表される。
ＭＯＳトランジスタＱＡがオフ（ＯＦＦ）になり、ＭＯＳトランジスタＱＢのＦＲＤを介して負荷インダクタンスＬに逆回復電流ＩRが導通する状態の動作説明図は、図１５(ｂ)に示すように表される。
ＭＯＳトランジスタＱＢがオフ（ＯＦＦ）になり、ＭＯＳトランジスタＱＡのＦＲＤを介して負荷インダクタンスＬに逆回復電流ＩRが導通する状態の動作説明図は、図１５(ｃ)に示すように表される。
ＭＯＳトランジスタＱＢがオン（ＯＮ）になり、負荷インダクタンスＬに順方向電流ＩFが導通する状態の動作説明は、図１５(ｄ)に示すように表される。
第１の実施の形態に係る半導体装置を適用したＣＣＦＬ駆動用ハーフブリッジインバータ回路は、図１５に示すように、ＳＢＤ−ＭＯＳＦＥＴＱＡ、ＳＢＤ−ＭＯＳＦＥＴＱＢをハーフブリッジに構成し、負荷インダクタンスＬに結合されたＣＣＦＬを備える。ＣＣＦＬは制御ＩＣに接続されている。ハーフブリッジの電源電圧Ｖｉｎと接地電位間には、キャパシタＣ１,Ｃ２の直列回路が接続されており、ハーフブリッジインバータ回路の動作に応じて、負荷インダクタンスＬを介して、図１５（ａ）⇒図１５(ｂ)⇒図１５(ｄ)⇒図１５(ｃ)⇒図１５（ａ）の順序で充放電が繰り返される。
第１の実施の形態に係る半導体装置（ＳＢＤＭＯＳＦＥＴ）をＣＣＦＬ駆動用ハーフブリッジインバータ回路に適用することによって、特に逆回復時の損失を低減化できることから、図１５(ｂ)および図１５(ｄ)に示されるように、ＳＢＤＭＯＳＦＥＴの逆回復時の損失を低減化することができる。
本発明の半導体装置およびその製造方法によれば、順方向損失の増大を抑制し、かつ逆回復損失を低減化することができる。
本発明の半導体装置およびその製造方法によれば、ＭＯＳＦＥＴの寄生ダイオードＤｉの順方向電圧Ｖfの値を、半導体装置に並列接続されるファーストリカバリーダイオードＦＲＤの順方向電圧ＶFの値よりも大きくすることによって、遮断用のＦＲＤを小型化して実装面積を低減化し、実質的に順方向損失の増加を抑制し、かつ逆回復損失を低減化することができる。
[その他の実施の形態]
上記のように、本発明は第１の実施の形態及びその変更例によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
このように、本発明はここでは記載していない様々な実施の形態などを含む。
本発明の半導体装置は、液晶ディスプレイ（ＬＣＤ）のバックライトインバータ回路、エアコン用インバータ回路、照明装置などの駆動用インバータ回路に適用され、ｎチャンネル縦型ＭＯＳＦＥＴ全般に利用可能である。

Claims (9)

  1. 第１導電型を有し、ドレイン層を形成する半導体基板と、前記半導体基板の表面上に配置され、第２導電型を有するベース層と、前記ベース層上に配置され、第１導電型を有するソース層と、前記半導体基板、前記ベース層および前記ソース層上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記ベース層および前記ソース層に接続されたソース電極とを備える絶縁ゲート電界効果トランジスタと、
    前記半導体基板の裏面上に配置され、前記半導体基板とアロイ処理された第１金属層上に配置された第２金属層と、前記第２金属層上に配置された第３金属層と、前記第３金属層上に配置された第４金属層とを有する金属積層構造を有し、前記金属積層構造をアノード、前記半導体基板をカソードとするショットキーダイオードと、
    前記絶縁ゲート電界効果トランジスタと前記ショットキーダイオードとの直列回路に対して並列接続され、前記ソース電極にアノード、前記ショットキーダイオードのアノードにカソードが接続されるリカバリーダイオードと
    を備え、
    前記リカバリーダイオードの順方向電圧は、前記ベース層と前記半導体基板間の寄生ダイオードの順方向電圧よりも小さく、
    前記第１金属層は第１Ａｕ層で形成され、前記第２金属層はＴｉ層もしくはＣｒ層で形成され、前記第３金属層はＮｉ層で形成され、前記第４金属層は第２Ａｕ層で形成されることを特徴とする半導体装置。
  2. 第１導電型を有し、ドレイン層を形成する半導体基板と、前記半導体基板の表面上に配置され、第２導電型を有するベース層と、前記ベース層上に配置され、第１導電型を有するソース層と、前記半導体基板、前記ベース層および前記ソース層上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記ベース層および前記ソース層に接続されたソース電極とを備える絶縁ゲート電界効果トランジスタと、
    前記半導体基板の裏面上に配置され、前記半導体基板とアロイ処理された第１金属層上に配置された第２金属層と、前記第２金属層上に配置された第３金属層と、前記第３金属層上に配置された第４金属層とを有する金属積層構造を有し、前記金属積層構造をアノード、前記半導体基板をカソードとするショットキーダイオードと、
    前記絶縁ゲート電界効果トランジスタと前記ショットキーダイオードとの直列回路に対して並列接続され、前記ソース電極にアノード、前記ショットキーダイオードのアノードにカソードが接続されるリカバリーダイオードと
    を備え、
    前記リカバリーダイオードの順方向電圧は、前記ベース層と前記半導体基板間の寄生ダイオードの順方向電圧よりも小さく、
    前記第１金属層は第１Ａｕ層で形成され、前記第２金属層はＴｉ層もしくはＣｒ層で形成され、前記第３金属層はＮｉ層で形成され、前記第４金属層はＡｇ層で形成されることを特徴とする半導体装置。
  3. 第１導電型を有し、ドレイン層を形成する半導体基板と、前記半導体基板の表面上に配置され、第２導電型を有するベース層と、前記ベース層上に配置され、第１導電型を有するソース層と、前記半導体基板、前記ベース層および前記ソース層上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記ベース層および前記ソース層に接続されたソース電極とを備える絶縁ゲート電界効果トランジスタと、
    前記半導体基板の裏面上に配置され、前記半導体基板とアロイ処理された第１金属層上に配置された第２金属層と、前記第２金属層上に配置された第３金属層と、前記第３金属層上に配置された第４金属層と、前記第４金属層上に配置された第５金属層とを有する金属積層構造を有し、前記金属積層構造をアノード、前記半導体基板をカソードとするショットキーダイオードと、
    前記絶縁ゲート電界効果トランジスタと前記ショットキーダイオードとの直列回路に対して並列接続され、前記ソース電極にアノード、前記ショットキーダイオードのアノードにカソードが接続されるリカバリーダイオードと
    を備え、
    前記リカバリーダイオードの順方向電圧は、前記ベース層と前記半導体基板間の寄生ダイオードの順方向電圧よりも小さく、
    前記第１金属層は第１Ａｕ層で形成され、前記第２金属層はＴｉ層もしくはＣｒ層で形成され、前記第３金属層はＮｉ層で形成され、前記第４金属層は第２Ａｕ層で形成され、前記第５金属層はＡｇ層で形成されることを特徴とする半導体装置。
  4. 第１導電型を有し、ドレイン層を形成する半導体基板と、前記半導体基板の表面上に配置され、第２導電型を有するベース層と、前記ベース層上に配置され、第１導電型を有するソース層と、前記半導体基板、前記ベース層および前記ソース層上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記ベース層および前記ソース層に接続されたソース電極とを備える絶縁ゲート電界効果トランジスタと、
    前記半導体基板の裏面上に配置され、前記半導体基板とアロイ処理された第１金属層上に配置された第２金属層と、前記第２金属層上に配置された第３金属層と、前記第３金属層上に配置された第４金属層と、前記第４金属層上に配置された第５金属層とを有する金属積層構造を有し、前記金属積層構造をアノード、前記半導体基板をカソードとするショットキーダイオードと、
    前記絶縁ゲート電界効果トランジスタと前記ショットキーダイオードとの直列回路に対して並列接続され、前記ソース電極にアノード、前記ショットキーダイオードのアノードにカソードが接続されるリカバリーダイオードと
    を備え、
    前記リカバリーダイオードの順方向電圧は、前記ベース層と前記半導体基板間の寄生ダイオードの順方向電圧よりも小さく、
    前記第１金属層は第１Ａｕ層で形成され、前記第２金属層はＴｉ層もしくはＣｒ層で形成され、前記第３金属層はＮｉ層で形成され、前記第４金属層はＡｇ層で形成され、前記第５金属層は第２Ａｕ層で形成されることを特徴とする半導体装置。
  5. 第１導電型を有し、ドレイン層となる半導体基板を準備する工程と、
    前記半導体基板の表面上に、第２導電型を有するベース層を形成する工程と、
    前記ベース層上に、第１導電型を有するソース層を形成する工程と、
    前記ベース層および前記ソース層上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ベース層および前記ソース層に接続されたソース電極を形成する工程と、
    前記半導体基板の裏面上に、前記半導体基板とアロイ処理された第１金属層を形成する工程と、
    前記第１金属層上に第２金属層を形成する工程と、
    前記第２金属層上に第３金属層を形成する工程と、
    前記第３金属層上に第４金属層を形成して、前記第１金属層、前記第２金属層、前記第３金属層、および前記第４金属層からなる金属積層構造をアノード、前記半導体基板をカソードとするショットキーダイオードを形成する工程と、
    前記絶縁ゲート電界効果トランジスタと前記ショットキーダイオードとの直列回路に対して並列接続され、前記ソース電極にアノード、前記ショットキーダイオードのアノードにカソードが接続されるリカバリーダイオードを形成する工程と
    を有し、
    前記リカバリーダイオードの順方向電圧は、前記ベース層と前記半導体基板間の寄生ダイオードの順方向電圧よりも小さく、
    前記第１金属層は第１Ａｕ層で形成され、前記第２金属層はＴｉ層もしくはＣｒ層で形成され、前記第３金属層はＮｉ層で形成され、前記第４金属層は第２Ａｕ層で形成されることを特徴とする半導体装置の製造方法。
  6. 第１導電型を有し、ドレイン層となる半導体基板を準備する工程と、
    前記半導体基板の表面上に、第２導電型を有するベース層を形成する工程と、
    前記ベース層上に、第１導電型を有するソース層を形成する工程と、
    前記ベース層および前記ソース層上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ベース層および前記ソース層に接続されたソース電極を形成する工程と、
    前記半導体基板の裏面上に、前記半導体基板とアロイ処理された第１金属層を形成する工程と、
    前記第１金属層上に第２金属層を形成する工程と、
    前記第２金属層上に第３金属層を形成する工程と、
    前記第３金属層上に第４金属層を形成して、前記第１金属層、前記第２金属層、前記第３金属層、および前記第４金属層からなる金属積層構造をアノード、前記半導体基板をカソードとするショットキーダイオードを形成する工程と、
    前記絶縁ゲート電界効果トランジスタと前記ショットキーダイオードとの直列回路に対して並列接続され、前記ソース電極にアノード、前記ショットキーダイオードのアノードにカソードが接続されるリカバリーダイオードを形成する工程と
    を有し、
    前記リカバリーダイオードの順方向電圧は、前記ベース層と前記半導体基板間の寄生ダイオードの順方向電圧よりも小さく、
    前記第１金属層は第１Ａｕ層で形成され、前記第２金属層はＴｉ層もしくはＣｒ層で形成され、前記第３金属層はＮｉ層で形成され、前記第４金属層はＡｇ層で形成されることを特徴とする半導体装置の製造方法。
  7. 第１導電型を有し、ドレイン層となる半導体基板を準備する工程と、
    前記半導体基板の表面上に、第２導電型を有するベース層を形成する工程と、
    前記ベース層上に、第１導電型を有するソース層を形成する工程と、
    前記ベース層および前記ソース層上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ベース層および前記ソース層に接続されたソース電極を形成する工程と、
    前記半導体基板の裏面上に、前記半導体基板とアロイ処理された第１金属層を形成する工程と、
    前記第１金属層上に第２金属層を形成する工程と、
    前記第２金属層上に第３金属層を形成する工程と、
    前記第３金属層上に第４金属層を形成する工程と、
    前記第４金属層上に第５金属層を形成して、前記第１金属層、前記第２金属層、前記第３金属層、前記第４金属層、および前記第５金属層からなる金属積層構造をアノード、前記半導体基板をカソードとするショットキーダイオードを形成する工程と、
    前記絶縁ゲート電界効果トランジスタと前記ショットキーダイオードとの直列回路に対して並列接続され、前記ソース電極にアノード、前記ショットキーダイオードのアノードにカソードが接続されるリカバリーダイオードを形成する工程と
    を有し、
    前記リカバリーダイオードの順方向電圧は、前記ベース層と前記半導体基板間の寄生ダイオードの順方向電圧よりも小さく、
    前記第１金属層は第１Ａｕ層で形成され、前記第２金属層はＴｉ層もしくはＣｒ層で形成され、前記第３金属層はＮｉ層で形成され、前記第４金属層は第２Ａｕ層で形成され、前記第５金属層はＡｇ層で形成されることを特徴とする半導体装置の製造方法。
  8. 第１導電型を有し、ドレイン層となる半導体基板を準備する工程と、
    前記半導体基板の表面上に、第２導電型を有するベース層を形成する工程と、
    前記ベース層上に、第１導電型を有するソース層を形成する工程と、
    前記ベース層および前記ソース層上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ベース層および前記ソース層に接続されたソース電極を形成する工程と、
    前記半導体基板の裏面上に、前記半導体基板とアロイ処理された第１金属層を形成する工程と、
    前記第１金属層上に第２金属層を形成する工程と、
    前記第２金属層上に第３金属層を形成する工程と、
    前記第３金属層上に第４金属層を形成する工程と、
    前記第４金属層上に第５金属層を形成して、前記第１金属層、前記第２金属層、前記第３金属層、前記第４金属層、および前記第５金属層からなる金属積層構造をアノード、前記半導体基板をカソードとするショットキーダイオードを形成する工程と、
    前記絶縁ゲート電界効果トランジスタと前記ショットキーダイオードとの直列回路に対して並列接続され、前記ソース電極にアノード、前記ショットキーダイオードのアノードにカソードが接続されるリカバリーダイオードを形成する工程と
    を有し、
    前記リカバリーダイオードの順方向電圧は、前記ベース層と前記半導体基板間の寄生ダイオードの順方向電圧よりも小さく、
    前記第１金属層は第１Ａｕ層で形成され、前記第２金属層はＴｉ層もしくはＣｒ層で形成され、前記第３金属層はＮｉ層で形成され、前記第４金属層はＡｇ層で形成され、前記第５金属層は第２Ａｕ層で形成されることを特徴とする半導体装置の製造方法。
  9. 負荷にインダクタンスを有し、前記インダクタンスが請求項１〜４のいずれか１項に記載の半導体装置によって駆動されることを特徴とする電気機器。
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