KR102607326B1 - 반도체 장치 - Google Patents
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Abstract
반도체 기판 상부에 제공된 반도체 소자들, 및 상기 반도체 소자들 사이에 제공되는 보호 소자를 포함하는 반도체 장치를 제공하되, 상기 반도체 소자들 각각은 상기 반도체 기판 상에 제 1 도전형으로 도핑된 베이스 영역, 상기 베이스 영역 상에 제 2 도전형으로 도핑된 이미터 영역, 및 상기 이미터 영역 상에 제공되는 게이트 전극을 포함하고, 상기 보호 소자는 상기 반도체 기판 상에 상기 제 1 도전형으로 도핑된 제 1 웰, 및 상기 제 1 웰 상에 상기 제 2 도전형으로 도핑된 제 2 웰을 포함하고, 상기 제 1 웰의 하단과 상기 제 2 웰의 하단 사이의 거리 및/또는 도핑 농도는 상기 베이스 영역의 하단과 상기 이미터 영역의 하단 사이의 거리 및/또는 도핑 농도보다 작을 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 상세하게는 과전압 보호기능이 내장된 전력반도체 장치에 관한 것이다.
가전 제품을 비롯한 각종 전자 기기에 포함된 반도체 장치는 전자 기기의 품질을 결정하는 주요한 구성이다. 전자 기기의 대용량화, 다기능화 및/또는 소형화 추세에 따라, 신뢰성 및 기타 특성이 향상된 반도체 장치에 대한 수요가 증가하고 있다. 이러한 수요를 충족시키기 위해, 반도체 장치의 특성을 향상시키기 위한 다양한 기술들이 소개되고 있다.
대표적인 고전압 대전력용 반도체 장치로 사이리스터(Thyristor)가 사용되고 있으며, 초고압직류송전시스템(HVDC, High Voltage Direct Current Transmission System) 등의 전력변환 장치를 구성하는 주요 전력반도체 소자로 사용되고 있다. HVDC 등의 전원시스템의 전압은 수백 kV에 달하기 때문에 일반적으로 사이리스터를 수십 내지 수백개를 직렬 연결하여 사용한다.
사이리스터를 직렬로 연결하여 사용할 때 오동작에 의하여 사이리스터에 순간적으로 항복전압(Breakdown Voltage) 이상이 높은 전압이 인가될 수 있으며, 이 경우 사이리스터는 항복(Breakdown)에 의한 전류에 의하여 불균일하게 턴-온 되고, 불균일한 사이리스터의 턴-온은 국부적인 전류집중을 야기하여 사이리스터의 파괴를 야기한다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 장치를 제공하는데 있으며, 상세하게는 과전압에 대한 보호기능이 내장된 전력반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 반도체 기판 상부에 제공된 반도체 소자들, 및 상기 반도체 소자들 사이에 제공되는 과전압 보호 소자를 포함할 수 있다. 상기 반도체 소자들 각각은 상기 반도체 기판 상에 제 1 도전형으로 도핑된 제 1 베이스 영역, 상기 제 1 베이스 영역 상에 제 2 도전형으로 도핑된 이미터 영역, 상기 제 1 베이스 영역 상에 제공되는 게이트 전극 및/또는 상기 이미터와 제 1 베이스 영역에 걸쳐있는 한 개 또는 복수의 증폭 게이트 전극을 포함할 수 있다. 상기 반도체 소자들에서 상기 반도체 기판은 제 2 도전형으로 도핑될 수 있으며 제 2 베이스 역할을 할 수 있다. 상기 과전압 보호 소자는 상기 반도체 기판 상에 상기 제 1 도전형으로 도핑된 제 1 웰, 및 상기 제 1 웰 상에 상기 제 2 도전형으로 도핑된 제 2 웰을 포함할 수 있다. 상기 제 1 웰의 하단과 상기 제 2 웰의 하단 사이의 거리 및/또는 도핑 농도는 상기 베이스 영역의 하단과 상기 이미터 영역의 하단 사이의 거리 및/또는 도핑 농도보다 작을 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 보호 소자의 항복 전압(breakdown voltage)은 반도체 소자들의 항복 전압보다 작을 수 있다. 반도체 장치에 과전압이 인가되는 경우, 보호 소자가 먼저 항복(breakdown)되어 전류가 보호 소자에서 먼저 도통될 수 있다. 이때, 전류는 서로 접하는 제 1 웰과 증폭 게이트 및/또는 베이스 영역을 통해 주변 반도체 소자들에 분산되어 반도체 장치를 균일하게 턴-온 시키며 전류의 집중을 방지함으로써 반도체 장치의 파괴를 방지할 수 있다.
보호 소자의 항복 전압은 보호 소자에서 제 1 웰과 제 2 웰의 도핑 농도 및/또는 확산 깊이를 통해 조절할 수 있다. 이에 따라, 반도체 장치는 보호 소자의 항복 전압이 용이하게 제어될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4 내지 도 6은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 실험예들의 전기적 특성을 측정한 결과를 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4 내지 도 6은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 실험예들의 전기적 특성을 측정한 결과를 나타내는 도면이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시 예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제 1 막질로 언급된 막질이 다른 실시 예에서는 제 2 막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 도면들 참조하여 본 발명의 개념에 따른 반도체 장치를 설명한다. 도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하여, 반도체 장치(10)는 기판(100), 기판(100) 상에 제공되는 반도체 소자들(SD) 및 보호 소자(PD)를 포함할 수 있다.
기판(100)이 제공될 수 있다. 기판(100)은 반도체 기판, 가령 실리콘 기판 또는 탄화규소 기판 중 어느 하나일 수 있다. 기판(100)은 불순물로 도핑된 기판일 수 있다. 기판(100)은 제 1 도전형을 가질 수 있다. 제 1 도전형은 n 타입일 수 있다. 예를 들어, 기판(100)에 질소(N), 비소(As) 또는 인(P)이 도핑될 수 있다. 기판(100)은 복수의 소자들이 형성되는 면인 상면과 상기 상면에 대향하는 하면을 가질 수 있다. 기판(100)은 소자 영역들(DR) 및 소자 영역들(DR) 사이의 보호 영역(PR)을 가질 수 있다.
반도체 소자들(SD)은 각각 기판(100)의 소자 영역들(DR)에 제공될 수 있다. 예를 들어, 반도체 소자(SD)에서 기판(100)은 제1 베이스 역할을 할 수 있으며, 소자 영역들(DR)에 제공되는 제 2 베이스 영역(110), 이미터 영역(120) 및 콜렉터 영역(130)을 포함할 수 있다. 이하, 반도체 소자들(SD)의 각 부분에 대해 상세히 설명한다.
제 2 베이스 영역(110)은 기판(100)의 상부에 형성될 수 있다. 일 예로, 제 2 베이스 영역(110)은 기판(100)의 상면으로부터 내부로 향할 수 있다. 이때, 기판(100)의 상면은 베이스 영역(110)의 상면을 노출시킬 수 있다. 베이스 영역(110)은 제 2 도전형을 가질 수 있다. 제 2 도전형은 P 타입일 수 있다. 예를 들어, 베이스 영역(110)에 알루미늄(Al) 또는 붕소(B)가 도핑될 수 있다.
이미터 영역(120)은 제 2 베이스 영역(110) 상부에 형성될 수 있다. 일 예로, 이미터 영역(120)은 제 2 베이스 영역(110)의 상면으로부터 내부로 향할 수 있다. 이때, 제 2 베이스 영역(110)의 상면은 이미터 영역(120)의 상면을 노출시킬 수 있다. 제 2 베이스 영역(110)의 일부는 캐소스 전극(210)과 직접 접촉되어 캐소드 단락(190)을 형성할 수 있다. 캐소드 단락(190)은 제 2 베이스 영역(110) 내에서 복수로 제공될 수 있다. 복수의 캐소드 단락(190)은 수평적 관점에서 베이스 영역(110) 내에서 일정한 간격으로 이격될 수 있다. 또는, 이미터 영역(120)은 베이스 영역(110) 내에서 하나로 제공될 수 있다. 이미터 영역(120)은 제 1 도전형을 가질 수 있다. 예를 들어, 이미터 영역에 질소(N), 비소(As) 또는 인(P)이 도핑될 수 있다. 이미터 영역(120)의 불순물 도핑 농도는 기판(100)의 불순물 도핑 농도보다 클 수 있다.
기판(100) 상에 제 1 전극(210)이 제공될 수 있다. 제 1 전극(210)은 기판(100) 상에서 이미터 영역(120)과 적어도 일부가 오버랩(overlap)되도록 배치될 수 있다. 제 1 전극(210)은 반도체 소자(SD)의 캐소드(cathode) 전극일 수 있다. 제 1 전극(210)은 금속을 포함할 수 있다.
기판(100) 상에 제 2 전극(220)이 제공될 수 있다. 제 2 전극(220)은 기판(100) 상에서 이미터 영역들(120) 사이에 배치될 수 있다. 또는, 제 2 전극(220)은 이미터 영역들(120) 중 보호 영역(PR)과 인접한 이미터 영역(121)의 일측에 배치될 수 있다. 제 2 전극(220)은 제 2 베이스 영역(110)의 상부에 배치될 수 있다. 이와는 다르게, 제 2 전극(220)의 일부는 평면적으로 이미터 영역들(121)과 일부 중첩될 수 있다. 제 2 전극(220)은 반도체 소자(SD)의 게이트(gate) 전극 또는 증폭 게이트(amplifying gate) 전극일 수 있다. 제 2 전극(220)과 제 2 전극(220) 하부의 이미터(120b)는 복수개가 연속해서 배치될 수 있다. 제 2 전극(220)은 금속을 포함할 수 있다.
기판(100) 아래에 콜렉터 영역(130)이 제공될 수 있다. 콜렉터 영역(130)은 기판(100) 하부에 형성될 수 있다. 일 예로, 콜렉터 영역(130)은 기판(100)의 소자 영역들(DR) 및 보호 영역(PR)에 걸쳐 기판(100)을 덮을 수 있다. 콜렉터 영역(130)은 제 2 도전형을 가질 수 있다. 예를 들어, 콜렉터 영역(130)에 알루미늄(Al) 또는 붕소(B)가 도핑될 수 있다. 콜렉터 영역(130)의 불순물 도핑 농도는 베이스 영역의 불순물 도핑 농도보다 클 수 있다.
콜렉터 영역(130) 아래에 제 3 전극(230)이 제공될 수 있다. 제 3 전극(230)은 콜렉터 영역(130)을 덮을 수 있다. 제 3 전극(230)은 반도체 소자(SD)의 에노드(anode) 전극일 수 있다. 제 3 전극(230)은 금속을 포함할 수 있다.
이로 인해, 콜렉터 영역(130), 기판(100), 제 2 베이스 영역(110) 및 이미터 영역(120)은 소자 영역(DR) 상에서 수직적(vertical) PNPN 구조의 사이리스터(thyristor)를 형성할 수 있다. 본 발명에서 반도체 소자(SD)의 일 예로 사이리스터를 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 반도체 소자(SD)는 수직적 구조의 다양한 반도체 소자들을 포함할 수 있다.
보호 소자(PD)는 기판(100)의 보호 영역(PR)에 제공될 수 있다. 예를 들어, 보호 소자(PD)는 반도체 소자들(SD) 사이 또는 반도체 장치(10)의 중앙에 배치될 수 있다. 보호 소자(PD)는 보호 영역(PR)에 제공되는 제 1 웰(W1) 및 제 2 웰(W2)을 포함할 수 있다. 이하, 보호 소자(PD)의 각 부분에 대해 상세히 설명한다.
제 1 웰(W1)은 기판(100)의 상부에 형성될 수 있다. 일 예로, 제 1 웰(W1)은 기판(100)의 상면으로부터 내부로 향할 수 있다. 이때, 기판(100)의 상면은 제 1 웰(W1)의 상면을 노출시킬 수 있다. 제 1 웰(W1)의 하단(W1a)은 기판(100)의 하면으로부터 제 2 베이스 영역(110)의 하단(110a)보다 높은 레벨에 위치할 수 있다. 제 1 웰(W1)의 일측은 제 2 베이스 영역(110)에 접할 수 있다. 일 예로, 제 1 웰(W1)의 일부는 제 2 베이스 영역(110)과 중첩될 수 있다. 이와는 다르게, 제 1 웰(W1)은 베이스 영역(110)과 접하기만 할 뿐 제 2 베이스 영역(110)과 중첩되지 않거나, 제 2 베이스 영역(110)과 이격될 수 있다. 제 1 웰(W1)은 제 2 도전형을 가질 수 있다. 예를 들어, 제 1 웰(W1)에 알루미늄(Al) 또는 붕소(B)가 도핑될 수 있다.
제 2 웰(W2)은 제 1 웰(W1) 상부에 형성될 수 있다. 일 예로, 제 2 웰(W2)은 제 1 웰(W1)의 상면으로부터 내부로 향할 수 있다. 이때, 제 1 웰(W1)의 상면은 제 2 웰(W2)의 상면을 노출시킬 수 있다. 제 2 웰(W2)의 하단(W2a)은 이미터 영역(120)의 하단(120a)과 동일한 레벨에 제공되거나, 기판(100)의 하면으로부터 이미터 영역(120)의 하단(120a)보다 낮은 레벨에 위치할 수 있다. 이에 따라, 제 1 웰(W1)의 하단(W1a)과 제 2 웰(W2)의 하단(W2a) 사이의 제 1 거리(G1)는 제 2 베이스 영역(110)의 하단(110a)과 이미터 영역(120)의 하단(120a) 사이의 제 2 거리(G2)보다 짧을 수 있다. 제 2 웰(W2)은 제 1 도전형을 가질 수 있다. 예를 들어, 제 2 웰(W2)에 질소(N), 비소(As) 또는 인(P)이 도핑될 수 있다.
이로 인해, 제 1 웰(W1) 및 제 2 웰(W2)은 보호 영역(PR) 상에서 수직적(vertical) 구조의 보호 소자(PD)를 형성할 수 있다. 보호 소자(PD)는 반도체 장치(10)에 과전압이 인가되었을 때 반도체 소자들(SD)을 보호할 수 있다. 상세하게는, 보호 소자(PD)에서 전류가 제 1 웰(W1)을 수직으로 통과하는 거리(이는 제 2 웰(W2)의 하단(W2a)과 제 1 웰(W1)의 하단(W1a) 사이의 제 1 거리(G1)에 해당한다.)는 반도체 소자들(SD)에서 전류가 베이스 영역(110)을 수직으로 통과하는 거리(이는 이미터 영역(120)의 하단(120a)과 베이스 영역(110)의 하단(110a) 사이의 제 2 거리(G2)에 해당한다.)보다 짧을 수 있다. 또한, 제 1 웰(W1)의 누적 도핑량은 제 2 웰(W2)의 누적 도핑량보다 적을 수 있다. 이에 따라, 보호 소자(PD)의 항복 전압(breakdown voltage)은 반도체 소자들(SD)의 항복 전압보다 작을 수 있다. 반도체 장치(10)에 과전압이 인가되는 경우, 보호 소자(PD)가 먼저 항복(breakdown)되어 전류가 보호 소자(PD)에서 먼저 도통될 수 있다. 이때, 전류는 서로 접하는 제 1 웰(W1), 증폭 게이트인 제 2 전극(220) 및 제2 베이스 영역(110)을 통해 주변 반도체 소자들(SD)에 분산되어 반도체 장치(10)를 균일하게 턴-온 시킬 수 있다. 이를 통해, 전류의 집중을 방지함으로써 반도체 장치(10)의 파괴를 방지할 수 있다.
반도체 장치(10)는 보호 소자(PD)의 항복 전압이 용이하게 제어될 수 있다. 보호 소자(PD)의 항복 전압은 보호 소자(PD)에서 전류가 제 1 웰(W1)을 수직으로 통과하는 거리를 통해 조절될 수 있다. 예를 들어, 제 1 웰(W1)의 깊이 및 제 2 웰(W2)의 깊이를 조절하여 반도체 장치(10)에 요구되는 항복 전압을 갖는 보호 소자(PD)가 형성될 수 있다. 또는, 제 1 웰(W1)의 도핑 농도를 조절하여 보호 소자(PD)의 항복 전압을 조절할 수 있다. 예를 들어, 제 1 웰(W1)의 도핑 농도가 높을수록 보호 소자(PD)의 항복 전압이 증가할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 이하 앞서 설명한 바와 중복되는 내용은 설명의 편의를 위하여 생략한다.
도 2를 참조하여, 보호 소자(PD)는 반도체 소자들(SD)과 이격되어 배치될 수 있다. 예를 들어, 보호 소자(PD)의 제 1 웰(W1)은 반도체 소자들(SD)의 베이스 영역(110)과 이격되어 배치될 수 있다.
반도체 소자들(SD)과 보호 소자(PD) 사이에 제 3 웰(W3)이 제공될 수 있다. 제 3 웰(W3)은 기판(100)의 상부에 형성될 수 있다. 일 예로, 제 3 웰(W3)은 기판(100)의 상면으로부터 내부로 향할 수 있다. 이때, 기판(100)의 상면은 제 3 웰(W3)의 상면을 노출시킬 수 있다. 제 3 웰(W3)의 하단은 제 2 웰(W2)의 하단(W2a) 또는 이미터 영역(120)의 하단(120a)보다 상부에 제공될 수 있다. 제 3 웰(W3)은 제 2 도전형을 가질 수 있다. 예를 들어, 제 3 웰(W3)에 알루미늄(Al) 또는 붕소(B)가 도핑될 수 있다. 제 3 웰(W3)의 불순물 도핑 농도는 제 1 웰(W1)의 불순물 도핑 농도보다 클 수 있다.
보호 소자(PD)는 반도체 장치(20)에 과전압이 인가되었을 때 반도체 소자들(SD)을 보호할 수 있다. 반도체 장치(20)에 과전압이 인가되는 경우, 보호 소자(PD)에서 먼저 도통될 수 있다. 이때, 전류는 서로 접하는 제 1 웰(W1) 및 제 3 웰(W3)과 제 2 전극(220) 및 제 2 베이스 영역(110)을 통해 주변 반도체 소자들(SD)에 분산되어 반도체 장치(20)를 균일하게 턴-온 시킬 수 있다. 이를 통해, 전류의 집중을 방지함으로써 반도체 장치(20)의 파괴를 방지할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3을 참조하여, 보호 소자(PD)의 제 1 웰(W1)의 하단(W1a)은 반도체 소자들(SD)의 제 2 베이스 영역(110)의 하단(110a)과 동일한 레벨에 제공될 수 있다. 보호 소자(PD)의 제 2 웰(W2)의 하단(W2a)은 반도체 소자들(SD)의 이미터 영역(120)의 하단(120a)보다 낮은 레벨에 제공될 수 있다. 보호 소자(PD)에서 제 2 웰(W2)의 하단(W2a)과 제 1 웰(W1)의 하단(W1a) 사이의 제 1 거리(G1)는 반도체 소자들(SD)에서 이미터 영역(120)의 하단(120a)과 제 2 베이스 영역(110)의 하단(110a) 사이의 제 2 거리(G2)보다 짧을 수 있다. 이에 따라, 보호 소자(PD)의 항복 전압(breakdown voltage)은 반도체 소자들(SD)의 항복 전압보다 작을 수 있다.
보호 소자(PD)는, 도 3에 도시된 바와 같이 반도체 소자들(SD)과 이격되어 배치되고, 보호 소자(PD)와 반도체 소자들(SD) 사이에 제 3 웰(W3)이 제공될 수 있다. 또는, 보호 소자(PD)의 제 1 웰(W1)과 반도체 소자(SD)의 제 2 베이스 영역(110)은, 도 2의 실시예에서와 같이, 서로 중첩될 수 있다.
도 4 내지 도 6은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 이하, 도 1의 반도체 장치를 제조하는 것을 기준으로 설명한다.
도 4를 참조하여, 기판(100)이 제공될 수 있다. 기판(100)은 반도체 기판을 포함할 수 있다. 기판(100)은 제 1 도전형으로 도핑될 수 있다. 예를 들어, 기판(100)에 제 1 도펀트를 주입하는 도핑 공정이 수행될 수 있다. 상기 제 1 도펀트는 질소(N), 비소(As) 또는 인(P)과 같은 n 타입 도펀트일 수 있다.
기판(100)의 소자 영역들(DR) 각각에 제 2 베이스 영역(110)이 형성될 수 있다. 예를 들어, 기판(100) 상에 소자 영역들(DR)을 노출시키는 제 1 마스크 패턴을 형성한 후, 상기 제 1 마스크 패턴에 의해 노출되는 기판(100)의 상면 상에 제 2 도펀트를 주입하는 도핑 공정이 수행될 수 있다. 상기 제 2 도펀트는 알루미늄(Al) 또는 붕소(B)과 같은 p 타입 도펀트일 수 있다. 이후, 상기 제 1 마스크 패턴은 제거될 수 있다.
도 5를 참조하여, 기판(100)의 보호 영역(PR)에 제 1 웰(W1)이 형성될 수 있다. 예를 들어, 기판(100) 상에 보호 영역(PR)을 노출시키는 제 2 마스크 패턴을 형성한 후, 상기 제 2 마스크 패턴에 의해 노출되는 기판(100)의 상면 상에 제 2 도펀트를 주입하는 도핑 공정이 수행될 수 있다. 이때, 제 1 웰(W1)이 형성되는 깊이는 베이스 영역(110)이 형성되는 깊이보다 얕을 수 있다. 제 1 웰(W1)의 형성 공정 시 주입되는 제 2 도펀트의 농도는 요구되는 보호 소자의 항복 전압에 따라 달라질 수 있다. 상기 제 1 마스크 패턴이 노출시키는 영역과 상기 제 2 마스크 패턴이 노출시키는 영역은 일부 중첩될 수 있다.
이와는 다르게, 도 2에 도시된 반도체 장치(20)를 형성하기 위한 공정에서, 상기 제 1 마스크 패턴이 노출시키는 영역과 상기 제 2 마스크 패턴이 노출시키는 영역은 서로 이격될 수 있다.
이와는 또 다르게, 도 3에 도시된 반도체 장치(30)를 형성하기 위한 공정에서, 상기 제 1 마스크 패턴이 노출시키는 영역과 제 2 마스크 패턴이 노출시키는 영역은 서로 이격될 수 있으며, 제 2 베이스 영역(110)을 형성하는 도핑 공정과 제 1 웰(W1)을 형성하는 도핑 공정은 동시에 수행될 수 있다. 즉, 제 2 베이스 영역(110) 및 제 1 웰(W1)은 하나의 도핑 공정을 이용하여 동시에 형성될 수 있다.
제 1 웰(W1)을 형성한 후, 상기 제 2 마스크 패턴은 제거될 수 있다.
기판(100)의 하면에 콜렉터 영역(130)이 형성될 수 있다. 예를 들어, 기판(100)의 하면 상에 제 2 도펀트를 주입하는 도핑 공정이 수행하여 콜렉터 영역(130)이 형성될 수 있다.
제 2 베이스 영역(110)의 도펀트 주입 공정, 제 1 웰(W1)의 도펀트 주입 공정, 및 콜렉터 영역(130)의 도펀트 주입 공정이 수행된 후, 도펀트의 확산을 위한 열처리 공정이 수행될 수 있다.
도 6을 참조하여, 이미터 영역(120) 및 제 2 웰(W2)이 형성될 수 있다. 예를 들어, 기판(100) 상에 제 2 베이스 영역(110)의 일부 및 제 1 웰(W1)의 일부를 노출시키는 제 3 마스크 패턴을 형성한 후, 상기 제 3 마스크 패턴에 의해 노출되는 베이스 영역(110)의 상면 및 제 1 웰(W1)의 상면 상에 제 1 도펀트를 주입하는 도핑 공정이 수행될 수 있다.
이와는 다르게, 도 2에 도시된 반도체 장치(20)를 형성하기 위한 공정에서, 이미터 영역(120)과 제 2 웰(W2)이 함께 형성될 수 있다.
이미터 영역(120) 및 제 2 웰(W2)이 형성된 후, 상기 제 3 마스크 패턴은 제거될 수 있다.
기판(100) 상에 제 1 전극(210) 및 제 2 전극(220)이 형성될 수 있다. 예를 들어, 기판(100) 상에 도전막을 형성한 후, 상기 도전막을 패터닝하여 제 1 전극(210) 및 제 2 전극(220)이 형성될 수 있다.
도 1을 다시 참조하여, 콜렉터 영역(130)의 하면 상에 도전막을 증착하여 제 3 전극(230)이 형성될 수 있다.
이상의 공정으로 도 1의 반도체 장치(10)가 제조될 수 있다.
도 7은 실시예의 전기적 특성을 측정한 결과를 나타내는 도면으로, 실험예들의 보호 소자에 인가되는 전압에 따른 전류량을 측정한 결과이다. 실험예들은 도 2의 반도체 장치를 따라 형성하였으며, 보호 소자의 제 1 웰은 붕소(B)를 도펀트로 이용하여 형성하였다. 이때, 제 1 웰을 형성하기 위하여 기판에 도펀트를 주입하는 도스(dose) 공정의 도펀트 주입 농도를 다르게 하여 실험예들을 형성하였으며, 이들의 항복 전압을 측정하였다. 도 7에 도시된 바와 같이, 실험예들은 도펀트 주입 농도에 따라 항복 전압이 다르게 나타난 것을 확인할 수 있다. 즉, 본 발명에 따른 반도체 장치는 보호 소자의 항복 전압을 용이하게 제어할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
SD: 반도체 소자 PD: 보호 소자
100: 기판 110: 베이스 영역
120: 이미터 영역 130: 콜렉터 영역
W1: 제 1 웰 W2: 제 2 웰
100: 기판 110: 베이스 영역
120: 이미터 영역 130: 콜렉터 영역
W1: 제 1 웰 W2: 제 2 웰
Claims (10)
- 반도체 기판 상부에 제공된 반도체 소자들; 및
상기 반도체 소자들 사이에 제공되는 보호 소자를 포함하되,
상기 반도체 소자들 각각은:
상기 반도체 기판의 상부에 제 1 도전형으로 도핑하여 형성된 베이스 영역, 상기 반도체 기판의 상면은 상기 베이스 영역의 상면을 노출하고;
상기 베이스 영역의 상부에 제 2 도전형으로 도핑하여 형성된 이미터 영역, 상기 베이스 영역의 상기 상면은 상기 이미터 영역의 상면을 노출하고; 및
상기 이미터 영역 상에 제공되는 게이트 전극을 포함하고
상기 보호 소자는:
상기 반도체 기판의 상기 상부에 상기 제 1 도전형으로 도핑하여 형성된 제 1 웰, 상기 반도체 기판의 상기 상면은 상기 제 1 웰의 상면을 노출하고; 및
상기 제 1 웰의 상부에 상기 제 2 도전형으로 도핑하여 형성된 제 2 웰을 포함하고, 상기 제 1 웰의 상기 상면은 상기 제 2 웰의 상면을 노출하고,
상기 제 1 웰의 하단과 상기 제 2 웰의 하단 사이의 거리 또는 도핑 농도는 상기 베이스 영역의 하단과 상기 이미터 영역의 하단 사이의 거리 또는 도핑 농도보다 작고,
상기 제 1 웰의 일측은 상기 베이스 영역의 일측과 수평으로 접하는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 웰의 상기 하단은 상기 베이스 영역의 상기 하단보다 높은 레벨에 위치하는 반도체 장치. - 제 1 항에 있어서,
상기 제 2 웰의 상기 하단은 상기 이미터 영역의 상기 하단과 동일한 레벨에 제공되거나, 또는 더 낮은 레벨에 제공되는 반도체 장치. - 삭제
- 제 1 항에 있어서,
상기 제 1 웰의 일부는 상기 베이스 영역과 중첩되는 반도체 장치. - 삭제
- 제 1 항에 있어서,
상기 반도체 기판의 아래에 제공되고, 상기 제 1 도전형을 갖는 콜렉터 영역을 더 포함하는 반도체 장치. - 제 1 도전형의 반도체 기판;
상기 반도체 기판의 소자 영역에 형성되고, 반도체 기판의 상부에 제공되는 제 2 도전형의 베이스 영역, 상기 베이스 영역의 상부에 제공되는 상기 제 1 도전형의 이미터 영역, 및 상기 반도체 기판의 하부에 형성되는 상기 제 2 도전형의 콜렉터 영역을 갖는 반도체 소자; 및
상기 반도체 기판의 보호 영역에 형성되고, 반도체 기판의 상기 상부에 제공되는 상기 제 2 도전형의 제 1 웰, 및 상기 제 1 웰의 상부에 제공되는 상기 제 1 도전형의 제 2 웰을 포함하는 보호 소자를 포함하되,
상기 제 1 웰의 하단은 상기 베이스 영역의 하단과 같거나 또는 보다 높은 레벨에 위치하고,
상기 제 2 웰의 하단은 상기 이미터 영역의 하단과 같거나 또는 보다 낮은 레벨에 제공되고,
상기 반도체 기판의 상면은 상기 베이스 영역의 상면 및 상기 제 1 웰의 상면을 노출하고,
상기 제 1 웰의 일측은 상기 베이스 영역의 일측과 수평으로 접하는 반도체 장치. - 제 8 항에 있어서,
상기 제 1 웰의 일부는 상기 베이스 영역과 중첩되는 반도체 장치. - 제 8 항에 있어서,
상기 제 1 웰의 하단과 상기 제 2 웰의 하단 사이의 거리 또는 도핑 농도는 상기 베이스 영역의 하단과 상기 이미터 영역의 하단 사이의 거리 또는 도핑 농도보다 작은 반도체 장치.
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| KR1020180129350A KR102607326B1 (ko) | 2018-10-26 | 2018-10-26 | 반도체 장치 |
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| KR1020180129350A KR102607326B1 (ko) | 2018-10-26 | 2018-10-26 | 반도체 장치 |
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