JP5083885B2 - Ｊｂｓおよびｍｏｓｆｅｔ - Google Patents

Description

本発明は、ショットキー接合とＰＮ接合とが並存する活性領域と、活性領域の外側に配置されたガードリング領域とを具備する半導体チップによって構成されるＪＢＳに関し、特には、Ｎ−エピタキシャル層に注入されるキャリアとしての正孔の注入量を制限することができるＪＢＳに関する。

更に、本発明は、活性領域と活性領域の外側に配置されたガードリング領域とを具備する半導体チップによって構成されるＭＯＳＦＥＴに関し、特には、Ｎ−エピタキシャル層に注入されるキャリアとしての正孔の注入量を制限することができるＭＯＳＦＥＴに関する。

従来から、ガードリングを有する半導体素子が知られている。例えば特開平５−１９０８３１号公報の図１１および図１２に記載された半導体素子では、ガードリングがＰ型領域によって構成されている。特開平５−１９０８３１号公報の図１１および図１２に記載された半導体素子では、プラナー型拡散によってガードリングのＰ型領域が形成されていると考えられる。半導体チップの周縁部の耐圧を増大させるためには、ガードリングのＰ型領域のＰＮ接合界面を深くすることが好ましいが、プラナー型拡散によってガードリングのＰ型領域が形成される場合には、ガードリングのＰ型領域のＰＮ接合界面を深くすると、ガードリングのＰ型領域を形成するためのＰ型不純物が横方向にも広く拡散してしまうため、半導体チップの横方向寸法が大型化してしまう。

上述した点に鑑み、プラナー型拡散によってＰ型領域を形成するのではなく、Ｎ＋型基板上のＮ−型エピタキシャル層にトレンチ（凹部）を形成し、トレンチ（凹部）の側面を介してＰ型不純物を導入・拡散することによりトレンチ（凹部）の側面に沿ってＰ型層を形成すると共に、トレンチ（凹部）の底面を介してＰ型不純物を導入・拡散することによりトレンチ（凹部）の底面に沿ってＰ型層を形成した半導体素子が従来から知られている。この種の半導体素子の例としては、例えば特開平４−３２１２７４号公報の図３、特開平５−２９６３５号公報の図２、特開平５−４８０８１号公報の図４、特開平５−９０５６５号公報の図２、特開平５−１１００６１号公報の図２等に記載されたものがある。

特開平４−３２１２７４号公報の図３、特開平５−２９６３５号公報の図２、特開平５−４８０８１号公報の図４、特開平５−９０５６５号公報の図２、および、特開平５−１１００６１号公報の図２に記載された半導体素子では、トレンチ（凹部）の底面を介してＰ型不純物を導入・拡散することによって、トレンチ（凹部）の底面に沿ってＰ型層が形成されるため、半導体チップの横方向寸法を大型化させることなく、Ｐ型層とＮ−型エピタキシャル層とのＰＮ接合界面を深い位置に形成することができる。

ところで、特開平４−３２１２７４号公報の図３、特開平５−２９６３５号公報の図２、特開平５−４８０８１号公報の図４、特開平５−９０５６５号公報の図２、および、特開平５−１１００６１号公報の図２に記載された半導体素子では、トレンチ（凹部）の側面に沿って形成されたＰ型層の表面に電極メタルが蒸着またはスパッタ法によって形成されると共に、トレンチ（凹部）の底面に沿って形成されたＰ型層の表面に電極メタルが蒸着またはスパッタ法によって形成される。

詳細には、特開平４−３２１２７４号公報の図３、特開平５−２９６３５号公報の図２、特開平５−９０５６５号公報の図２、および、特開平５−１１００６１号公報の図２に記載された半導体素子では、トレンチ（凹部）の内部が充填されることなく、凹部として残される。一方、特開平５−４８０８１号公報の図４に記載された半導体素子では、トレンチ（凹部）の内部に、シリコン基板の構成原子であるシリコンを主成分とした多結晶又は非晶質状のシリコンとボロン又はアルミニウム又はリン原子を不純物として含む固体材料が充填される。更に、特開平５−４８０８１号公報の図４に記載された半導体素子では、トレンチ（凹部）の内部に形成された固体材料層が、ＣＶＤ法で堆積した構造であり、シリコンに対し、ボロン又はアルミニウム又はリンを１０^１８〜１０^２２／ｃｍ^３以上含有する多結晶又は非晶質シリコンであり、金属的性質を強く示す合金となり、低抵抗電極を形成する。

また、特開平４−３２１２７４号公報の図３、特開平５−２９６３５号公報の図２、特開平５−４８０８１号公報の図４、特開平５−９０５６５号公報の図２、および、特開平５−１１００６１号公報の図２に記載された半導体素子では、トレンチ（凹部）の底面に沿って形成されたＰ型層およびその真下のＮ−型エピタキシャル層に対してトレンチ（凹部）の底面を介して重金属を拡散することが行われない。

更に、特開平５−１９０８３１号公報の図１１および図１２に記載された半導体素子のようにプラナー型拡散によってＰ型領域を形成するのではなく、Ｎ＋型基板上のＮ−型エピタキシャル層にトレンチを形成し、Ｐ型不純物を垂直に打ち込むことにより、トレンチの底面に沿ったＰ型層を形成し、トレンチの側面に沿ったＰ型層を形成しない半導体素子が従来から知られている。この種の半導体素子の例としては、例えば特開平５−６３１８４号公報の図３等に記載されたものがある。

特開平５−６３１８４号公報の図３に記載された半導体素子では、トレンチの底面のみに沿ったＰ型層が形成された後に、トレンチの側面および底面に酸化膜が形成される。更に、特開平５−６３１８４号公報の図３に記載された半導体素子では、トレンチの底面のみの酸化膜が除去されてＰ型層が露出せしめられ、トレンチの側面の酸化膜は残される。次いで、特開平５−６３１８４号公報の図３に記載された半導体素子では、トレンチの底面のＰ型層上に金属膜が形成されると共に、トレンチの側面の酸化膜上に金属膜が形成される。

ところで、特開平５−６３１８４号公報の図３に記載された半導体素子では、トレンチの内部が充填されることなく、凹部として残される。

また、特開平５−６３１８４号公報の図３に記載された半導体素子では、トレンチの底面に沿って形成されたＰ型層およびその真下のＮ−型エピタキシャル層に対してトレンチの底面を介して重金属を拡散することが行われない。

更に、特開平５−１９０８３１号公報の図１１および図１２に記載された半導体素子のようにプラナー型拡散によってＰ型領域を形成するのではなく、Ｎ＋型基板上のＮ−型エピタキシャル層にトレンチを形成し、トレンチの側面の炭化水素塩素フッ素ポリマーの壁を利用してトレンチの底面のみに沿ったＰ型層を形成し、トレンチの側面に沿ったＰ型層を形成しない半導体素子が従来から知られている。この種の半導体素子の例としては、例えば特開平５−１１００６２号公報の図２等に記載されたものがある。

特開平５−１１００６２号公報の図２に記載された半導体素子では、トレンチの底面のみに沿ったＰ型層が形成された後に、トレンチの底面のＰ型層上に金属膜が形成されると共に、トレンチの側面にも金属膜が形成される。

ところで、特開平５−１１００６２号公報の図２に記載された半導体素子では、トレンチの内部が充填されることなく、凹部として残される。

また、特開平５−１１００６２号公報の図２に記載された半導体素子では、トレンチの底面に沿って形成されたＰ型層およびその真下のＮ−型エピタキシャル層に対してトレンチの底面を介して重金属を拡散することが行われない。

つまり、従来においては、Ｎ−型エピタキシャル層にトレンチ（凹部）を形成し、トレンチ（凹部）の内部に対する充填を行うことなくトレンチ（凹部）をそのまま残しておくと、隣接する２個のトレンチ（凹部）の間の部分（凸部）の強度が低下してしまう点に鑑み、例えば特開平５−４８０８１号公報の図４に記載された半導体素子では、例えばボロン又はアルミニウム又はリンを１０^１８〜１０^２２／ｃｍ^３以上含有する多結晶又は非晶質シリコンがトレンチ（凹部）の内部に配置されていた。

ところが、特開平５−４８０８１号公報の図４に記載された半導体素子では、例えばボロン又はアルミニウム又はリンを１０^１８〜１０^２２／ｃｍ^３以上含有する多結晶又は非晶質シリコンがトレンチ（凹部）の内部に配置される前に、トレンチ（凹部）の側面および底面に沿ったＰ型層の表面に電極メタルが蒸着またはスパッタ法によって形成されてしまう。

そのため、特開平５−４８０８１号公報の図４に記載された半導体素子では、トレンチ（凹部）の内部に配置された多結晶又は非晶質シリコンおよびトレンチ（凹部）の底面を介して、トレンチ（凹部）の底面の真下のＰ型層にライフタイムキラーとしての重金属を導入することができない。

特開平５−１９０８３１号公報の図１１および図１２ 特開平４−３２１２７４号公報の図３ 特開平５−２９６３５号公報の図２ 特開平５−４８０８１号公報の図４ 特開平５−９０５６５号公報の図２ 特開平５−１１００６１号公報の図２ 特開平５−６３１８４号公報の図３ 特開平５−１１００６２号公報の図２

前記問題点に鑑み、本発明は、トレンチの内部に形成された高濃度のＰ＋型ポリシリコン層およびトレンチの底面の酸化膜の開口を介してトレンチの底面の真下のＰ型層にライフタイムキラーとしての重金属が導入されない場合よりも、Ｎ−エピタキシャル層に注入されるキャリアとしての正孔の注入量を制限することができるＪＢＳを提供することを目的とする。

更に、本発明は、トレンチの底面の真下付近のＰ型層およびＮ−型エピタキシャル層のキャリアのライフタイムよりも、トレンチの側面の側方のＰ型層およびＮ−型エピタキシャル層のキャリアのライフタイムを長くすることができるＪＢＳを提供することを目的とする。

また、本発明は、半導体チップのガードリング領域のＰ＋型ポリシリコン層上にフィールドプレートが形成されない場合よりも、逆方向バイアス時の空亡層を半導体チップの周縁部側に延ばすことができるＪＢＳを提供することを目的とする。

更に、本発明は、逆方向バイアス時に隣接する２個のトレンチの間のＮ型ショットキー接合界面の真下の空亡層の下端とＮ＋型基板との間に存在している残留正孔（ホール）を、逆方向バイアスから順方向バイアスへの切換時に、重金属が局所的に分布されているトレンチの底面の酸化膜の開口の真下のＮ−型エピタキシャル層およびＰ型層、並びに、アノード電極メタルの電位に近い電位になっているトレンチの内部の高濃度のＰ＋型ポリシリコン層を介して、アノード電極メタルに迅速に戻すことができるＪＢＳを提供することを目的とする。

また、本発明は、第１トレンチの内部に形成された高濃度のＰ＋型ポリシリコン層および第１トレンチの底面の酸化膜の開口を介して第１トレンチの底面の真下のＰ型層にライフタイムキラーとしての重金属が導入されない場合よりも、Ｎ−エピタキシャル層に注入されるキャリアとしての正孔の注入量を制限することができるＭＯＳＦＥＴを提供することを目的とする。

更に、本発明は、第１トレンチの底面の真下付近のＰ型層およびＮ−型エピタキシャル層のキャリアのライフタイムよりも、第１トレンチの側面の側方のＰ型層およびＮ−型エピタキシャル層のキャリアのライフタイムを長くすることができるＭＯＳＦＥＴを提供することを目的とする。

また、本発明は、半導体チップのガードリング領域のＰ＋型ポリシリコン層上にガードリング電極メタルが形成されない場合よりも、逆方向バイアス時の空亡層を半導体チップの周縁部側に延ばすことができるＭＯＳＦＥＴを提供することを目的とする。

更に、本発明は、逆方向バイアス時に隣接する２個の第１トレンチの間の接合界面の真下の空亡層の下端とＮ＋型基板との間に存在している残留正孔（ホール）を、逆方向バイアスから順方向バイアスへの切換時に、重金属が局所的に分布されている第１トレンチの底面の酸化膜の開口の真下のＮ−型エピタキシャル層およびＰ型層、並びに、ソース電極メタルの電位に近い電位になっている第１トレンチの内部の高濃度のＰ＋型ポリシリコン層を介して、ソース電極メタルに迅速に戻すことができるＭＯＳＦＥＴを提供することを目的とする。

請求項１に記載の発明によれば、ショットキー接合とＰＮ接合とが並存する活性領域と、活性領域の外側に配置されたガードリング領域とを具備する半導体チップによって構成されるＪＢＳにおいて、
Ｎ−型エピタキシャル層をＮ＋型基板上に形成し、
第１酸化膜をＮ−型エピタキシャル層の表面全体に形成し、
複数のトレンチ形成用開口を活性領域およびガードリング領域の第１酸化膜に形成し、
複数のトレンチ形成用開口を介して活性領域およびガードリング領域に複数のトレンチを形成し、
複数のトレンチの側面および底面を介してＮ−型エピタキシャル層にＰ型不純物の導入・拡散を行うことによって、横方向および縦方向の拡散深さが約０．１〜０．２μｍであって濃度が１０^１６／ｃｍ^３オーダーのＰ型層を複数のトレンチの側面および底面に沿って形成し、
第２酸化膜を複数のトレンチの側面および底面に形成し、
複数のトレンチの底面の第２酸化膜に開口を形成し、
ポリシリコンを複数のトレンチの内部に充填すると共に、複数のトレンチの内部に充填されたポリシリコンに対してＰ型不純物をドープすることによって、濃度が１０^１８／ｃｍ^３オーダー以上のＰ＋型ポリシリコン層を複数のトレンチの内部に形成し、
複数のトレンチの内部に形成されたＰ＋型ポリシリコン層および複数のトレンチの底面の第２酸化膜の開口を介してＰ型層およびＮ−型エピタキシャル層に重金属を蒸着・拡散し、
複数のトレンチの内部に形成されたＰ＋型ポリシリコン層の表面に第３酸化膜を形成し、
Ｎ＋型層形成用開口を半導体チップの周縁部の酸化膜に形成し、
Ｎ＋型層形成用開口を介して半導体チップの周縁部にＮ＋型層を形成し、
バリアメタル形成用開口を半導体チップの活性領域の酸化膜に形成し、
フィールドプレート用開口を半導体チップのガードリング領域のＰ＋型ポリシリコン層上の酸化膜に形成し、
バリアメタル形成用開口を介して半導体チップの活性領域にバリアメタルを形成し、
アノード電極メタルをバリアメタル上に形成し、
フィールドプレート用開口を介して半導体チップのガードリング領域のＰ＋型ポリシリコン層上にフィールドプレートを形成し、
ＥＱＲ電極メタルを半導体チップの周縁部にＮ＋型層上に形成し、
最終保護膜を半導体チップの表面全体に形成し、
アノード電極メタルと接続するためのコンタクト開口を最終保護膜に形成し、
カソード電極メタルを半導体チップの裏面に形成したことを特徴とするＪＢＳが提供される。

請求項２に記載の発明によれば、活性領域と活性領域の外側に配置されたガードリング領域とを具備する半導体チップによって構成されるＭＯＳＦＥＴにおいて、
Ｎ−型エピタキシャル層をＮ＋型基板上に形成し、
第１酸化膜をＮ−型エピタキシャル層の表面全体に形成し、
Ｐ型層形成用開口を活性領域の第１酸化膜に形成し、
Ｐ型層形成用開口を介してＰ型不純物の導入・拡散を行うことによって活性領域にＰ型層を形成し、
Ｐ型不純物の拡散中にＰ型層の表面に第２酸化膜を形成し、
複数の第１トレンチ形成用開口を活性領域およびガードリング領域の酸化膜に形成し、
複数の第１トレンチ形成用開口を介して活性領域およびガードリング領域に複数の第１トレンチを形成し、
複数の第１トレンチの側面および底面を介してＮ−型エピタキシャル層にＰ型不純物の導入・拡散を行うことによって、横方向および縦方向の拡散深さが約０．１〜０．２μｍであって濃度が１０^１６／ｃｍ^３オーダーのＰ型層を複数の第１トレンチの側面および底面に沿って形成し、
第３酸化膜を複数の第１トレンチの側面および底面に形成し、
複数の第１トレンチの底面の第３酸化膜に開口を形成し、
ポリシリコンを複数の第１トレンチの内部に充填すると共に、複数の第１トレンチの内部に充填されたポリシリコンに対してＰ型不純物をドープすることによって、濃度が１０^１８／ｃｍ^３オーダー以上のＰ＋型ポリシリコン層を複数の第１トレンチの内部に形成し、
複数の第１トレンチの内部に形成されたＰ＋型ポリシリコン層および複数の第１トレンチの底面の第３酸化膜の開口を介してその真下のＰ型層およびＮ−型エピタキシャル層に重金属を蒸着・拡散し、
複数の第１トレンチの内部に形成されたＰ＋型ポリシリコン層の表面に第４酸化膜を形成し、
Ｎ＋型層形成用開口を半導体チップの周縁部の酸化膜と、半導体チップの活性領域の中央部のうち第１トレンチを除く部分の酸化膜とに形成し、
Ｎ＋型層形成用開口を介して半導体チップの周縁部と、半導体チップの活性領域の中央部のうち第１トレンチを除く部分とにＮ＋型層を形成し、
このＮ＋型層の表面に第５酸化膜を形成し、
複数の第２トレンチ形成用開口を活性領域の中央部の酸化膜に形成し、
複数の第２トレンチ形成用開口を介して活性領域の中央部に複数の第２トレンチを形成し、
ＭＯＳＦＥＴのゲート酸化膜となる熱酸化膜を複数の第２トレンチの側面および底面に形成し、
ポリシリコンを複数の第２トレンチの内部に充填し、かつ、半導体チップの活性領域の周縁部の一部に堆積させると共に、複数の第２トレンチの内部に充填されたポリシリコンおよび半導体チップの活性領域の周縁部の一部に堆積せしめられたポリシリコンに対してＮ型不純物をドープすることによって、Ｎ＋型ポリシリコン層を複数の第２トレンチの内部および半導体チップの活性領域の周縁部の一部に形成し、
第６酸化膜を半導体チップの表面全体に形成し、
活性領域の中央部のうち第２トレンチを除く部分の酸化膜、活性領域の周縁部のＮ＋型ポリシリコン層上の一部の酸化膜、ガードリング領域のＰ＋型ポリシリコン層上の一部の酸化膜、および、半導体チップの周縁部のＮ＋型層上の一部の酸化膜に電極メタル形成用開口を形成し、
電極メタルを半導体チップの表面全体に形成し、
半導体チップの表面全体の電極メタルを、活性領域の中央部のソース電極メタルと、活性領域の周縁部のゲート配線引き回し電極メタルと、ゲート配線引き回し電極メタルよりも周縁部側に位置するソース電極メタルと、ガードリング電極メタルと、半導体チップの周縁部のＥＱＲ電極メタルとに電気的に分離し、
最終保護膜を半導体チップの表面全体に形成し、
ゲート電極として機能する第２トレンチの内部のＮ＋型ポリシリコン層とゲート配線引き回し電極メタルとを電気的に接続し、
活性領域の周縁部のＮ＋型ポリシリコン層の上側に位置するソース電極メタルと、活性領域の周縁部のＮ＋型ポリシリコン層の下側に位置する第１トレンチの内部のＰ＋型ポリシリコン層とを電気的に接続し、
ドレイン電極メタルを半導体チップの裏面に形成したことを特徴とするＭＯＳＦＥＴが提供される。

請求項３に記載の発明によれば、活性領域と活性領域の外側に配置されたガードリング領域とを具備する半導体チップによって構成されるＭＯＳＦＥＴにおいて、
Ｎ−型エピタキシャル層をＮ＋型基板上に形成し、
第１酸化膜をＮ−型エピタキシャル層の表面全体に形成し、
Ｐ型層形成用開口を活性領域の第１酸化膜に形成し、
Ｐ型層形成用開口を介してＰ型不純物の導入・拡散を行うことによって活性領域にＰ型層を形成し、
Ｐ型不純物の拡散中にＰ型層の表面に第２酸化膜を形成し、
複数の第１トレンチ形成用開口を活性領域およびガードリング領域の酸化膜に形成し、
複数の第１トレンチ形成用開口を介して活性領域およびガードリング領域に複数の第１トレンチを形成し、
複数の第１トレンチの側面および底面を介してＮ−型エピタキシャル層にＰ型不純物の導入・拡散を行うことによって、横方向および縦方向の拡散深さが約０．１〜０．２μｍであって濃度が１０^１６／ｃｍ^３オーダーのＰ型層を複数の第１トレンチの側面および底面に沿って形成し、
第３酸化膜を複数の第１トレンチの側面および底面に形成し、
複数の第１トレンチの底面の第３酸化膜に開口を形成し、
ポリシリコンを複数の第１トレンチの内部に充填すると共に、複数の第１トレンチの内部に充填されたポリシリコンに対してＰ型不純物をドープすることによって、濃度が１０^１８／ｃｍ^３オーダー以上のＰ＋型ポリシリコン層を複数の第１トレンチの内部に形成し、
複数の第１トレンチの内部に形成されたＰ＋型ポリシリコン層および複数の第１トレンチの底面の第３酸化膜の開口を介してその真下のＰ型層およびＮ−型エピタキシャル層に重金属を蒸着・拡散し、
複数の第１トレンチの内部に形成されたＰ＋型ポリシリコン層の表面に第４酸化膜を形成し、
Ｎ＋型層形成用開口を半導体チップの周縁部の酸化膜と、半導体チップの活性領域の中央部のうち、活性領域の周縁部に隣接する部分を除く部分であって、第１トレンチを除く部分の酸化膜とに形成し、
Ｎ＋型層形成用開口を介して、半導体チップの周縁部と、半導体チップの活性領域の中央部のうち、活性領域の周縁部に隣接する部分を除く部分であって、第１トレンチを除く部分とにＮ＋型層を形成し、
このＮ＋型層の表面に第５酸化膜を形成し、
複数の第２トレンチ形成用開口を活性領域の中央部の酸化膜に形成し、
複数の第２トレンチ形成用開口を介して活性領域の中央部に複数の第２トレンチを形成し、
ＭＯＳＦＥＴのゲート酸化膜となる熱酸化膜を複数の第２トレンチの側面および底面に形成し、
ポリシリコンを複数の第２トレンチの内部に充填し、かつ、半導体チップの活性領域の周縁部の一部に堆積させると共に、複数の第２トレンチの内部に充填されたポリシリコンおよび半導体チップの活性領域の周縁部の一部に堆積せしめられたポリシリコンに対してＮ型不純物をドープすることによって、Ｎ＋型ポリシリコン層を複数の第２トレンチの内部および半導体チップの活性領域の周縁部の一部に形成し、
第６酸化膜を半導体チップの表面全体に形成し、
活性領域の中央部のうち第２トレンチを除く部分の酸化膜、活性領域の周縁部のＮ＋型ポリシリコン層上の一部の酸化膜、ガードリング領域のＰ＋型ポリシリコン層上の一部の酸化膜、および、半導体チップの周縁部のＮ＋型層上の一部の酸化膜に電極メタル形成用開口を形成し、
電極メタルを半導体チップの表面全体に形成し、
半導体チップの表面全体の電極メタルを、活性領域の中央部のソース電極メタルと、活性領域の周縁部のゲート配線引き回し電極メタルと、ゲート配線引き回し電極メタルよりも周縁部側に位置するソース電極メタルと、ガードリング電極メタルと、半導体チップの周縁部のＥＱＲ電極メタルとに電気的に分離し、
最終保護膜を半導体チップの表面全体に形成し、
ゲート電極として機能する第２トレンチの内部のＮ＋型ポリシリコン層とゲート配線引き回し電極メタルとを電気的に接続し、
活性領域の周縁部のＮ＋型ポリシリコン層の上側に位置するソース電極メタルと、活性領域の周縁部のＮ＋型ポリシリコン層の下側に位置する第１トレンチの内部のＰ＋型ポリシリコン層とを電気的に接続し、
ドレイン電極メタルを半導体チップの裏面に形成したことを特徴とするＭＯＳＦＥＴが提供される。

請求項１に記載のＪＢＳでは、Ｎ−型エピタキシャル層がＮ＋型基板上に形成され、第１酸化膜（フィールド酸化膜）がＮ−型エピタキシャル層の表面全体に形成される。更に、複数のトレンチ形成用開口が活性領域およびガードリング領域の第１酸化膜に形成され、複数のトレンチ形成用開口を介して活性領域およびガードリング領域に複数のトレンチが、例えばリアクティブイオンエッチング法などによって形成される。

好ましくは、請求項１に記載のＪＢＳでは、半導体チップの活性領域の周縁部のトレンチの幅寸法が、半導体チップの活性領域の他のトレンチの幅寸法よりも大きくされる。

更に、好ましくは、請求項１に記載のＪＢＳでは、半導体チップのガードリング領域に２本の環状のトレンチが形成される。

また、好ましくは、請求項１に記載のＪＢＳでは、複数のトレンチが半導体チップの活性領域およびガードリング領域に形成された後に、各トレンチの側面および底面の表面平滑化処理が行われる。表面平滑化処理では、例えば低温での犠牲酸化処理によって各トレンチの側面および底面に酸化膜が形成され、次いで、その酸化膜が剥離される。この表面平滑化処理が行われることにより、各トレンチの側面および底面が粗い場合よりもリーク電流を低減することができる。

また、請求項１に記載のＪＢＳでは、複数のトレンチの側面および底面を介してＮ−型エピタキシャル層にＰ型不純物の導入・拡散を行うことによって、横方向および縦方向の拡散深さが約０．１〜０．２μｍであって濃度が１０^１６／ｃｍ^３オーダーのＰ型層が、複数のトレンチの側面および底面に沿って形成される。詳細には、例えば斜めイオン注入法、ＣＶＤデポジション、低温拡散デポジション等によって、Ｐ型不純物の導入が行われる。また、詳細には、Ｐ型不純物の導入・拡散によって形成されたＰ型層の表面濃度が１０^１６／ｃｍ^３オーダーにされる。

更に、請求項１に記載のＪＢＳでは、第２酸化膜が複数のトレンチの側面および底面に形成され、開口が複数のトレンチの底面の第２酸化膜に形成され、複数のトレンチの側面には第２酸化膜が残される。詳細には、例えばリアクティブイオンエッチング法などによってトレンチの底面の第２酸化膜のみがエッチング除去される。このエッチング除去は、ＳｉＯ_２／Ｓｉのエッチングレートが比較的大きいエッチング条件で行われる。

また、請求項１に記載のＪＢＳでは、ポリシリコンを複数のトレンチの内部に充填すると共に、複数のトレンチの内部に充填されたポリシリコンに対してＰ型不純物をドープすることによって、濃度が１０^１８／ｃｍ^３オーダー以上のＰ＋型ポリシリコン層が、複数のトレンチの内部に形成される。

好ましくは、請求項１に記載のＪＢＳでは、ポリシリコンが各トレンチの内部に選択的に充填されるのではなく、半導体チップの表面全体にポリシリコンを堆積させ、次いで、複数のトレンチの内部にのみポリシリコンが残るように、余分なポリシリコンをエッチバックすることにより、ポリシリコンが複数のトレンチの内部に充填される。

更に、請求項１に記載のＪＢＳでは、複数のトレンチの内部に形成されたＰ＋型ポリシリコン層および複数のトレンチの底面の第２酸化膜の開口を介してＰ型層およびＮ−型エピタキシャル層に例えば白金等のようなライフタイムキラーとしての重金属が蒸着・拡散される。

また、請求項１に記載のＪＢＳでは、複数のトレンチの内部に形成されたＰ＋型ポリシリコン層の表面に第３酸化膜が形成される。

好ましくは、請求項１に記載のＪＢＳでは、トレンチの内部のＰ＋型ポリシリコン層の表面に第３酸化膜が形成される時に、トレンチの内部のＰ＋型ポリシリコン層の表面のみに第３酸化膜が形成されるのではなく、半導体チップの表面全体に第３酸化膜が形成される。詳細には、第３酸化膜は、例えば熱酸化、ＣＶＤ酸化などによって形成される。

更に、請求項１に記載のＪＢＳでは、Ｎ＋型層形成用開口が半導体チップの周縁部の酸化膜に形成され、Ｎ＋型層形成用開口を介して半導体チップの周縁部にＮ＋型層が形成される。

また、請求項１に記載のＪＢＳでは、バリアメタル形成用開口が半導体チップの活性領域の酸化膜に形成され、フィールドプレート用開口が半導体チップのガードリング領域のＰ＋型ポリシリコン層上の酸化膜に形成される。

更に、請求項１に記載のＪＢＳでは、バリアメタル形成用開口を介して半導体チップの活性領域にバリアメタルが、例えばスパッタリング法、蒸着法などによって形成される。

更に、請求項１に記載のＪＢＳでは、アノード電極メタルが例えばスパッタリング法、蒸着法などによってバリアメタル上に形成され、フィールドプレート用開口を介して半導体チップのガードリング領域のＰ＋型ポリシリコン層上にフィールドプレートが例えばスパッタリング法、蒸着法などによって形成され、ＥＱＲ電極メタルが例えばスパッタリング法、蒸着法などによって半導体チップの周縁部にＮ＋型層上に形成される。

また、請求項１に記載のＪＢＳでは、最終保護膜が半導体チップの表面全体に形成され、アノード電極メタルと接続するためのコンタクト開口が最終保護膜に形成され、カソード電極メタルが半導体チップの裏面に形成される。

好ましくは、請求項１に記載のＪＢＳでは、オーミック接触を確実にするためのシンタリング処理が例えば４００℃程度の不活性ガス中で適宜行われる。

つまり、請求項１に記載のＪＢＳでは、半導体チップの活性領域において、バリアメタルとＮ−型エピタキシャル層とによるショットキー接合と、Ｐ型層とＮ−型エピタキシャル層とによるＰＮ接合とが、並存している。更に、ガードリング領域が活性領域の外側に配置されている。

詳細には、請求項１に記載のＪＢＳでは、半導体チップの活性領域の周縁部のトレンチと、半導体チップの活性領域の外側のガードリング領域のトレンチと、ガードリング領域の外側のＮ−型エピタキシャル層と、半導体チップの周縁部のＮ＋型層とによって耐圧維持構造が形成されている。

更に、請求項１に記載のＪＢＳでは、トレンチ構造が採用されているため、請求項１に記載のＪＢＳによれば、トレンチ構造が採用されていない場合よりも半導体チップの横方向寸法を小型化することができる。

また、請求項１に記載のＪＢＳでは、半導体チップのガードリング領域のＰ＋型ポリシリコン層上にフィールドプレートが形成される。そのため、請求項１に記載のＪＢＳによれば、半導体チップのガードリング領域のＰ＋型ポリシリコン層上にフィールドプレートが形成されない場合よりも、逆方向バイアス時の空亡層を半導体チップの周縁部側に延ばすことができる。

更に、請求項１に記載のＪＢＳでは、複数のトレンチの内部のＰ＋型ポリシリコン層の濃度が１０^１８／ｃｍ^３オーダー以上にされる。そのため、請求項１に記載のＪＢＳによれば、半導体チップの活性領域のＰ＋型ポリシリコン層とバリアメタルとをオーミック接触させることができ、その結果、順方向バイアス時に、アノード電極メタルの電位を、トレンチの側面に沿って形成されたＰ型層よりも速くトレンチの内部のＰ＋型ポリシリコン層に伝えることができる。

換言すれば、請求項１に記載のＪＢＳでは、複数のトレンチの内部に高濃度のＰ＋型ポリシリコン層が形成されている。そのため、請求項１に記載のＪＢＳによれば、複数のトレンチの内部に高濃度のＰ＋型ポリシリコン層が形成されていない場合よりも、順方向バイアス時に、Ｐ＋型ポリシリコン層の下側の空亡層をカソード電極側に延ばすことができ、その結果、隣接する２つのトレンチの間のＮ−型エピタキシャル層空間を簡単にピンチオフさせることができる。

詳細には、請求項１に記載のＪＢＳでは、順方向バイアス時に、隣接する２つのトレンチの間のピンチオフされたＮ−型エピタキシャル層空間において、水平方向逆向きの電界およびバリアメタルとＮ−型エピタキシャル層とのＮ型ショットキー接合界面から下向きに押し出される電界が相殺し合い、Ｒｅｓｕｒｆ効果のようなものが起こり、バリアメタルとＮ−型エピタキシャル層とのＮ型ショットキー接合界面の電界が大幅に下がる。そのため、請求項１に記載のＪＢＳによれば、順方向バイアス時にバリアメタルとＮ−型エピタキシャル層とのＮ型ショットキー接合界面の電界が高くなるのに伴って、リーク電流が増大したり、キヤリア移動度が低下したりしてしまうのを抑制することができ、安全にＪＢＳを運転することができる。

ポリシリコン層中の重金属の拡散速度がＮ−型エピタキシャル層中の重金属の拡散速度よりも速く、酸化膜中の重金属の拡散速度がＮ−型エピタキシャル層中の重金属の拡散速度よりも遅い点に鑑み、請求項１に記載のＪＢＳでは、上述したように、複数のトレンチの内部に形成されたＰ＋型ポリシリコン層および複数のトレンチの底面の第２酸化膜の開口を介してＰ型層およびＮ−型エピタキシャル層に重金属が拡散される。そのため、請求項１に記載のＪＢＳによれば、トレンチの底面の第２酸化膜の開口の真下付近のＰ型層およびＮ−型エピタキシャル層に重金属を局所的に拡散させることができる。つまり、請求項１に記載のＪＢＳによれば、トレンチの側面の第２酸化膜の側方のＰ型層およびＮ−型エピタキシャル層のキャリアのライフタイムを長いままに維持することができる。

また、請求項１に記載のＪＢＳでは、上述したように、複数のトレンチの内部に高濃度のＰ＋型ポリシリコン層が形成されている。つまり、請求項１に記載のＪＢＳでは、高濃度のＰ＋型ポリシリコン層が形成されている複数のトレンチの内部において、多数キャリアとなる正孔が十分に活性化されておらず、正孔の移動度が十分に高くなっていない。そのため、請求項１に記載のＪＢＳによれば、トレンチの内部、トレンチの底面の第２酸化膜の開口、および、その真下のＰ型層を介してＮ−型エピタキシャル層に注入されるキャリアとしての正孔の注入量を制限することができる。

更に、請求項１に記載のＪＢＳでは、上述したように、トレンチの底面の第２酸化膜の開口を介してその真下のＰ型層にライフタイムキラーとしての重金属が導入されている。つまり、請求項１に記載のＪＢＳでは、トレンチの底面の第２酸化膜の開口の真下のＰ型層において、キャリアとしての正孔のライフタイムが短くなっている。そのため、請求項１に記載のＪＢＳによれば、トレンチの内部、トレンチの底面の第２酸化膜の開口、および、その真下のＰ型層を介してＮ−型エピタキシャル層に注入されるキャリアとしての正孔の注入量を制限することができる。

また、請求項１に記載のＪＢＳでは、上述したように、トレンチの側面には第２酸化膜が残されている。つまり、請求項１に記載のＪＢＳでは、トレンチの内部、トレンチの側面の第２酸化膜、および、その側方のＰ型層を介してＮ−型エピタキシャル層にキャリアとしての正孔が注入されることはない。

更に、請求項１に記載のＪＢＳでは、トレンチの側面に沿って形成されたＰ型層とその上側のバリアメタルとの界面は、Ｐ型ショットキー接合界面を構成している。つまり、請求項１に記載のＪＢＳでは、順方向バイアス時に、トレンチの側面に沿って形成されたＰ型層とその上側のバリアメタルとのＰ型ショットキー接合界面が、逆向きに接続されたＰ型ショットキーバリアダイオードとして機能する。そのため、請求項１に記載のＪＢＳによれば、バリアメタルおよびトレンチの側面に沿って形成されたＰ型層を介してＮ−型エピタキシャル層に注入されるキャリアとしての正孔の注入量を制限することができる。

つまり、請求項１に記載のＪＢＳによれば、トレンチの内部のＰ＋型ポリシリコン層の濃度が１０^１８／ｃｍ^３オーダー未満にされている場合や、トレンチの底面からライフタイムキラーとしての重金属が導入されていない場合や、トレンチの側面に酸化膜が形成されていない場合や、トレンチの側面に沿って形成されたＰ型層とバリアメタルとによってＰ型ショットキー接合界面が構成されていない場合よりも、Ｎ−型エピタキシャル層へのキャリアとしての正孔の注入量を制限することができる。

また、請求項１に記載のＪＢＳでは、隣接する２個のトレンチの間に、バリアメタルとＮ型ショットキー接合界面を構成するＮ−型エピタキシャル層が配置されている。そのため、請求項１に記載のＪＢＳでは、逆方向バイアス時に、トレンチの真下の空亡層の下端よりも、隣接する２個のトレンチの間のＮ型ショットキー接合界面の真下の空亡層の下端が高い位置に位置する。その結果、請求項１に記載のＪＢＳによれば、逆方向バイアス時に、隣接する２個のトレンチの間のＮ型ショットキー接合界面の真下の空亡層の下端とＮ＋型基板との間に残留正孔（ホール）を存在させることができる。

更に、請求項１に記載のＪＢＳでは、上述したように、トレンチの内部に高濃度のＰ＋型ポリシリコン層が形成されており、トレンチの内部で多数キャリアとなる正孔が十分に活性化されていない。更に、トレンチの内部のＰ＋型ポリシリコン層に拡散された重金属が、トレンチの底面の酸化膜の開口を介して、その真下のＰ型層およびＮ−型エピタキシャル層に局所的に分布している。

そのため、請求項１に記載のＪＢＳでは、逆方向バイアス時に隣接する２個のトレンチの間のＮ型ショットキー接合界面の真下の空亡層の下端とＮ＋型基板との間に存在している残留正孔（ホール）が、逆方向バイアスから順方向バイアスへの切換時に、重金属が局所的に分布されているトレンチの底面の酸化膜の開口の真下のＮ−型エピタキシャル層およびＰ型層、並びに、アノード電極メタルの電位に近い電位になっているトレンチの内部の高濃度のＰ＋型ポリシリコン層を介して、アノード電極メタルに迅速に戻される。

つまり、請求項１に記載のＪＢＳによれば、トレンチの底面の真下のＰ型層およびＮ−型エピタキシャル層に重金属が局所的に分布されていない場合や、トレンチの内部に１０^１８／ｃｍ^３オーダー以上の高濃度のＰ＋型ポリシリコン層が形成されていない場合よりも、逆回復時間（ｔｒｒ）を短くすることができ、ソフトリカバリーを達成することができる。

ちなみに、請求項１に記載のＪＢＳでは、逆方向バイアス時に隣接する２個のトレンチの間のＮ型ショットキー接合界面の真下の空亡層の下端とＮ＋型基板との間に存在している残留正孔（ホール）の一部が、逆方向バイアスから順方向バイアスへの切換時に、トレンチの側面に沿って形成された１０^１６／ｃｍ^３オーダーの低濃度であって単結晶層のＰ型層、および、そのＰ型層とバリアメタルとのＰ型ショットキー接合界面を介して、アノード電極メタルに戻される。

請求項２に記載のＭＯＳＦＥＴでは、Ｎ−型エピタキシャル層がＮ＋型基板上に形成され、第１酸化膜（フィールド酸化膜）がＮ−型エピタキシャル層の表面全体に形成される。更に、Ｐ型層形成用開口が活性領域の第１酸化膜に形成され、Ｐ型層形成用開口を介してＰ型不純物の導入・拡散を行うことによって活性領域にＰ型層が形成される。

好ましくは、請求項２に記載のＭＯＳＦＥＴでは、その後の熱処理によってＰ型不純物の拡散深度が増加することを考慮し、この段階におけるＰ型不純物の拡散深度は、目標の拡散深度よりも浅めに設定される。

更に、請求項２に記載のＭＯＳＦＥＴでは、Ｐ型不純物の拡散中に第２酸化膜がＰ型層の表面に形成される。また、複数の第１トレンチ形成用開口が活性領域およびガードリング領域の酸化膜に形成され、複数の第１トレンチ形成用開口を介して活性領域およびガードリング領域に複数の第１トレンチが、例えばリアクティブイオンエッチング法などによって形成される。

好ましくは、請求項２に記載のＭＯＳＦＥＴでは、半導体チップの活性領域の周縁部のトレンチの幅寸法が、半導体チップの活性領域の他のトレンチの幅寸法よりも大きくされる。

また、好ましくは、請求項２に記載のＭＯＳＦＥＴでは、半導体チップのガードリング領域に１本の環状の第１トレンチが形成される。

更に、好ましくは、請求項２に記載のＭＯＳＦＥＴでは、複数の第１トレンチが半導体チップの活性領域およびガードリング領域に形成された後に、各第１トレンチの側面および底面の表面平滑化処理が行われる。表面平滑化処理では、例えば低温での犠牲酸化処理によって各第１トレンチの側面および底面に酸化膜が形成され、次いで、その酸化膜が剥離される。この表面平滑化処理が行われることにより、各第１トレンチの側面および底面が粗い場合よりもリーク電流を低減することができる。

また、請求項２に記載のＭＯＳＦＥＴでは、複数の第１トレンチの側面および底面を介してＮ−型エピタキシャル層にＰ型不純物の導入・拡散を行うことによって、横方向および縦方向の拡散深さが約０．１〜０．２μｍであって濃度が１０^１６／ｃｍ^３オーダーのＰ型層が、複数の第１トレンチの側面および底面に沿って形成される。詳細には、例えば斜めイオン注入法、ＣＶＤデポジション、低温拡散デポジション等によって、Ｐ型不純物の導入が行われる。また、詳細には、Ｐ型不純物の導入・拡散によって形成されたＰ型層の表面濃度が１０^１６／ｃｍ^３オーダーにされる。

更に、請求項２に記載のＭＯＳＦＥＴでは、第３酸化膜が複数の第１トレンチの側面および底面に形成され、開口が複数の第１トレンチの底面の第３酸化膜に形成され、複数の第１トレンチの側面には第３酸化膜が残される。詳細には、例えばリアクティブイオンエッチング法などによって第１トレンチの底面の第３酸化膜のみがエッチング除去される。このエッチング除去は、ＳｉＯ_２／Ｓｉのエッチングレートが比較的大きいエッチング条件で行われる。

また、請求項２に記載のＭＯＳＦＥＴでは、ポリシリコンを複数の第１トレンチの内部に充填すると共に、複数の第１トレンチの内部に充填されたポリシリコンに対してＰ型不純物をドープすることによって、濃度が１０^１８／ｃｍ^３オーダー以上のＰ＋型ポリシリコン層が、複数の第１トレンチの内部に形成される。

好ましくは、請求項２に記載のＭＯＳＦＥＴでは、ポリシリコンが各第１トレンチの内部に選択的に充填されるのではなく、半導体チップの表面全体にポリシリコンを堆積させ、次いで、複数の第１トレンチの内部にのみポリシリコンが残るように、余分なポリシリコンをエッチバックすることにより、ポリシリコンが複数の第１トレンチの内部に充填される。

更に、請求項２に記載のＭＯＳＦＥＴでは、複数の第１トレンチの内部に形成されたＰ＋型ポリシリコン層および複数の第１トレンチの底面の第３酸化膜の開口を介してその真下のＰ型層およびＮ−型エピタキシャル層に例えば白金等のようなライフタイムキラーとしての重金属が蒸着・拡散される。

また、請求項２に記載のＭＯＳＦＥＴでは、複数の第１トレンチの内部に形成されたＰ＋型ポリシリコン層の表面に第４酸化膜が形成される。

好ましくは、請求項２に記載のＭＯＳＦＥＴでは、第１トレンチの内部のＰ＋型ポリシリコン層の表面に第４酸化膜が形成される時に、第１トレンチの内部のＰ＋型ポリシリコン層の表面のみに第４酸化膜が選択的に形成されるのではなく、半導体チップの表面全体に第４酸化膜が形成される。詳細には、第４酸化膜は、例えば熱酸化、ＣＶＤ酸化などによって形成される。

更に、請求項２に記載のＭＯＳＦＥＴでは、Ｎ＋型層形成用開口が、半導体チップの周縁部の酸化膜と、半導体チップの活性領域の中央部のうち第１トレンチを除く部分の酸化膜とに形成される。

また、請求項２に記載のＭＯＳＦＥＴでは、Ｎ＋型層形成用開口を介して半導体チップの周縁部と、半導体チップの活性領域の中央部のうち第１トレンチを除く部分とにＮ＋型層が形成される。詳細には、請求項２に記載のＭＯＳＦＥＴでは、半導体チップの活性領域の中央部に形成されたＮ＋型層は、ＭＯＳＦＥＴのセルとして機能する。

また、請求項２に記載のＭＯＳＦＥＴでは、このＮ＋型層の表面に第５酸化膜が形成される。詳細には、第５酸化膜は、例えば熱酸化、ＣＶＤ酸化などによって形成される。

更に、請求項２に記載のＭＯＳＦＥＴでは、複数の第２トレンチ形成用開口が活性領域の中央部の酸化膜に形成され、複数の第２トレンチ形成用開口を介して活性領域の中央部に複数の第２トレンチが、例えばリアクティブイオンエッチング法などによって形成される。

好ましくは、請求項２に記載のＭＯＳＦＥＴでは、複数の第２トレンチが半導体チップの活性領域の中央部に形成された後に、各第２トレンチの側面および底面の表面平滑化処理が行われる。表面平滑化処理では、例えば低温での犠牲酸化処理によって各第２トレンチの側面および底面に酸化膜が形成され、次いで、その酸化膜が剥離される。この表面平滑化処理が行われることにより、各第２トレンチの側面および底面が粗い場合よりも、リーク電流を低減することができ、良質のゲート酸化膜を得ることができる。詳細には、ＭＯＳＦＥＴのチャンネル部となる各第２トレンチの側面の表面平滑化処理が行われることにより、表面平滑化処理が行われない場合よりも、チャンネルを通過する多数キャリアである電子のチャンネル移動度(μｃｈ)を向上させることができる。

また、請求項２に記載のＭＯＳＦＥＴでは、ＭＯＳＦＥＴのゲート酸化膜となる熱酸化膜が複数の第２トレンチの側面および底面に形成される。

好ましくは、請求項２に記載のＭＯＳＦＥＴでは、ＭＯＳＦＥＴのゲート酸化膜となる熱酸化膜が極めて清浄な雰囲気ガスの下で形成される。

更に、請求項２に記載のＭＯＳＦＥＴでは、ポリシリコンを複数の第２トレンチの内部に充填し、かつ、半導体チップの活性領域の周縁部の一部に堆積させると共に、複数の第２トレンチの内部に充填されたポリシリコンおよび半導体チップの活性領域の周縁部の一部に堆積せしめられたポリシリコンに対してＮ型不純物をドープすることによって、Ｎ＋型ポリシリコン層が複数の第２トレンチの内部および半導体チップの活性領域の周縁部の一部に形成される。半導体チップの活性領域の周縁部の一部に形成されたＮ＋型ポリシリコン層は、後でゲート配線引き回しのために用いられる。

好ましくは、請求項２に記載のＭＯＳＦＥＴでは、ポリシリコンが各第２トレンチの内部に選択的に充填されると共に、半導体チップの活性領域の周縁部の一部に選択的に堆積せしめられるのではなく、半導体チップの表面全体にポリシリコンを堆積させ、次いで、複数の第２トレンチの内部および半導体チップの活性領域の周縁部の一部にポリシリコンが残るように、余分なポリシリコンがエッチバックされる。

また、請求項２に記載のＭＯＳＦＥＴでは、第６酸化膜が半導体チップの表面全体に形成される。詳細には、第６酸化膜は、例えば熱酸化、ＣＶＤ酸化などによって形成される。

更に、請求項２に記載のＭＯＳＦＥＴでは、活性領域の中央部のうち第２トレンチを除く部分の酸化膜、活性領域の周縁部のＮ＋型ポリシリコン層上の一部の酸化膜、ガードリング領域のＰ＋型ポリシリコン層上の一部の酸化膜、および、半導体チップの周縁部のＮ＋型層上の一部の酸化膜に、電極メタル形成用開口が形成される。

また、請求項２に記載のＭＯＳＦＥＴでは、電極メタルが半導体チップの表面全体に例えばスパッタリング法、蒸着法などによって形成される。

更に、請求項２に記載のＭＯＳＦＥＴでは、半導体チップの表面全体の電極メタルが、活性領域の中央部のソース電極メタルと、活性領域の周縁部のゲート配線引き回し電極メタルと、ゲート配線引き回し電極メタルよりも周縁部側に位置するソース電極メタルと、ガードリング電極メタルと、半導体チップの周縁部のＥＱＲ電極メタルとに電気的に分離してパターニングされる。

その結果、請求項２に記載のＭＯＳＦＥＴでは、ゲート電極として機能する第２トレンチの内部のＮ＋型ポリシリコン層とゲート配線引き回し電極メタルとが、電気的に接続されることになる。

更に、請求項２に記載のＭＯＳＦＥＴでは、活性領域の周縁部のＮ＋型ポリシリコン層の上側に位置するソース電極メタルと、活性領域の周縁部のＮ＋型ポリシリコン層の下側に位置する第１トレンチの内部のＰ＋型ポリシリコン層とが、電気的に接続される。

また、請求項２に記載のＭＯＳＦＥＴでは、ドレイン電極メタルが半導体チップの裏面に形成される。

好ましくは、請求項２に記載のＭＯＳＦＥＴでは、オーミック接触を確実にするためのシンタリング処理が例えば４００℃程度の不活性ガス中で適宜行われる。

つまり、請求項２に記載のＭＯＳＦＥＴでは、ガードリング領域が活性領域の外側に配置されている。

詳細には、請求項２に記載のＭＯＳＦＥＴでは、半導体チップの活性領域の周縁部の第１トレンチと、半導体チップの活性領域の外側のガードリング領域の第１トレンチと、ガードリング領域の外側のＮ−型エピタキシャル層と、半導体チップの周縁部のＮ＋型層とによって耐圧維持構造が形成されている。

更に、請求項２に記載のＭＯＳＦＥＴでは、トレンチ構造が採用されているため、請求項２に記載のＭＯＳＦＥＴによれば、トレンチ構造が採用されていない場合よりも半導体チップの横方向寸法を小型化することができる。

また、請求項２に記載のＭＯＳＦＥＴでは、半導体チップのガードリング領域のＰ＋型ポリシリコン層上にガードリング電極メタルが形成される。そのため、請求項２に記載のＭＯＳＦＥＴによれば、半導体チップのガードリング領域のＰ＋型ポリシリコン層上にガードリング電極メタルが形成されない場合よりも、逆方向バイアス時の空亡層を半導体チップの周縁部側に延ばすことができる。

更に、請求項２に記載のＭＯＳＦＥＴでは、複数の第１トレンチの内部のＰ＋型ポリシリコン層の濃度が１０^１８／ｃｍ^３オーダー以上にされる。そのため、請求項２に記載のＭＯＳＦＥＴによれば、半導体チップの活性領域のＰ＋型ポリシリコン層とソース電極メタルとをオーミック接触させることができ、その結果、順方向バイアス時に、ソース電極メタルの電位を、第１トレンチの側面に沿って形成されたＰ型層よりも速く第１トレンチの内部のＰ＋型ポリシリコン層に伝えることができる。

換言すれば、請求項２に記載のＭＯＳＦＥＴでは、複数の第１トレンチの内部に高濃度のＰ＋型ポリシリコン層が形成されている。そのため、請求項２に記載のＭＯＳＦＥＴによれば、複数の第１トレンチの内部に高濃度のＰ＋型ポリシリコン層が形成されていない場合よりも、順方向バイアス時に、Ｐ＋型ポリシリコン層の下側の空亡層をドレイン電極側に延ばすことができ、その結果、隣接する２つの第１トレンチの間の空間を簡単にピンチオフさせることができる。

詳細には、請求項２に記載のＭＯＳＦＥＴでは、複数の第１トレンチの内部に高濃度のＰ＋型ポリシリコン層が形成されているため、請求項２に記載のＭＯＳＦＥＴでは、Ｐ＋型ポリシリコン層の下側のＮ−型エピタキシャル層に延びる空亡層が、迅速にＮ＋型基板側に到達する。その結果、第１トレンチの下側部分では、電界強度が他の部分に比べて最大となる。つまり、請求項２に記載のＭＯＳＦＥＴでは、第２トレンチの下側部分の電界強度が相対的に低くなり、第２トレンチの側面のゲート酸化膜にかかる電界強度が低く抑えられる。そのため、請求項２に記載のＭＯＳＦＥＴによれば、第２トレンチの側面のゲート酸化膜にかかる電界強度が高くなるように構成されている場合よりも、第２トレンチの側面のゲート酸化膜を安全に保護することができる。

詳細には、請求項２に記載のＭＯＳＦＥＴによれば、第１トレンチが設けられず、第２トレンチのみが設けられているＭＯＳＦＥＴよりも、第２トレンチの下方の電界強度を低くすることができる。

ポリシリコン層中の重金属の拡散速度がＮ−型エピタキシャル層中の重金属の拡散速度よりも速く、酸化膜中の重金属の拡散速度がＮ−型エピタキシャル層中の重金属の拡散速度よりも遅い点に鑑み、請求項２に記載のＭＯＳＦＥＴでは、上述したように、複数の第１トレンチの内部に形成されたＰ＋型ポリシリコン層および複数の第１トレンチの底面の酸化膜の開口を介してＰ型層およびＮ−型エピタキシャル層に重金属が拡散される。そのため、請求項２に記載のＭＯＳＦＥＴによれば、第１トレンチの底面の酸化膜の開口の真下付近のＰ型層およびＮ−型エピタキシャル層に重金属を局所的に拡散させることができる。つまり、請求項２に記載のＭＯＳＦＥＴによれば、第１トレンチの側面の酸化膜の側方のＰ型層およびＮ−型エピタキシャル層のキャリアのライフタイムを長いままに維持することができる。

また、請求項２に記載のＭＯＳＦＥＴでは、上述したように、複数の第１トレンチの内部に高濃度のＰ＋型ポリシリコン層が形成されている。つまり、請求項２に記載のＭＯＳＦＥＴでは、高濃度のＰ＋型ポリシリコン層が形成されている複数の第１トレンチの内部において、多数キャリアとなる正孔が十分に活性化されておらず、正孔の移動度が十分に高くなっていない。そのため、請求項２に記載のＭＯＳＦＥＴによれば、第１トレンチの内部、第１トレンチの底面の酸化膜の開口、および、その真下のＰ型層を介してＮ−型エピタキシャル層に注入されるキャリアとしての正孔の注入量を制限することができる。

更に、請求項２に記載のＭＯＳＦＥＴでは、上述したように、第１トレンチの底面の酸化膜の開口を介してその真下のＰ型層にライフタイムキラーとしての重金属が導入されている。つまり、請求項２に記載のＭＯＳＦＥＴでは、第１トレンチの底面の酸化膜の開口の真下のＰ型層において、キャリアとしての正孔のライフタイムが短くなっている。そのため、請求項２に記載のＭＯＳＦＥＴによれば、第１トレンチの内部、第１トレンチの底面の酸化膜の開口、および、その真下のＰ型層を介してＮ−型エピタキシャル層に注入されるキャリアとしての正孔の注入量を制限することができる。

また、請求項２に記載のＭＯＳＦＥＴでは、上述したように、第１トレンチの側面には酸化膜が残されている。つまり、請求項２に記載のＭＯＳＦＥＴでは、第１トレンチの内部、第１トレンチの側面の酸化膜、および、その側方のＰ型層を介してＮ−型エピタキシャル層にキャリアとしての正孔が注入されることはない。

つまり、請求項２に記載のＭＯＳＦＥＴによれば、第１トレンチの内部のＰ＋型ポリシリコン層の濃度が１０^１８／ｃｍ^３オーダー未満にされている場合や、第１トレンチの底面からライフタイムキラーとしての重金属が導入されていない場合や、第１トレンチの側面に酸化膜が形成されていない場合よりも、Ｎ−型エピタキシャル層へのキャリアとしての正孔の注入量を制限することができる。

更に、請求項２に記載のＭＯＳＦＥＴでは、上述したように、第１トレンチの内部に高濃度のＰ＋型ポリシリコン層が形成されており、第１トレンチの内部で多数キャリアとなる正孔が十分に活性化されていない。更に、第１トレンチの内部のＰ＋型ポリシリコン層に拡散された重金属が、第１トレンチの底面の酸化膜の開口を介して、その真下のＰ型層およびＮ−型エピタキシャル層に局所的に分布している。

そのため、請求項２に記載のＭＯＳＦＥＴでは、逆方向バイアス時に隣接する２個の第１トレンチの間の部分の真下の空亡層の下端とＮ＋型基板との間に存在している残留正孔（ホール）が、逆方向バイアスから順方向バイアスへの切換時に、重金属が局所的に分布されている第１トレンチの底面の酸化膜の開口の真下のＮ−型エピタキシャル層およびＰ型層、並びに、ソース電極メタルの電位に近い電位になっている第１トレンチの内部の高濃度のＰ＋型ポリシリコン層を介して、ソース電極メタルに迅速に戻される。

つまり、請求項２に記載のＭＯＳＦＥＴによれば、第１トレンチの底面の真下のＰ型層およびＮ−型エピタキシャル層に重金属が局所的に分布されていない場合や、第１トレンチの内部に１０^１８／ｃｍ^３オーダー以上の高濃度のＰ＋型ポリシリコン層が形成されていない場合よりも、ＭＯＳＦＥＴに内蔵された逆並列接続ダイオードの逆回復時間（ｔｒｒ）を短くすることができ、ソフトリカバリーを達成することができる。

更に、請求項２に記載のＭＯＳＦＥＴでは、Ｎ＋型層が、活性領域の中央部のうち活性領域の周縁部に隣接する部分のＰ型層の上側に形成されている。そのため、請求項２に記載のＭＯＳＦＥＴによれば、活性領域の中央部のうち活性領域の周縁部に隣接する部分のＰ型層の上側のＮ＋型層をＭＯＳＦＥＴのセルとして働かせることができる。

好ましくは、請求項２に記載のＭＯＳＦＥＴでは、活性領域の中央部と活性領域の周縁部とに２個の第１トレンチが隣接して配置され、それらの間に第１トレンチの深さよりも浅いＰ型層が形成されるが、それらの２個の第１トレンチおよびそれらの間のＰ型層の代わりに、活性領域の中央部と活性領域の周縁部とに跨る１個の第１トレンチを形成することも可能である。

請求項２に記載のＭＯＳＦＥＴでは、活性領域の中央部と活性領域の周縁部とに２個の第１トレンチが隣接して配置され、各第１トレンチの内部にＰ＋型ポリシリコン層が形成されるため、請求項２に記載のＭＯＳＦＥＴによれば、Ｎ−型エピタキシャル層へのキャリアとしての正孔の注入量を制限することができ、この部分に発生する寄生ダイオードの影響を低減することができる。

請求項３に記載のＭＯＳＦＥＴでは、Ｎ−型エピタキシャル層がＮ＋型基板上に形成され、第１酸化膜（フィールド酸化膜）がＮ−型エピタキシャル層の表面全体に形成される。更に、Ｐ型層形成用開口が活性領域の第１酸化膜に形成され、Ｐ型層形成用開口を介してＰ型不純物の導入・拡散を行うことによって活性領域にＰ型層が形成される。

好ましくは、請求項３に記載のＭＯＳＦＥＴでは、その後の熱処理によってＰ型不純物の拡散深度が増加することを考慮し、この段階におけるＰ型不純物の拡散深度は、目標の拡散深度よりも浅めに設定される。

更に、請求項３に記載のＭＯＳＦＥＴでは、Ｐ型不純物の拡散中に第２酸化膜がＰ型層の表面に形成される。また、複数の第１トレンチ形成用開口が活性領域およびガードリング領域の酸化膜に形成され、複数の第１トレンチ形成用開口を介して活性領域およびガードリング領域に複数の第１トレンチが、例えばリアクティブイオンエッチング法などによって形成される。

好ましくは、請求項３に記載のＭＯＳＦＥＴでは、半導体チップの活性領域の周縁部のトレンチの幅寸法が、半導体チップの活性領域の他のトレンチの幅寸法よりも大きくされる。

また、好ましくは、請求項３に記載のＭＯＳＦＥＴでは、半導体チップのガードリング領域に１本の環状の第１トレンチが形成される。

更に、好ましくは、請求項３に記載のＭＯＳＦＥＴでは、複数の第１トレンチが半導体チップの活性領域およびガードリング領域に形成された後に、各第１トレンチの側面および底面の表面平滑化処理が行われる。表面平滑化処理では、例えば低温での犠牲酸化処理によって各第１トレンチの側面および底面に酸化膜が形成され、次いで、その酸化膜が剥離される。この表面平滑化処理が行われることにより、各第１トレンチの側面および底面が粗い場合よりもリーク電流を低減することができる。

また、請求項３に記載のＭＯＳＦＥＴでは、複数の第１トレンチの側面および底面を介してＮ−型エピタキシャル層にＰ型不純物の導入・拡散を行うことによって、横方向および縦方向の拡散深さが約０．１〜０．２μｍであって濃度が１０^１６／ｃｍ^３オーダーのＰ型層が、複数の第１トレンチの側面および底面に沿って形成される。詳細には、例えば斜めイオン注入法、ＣＶＤデポジション、低温拡散デポジション等によって、Ｐ型不純物の導入が行われる。また、詳細には、Ｐ型不純物の導入・拡散によって形成されたＰ型層の表面濃度が１０^１６／ｃｍ^３オーダーにされる。

更に、請求項３に記載のＭＯＳＦＥＴでは、第３酸化膜が複数の第１トレンチの側面および底面に形成され、開口が複数の第１トレンチの底面の第３酸化膜に形成され、複数の第１トレンチの側面には第３酸化膜が残される。詳細には、例えばリアクティブイオンエッチング法などによって第１トレンチの底面の第３酸化膜のみがエッチング除去される。このエッチング除去は、ＳｉＯ_２／Ｓｉのエッチングレートが比較的大きいエッチング条件で行われる。

また、請求項３に記載のＭＯＳＦＥＴでは、ポリシリコンを複数の第１トレンチの内部に充填すると共に、複数の第１トレンチの内部に充填されたポリシリコンに対してＰ型不純物をドープすることによって、濃度が１０^１８／ｃｍ^３オーダー以上のＰ＋型ポリシリコン層が、複数の第１トレンチの内部に形成される。

好ましくは、請求項３に記載のＭＯＳＦＥＴでは、ポリシリコンが各第１トレンチの内部に選択的に充填されるのではなく、半導体チップの表面全体にポリシリコンを堆積させ、次いで、複数の第１トレンチの内部にのみポリシリコンが残るように、余分なポリシリコンをエッチバックすることにより、ポリシリコンが複数の第１トレンチの内部に充填される。

更に、請求項３に記載のＭＯＳＦＥＴでは、複数の第１トレンチの内部に形成されたＰ＋型ポリシリコン層および複数の第１トレンチの底面の第３酸化膜の開口を介してその真下のＰ型層およびＮ−型エピタキシャル層に例えば白金等のようなライフタイムキラーとしての重金属が蒸着・拡散される。

また、請求項３に記載のＭＯＳＦＥＴでは、複数の第１トレンチの内部に形成されたＰ＋型ポリシリコン層の表面に第４酸化膜が形成される。

好ましくは、請求項３に記載のＭＯＳＦＥＴでは、第１トレンチの内部のＰ＋型ポリシリコン層の表面に第４酸化膜が形成される時に、第１トレンチの内部のＰ＋型ポリシリコン層の表面のみに第４酸化膜が選択的に形成されるのではなく、半導体チップの表面全体に第４酸化膜が形成される。詳細には、第４酸化膜は、例えば熱酸化、ＣＶＤ酸化などによって形成される。

更に、請求項３に記載のＭＯＳＦＥＴでは、Ｎ＋型層形成用開口が、半導体チップの周縁部の酸化膜と、半導体チップの活性領域の中央部のうち、活性領域の周縁部に隣接する部分を除く部分であって、第１トレンチを除く部分の酸化膜とに形成される。

また、請求項３に記載のＭＯＳＦＥＴでは、Ｎ＋型層形成用開口を介して、半導体チップの周縁部と、半導体チップの活性領域の中央部のうち、活性領域の周縁部に隣接する部分を除く部分であって、第１トレンチを除く部分とにＮ＋型層が形成される。詳細には、請求項３に記載のＭＯＳＦＥＴでは、半導体チップの活性領域の中央部のうち、活性領域の周縁部に隣接する部分に、Ｎ＋型層が形成されず、その部分にＰ型層が残される。更に、その部分に残されたＰ型層が、活性領域の中央部（セル領域）のＮ＋型層の下側に位置するＰ型(ＰＢ)層と共にＭＯＳＦＥＴに逆並列接続されたダイオードとして機能する。

更に詳細には、半導体チップの活性領域の中央部のうち活性領域の周縁部に隣接する部分にＮ＋型層が形成される場合には、その部分に寄生ｎｐｎトランジスタが構成され、活性領域の周縁部およびガードリング領域の下部に注入された正孔および残留正孔が逆方向バイアス時にソース電極メタルに戻る時に、この寄生ｎｐｎトランジスタを動作させてしまうおそれがある。この点に鑑み、請求項３に記載のＭＯＳＦＥＴでは、上述したように、半導体チップの活性領域の中央部のうち、活性領域の周縁部に隣接する部分に、Ｎ＋型層が形成されず、その部分にＰ型層が残される。

好ましくは、請求項３に記載のＭＯＳＦＥＴでは、半導体チップの活性領域の中央部のうち、活性領域の周縁部に隣接するＮ＋型層が形成されない部分、つまり、ＭＯＳＦＥＴに逆並列接続されたダイオードとして機能する部分の幅が、セルの半分の幅に設定されるが、代わりに、その部分の幅をセルの１個分の幅に設定したり、その部分の幅をセルの１．５個分の幅に設定したり、その部分の幅をセルの２個分の幅に設定したり、その部分の幅をセルの２．５個分の幅に設定したり、その部分の幅を上述した幅以外の任意の幅に設定したりすることも可能である。

また、請求項３に記載のＭＯＳＦＥＴでは、このＮ＋型層の表面に第５酸化膜が形成される。詳細には、第５酸化膜は、例えば熱酸化、ＣＶＤ酸化などによって形成される。

更に、請求項３に記載のＭＯＳＦＥＴでは、複数の第２トレンチ形成用開口が活性領域の中央部の酸化膜に形成され、複数の第２トレンチ形成用開口を介して活性領域の中央部に複数の第２トレンチが、例えばリアクティブイオンエッチング法などによって形成される。

好ましくは、請求項３に記載のＭＯＳＦＥＴでは、複数の第２トレンチが半導体チップの活性領域の中央部に形成された後に、各第２トレンチの側面および底面の表面平滑化処理が行われる。表面平滑化処理では、例えば低温での犠牲酸化処理によって各第２トレンチの側面および底面に酸化膜が形成され、次いで、その酸化膜が剥離される。この表面平滑化処理が行われることにより、各第２トレンチの側面および底面が粗い場合よりもリーク電流を低減することができ、良質のゲート酸化膜を得ることができる。詳細には、ＭＯＳＦＥＴのチャンネル部となる各第２トレンチの側面の表面平滑化処理が行われることにより、表面平滑化処理が行われない場合よりも、チャンネルを通過する多数キャリアである電子のチャンネル移動度(μｃｈ)を向上させることができる。

また、請求項３に記載のＭＯＳＦＥＴでは、ＭＯＳＦＥＴのゲート酸化膜となる熱酸化膜が複数の第２トレンチの側面および底面に形成される。

好ましくは、請求項３に記載のＭＯＳＦＥＴでは、ＭＯＳＦＥＴのゲート酸化膜となる熱酸化膜が極めて清浄な雰囲気ガスの下で形成される。

更に、請求項３に記載のＭＯＳＦＥＴでは、ポリシリコンを複数の第２トレンチの内部に充填し、かつ、半導体チップの活性領域の周縁部の一部に堆積させると共に、複数の第２トレンチの内部に充填されたポリシリコンおよび半導体チップの活性領域の周縁部の一部に堆積せしめられたポリシリコンに対してＮ型不純物をドープすることによって、Ｎ＋型ポリシリコン層が複数の第２トレンチの内部および半導体チップの活性領域の周縁部の一部に形成される。半導体チップの活性領域の周縁部の一部に形成されたＮ＋型ポリシリコン層は、後でゲート配線引き回しのために用いられる。

好ましくは、請求項３に記載のＭＯＳＦＥＴでは、ポリシリコンが各第２トレンチの内部に選択的に充填されると共に、半導体チップの活性領域の周縁部の一部に選択的に堆積せしめられるのではなく、半導体チップの表面全体にポリシリコンを堆積させ、次いで、複数の第２トレンチの内部および半導体チップの活性領域の周縁部の一部にポリシリコンが残るように、余分なポリシリコンがエッチバックされる。

また、請求項３に記載のＭＯＳＦＥＴでは、第６酸化膜が半導体チップの表面全体に形成される。詳細には、第６酸化膜は、例えば熱酸化、ＣＶＤ酸化などによって形成される。

更に、請求項３に記載のＭＯＳＦＥＴでは、活性領域の中央部のうち第２トレンチを除く部分の酸化膜、活性領域の周縁部のＮ＋型ポリシリコン層上の一部の酸化膜、ガードリング領域のＰ＋型ポリシリコン層上の一部の酸化膜、および、半導体チップの周縁部のＮ＋型層上の一部の酸化膜に、電極メタル形成用開口が形成される。

また、請求項３に記載のＭＯＳＦＥＴでは、電極メタルが半導体チップの表面全体に例えばスパッタリング法、蒸着法などによって形成される。

更に、請求項３に記載のＭＯＳＦＥＴでは、半導体チップの表面全体の電極メタルが、活性領域の中央部のソース電極メタルと、活性領域の周縁部のゲート配線引き回し電極メタルと、ゲート配線引き回し電極メタルよりも周縁部側に位置するソース電極メタルと、ガードリング電極メタルと、半導体チップの周縁部のＥＱＲ電極メタルとに電気的に分離してパターニングされる。

その結果、請求項３に記載のＭＯＳＦＥＴでは、ゲート電極として機能する第２トレンチの内部のＮ＋型ポリシリコン層とゲート配線引き回し電極メタルとが、電気的に接続されることになる。

更に、請求項３に記載のＭＯＳＦＥＴでは、活性領域の周縁部のＮ＋型ポリシリコン層の上側に位置するソース電極メタルと、活性領域の周縁部のＮ＋型ポリシリコン層の下側に位置する第１トレンチの内部のＰ＋型ポリシリコン層とが、電気的に接続される。

また、請求項３に記載のＭＯＳＦＥＴでは、ドレイン電極メタルが半導体チップの裏面に形成される。

好ましくは、請求項３に記載のＭＯＳＦＥＴでは、オーミック接触を確実にするためのシンタリング処理が例えば４００℃程度の不活性ガス中で適宜行われる。

つまり、請求項３に記載のＭＯＳＦＥＴでは、ガードリング領域が活性領域の外側に配置されている。

詳細には、請求項３に記載のＭＯＳＦＥＴでは、半導体チップの活性領域の周縁部の第１トレンチと、半導体チップの活性領域の外側のガードリング領域の第１トレンチと、ガードリング領域の外側のＮ−型エピタキシャル層と、半導体チップの周縁部のＮ＋型層とによって耐圧維持構造が形成されている。

更に、請求項３に記載のＭＯＳＦＥＴでは、トレンチ構造が採用されているため、請求項３に記載のＭＯＳＦＥＴによれば、トレンチ構造が採用されていない場合よりも半導体チップの横方向寸法を小型化することができる。

また、請求項３に記載のＭＯＳＦＥＴでは、半導体チップのガードリング領域のＰ＋型ポリシリコン層上にガードリング電極メタルが形成される。そのため、請求項３に記載のＭＯＳＦＥＴによれば、半導体チップのガードリング領域のＰ＋型ポリシリコン層上にガードリング電極メタルが形成されない場合よりも、逆方向バイアス時の空亡層を半導体チップの周縁部側に延ばすことができる。

更に、請求項３に記載のＭＯＳＦＥＴでは、複数の第１トレンチの内部のＰ＋型ポリシリコン層の濃度が１０^１８／ｃｍ^３オーダー以上にされる。そのため、請求項３に記載のＭＯＳＦＥＴによれば、半導体チップの活性領域のＰ＋型ポリシリコン層とソース電極メタルとをオーミック接触させることができ、その結果、順方向バイアス時に、ソース電極メタルの電位を、第１トレンチの側面に沿って形成されたＰ型層よりも速く第１トレンチの内部のＰ＋型ポリシリコン層に伝えることができる。

換言すれば、請求項３に記載のＭＯＳＦＥＴでは、複数の第１トレンチの内部に高濃度のＰ＋型ポリシリコン層が形成されている。そのため、請求項３に記載のＭＯＳＦＥＴによれば、複数の第１トレンチの内部に高濃度のＰ＋型ポリシリコン層が形成されていない場合よりも、順方向バイアス時に、Ｐ＋型ポリシリコン層の下側の空亡層をドレイン電極側に延ばすことができ、その結果、隣接する２つの第１トレンチの間の空間を簡単にピンチオフさせることができる。

詳細には、請求項３に記載のＭＯＳＦＥＴでは、複数の第１トレンチの内部に高濃度のＰ＋型ポリシリコン層が形成されているため、請求項３に記載のＭＯＳＦＥＴでは、Ｐ＋型ポリシリコン層の下側のＮ−型エピタキシャル層に延びる空亡層が、迅速にＮ＋型基板側に到達する。その結果、第１トレンチの下側部分では、電界強度が他の部分に比べて最大となる。つまり、請求項３に記載のＭＯＳＦＥＴでは、第２トレンチの下側部分の電界強度が相対的に低くなり、第２トレンチの側面のゲート酸化膜にかかる電界強度が低く抑えられる。そのため、請求項３に記載のＭＯＳＦＥＴによれば、第２トレンチの側面のゲート酸化膜にかかる電界強度が高くなるように構成されている場合よりも、第２トレンチの側面のゲート酸化膜を安全に保護することができる。

詳細には、請求項３に記載のＭＯＳＦＥＴによれば、第１トレンチが設けられず、第２トレンチのみが設けられているＭＯＳＦＥＴよりも、第２トレンチの下方の電界強度を低くすることができる。

ポリシリコン層中の重金属の拡散速度がＮ−型エピタキシャル層中の重金属の拡散速度よりも速く、酸化膜中の重金属の拡散速度がＮ−型エピタキシャル層中の重金属の拡散速度よりも遅い点に鑑み、請求項３に記載のＭＯＳＦＥＴでは、上述したように、複数の第１トレンチの内部に形成されたＰ＋型ポリシリコン層および複数の第１トレンチの底面の酸化膜の開口を介してＰ型層およびＮ−型エピタキシャル層に重金属が拡散される。そのため、請求項３に記載のＭＯＳＦＥＴによれば、第１トレンチの底面の酸化膜の開口の真下付近のＰ型層およびＮ−型エピタキシャル層に重金属を局所的に拡散させることができる。つまり、請求項３に記載のＭＯＳＦＥＴによれば、第１トレンチの側面の酸化膜の側方のＰ型層およびＮ−型エピタキシャル層のキャリアのライフタイムを長いままに維持することができる。

また、請求項３に記載のＭＯＳＦＥＴでは、上述したように、複数の第１トレンチの内部に高濃度のＰ＋型ポリシリコン層が形成されている。つまり、請求項３に記載のＭＯＳＦＥＴでは、高濃度のＰ＋型ポリシリコン層が形成されている複数の第１トレンチの内部において、多数キャリアとなる正孔が十分に活性化されておらず、正孔の移動度が十分に高くなっていない。そのため、請求項３に記載のＭＯＳＦＥＴによれば、第１トレンチの内部、第１トレンチの底面の酸化膜の開口、および、その真下のＰ型層を介してＮ−型エピタキシャル層に注入されるキャリアとしての正孔の注入量を制限することができる。

更に、請求項３に記載のＭＯＳＦＥＴでは、上述したように、第１トレンチの底面の酸化膜の開口を介してその真下のＰ型層にライフタイムキラーとしての重金属が導入されている。つまり、請求項３に記載のＭＯＳＦＥＴでは、第１トレンチの底面の酸化膜の開口の真下のＰ型層において、キャリアとしての正孔のライフタイムが短くなっている。そのため、請求項３に記載のＭＯＳＦＥＴによれば、第１トレンチの内部、第１トレンチの底面の酸化膜の開口、および、その真下のＰ型層を介してＮ−型エピタキシャル層に注入されるキャリアとしての正孔の注入量を制限することができる。

また、請求項３に記載のＭＯＳＦＥＴでは、上述したように、第１トレンチの側面には酸化膜が残されている。つまり、請求項３に記載のＭＯＳＦＥＴでは、第１トレンチの内部、第１トレンチの側面の酸化膜、および、その側方のＰ型層を介してＮ−型エピタキシャル層にキャリアとしての正孔が注入されることはない。

つまり、請求項３に記載のＭＯＳＦＥＴによれば、第１トレンチの内部のＰ＋型ポリシリコン層の濃度が１０^１８／ｃｍ^３オーダー未満にされている場合や、第１トレンチの底面からライフタイムキラーとしての重金属が導入されていない場合や、第１トレンチの側面に酸化膜が形成されていない場合よりも、Ｎ−型エピタキシャル層へのキャリアとしての正孔の注入量を制限することができる。

更に、請求項３に記載のＭＯＳＦＥＴでは、上述したように、第１トレンチの内部に高濃度のＰ＋型ポリシリコン層が形成されており、第１トレンチの内部で多数キャリアとなる正孔が十分に活性化されていない。更に、第１トレンチの内部のＰ＋型ポリシリコン層に拡散された重金属が、第１トレンチの底面の酸化膜の開口を介して、その真下のＰ型層およびＮ−型エピタキシャル層に局所的に分布している。

そのため、請求項３に記載のＭＯＳＦＥＴでは、逆方向バイアス時に隣接する２個の第１トレンチの間の部分の真下の空亡層の下端とＮ＋型基板との間に存在している残留正孔（ホール）が、逆方向バイアスから順方向バイアスへの切換時に、重金属が局所的に分布されている第１トレンチの底面の酸化膜の開口の真下のＮ−型エピタキシャル層およびＰ型層、並びに、ソース電極メタルの電位に近い電位になっている第１トレンチの内部の高濃度のＰ＋型ポリシリコン層を介して、ソース電極メタルに迅速に戻される。

つまり、請求項３に記載のＭＯＳＦＥＴによれば、第１トレンチの底面の真下のＰ型層およびＮ−型エピタキシャル層に重金属が局所的に分布されていない場合や、第１トレンチの内部に１０^１８／ｃｍ^３オーダー以上の高濃度のＰ＋型ポリシリコン層が形成されていない場合よりも、ＭＯＳＦＥＴに内蔵された逆並列接続ダイオードの逆回復時間（ｔｒｒ）を短くすることができ、ソフトリカバリーを達成することができる。

また、請求項３に記載のＭＯＳＦＥＴでは、Ｎ＋型層形成用開口を介して、半導体チップの活性領域の中央部のうち、活性領域の周縁部に隣接する部分を除く部分であって、第１トレンチを除く部分の酸化膜にＮ＋型層が形成されている。つまり、請求項３に記載のＭＯＳＦＥＴでは、半導体チップの活性領域の中央部のうち、活性領域の周縁部に隣接する部分に、Ｎ＋型層が形成されず、Ｐ型層が残されている。そのため、請求項３に記載のＭＯＳＦＥＴによれば、そのＰ型層が残されている部分を、ＭＯＳＦＥＴに逆並列接続されたダイオードとして働かせることができる。

好ましくは、請求項３に記載のＭＯＳＦＥＴでは、活性領域の中央部と活性領域の周縁部とに２個の第１トレンチが隣接して配置され、それらの間に第１トレンチの深さよりも浅いＰ型層が形成されるが、それらの２個の第１トレンチおよびそれらの間のＰ型層の代わりに、活性領域の中央部と活性領域の周縁部とに跨る１個の第１トレンチを形成することも可能である。

請求項３に記載のＭＯＳＦＥＴでは、活性領域の中央部と活性領域の周縁部とに２個の第１トレンチが隣接して配置され、各第１トレンチの内部にＰ＋型ポリシリコン層が形成されるため、請求項３に記載のＭＯＳＦＥＴによれば、Ｎ−型エピタキシャル層へのキャリアとしての正孔の注入量を制限することができ、この部分に発生する寄生ダイオードの影響を低減することができる。

以下、本発明の第１の実施形態について説明する。図１〜図３は第１の実施形態のＪＢＳの製造工程を示した断面図、図４は第１の実施形態のＪＢＳを示した図である。詳細には、図４（Ａ）は第１の実施形態のＪＢＳの一部を示した平面図、図４（Ｂ）は第１の実施形態のＪＢＳの一部を示した断面図である。図５は第１の実施形態のＪＢＳの右半分の一部を透視して見た平面図である。

第１の実施形態のＪＢＳの製造時には、まず最初に、図１（Ａ）に示すように、Ｎ−型エピタキシャル層２がＮ＋型基板１上に形成される。次いで、酸化膜（フィールド酸化膜）３がＮ−型エピタキシャル層２の表面全体に形成される。次いで、図１（Ｂ）に示すように、トレンチ形成用開口３ａ，３ｂ，３ｃが活性領域の中央部（セル領域）Ａ１の酸化膜３に形成され、トレンチ形成用開口３ｄが活性領域の周縁部Ａ２の酸化膜３に形成され、トレンチ形成用開口３ｅ，３ｆがガードリング領域Ａ３の酸化膜３に形成される。

第１の実施形態のＪＢＳの製造時には、次いで、図１（Ｃ）に示すように、トレンチ形成用開口３ａ，３ｂ，３ｃ（図１（Ｂ）参照）を介して活性領域の中央部（セル領域）Ａ１にトレンチ４ａ，４ｂ，４ｃが、例えばリアクティブイオンエッチング法などによって形成される。また、トレンチ形成用開口３ｄ（図１（Ｂ）参照）を介して活性領域の周縁部Ａ２にトレンチ４ｄが、例えばリアクティブイオンエッチング法などによって形成される。更に、トレンチ形成用開口３ｅ，３ｆ（図１（Ｂ）参照）を介してガードリング領域Ａ３にトレンチ４ｅ，４ｆが、例えばリアクティブイオンエッチング法などによって形成される。

第１の実施形態のＪＢＳでは、図１（Ｃ）に示すように、半導体チップの活性領域の外周部Ａ２のトレンチ４ｄの幅寸法（図１（Ｃ）の左右方向寸法）が、半導体チップの活性領域の中央部（セル領域）Ａ１のトレンチ４ａ，４ｂ，４ｃの幅寸法（図１（Ｃ）の左右方向寸法）よりも大きくされている。また、第１の実施形態のＪＢＳでは、図１（Ｃ）および図５に示すように、半導体チップのガードリング領域Ａ３に２本の環状のトレンチ４ｅ，４ｆが形成されている。

第１の実施形態のＪＢＳの製造時には、次いで、図１（Ｃ）に示すように、各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの側面４ａ１，４ｂ１，４ｃ１，４ｄ１，４ｅ１，４ｆ１および底面４ａ２，４ｂ２，４ｃ２，４ｄ２，４ｅ２，４ｆ２の表面平滑化処理が行われる。表面平滑化処理では、例えば低温での犠牲酸化処理によって各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの側面４ａ１，４ｂ１，４ｃ１，４ｄ１，４ｅ１，４ｆ１および底面４ａ２，４ｂ２，４ｃ２，４ｄ２，４ｅ２，４ｆ２に酸化膜（図示せず）が形成され、次いで、その酸化膜（図示せず）が剥離される。この表面平滑化処理が行われることにより、各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの側面４ａ１，４ｂ１，４ｃ１，４ｄ１，４ｅ１，４ｆ１および底面４ａ２，４ｂ２，４ｃ２，４ｄ２，４ｅ２，４ｆ２が粗い場合よりもリーク電流を低減することができる。

第１の実施形態のＪＢＳの製造時には、次いで、図２（Ａ）に示すように、各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの側面４ａ１，４ｂ１，４ｃ１，４ｄ１，４ｅ１，４ｆ１および底面４ａ２，４ｂ２，４ｃ２，４ｄ２，４ｅ２，４ｆ２（図１（Ｃ）参照）を介してＮ−型エピタキシャル層２にＰ型不純物の導入・拡散を行うことによって、横方向（図２（Ａ）の左右方向）および縦方向（図２（Ａ）の上下方向）の拡散深さが約０．１〜０．２μｍであって濃度が１０^１６／ｃｍ^３オーダーのＰ型層５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆが、各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの側面４ａ１，４ｂ１，４ｃ１，４ｄ１，４ｅ１，４ｆ１および底面４ａ２，４ｂ２，４ｃ２，４ｄ２，４ｅ２，４ｆ２（図１（Ｃ）参照）に沿って形成される。

詳細には、第１の実施形態のＪＢＳの製造時には、例えば斜めイオン注入法、ＣＶＤデポジション、低温拡散デポジション等によって、Ｐ型不純物の導入が行われる。また、詳細には、Ｐ型不純物の導入・拡散によって形成されたＰ型層５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆの表面濃度が１０^１６／ｃｍ^３オーダーにされる。

第１の実施形態のＪＢＳの製造時には、次いで、図２（Ｂ）に示すように、酸化膜６が各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの側面４ａ１，４ｂ１，４ｃ１，４ｄ１，４ｅ１，４ｆ１および底面４ａ２，４ｂ２，４ｃ２，４ｄ２，４ｅ２，４ｆ２（図１（Ｃ）参照）に形成される。次いで、図２（Ｃ）に示すように、開口６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆが各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの底面４ａ２，４ｂ２，４ｃ２，４ｄ２，４ｅ２，４ｆ２（図１（Ｃ）参照）の酸化膜６（図２（Ｂ）参照）に形成され、各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの側面４ａ１，４ｂ１，４ｃ１，４ｄ１，４ｅ１，４ｆ１（図１（Ｃ）参照）には酸化膜６（図２（Ｂ）参照）が残される。詳細には、例えばリアクティブイオンエッチング法などによって各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの底面４ａ２，４ｂ２，４ｃ２，４ｄ２，４ｅ２，４ｆ２（図１（Ｃ）参照）の酸化膜６（図２（Ｂ）参照）のみがエッチング除去される。このエッチング除去は、ＳｉＯ_２／Ｓｉのエッチングレートが比較的大きいエッチング条件で行われる。

第１の実施形態のＪＢＳの製造時には、次いで、図３（Ａ）に示すように、ポリシリコンを各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ（図１（Ｃ）参照）の内部に充填すると共に、各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの内部に充填されたポリシリコンに対してＰ型不純物をドープすることによって、濃度が１０^１８／ｃｍ^３オーダー以上のＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆが、各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの内部に形成される。

詳細には、第１の実施形態のＪＢＳの製造時には、ポリシリコンが各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ（図１（Ｃ）参照）の内部に選択的に充填されるのではなく、図３（Ａ）に示すように、半導体チップの表面全体にポリシリコンを堆積させ、次いで、図３（Ｂ）に示すように、各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ（図１（Ｃ）参照）の内部にのみポリシリコンが残るように、余分なポリシリコンをエッチバックすることにより、ポリシリコンが各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの内部に充填される。

第１の実施形態のＪＢＳの製造時には、次いで、各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ（図１（Ｃ）参照）の内部に形成されたＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆ（図３（Ｂ）参照）および各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの底面４ａ２，４ｂ２，４ｃ２，４ｄ２，４ｅ２，４ｆ２（図１（Ｃ）参照）の酸化膜６（図２（Ｂ）参照）の開口６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ（図２（Ｃ）参照）を介して、Ｐ型層５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆおよびＮ−型エピタキシャル層２（図３（Ｂ）参照）に例えば白金等のようなライフタイムキラーとしての重金属が蒸着・拡散される。

図６は酸化膜６の開口６ｂ（図２（Ｃ）参照）を介してＰ型層５ｂおよびＮ−型エピタキシャル層２に拡散せしめられた例えば白金等のような重金属の拡散領域Ｂｂ、酸化膜６の開口６ｃ（図２（Ｃ）参照）を介してＰ型層５ｃおよびＮ−型エピタキシャル層２に拡散せしめられた例えば白金等のような重金属の拡散領域Ｂｃ等を示した図である。詳細には図示しないが、第１の実施形態のＪＢＳでは、図６に示した重金属の拡散領域Ｂｂと同様の重金属の拡散領域が、酸化膜６の開口６ａを介してＰ型層５ａおよびＮ−型エピタキシャル層２に形成され、酸化膜６の開口６ｄを介してＰ型層５ｄおよびＮ−型エピタキシャル層２に形成され、酸化膜６の開口６ｅを介してＰ型層５ｅおよびＮ−型エピタキシャル層２に形成され、酸化膜６の開口６ｆを介してＰ型層５ｆおよびＮ−型エピタキシャル層２に形成される。

第１の実施形態のＪＢＳの製造時には、次いで、図３（Ｂ）に示すように、各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ（図１（Ｃ）参照）の内部に形成されたＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆの表面に酸化膜８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆが形成される。

詳細には、第１の実施形態のＪＢＳでは、各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ（図１（Ｃ）参照）の内部のＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆの表面に酸化膜８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆ（図３（Ｂ）参照）が形成される時に、各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ（図１（Ｃ）参照）の内部のＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆの表面のみに酸化膜８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆ（図３（Ｂ）参照）が選択的に形成されるのではなく、半導体チップの表面全体に酸化膜（８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆ）が形成される。詳細には、酸化膜８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆは、例えば熱酸化、ＣＶＤ酸化などによって形成される。

第１の実施形態のＪＢＳの製造時には、次いで、図３（Ｂ）に示すように、Ｎ＋型層形成用開口３ｇが半導体チップの周縁部Ａ４の酸化膜３に形成され、Ｎ＋型層形成用開口３ｇを介して半導体チップの周縁部Ａ４にＮ＋型層９が形成される。

第１の実施形態のＪＢＳの製造時には、次いで、図３（Ｃ）に示すように、バリアメタル形成用開口３ｈが活性領域の中央部（セル領域）Ａ１および活性領域の周縁部Ａ２の酸化膜３に形成され、フィールドプレート用開口３ｉ，３ｊがガードリング領域Ａ３のＰ＋型ポリシリコン層７ｅ，７ｆ上の酸化膜３に形成される。

第１の実施形態のＪＢＳの製造時には、次いで、図３（Ｃ）に示すように、バリアメタル形成用開口３ｈを介して活性領域の中央部（セル領域）Ａ１および活性領域の周縁部Ａ２にバリアメタル１０が、例えばスパッタリング法、蒸着法などによって形成される（例えばパターニングされる）。

また、第１の実施形態のＪＢＳの製造時には、図３（Ｃ）に示すように、アノード電極メタル１１が例えばスパッタリング法、蒸着法などによってバリアメタル１０上に形成され（例えばパターニングされ）、フィールドプレート用開口３ｉ，３ｊを介して半導体チップのガードリング領域Ａ３のＰ＋型ポリシリコン７ｅ，７ｆ層上にフィールドプレート１２ａ，１２ｂ，１２ｃが例えばスパッタリング法、蒸着法などによって形成され（例えばパターニングされ）、ＥＱＲ電極メタル１３が例えばスパッタリング法、蒸着法などによって半導体チップの周縁部Ａ４にＮ＋型層９上に形成される（例えばパターニングされる）。

第１の実施形態のＪＢＳの製造時には、次いで、図３（Ｄ）に示すように、最終保護膜１４が半導体チップの表面全体に形成され、アノード電極メタル１１と接続するためのコンタクト開口１４ａが最終保護膜１４に形成され、カソード電極メタル１５が半導体チップの裏面に形成される。また、第１の実施形態のＪＢＳの製造時には、オーミック接触を確実にするためのシンタリング処理が例えば４００℃程度の不活性ガス中で適宜行われる。

つまり、第１の実施形態のＪＢＳでは、図４（Ｂ）に示すように、半導体チップの活性領域の中央部（セル領域）Ａ１および活性領域の周縁部Ａ２において、バリアメタル１０とＮ−型エピタキシャル層２とによるショットキー接合界面Ｃ１と、Ｐ型層５ａ，５ｂ，５ｃ，５ｄとＮ−型エピタキシャル層２とによるＰＮ接合界面Ｃ２とが、並存している。更に、ガードリング領域Ａ３が活性領域の周縁部Ａ２の外側に配置されている。

詳細には、第１の実施形態のＪＢＳでは、図４（Ｂ）に示すように、半導体チップの活性領域の周縁部Ａ２のトレンチ４ｄと、半導体チップの活性領域の外側のガードリング領域Ａ３のトレンチ４ｅ，４ｆと、ガードリング領域Ａ３の外側のＮ−型エピタキシャル層２と、半導体チップの周縁部Ａ４のＮ＋型層９とによって耐圧維持構造が形成されている。

更に、第１の実施形態のＪＢＳでは、トレンチ構造が採用されているため、第１の実施形態のＪＢＳによれば、トレンチ構造が採用されていない場合よりも半導体チップの横方向（図４（Ｂ）の左右方向）寸法を小型化することができる。

図７は第１の実施形態のＪＢＳに逆方向バイアスが印加された時における空亡層Ｄ１等を示した図である。

また、第１の実施形態のＪＢＳでは、図４（Ｂ）に示すように、半導体チップのガードリング領域Ａ３のＰ＋型ポリシリコン層７ｅ，７ｆ上にフィールドプレート１２ａ，１２ｂ，１２ｃが形成されている。そのため、第１の実施形態のＪＢＳでは、図４（Ｂ）および図７に示すように、半導体チップのガードリング領域Ａ３のＰ＋型ポリシリコン層７ｅ，７ｆ上にフィールドプレート１２ａ，１２ｂ，１２ｃが形成されていない場合における逆方向バイアス時の空亡層Ｄ１’よりも、逆方向バイアス時の空亡層Ｄ１を半導体チップの周縁部側（図７の右側）に延ばすことができる。

更に、第１の実施形態のＪＢＳでは、図４（Ｂ）に示すように、各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの内部のＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆの濃度が１０^１８／ｃｍ^３オーダー以上にされている。そのため、第１の実施形態のＪＢＳによれば、半導体チップの活性領域の中央部（セル領域）Ａ１のＰ＋型ポリシリコン層７ａ，７ｂ，７ｃとバリアメタル１０とをオーミック接触させることができ、その結果、順方向バイアス時に、アノード電極メタル１１の電位を、各トレンチ４ａ，４ｂ，４ｃの側面に沿って形成されたＰ型層５ａ，５ｂ，５ｃよりも速く各トレンチ４ａ，４ｂ，４ｃの内部のＰ＋型ポリシリコン層７ａ，７ｂ，７ｃに伝えることができる。

換言すれば、第１の実施形態のＪＢＳでは、図４（Ｂ）に示すように、各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの内部に高濃度のＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆが形成されている。そのため、第１の実施形態のＪＢＳによれば、各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの内部に高濃度のＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆが形成されていない場合よりも、図６に示すように、順方向バイアス時に、Ｐ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆの下側（図６の下側）の空亡層（順方向バイアス時空亡層）Ｄ２をカソード電極１５の側（図６の下側）に延ばすことができ、その結果、隣接する２つのトレンチ４ｂ，４ｃの間のＮ−型エピタキシャル層空間２’を簡単にピンチオフさせることができる。

詳細には、第１の実施形態のＪＢＳでは、図６に示すように、順方向バイアス時に、隣接する２つのトレンチ４ｂ，４ｃの間のピンチオフされたＮ−型エピタキシャル層空間２’において、水平方向逆向きの電界およびバリアメタル１０とＮ−型エピタキシャル層２とのＮ型ショットキー接合界面Ｃ１から下向きに押し出される電界が相殺し合い、Ｒｅｓｕｒｆ効果のようなものが起こり、バリアメタル１０とＮ−型エピタキシャル層２とのＮ型ショットキー接合界面Ｃ１の電界が大幅に下がる。そのため、第１の実施形態のＪＢＳによれば、順方向バイアス時にバリアメタル１０とＮ−型エピタキシャル層２とのＮ型ショットキー接合界面Ｃ１の電界が高くなるのに伴って、リーク電流が増大したり、キヤリア移動度が低下したりしてしまうのを抑制することができ、安全にＪＢＳを運転することができる。

Ｐ＋ポリシリコン層７ｂ，７ｃ中の重金属の拡散速度がＮ−型エピタキシャル層２中の重金属の拡散速度よりも速く、酸化膜６中の重金属の拡散速度がＮ−型エピタキシャル層２中の重金属の拡散速度よりも遅い点に鑑み、第１の実施形態のＪＢＳでは、図６に示すように、トレンチ４ｂ，４ｃの内部に形成されたＰ＋型ポリシリコン層７ｂ，７ｃおよびトレンチ４ｂ，４ｃの底面４ｂ２，４ｃ２（図１（Ｃ）参照）の酸化膜６の開口６ｂ，６ｃ（図２（Ｃ）参照）を介してＰ型層５ｂ，５ｃおよびＮ−型エピタキシャル層２に重金属が拡散される。そのため、第１の実施形態のＪＢＳによれば、トレンチ４ｂ，４ｃの底面４ｂ２，４ｃ２の酸化膜６の開口６ｂ，６ｃの真下付近のＰ型層５ｂ，５ｃおよびＮ−型エピタキシャル層２に重金属（Ｂｂ，Ｂｃ）を局所的に拡散させることができる。つまり、第１の実施形態のＪＢＳによれば、トレンチ４ｂ，４ｃの側面４ｂ１，４ｃ１（図１（Ｃ）参照）の酸化膜６の側方のＰ型層５ｂ，５ｃおよびＮ−型エピタキシャル層２のキャリアのライフタイムを長いままに維持することができる。

また、第１の実施形態のＪＢＳでは、図４（Ｂ）に示すように、各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの内部に高濃度のＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆが形成されている。つまり、第１の実施形態のＪＢＳでは、高濃度のＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆが形成されている各トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの内部において、多数キャリアとなる正孔が十分に活性化されておらず、正孔の移動度が十分に高くなっていない。そのため、第１の実施形態のＪＢＳによれば、トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの内部、トレンチの底面４ａ２，４ｂ２，４ｃ２，４ｄ２，４ｅ２，４ｆ２（図１（Ｃ）参照）の酸化膜６の開口６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ（図２（Ｃ）参照）、および、その真下のＰ型層５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆを介してＮ−型エピタキシャル層２に注入されるキャリアとしての正孔の注入量を制限することができる。

更に、第１の実施形態のＪＢＳでは、図４（Ｂ）に示すように、トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの底面４ａ２，４ｂ２，４ｃ２，４ｄ２，４ｅ２，４ｆ２（図１（Ｃ）参照）の酸化膜６の開口６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ（図２（Ｃ）参照）を介してその真下のＰ型層５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆにライフタイムキラーとしての重金属が導入されている。つまり、第１の実施形態のＪＢＳでは、トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの底面４ａ２，４ｂ２，４ｃ２，４ｄ２，４ｅ２，４ｆ２の酸化膜６の開口６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆの真下のＰ型層５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆにおいて、キャリアとしての正孔のライフタイムが短くなっている。そのため、第１の実施形態のＪＢＳによれば、トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの内部、トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの底面４ａ２，４ｂ２，４ｃ２，４ｄ２，４ｅ２，４ｆ２の酸化膜６の開口６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ、および、その真下のＰ型層５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆを介してＮ−型エピタキシャル層２に注入されるキャリアとしての正孔の注入量を制限することができる。

また、第１の実施形態のＪＢＳでは、図４（Ｂ）に示すように、トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの側面４ａ１，４ｂ１，４ｃ１，４ｄ１，４ｅ１，４ｆ１（図１（Ｃ）参照）には酸化膜６が残されている。つまり、第１の実施形態のＪＢＳでは、トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの内部、トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの側面４ａ１，４ｂ１，４ｃ１，４ｄ１，４ｅ１，４ｆ１の酸化膜６、および、その側方のＰ型層５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆを介してＮ−型エピタキシャル層２にキャリアとしての正孔が注入されることはない。

更に、第１の実施形態のＪＢＳでは、図６に示すように、トレンチ４ａ，４ｂ，４ｃの側面４ａ１，４ｂ１，４ｃ１（図１（Ｃ）参照）に沿って形成されたＰ型層５ａ，５ｂ，５ｃとその上側のバリアメタル１０との界面は、Ｐ型ショットキー接合界面Ｃ３を構成している。つまり、第１の実施形態のＪＢＳでは、順方向バイアス時に、トレンチ４ａ，４ｂ，４ｃの側面４ａ１，４ｂ１，４ｃ１に沿って形成されたＰ型層５ａ，５ｂ，５ｃとその上側のバリアメタル１０とのＰ型ショットキー接合界面Ｃ３が、逆向きに接続されたＰ型ショットキーバリアダイオードとして機能する。そのため、第１の実施形態のＪＢＳによれば、バリアメタル１０およびトレンチ４ａ，４ｂ，４ｃの側面４ａ１，４ｂ１，４ｃ１に沿って形成されたＰ型層５ａ，５ｂ，５ｃを介してＮ−型エピタキシャル層２に注入されるキャリアとしての正孔の注入量を制限することができる。

つまり、第１の実施形態のＪＢＳによれば、トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの内部のＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆの濃度が１０^１８／ｃｍ^３オーダー未満にされている場合や、トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの底面４ａ２，４ｂ２，４ｃ２，４ｄ２，４ｅ２，４ｆ２からライフタイムキラーとしての重金属が導入されていない場合や、トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの側面４ａ１，４ｂ１，４ｃ１，４ｄ１，４ｅ１，４ｆ１に酸化膜６が形成されていない場合や、トレンチ４ａ，４ｂ，４ｃの側面４ａ１，４ｂ１，４ｃ１に沿って形成されたＰ型層５ａ，５ｂ，５ｃとバリアメタル１０とによってＰ型ショットキー接合界面Ｃ３が構成されていない場合よりも、Ｎ−型エピタキシャル層２へのキャリアとしての正孔の注入量を制限することができる。

また、第１の実施形態のＪＢＳでは、図４（Ｂ）に示すように、隣接する２個のトレンチ４ａ，４ｂの間に、バリアメタル１０とＮ型ショットキー接合界面Ｃ１を構成するＮ−型エピタキシャル層２が配置され、隣接する２個のトレンチ４ｂ，４ｃの間に、バリアメタル１０とＮ型ショットキー接合界面Ｃ１を構成するＮ−型エピタキシャル層２が配置され、隣接する２個のトレンチ４ｃ，４ｄの間に、バリアメタル１０とＮ型ショットキー接合界面Ｃ１を構成するＮ−型エピタキシャル層２が配置されている。そのため、第１の実施形態のＪＢＳでは、図４（Ｂ）および図７に示すように、逆方向バイアス時に、トレンチ４ａ，４ｂ，４ｃ，４ｄの真下の空亡層Ｄ１の下端よりも、隣接する２個のトレンチ４ａ，４ｂ，４ｃ，４ｄの間のＮ型ショットキー接合界面Ｃ１の真下の空亡層Ｄ１の下端が高い位置（図７の上側の位置）に位置する。その結果、第１の実施形態のＪＢＳによれば、逆方向バイアス時に、隣接する２個のトレンチ４ａ，４ｂ，４ｃ，４ｄの間のＮ型ショットキー接合界面Ｃ１の真下の空亡層Ｄ１の下端とＮ＋型基板１との間に残留正孔（ホール）（図６参照）を存在させることができる。

更に、第１の実施形態のＪＢＳでは、図４（Ｂ）に示すように、トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの内部に高濃度のＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆが形成されており、トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの内部で多数キャリアとなる正孔が十分に活性化されていない。更に、図６に示すように、トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの内部のＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆに拡散された重金属（Ｂｂ，Ｂｃ）が、トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの底面４ａ２，４ｂ２，４ｃ２，４ｄ２，４ｅ２，４ｆ２（図１（Ｃ）参照）の酸化膜６の開口６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ（図２（Ｃ）参照）を介して、その真下のＰ型層５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆおよびＮ−型エピタキシャル層２に局所的に分布している。

そのため、第１の実施形態のＪＢＳでは、図６に示すように、逆方向バイアス時に隣接する２個のトレンチ４ｂ，４ｃの間のＮ型ショットキー接合界面Ｃ１の真下の空亡層Ｄ１の下端とＮ＋型基板１との間に存在している残留正孔（ホール）が、逆方向バイアスから順方向バイアスへの切換時に、重金属（Ｂｂ，Ｂｃ）が局所的に分布されているトレンチ４ｂ，４ｃの底面４ｂ２，４ｃ２（図１（Ｃ）参照）の酸化膜６の開口６ｂ，６ｃ（図２（Ｃ）参照）の真下のＮ−型エピタキシャル層２およびＰ型層５ｂ，５ｃ、並びに、アノード電極メタル１１の電位に近い電位になっているトレンチ４ｂ，４ｃの内部の高濃度のＰ＋型ポリシリコン層７ｂ，７ｃを介して、アノード電極メタル１１に迅速に戻される（図６中の経路Ｌ１）。

つまり、第１の実施形態のＪＢＳによれば、トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの底面４ａ２，４ｂ２，４ｃ２，４ｄ２，４ｅ２，４ｆ２の真下のＰ型層５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆおよびＮ−型エピタキシャル層２に重金属（Ｂｂ，Ｂｃ）が局所的に分布されていない場合や、トレンチ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの内部に１０^１８／ｃｍ^３オーダー以上の高濃度のＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆが形成されていない場合よりも、逆回復時間（ｔｒｒ）を短くすることができ、ソフトリカバリーを達成することができる。

ちなみに、第１の実施形態のＪＢＳでは、図６に示すように、逆方向バイアス時に隣接する２個のトレンチ４ｂ，４ｃの間のＮ型ショットキー接合界面Ｃ１の真下の空亡層Ｄ１の下端とＮ＋型基板１との間に存在している残留正孔（ホール）の一部が、逆方向バイアスから順方向バイアスへの切換時に、トレンチ４ｂ，４ｃの側面４ｂ１，４ｃ１（図１（Ｃ）参照）に沿って形成された１０^１６／ｃｍ^３オーダーの低濃度であって単結晶層のＰ型層５ｂ，５ｃ、および、そのＰ型層５ｂ，５ｃとバリアメタル１０とのＰ型ショットキー接合界面Ｃ３を介して、アノード電極メタル１１に戻される（図６中の経路Ｌ２）。

また、第１の実施形態のＪＢＳでは、図６に示すように、逆方向バイアスから順方向バイアスへの切換時に、残留電子が経路Ｌ３を通ってカソード電極メタル１５に戻される。

以下、本発明の第２の実施形態について説明する。図８〜図１１は第２の実施形態のＭＯＳＦＥＴの製造工程を示した断面図、図１２は第２の実施形態のＭＯＳＦＥＴを示した図である。詳細には、図１２（Ａ）は第２の実施形態のＭＯＳＦＥＴの一部を示した平面図、図１２（Ｂ）は第２の実施形態のＭＯＳＦＥＴの一部を示した断面図である。図１３は第２の実施形態のＭＯＳＦＥＴの右半分の一部を透視して見た平面図である。図１４は第２の実施形態のＭＯＳＦＥＴの最表面の右半分を示した平面図である。

第２の実施形態のＭＯＳＦＥＴの製造時には、まず最初に、図８（Ａ）に示すように、Ｎ−型エピタキシャル層２がＮ＋型基板１上に形成される。次いで、酸化膜（フィールド酸化膜）３がＮ−型エピタキシャル層２の表面全体に形成される。次いで、Ｐ型層形成用開口３ａが活性領域の中央部（セル領域）Ａ１および活性領域の周縁部Ａ２の酸化膜３に形成される。次いで、Ｐ型層形成用開口３ａを介してＰ型不純物の導入・拡散を行うことによって活性領域の中央部（セル領域）Ａ１および活性領域の周縁部Ａ２にＰ型層２１が形成される。

第２の実施形態のＭＯＳＦＥＴでは、その後の熱処理によってＰ型不純物の拡散深度が増加することを考慮し、図８（Ａ）に示す段階におけるＰ型不純物の拡散深度は、目標の拡散深度よりも浅めに設定される。

第２の実施形態のＭＯＳＦＥＴの製造時には、次いで、図８（Ｂ）に示すように、Ｐ型不純物の拡散中に酸化膜２２がＰ型層２１の表面に形成される。次いで、トレンチ形成用開口２２ａ，２２ｂが活性領域の中央部（セル領域）Ａ１の酸化膜２２に形成され、トレンチ形成用開口２２ｃが活性領域の周縁部Ａ２の酸化膜２２に形成され、トレンチ形成用開口３ｂがガードリング領域Ａ３の酸化膜３に形成される。次いで、トレンチ形成用開口２２ａ，２２ｂを介して活性領域の中央部（セル領域）Ａ１にトレンチ４ａ，４ｂが例えばリアクティブイオンエッチング法などによって形成され、トレンチ形成用開口２２ｃを介して活性領域の周縁部Ａ２にトレンチ４ｃが例えばリアクティブイオンエッチング法などによって形成され、トレンチ形成用開口３ｂを介してガードリング領域Ａ３にトレンチ４ｄが例えばリアクティブイオンエッチング法などによって形成される。

第２の実施形態のＭＯＳＦＥＴでは、図８（Ｂ）に示すように、活性領域の周縁部Ａ２のトレンチ４ｃの幅寸法（図８（Ｂ）の左右方向寸法）が、活性領域の中央部（セル領域）Ａ１のトレンチ４ａ，４ｂの幅寸法（図８（Ｂ）の左右方向寸法）よりも大きくされている。また、第２の実施形態のＭＯＳＦＥＴでは、図８（Ｂ）に示すように、ガードリング領域Ａ３に１本の環状のトレンチ４ｄが形成されている。

第２の実施形態のＭＯＳＦＥＴの製造時には、次いで、図８（Ｂ）に示すように、各トレンチ４ａ，４ｂ，４ｃ，４ｄの側面４ａ１，４ｂ１，４ｃ１，４ｄ１および底面４ａ２，４ｂ２，４ｃ２，４ｄ２の表面平滑化処理が行われる。表面平滑化処理では、例えば低温での犠牲酸化処理によって各トレンチ４ａ，４ｂ，４ｃ，４ｄの側面４ａ１，４ｂ１，４ｃ１，４ｄ１および底面４ａ２，４ｂ２，４ｃ２，４ｄ２に酸化膜（図示せず）が形成され、次いで、その酸化膜（図示せず）が剥離される。この表面平滑化処理が行われることにより、各トレンチ４ａ，４ｂ，４ｃ，４ｄの側面４ａ１，４ｂ１，４ｃ１，４ｄ１および底面４ａ２，４ｂ２，４ｃ２，４ｄ２が粗い場合よりもリーク電流を低減することができる。

第２の実施形態のＭＯＳＦＥＴの製造時には、次いで、図８（Ｃ）に示すように、各トレンチ４ａ，４ｂ，４ｃ，４ｄの側面４ａ１，４ｂ１，４ｃ１，４ｄ１および底面４ａ２，４ｂ２，４ｃ２，４ｄ２（図８（Ｂ）参照）を介してＮ−型エピタキシャル層２にＰ型不純物の導入・拡散を行うことによって、横方向（図８（Ｃ）の左右方向）および縦方向（図８（Ｃ）の上下方向）の拡散深さが約０．１〜０．２μｍであって濃度が１０^１６／ｃｍ^３オーダーのＰ型層５ａ，５ｂ，５ｃ，５ｄが、各トレンチ４ａ，４ｂ，４ｃ，４ｄの側面４ａ１，４ｂ１，４ｃ１，４ｄ１および底面４ａ２，４ｂ２，４ｃ２，４ｄ２に沿って形成される。詳細には、例えば斜めイオン注入法、ＣＶＤデポジション、低温拡散デポジション等によって、Ｐ型不純物の導入が行われる。また、詳細には、Ｐ型不純物の導入・拡散によって形成されたＰ型層５ａ，５ｂ，５ｃ，５ｄの表面濃度が１０^１６／ｃｍ^３オーダーにされる。

第２の実施形態のＭＯＳＦＥＴの製造時には、次いで、図９（Ａ）に示すように、酸化膜６が各トレンチ４ａ，４ｂ，４ｃ，４ｄの側面４ａ１，４ｂ１，４ｃ１，４ｄ１および底面４ａ２，４ｂ２，４ｃ２，４ｄ２（図８（Ｂ）参照）に形成される。次いで、開口６ａ，６ｂ，６ｃ，６ｄが各トレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２の酸化膜６に形成され、各トレンチ４ａ，４ｂ，４ｃ，４ｄの側面４ａ１，４ｂ１，４ｃ１，４ｄ１には酸化膜６が残される。詳細には、例えばリアクティブイオンエッチング法などによって各トレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２の酸化膜６のみがエッチング除去される。このエッチング除去は、ＳｉＯ_２／Ｓｉのエッチングレートが比較的大きいエッチング条件で行われる。

第２の実施形態のＭＯＳＦＥＴの製造時には、次いで、図９（Ａ）に示すように、ポリシリコンを各トレンチ４ａ，４ｂ，４ｃ，４ｄ（図８（Ｂ）参照）の内部に充填すると共に、各トレンチ４ａ，４ｂ，４ｃ，４ｄの内部に充填されたポリシリコンに対してＰ型不純物をドープすることによって、濃度が１０^１８／ｃｍ^３オーダー以上のＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄが、各トレンチ４ａ，４ｂ，４ｃ，４ｄの内部に形成される。

詳細には、第２の実施形態のＭＯＳＦＥＴの製造時には、ポリシリコンが各トレンチ４ａ，４ｂ，４ｃ，４ｄの内部に選択的に充填されるのではなく、半導体チップの表面全体にポリシリコンを堆積させ、次いで、各トレンチ４ａ，４ｂ，４ｃ，４ｄの内部にのみポリシリコンが残るように、余分なポリシリコンをエッチバックすることにより、ポリシリコンが各トレンチ４ａ，４ｂ，４ｃ，４ｄの内部に充填される。

第２の実施形態のＭＯＳＦＥＴの製造時には、次いで、図９（Ａ）に示すように、各トレンチ４ａ，４ｂ，４ｃ，４ｄ（図８（Ｂ）参照）の内部に形成されたＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄおよび各トレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２（図８（Ｂ）参照）の酸化膜６の開口６ａ，６ｂ，６ｃ，６ｄを介してその真下のＰ型層５ａ，５ｂ，５ｃ，５ｄおよびＮ−型エピタキシャル層２に例えば白金等のようなライフタイムキラーとしての重金属が蒸着・拡散される。

第２の実施形態のＭＯＳＦＥＴの製造時には、次いで、図９（Ｂ）に示すように、各トレンチ４ａ，４ｂ，４ｃ，４ｄ（図８（Ｂ）参照）の内部に形成されたＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄの表面に酸化膜８ａ，８ｂ，８ｃ，８ｄが形成される。

詳細には、第２の実施形態のＭＯＳＦＥＴの製造時には、各トレンチ４ａ，４ｂ，４ｃ，４ｄ（図８（Ｂ）参照）の内部のＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄの表面に酸化膜８ａ，８ｂ，８ｃ，８ｄが形成される時に、各トレンチ４ａ，４ｂ，４ｃ，４ｄの内部のＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄの表面のみに酸化膜８ａ，８ｂ，８ｃ，８ｄが選択的に形成されるのではなく、半導体チップの表面全体に酸化膜が形成される。詳細には、酸化膜８ａ，８ｂ，８ｃ，８ｄは、例えば熱酸化、ＣＶＤ酸化などによって形成される。

第２の実施形態のＭＯＳＦＥＴの製造時には、次いで、図９（Ｃ）に示すように、Ｎ＋型層形成用開口３ｃ，２２ｄが、半導体チップの周縁部Ａ４の酸化膜３と、半導体チップの活性領域の中央部（セル領域）Ａ１のうちトレンチ４ａ，４ｂ（図８（Ｂ）参照）を除く部分の酸化膜２２とに形成される。次いで、Ｎ＋型層形成用開口３ｃを介して半導体チップの周縁部Ａ４にＮ＋型層９が形成されると共に、Ｎ＋型層形成用開口２２ｄを介して半導体チップの活性領域の中央部（セル領域）Ａ１のうちトレンチ４ａ，４ｂ（図８（Ｂ）参照）を除く部分にＮ＋型層２３が形成される。

詳細には、第２の実施形態のＭＯＳＦＥＴでは、半導体チップの活性領域の中央部（セル領域）Ａ１に形成されたＮ＋型層２３が、ＭＯＳＦＥＴのセルとして機能する。

第２の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１０（Ａ）に示すように、Ｎ＋型層２３，９の表面に酸化膜２４が形成される。詳細には、酸化膜２４は、例えば熱酸化、ＣＶＤ酸化などによって形成される。

第２の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１０（Ａ）に示すように、トレンチ形成用開口２４ａ，２４ｂが活性領域の中央部（セル領域）Ａ１の酸化膜２４に形成される。次いで、トレンチ形成用開口２４ａ，２４ｂを介して活性領域の中央部（セル領域）Ａ１にトレンチ２５ａ，２５ｂが、例えばリアクティブイオンエッチング法などによって形成される。

第２の実施形態のＭＯＳＦＥＴの製造時には、次いで、各トレンチ２５ａ，２５ｂの側面および底面の表面平滑化処理が行われる。表面平滑化処理では、例えば低温での犠牲酸化処理によって各トレンチ２５ａ，２５ｂの側面および底面に酸化膜（図示せず）が形成され、次いで、その酸化膜（図示せず）が剥離される。この表面平滑化処理が行われることにより、各トレンチ２５ａ，２５ｂの側面および底面が粗い場合よりもリーク電流を低減することができ、良質のゲート酸化膜を得ることができる。詳細には、ＭＯＳＦＥＴのチャンネル部となる各トレンチ２５ａ，２５ｂの側面の表面平滑化処理が行われることにより、表面平滑化処理が行われない場合よりも、チャンネルを通過する多数キャリアである電子のチャンネル移動度(μｃｈ)を向上させることができる。

第２の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１０（Ｂ）に示すように、ＭＯＳＦＥＴのゲート酸化膜となる熱酸化膜２６が各トレンチ２５ａ，２５ｂの側面および底面に形成される。詳細には、第２の実施形態のＭＯＳＦＥＴの製造時には、ＭＯＳＦＥＴのゲート酸化膜となる熱酸化膜２６が極めて清浄な雰囲気ガスの下で形成される。

第２の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１０（Ｂ）に示すように、図１２（Ａ）のＡ−Ａ線に沿った断面に相当する部分において、ポリシリコンをトレンチ２５ａ，２５ｂの内部に充填し、かつ、半導体チップの活性領域の周縁部Ａ２に堆積させると共に、トレンチ２５ａ，２５ｂの内部に充填されたポリシリコンおよび半導体チップの活性領域の周縁部Ａ２に堆積せしめられたポリシリコンに対してＮ型不純物をドープすることによって、Ｎ＋型ポリシリコン層２７ａ，２７ｂ，２７ｃがトレンチ２５ａ，２５ｂの内部および半導体チップの活性領域の周縁部Ａ２に形成される。半導体チップの活性領域の周縁部Ａ２に形成されたＮ＋型ポリシリコン層２７ｃは、後でゲート配線引き回しのために用いられる。

一方、この時、図１２（Ａ）のＢ−Ｂ線に沿った断面に相当する部分では、ポリシリコンをトレンチ２５ａ，２５ｂの内部に充填し、かつ、半導体チップの活性領域の周縁部Ａ２の一部に堆積させると共に、トレンチ２５ａ，２５ｂの内部に充填されたポリシリコンおよび半導体チップの活性領域の周縁部Ａ２の一部に堆積せしめられたポリシリコンに対してＮ型不純物をドープすることによって、Ｎ＋型ポリシリコン層２７ａ，２７ｂ，２７ｃ’（図１１（Ａ）参照）がトレンチ２５ａ，２５ｂの内部および半導体チップの活性領域の周縁部Ａ２の一部に形成される。半導体チップの活性領域の周縁部Ａ２の一部に形成されたＮ＋型ポリシリコン層２７ｃ’（図１１（Ａ）参照）は、後でゲート配線引き回しのために用いられる。

詳細には、第２の実施形態のＭＯＳＦＥＴの製造時には、ポリシリコンが各トレンチ２５ａ，２５ｂの内部に選択的に充填されると共に、半導体チップの活性領域の周縁部Ａ２の一部に選択的に堆積せしめられるのではなく、半導体チップの表面全体にポリシリコンを堆積させ、次いで、トレンチ２５ａ，２５ｂの内部および半導体チップの活性領域の周縁部Ａ２の一部にポリシリコンが残るように、余分なポリシリコンがエッチバックされる。

第２の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１０（Ｃ）に示すように、酸化膜２８が半導体チップの表面全体に形成される。詳細には、酸化膜２８は、例えば熱酸化、ＣＶＤ酸化などによって形成される。

第２の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１１（Ａ）に示すように、図１２（Ａ）のＢ−Ｂ線に沿った断面に相当する部分において、活性領域の中央部（セル領域）Ａ１のうちトレンチ２５ａ，２５ｂ（図１０（Ａ）参照）を除く部分の酸化膜、ガードリング領域Ａ３のＰ＋型ポリシリコン層７ｄ上の一部の酸化膜、および、半導体チップの周縁部Ａ４のＮ＋型層９上の一部の酸化膜に、電極メタル形成用開口２８ａ，２８ｂ，２８ｄ，２８ｅが形成される。

一方、この時、図１２（Ａ）のＡ−Ａ線に沿った断面に相当する部分では、図１１（Ｂ）に示すように、活性領域の中央部（セル領域）Ａ１のうちトレンチ２５ａ，２５ｂ（図１０（Ａ）参照）を除く部分の酸化膜、活性領域の周縁部Ａ２のＮ＋型ポリシリコン層２７ｃ上の一部の酸化膜、ガードリング領域Ａ３のＰ＋型ポリシリコン層７ｄ上の一部の酸化膜、および、半導体チップの周縁部Ａ４のＮ＋型層９上の一部の酸化膜に、電極メタル形成用開口２８ａ，２８ｃ，２８ｄ，２８ｅが形成される。

第２の実施形態のＭＯＳＦＥＴの製造時には、次いで、電極メタルが半導体チップの表面全体に例えばスパッタリング法、蒸着法などによって形成される。

第２の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１１（Ｃ）に示すように、半導体チップの表面全体の電極メタルが、活性領域の中央部（セル領域）Ａ１のソース電極メタル２９ａと、活性領域の周縁部Ａ２のゲート配線引き回し電極メタル２９ｂと、ゲート配線引き回し電極メタル２９ｂよりも周縁部（図１１（Ｃ）の右側）側に位置するソース電極メタル２９ｃと、ガードリング電極メタル２９ｄと、半導体チップの周縁部Ａ４のＥＱＲ電極メタル２９ｅとに電気的に分離してパターニングされる。

その結果、第２の実施形態のＭＯＳＦＥＴでは、図１１（Ｃ）および図１３に示すように、ゲート電極として機能するトレンチ２５ａ，２５ｂ（図１０（Ａ）参照）の内部のＮ＋型ポリシリコン層２７ａ，２７ｂとゲート配線引き回し電極メタル２９ｂとが、電気的に接続されることになる。

第２の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１１（Ｃ）に示すように、活性領域の中央部（セル領域）Ａ１のＮ＋型ポリシリコン層２７ｃの上側に位置するソース電極メタル２９ａと、活性領域の中央部（セル領域）Ａ１のＮ＋型ポリシリコン層２７ｃの下側に位置するトレンチ４ｂ（図８（Ｂ）参照）の内部のＰ＋型ポリシリコン層７ｂとが、電気的に接続される。また、活性領域の周縁部Ａ２のＮ＋型ポリシリコン層２７ｃの上側に位置するソース電極メタル２９ｃと、活性領域の周縁部Ａ２のＮ＋型ポリシリコン層２７ｃの下側に位置するトレンチ４ｃ（図８（Ｂ）参照）の内部のＰ＋型ポリシリコン層７ｃとが、電気的に接続される。

第２の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１１（Ｃ）に示すように、最終保護膜１４が半導体チップの表面全体に形成される。更に、ソース電極メタル２９ａと接続するためのコンタクト開口１４ａが最終保護膜１４に形成される。また、ドレイン電極メタル３０が半導体チップの裏面に形成される。

また、第２の実施形態のＭＯＳＦＥＴの製造時には、図１４に示すように、ゲート配線引き回し電極メタル２９ｂと電気的に接続されたゲート電極メタル３１が、半導体チップの表面に形成される。更に、ゲート電極メタル３１と電気的に接続されたゲートパッド３２が、半導体チップの表面に形成される。また、ソース電極メタル２９ａ，２９ｃと電気的に接続されたソースパッド３３が、半導体チップの表面に形成される。

その結果、第２の実施形態のＭＯＳＦＥＴでは、図１２に示すように、Ｎ＋型ポリシリコン層２７ａ’，２７ａ，２７ｂがゲート電極として機能する。更に、Ｎ＋型ポリシリコン層２７ａ’，２７ａ，２７ｂの側面のゲート酸化膜２６に隣接するＰ型層２１が、縦型ＭＯＳＦＥＴチャンネルとして機能する。

詳細には、第２の実施形態のＭＯＳＦＥＴの製造時には、オーミック接触を確実にするためのシンタリング処理が例えば４００℃程度の不活性ガス中で適宜行われる。

つまり、第２の実施形態のＭＯＳＦＥＴでは、図１２（Ｂ）に示すように、ガードリング領域Ａ３が活性領域の周縁部Ａ２の外側（図１２（Ｂ）の右側）に配置されている。詳細には、第２の実施形態のＭＯＳＦＥＴでは、半導体チップの活性領域の周縁部Ａ２のトレンチ４ｃ（図８（Ｂ）参照）と、半導体チップの活性領域の周縁部Ａ２の外側のガードリング領域Ａ３のトレンチ４ｄ（図８（Ｂ）参照）と、ガードリング領域Ａ３の外側のＮ−型エピタキシャル層２と、半導体チップの周縁部Ａ４のＮ＋型層９とによって耐圧維持構造が形成されている。

更に、第２の実施形態のＭＯＳＦＥＴでは、トレンチ構造が採用されているため、第２の実施形態のＭＯＳＦＥＴによれば、トレンチ構造が採用されていない場合よりも半導体チップの横方向寸法（図１２（Ｂ）の左右方向寸法）を小型化することができる。

また、第２の実施形態のＭＯＳＦＥＴでは、図１２（Ｂ）に示すように、半導体チップのガードリング領域Ａ３のＰ＋型ポリシリコン層７ｄ上にガードリング電極メタル２９ｄが形成されている。そのため、第２の実施形態のＭＯＳＦＥＴによれば、半導体チップのガードリング領域Ａ３のＰ＋型ポリシリコン層７ｄ上にガードリング電極メタル２９ｄが形成されていない場合よりも、逆方向バイアス時の空亡層Ｄ１（図７参照）を半導体チップの周縁部側に延ばすことができる。

更に、第２の実施形態のＭＯＳＦＥＴでは、図１２（Ｂ）に示すように、トレンチ４ａ，４ｂ，４ｃ，４ｄ（図８（Ｂ）参照）の内部のＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄの濃度が１０^１８／ｃｍ^３オーダー以上にされている。そのため、第２の実施形態のＭＯＳＦＥＴによれば、半導体チップの活性領域の中央部（セル領域）Ａ１のＰ＋型ポリシリコン層７ａ’，７ａとソース電極メタル２９ａとをオーミック接触させることができ、その結果、順方向バイアス時に、ソース電極メタル２９ａの電位を、トレンチ４ａの側面に沿って形成されたＰ型層５ａ’，５ａよりも速くトレンチ４ａの内部のＰ＋型ポリシリコン層７ａ’，７ａに伝えることができる。

換言すれば、第２の実施形態のＭＯＳＦＥＴでは、図１２（Ｂ）に示すように、トレンチ４ａ，４ｂ，４ｃ，４ｄ（図８（Ｂ）参照）の内部に高濃度のＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄが形成されている。そのため、第２の実施形態のＭＯＳＦＥＴによれば、トレンチ４ａ，４ｂ，４ｃ，４ｄの内部に高濃度のＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄが形成されていない場合よりも、順方向バイアス時に、Ｐ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄの下側の空亡層Ｄ２（図６参照）をドレイン電極３０の側（図１２（Ｂ）の下側）に延ばすことができ、その結果、隣接する２つのトレンチの間の空間２’（図６参照）を簡単にピンチオフさせることができる。

詳細には、第２の実施形態のＭＯＳＦＥＴでは、トレンチ４ａ，４ｂ，４ｃ，４ｄの内部に高濃度のＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄが形成されているため、第２の実施形態のＭＯＳＦＥＴでは、Ｐ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄの下側のＮ−型エピタキシャル層２に延びる空亡層が、迅速にＮ＋型基板１側に到達する。その結果、トレンチ４ａ，４ｂ，４ｃ，４ｄの下側部分では、電界強度が他の部分に比べて最大となる。つまり、第２の実施形態のＭＯＳＦＥＴでは、トレンチ２５ａ，２５ｂ（図１０（Ｂ）参照）の下側部分の電界強度が相対的に低くなり、トレンチ２５ａ，２５ｂの側面のゲート酸化膜２６にかかる電界強度が低く抑えられる。そのため、第２の実施形態のＭＯＳＦＥＴによれば、トレンチ２５ａ，２５ｂの側面のゲート酸化膜２６にかかる電界強度が高くなるように構成されている場合よりも、トレンチ２５ａ，２５ｂの側面のゲート酸化膜２６を安全に保護することができる。

ところで、一般的に、ＭＯＳＦＥＴは、図２０（Ｂ）に示すような出力特性を有している。詳細には、ＶＧ１(ＯＦＦモード)からＶＧｎ(ＯＮモード)へのＳＷ（スイッチング）時、および、ＶＧｎ(ＯＮモード)からＶＧ１(ＯＦＦモード)へのＳＷ（スイッチング）時に、ゲート電圧が、図２０（Ｂ）中の矢印⇔を行ったり来たりしている。また、ＭＯＳＦＥＴのデバイス内部では、ＯＮモード時の空亡層の形状が、図２０（Ａ）中の「ＯＮ時空亡層形状」のようになり、ＯＦＦモード時の空亡層の形状が、図２０（Ａ）中の「ＯＦＦ時空亡層形状」のようになる。つまり、ＶＧ１(ＯＦＦモード)からＶＧｎ(ＯＮモード)へのＳＷ（スイッチング）時、および、ＶＧｎ(ＯＮモード)からＶＧ１(ＯＦＦモード)へのＳＷ（スイッチング）時に、空亡層の形状が、図２０（Ａ）中の矢印⇔を行ったり来たりしている。

詳細には、第２の実施形態のＭＯＳＦＥＴでは、隣接するトレンチ４ａ，４ｂ（図８（Ｂ）参照）の間にトレンチ２５ｂおよびゲート酸化膜２６（図１０（Ｂ）参照）が配置されているため、隣接するトレンチ４ａ，４ｂの間隔が第１の実施形態のＪＢＳよりも広くなる。また、トレンチ２５ａ，２５ｂからも空亡層がトレンチ２５ａ，２５ｂの底部に沿って同心円上に広がってくる。そのため、第２の実施形態のＭＯＳＦＥＴでは、ＯＦＦモード時の空亡層の形状が、図２０（Ａ）中の「ＯＦＦ時空亡層形状」のようになる。

つまり、第２の実施形態のＭＯＳＦＥＴでは、図２０（Ａ）に示すように、ＯＦＦ時空亡層形状が、トレンチ４ａ，４ｂの底面４ａ２，４ｂ２（図８（Ｂ）参照）のＰＮ接合面から下方に広がると共に、トレンチ２５ｂのゲート酸化膜２６（図１０（Ｂ）参照）から下方に広がる。詳細には、第２の実施形態のＭＯＳＦＥＴでは、トレンチ４ａ，４ｂの底面４ａ２，４ｂ２のＰＮ接合面が、トレンチ２５ｂのゲート酸化膜２６よりも深い位置に配置されている。そのため、第２の実施形態のＭＯＳＦＥＴでは、トレンチ４ａ，４ｂの下方のＮ−型エピタキシャル層２とＮ＋型基板１（図１２（Ｂ）参照）との境界部分（図２０（Ａ）中の○印の部分）の電界強度が最も高くなる。

一方、第２の実施形態のＭＯＳＦＥＴでは、トレンチ２５ｂ（図１０（Ｂ）参照）の下方のＮ−型エピタキシャル層２（図１２（Ｂ）参照）の厚さが、トレンチ４ａ，４ｂ（図８（Ｂ）参照）の下方のＮ−型エピタキシャル層２の厚さよりも厚くなっている。そのため、第２の実施形態のＭＯＳＦＥＴでは、トレンチ２５ｂの下方の電界強度が、トレンチ４ａ，４ｂの下方の電界強度よりも低くなる。

換言すれば、第２の実施形態のＭＯＳＦＥＴでは、トレンチ４ａ，４ｂ（図８（Ｂ）参照）およびトレンチ２５ｂ（図１０（Ｂ）参照）から同時に延びる空亡層同士が相殺し合い、Ｒｅｓｕｒｆ効果のようなものが起こる。その結果、第２の実施形態のＭＯＳＦＥＴによれば、トレンチ４ａ，４ｂが設けられず、トレンチ２５ｂのみが設けられているＭＯＳＦＥＴよりも、トレンチ２５ｂの下方の電界強度を低くすることができる。

第２の実施形態のＭＯＳＦＥＴでは、ＯＮモードになると、トレンチ４ａ，４ｂ（図８（Ｂ）参照）の周辺のＰＮ接合にかかるＶＤＳ電圧が徐々に下がり、ゲート電極として機能するトレンチ２５ｂ（図１０（Ｂ）参照）の内部のＮ＋型ポリシリコン層２７ｂ（図１０（Ｂ）参照）にＶＧｎ(Ｏｎモード)のゲート電圧がかかる。そのため、トレンチ２５ｂの内部のＮ＋型ポリシリコン層２７ｂと、ゲート酸化膜２６（図１０（Ｂ）参照）と、Ｎ−型エピタキシャル層２（図１０（Ｂ）参照）とが成すコンデンサ効果によって、多くの電子が蓄積されるようになる。その結果、Ｎ−型エピタキシャル層２が更にＮ型化し、一方、ゲート酸化膜２６に隣接するＰ型層２１（図１０（Ｂ）参照）は、「Ｐ型」→「Ｐ−型」→「Ｎ−型」→「Ｎ型」に反転してくる。そうすると、図２０（Ａ）に示すように、トレンチ２５ｂの側面のゲート酸化膜２６に隣接するＰ型層２１に「チャンネル」が形成され、「電子電流」が流れる経路が形成される。この「電子電流」の経路は広い経路であることが好ましい。

換言すれば、図２０（Ａ）中の「ＯＮ時空亡層形状」のうち、トレンチ４ｂ（図８（Ｂ）参照）とトレンチ２５ｂ（図１０（Ｂ）参照）との間の部分が、トレンチ４ｂに近く、トレンチ２５ｂから遠ければ、広い「電子電流」の経路が確保されることになる。

ポリシリコン層中の重金属の拡散速度がＮ−型エピタキシャル層２中の重金属の拡散速度よりも速く、酸化膜６中の重金属の拡散速度がＮ−型エピタキシャル層２中の重金属の拡散速度よりも遅い点に鑑み、第２の実施形態のＭＯＳＦＥＴでは、図１２（Ｂ）に示すように、トレンチ４ａ，４ｂ，４ｃ，４ｄ（図８（Ｂ）参照）の内部に形成されたＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄおよびトレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２（図８（Ｂ）参照）の酸化膜６の開口６ａ，６ｂ，６ｃ，６ｄ（図９（Ａ）参照）を介してＰ型層５ａ’５ａ，５ｂ，５ｃ，５ｄおよびＮ−型エピタキシャル層２に重金属が拡散される。そのため、第２の実施形態のＭＯＳＦＥＴによれば、トレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２の酸化膜６の開口６ａ，６ｂ，６ｃ，６ｄの真下付近のＰ型層５ａ’５ａ，５ｂ，５ｃ，５ｄおよびＮ−型エピタキシャル層２に重金属（Ｂｂ，Ｂｃ（図６参照））を局所的に拡散させることができる。つまり、第２の実施形態のＭＯＳＦＥＴによれば、トレンチ４ａ，４ｂ，４ｃ，４ｄの側面４ａ１，４ｂ１，４ｃ１，４ｄ１の酸化膜６の側方のＰ型層５ａ’５ａ，５ｂ，５ｃ，５ｄおよびＮ−型エピタキシャル層２のキャリアのライフタイムを長いままに維持することができる。

また、第２の実施形態のＭＯＳＦＥＴでは、図１２（Ｂ）に示すように、トレンチ４ａ，４ｂ，４ｃ，４ｄ（図８（Ｂ）参照）の内部に高濃度のＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄが形成されている。つまり、第２の実施形態のＭＯＳＦＥＴでは、高濃度のＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄが形成されているトレンチ４ａ，４ｂ，４ｃ，４ｄの内部において、多数キャリアとなる正孔が十分に活性化されておらず、正孔の移動度が十分に高くなっていない。そのため、第２の実施形態のＭＯＳＦＥＴによれば、トレンチ４ａ，４ｂ，４ｃ，４ｄの内部、トレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２（図８（Ｂ）参照）の酸化膜６の開口６ａ，６ｂ，６ｃ，６ｄ（図９（Ａ）参照）、および、その真下のＰ型層５ａ’５ａ，５ｂ，５ｃ，５ｄを介してＮ−型エピタキシャル層２に注入されるキャリアとしての正孔の注入量を制限することができる。

更に、第２の実施形態のＭＯＳＦＥＴでは、図１２（Ｂ）に示すように、トレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２（図８（Ｂ）参照）の酸化膜６の開口６ａ，６ｂ，６ｃ，６ｄ（図９（Ａ）参照）を介してその真下のＰ型層５ａ’５ａ，５ｂ，５ｃ，５ｄにライフタイムキラーとしての重金属が導入されている。つまり、第２の実施形態のＭＯＳＦＥＴでは、トレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２の酸化膜６の開口６ａ，６ｂ，６ｃ，６ｄの真下のＰ型層５ａ’５ａ，５ｂ，５ｃ，５ｄにおいて、キャリアとしての正孔のライフタイムが短くなっている。そのため、第２の実施形態のＭＯＳＦＥＴによれば、トレンチ４ａ，４ｂ，４ｃ，４ｄの内部、トレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２の酸化膜６の開口６ａ，６ｂ，６ｃ，６ｄ、および、その真下のＰ型層５ａ’５ａ，５ｂ，５ｃ，５ｄを介してＮ−型エピタキシャル層２に注入されるキャリアとしての正孔の注入量を制限することができる。

また、第２の実施形態のＭＯＳＦＥＴでは、図１２（Ｂ）に示すように、トレンチ４ａ，４ｂ，４ｃ，４ｄの側面４ａ１，４ｂ１，４ｃ１，４ｄ１（図８（Ｂ）参照）には酸化膜６が残されている。つまり、第２の実施形態のＭＯＳＦＥＴでは、トレンチ４ａ，４ｂ，４ｃ，４ｄの内部、トレンチ４ａ，４ｂ，４ｃ，４ｄの側面４ａ１，４ｂ１，４ｃ１，４ｄ１の酸化膜６、および、その側方のＰ型層５ａ’５ａ，５ｂ，５ｃ，５ｄを介してＮ−型エピタキシャル層２にキャリアとしての正孔が注入されることはない。

つまり、第２の実施形態のＭＯＳＦＥＴによれば、トレンチ４ａ，４ｂ，４ｃ，４ｄの内部のＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄの濃度が１０^１８／ｃｍ^３オーダー未満にされている場合や、トレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２からライフタイムキラーとしての重金属が導入されていない場合や、トレンチ４ａ，４ｂ，４ｃ，４ｄの側面４ａ１，４ｂ１，４ｃ１，４ｄ１に酸化膜６が形成されていない場合よりも、Ｎ−型エピタキシャル層２へのキャリアとしての正孔の注入量を制限することができる。

更に、第２の実施形態のＭＯＳＦＥＴでは、図１２（Ｂ）に示すように、トレンチ４ａ，４ｂ，４ｃ，４ｄ（図８（Ｂ）参照）の内部に高濃度のＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄが形成されており、トレンチ４ａ，４ｂ，４ｃ，４ｄの内部で多数キャリアとなる正孔が十分に活性化されていない。更に、トレンチ４ａ，４ｂ，４ｃ，４ｄの内部のＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄに拡散された重金属が、トレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２（図８（Ｂ）参照）の酸化膜６の開口６ａ，６ｂ，６ｃ，６ｄ（図９（Ａ）参照）を介して、その真下のＰ型層５ａ’，５ａ，５ｂ，５ｃ，５ｄおよびＮ−型エピタキシャル層２に局所的に分布している。

そのため、第２の実施形態のＭＯＳＦＥＴでは、図１２（Ｂ）に示すように、逆方向バイアス時に隣接する２個のトレンチ４ａ，４ｂ，４ｃ（図８（Ｂ）参照）の間の部分の真下の空亡層Ｄ１（図６参照）の下端とＮ＋型基板１との間に存在している残留正孔（ホール）（図６参照）が、逆方向バイアスから順方向バイアスへの切換時に、重金属（Ｂｂ，Ｂｃ（図６参照））が局所的に分布されているトレンチ４ａ，４ｂ，４ｃの底面４ａ２，４ｂ２，４ｃ２（図８（Ｂ）参照）の酸化膜６の開口６ａ，６ｂ，６ｃ（図９（Ａ）参照）の真下のＮ−型エピタキシャル層２およびＰ型層５ａ’５ａ，５ｂ，５ｃ、並びに、ソース電極メタル２９ａ，２９ｃの電位に近い電位になっているトレンチ４ａ，４ｂ，４ｃの内部の高濃度のＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃを介して、ソース電極メタル２９ａ，２９ｃに迅速に戻される。

つまり、第２の実施形態のＭＯＳＦＥＴによれば、図１２（Ｂ）に示すように、トレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２（図８（Ｂ）参照）の真下のＰ型層５ａ’５ａ，５ｂ，５ｃ，５ｄおよびＮ−型エピタキシャル層２に重金属が局所的に分布されていない場合や、トレンチ４ａ，４ｂ，４ｃ，４ｄの内部に１０^１８／ｃｍ^３オーダー以上の高濃度のＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄが形成されていない場合よりも、ＭＯＳＦＥＴに内蔵された逆並列接続ダイオードの逆回復時間（ｔｒｒ）を短くすることができ、ソフトリカバリーを達成することができる。

更に、第２の実施形態のＭＯＳＦＥＴでは、図１２（Ｂ）に示すように、Ｎ＋型層２３（図９（Ｃ）参照）が、活性領域の中央部（セル領域）Ａ１のうち活性領域の周縁部Ａ２に隣接する部分（つまり、図１２（Ｂ）中のＰ＋型ポリシリコン層７ｂとＮ＋型ポリシリコン層２７ｂとの間の部分）のＰ型層２１の上側に形成されている。そのため、第２の実施形態のＭＯＳＦＥＴによれば、活性領域の中央部（セル領域）Ａ１のうち活性領域の周縁部Ａ２に隣接する部分（つまり、図１２（Ｂ）中のＰ＋型ポリシリコン層７ｂとＮ＋型ポリシリコン層２７ｂとの間の部分）のＰ型層２１の上側のＮ＋型層２３（図９（Ｃ）参照）をＭＯＳＦＥＴのセルとして働かせることができる。

第２の実施形態のＭＯＳＦＥＴでは、図１２（Ｂ）に示すように、活性領域の中央部（セル領域）Ａ１と活性領域の周縁部Ａ２とに２個のトレンチ４ｂ，４ｃ（図８（Ｂ）参照）が隣接して配置され、トレンチ４ｂ，４ｃの間にトレンチ４ｂ，４ｃの深さよりも浅いＰ型層２１が形成されるが、第２の実施形態のＭＯＳＦＥＴの変形例では、それらの２個のトレンチ４ｂ，４ｃおよびそれらの間のＰ型層２１の代わりに、図２１（Ｂ）に示すように、活性領域の中央部（セル領域）Ａ１と活性領域の周縁部Ａ２とに跨る１個のトレンチを形成し、Ｐ型層５ｂｃを形成し、酸化膜６を形成し、Ｐ＋型ポリシリコン層７ｂｃを形成することも可能である。図２１は第２の実施形態のＭＯＳＦＥＴの変形例を示した図である。詳細には、図２１（Ａ）は第２の実施形態のＭＯＳＦＥＴの変形例の一部を示した平面図、図２１（Ｂ）は第２の実施形態のＭＯＳＦＥＴの変形例の一部を示した断面図である。

第２の実施形態のＭＯＳＦＥＴでは、図１２（Ｂ）に示すように、活性領域の中央部（セル領域）Ａ１と活性領域の周縁部Ａ２とに２個のトレンチ４ｂ，４ｃ（図８（Ｂ）参照）が隣接して配置され、各トレンチ４ｂ，４ｃの内部にＰ＋型ポリシリコン層７ｂ，７ｃが形成されるため、第２の実施形態のＭＯＳＦＥＴによれば、Ｎ−型エピタキシャル層２へのキャリアとしての正孔の注入量を制限することができ、この部分に発生する寄生ダイオードの影響を低減することができる。

以下、本発明の第３の実施形態について説明する。図１５〜図１８は第３の実施形態のＭＯＳＦＥＴの製造工程を示した断面図、図１９は第３の実施形態のＭＯＳＦＥＴを示した図である。詳細には、図１９（Ａ）は第３の実施形態のＭＯＳＦＥＴの一部を示した平面図、図１９（Ｂ）は第３の実施形態のＭＯＳＦＥＴの一部を示した断面図である。第３の実施形態のＭＯＳＦＥＴの右半分の一部を透視して見た平面図は、図１３に示した第２の実施形態のＭＯＳＦＥＴの平面図と同様である。また、第３の実施形態のＭＯＳＦＥＴの最表面の右半分を示した平面図は、図１４に示した第２の実施形態のＭＯＳＦＥＴの平面図と同様である。

第３の実施形態のＭＯＳＦＥＴの製造時には、まず最初に、図１５（Ａ）に示すように、Ｎ−型エピタキシャル層２がＮ＋型基板１上に形成される。次いで、酸化膜（フィールド酸化膜）３がＮ−型エピタキシャル層２の表面全体に形成される。次いで、Ｐ型層形成用開口３ａが活性領域の中央部（セル領域）Ａ１および活性領域の周縁部Ａ２の酸化膜３に形成される。次いで、Ｐ型層形成用開口３ａを介してＰ型不純物の導入・拡散を行うことによって活性領域の中央部（セル領域）Ａ１および活性領域の周縁部Ａ２にＰ型層２１が形成される。

第３の実施形態のＭＯＳＦＥＴでは、その後の熱処理によってＰ型不純物の拡散深度が増加することを考慮し、図１５（Ａ）に示す段階におけるＰ型不純物の拡散深度は、目標の拡散深度よりも浅めに設定される。

第３の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１５（Ｂ）に示すように、Ｐ型不純物の拡散中に酸化膜２２がＰ型層２１の表面に形成される。次いで、トレンチ形成用開口２２ａ，２２ｂが活性領域の中央部（セル領域）Ａ１の酸化膜２２に形成され、トレンチ形成用開口２２ｃが活性領域の周縁部Ａ２の酸化膜２２に形成され、トレンチ形成用開口３ｂがガードリング領域Ａ３の酸化膜３に形成される。次いで、トレンチ形成用開口２２ａ，２２ｂを介して活性領域の中央部（セル領域）Ａ１にトレンチ４ａ，４ｂが例えばリアクティブイオンエッチング法などによって形成され、トレンチ形成用開口２２ｃを介して活性領域の周縁部Ａ２にトレンチ４ｃが例えばリアクティブイオンエッチング法などによって形成され、トレンチ形成用開口３ｂを介してガードリング領域Ａ３にトレンチ４ｄが例えばリアクティブイオンエッチング法などによって形成される。

第３の実施形態のＭＯＳＦＥＴでは、図１５（Ｂ）に示すように、活性領域の周縁部Ａ２のトレンチ４ｃの幅寸法（図１５（Ｂ）の左右方向寸法）が、活性領域の中央部（セル領域）Ａ１のトレンチ４ａ，４ｂの幅寸法（図１５（Ｂ）の左右方向寸法）よりも大きくされている。また、第３の実施形態のＭＯＳＦＥＴでは、図１５（Ｂ）に示すように、ガードリング領域Ａ３に１本の環状のトレンチ４ｄが形成されている。

第３の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１５（Ｂ）に示すように、各トレンチ４ａ，４ｂ，４ｃ，４ｄの側面４ａ１，４ｂ１，４ｃ１，４ｄ１および底面４ａ２，４ｂ２，４ｃ２，４ｄ２の表面平滑化処理が行われる。表面平滑化処理では、例えば低温での犠牲酸化処理によって各トレンチ４ａ，４ｂ，４ｃ，４ｄの側面４ａ１，４ｂ１，４ｃ１，４ｄ１および底面４ａ２，４ｂ２，４ｃ２，４ｄ２に酸化膜（図示せず）が形成され、次いで、その酸化膜（図示せず）が剥離される。この表面平滑化処理が行われることにより、各トレンチ４ａ，４ｂ，４ｃ，４ｄの側面４ａ１，４ｂ１，４ｃ１，４ｄ１および底面４ａ２，４ｂ２，４ｃ２，４ｄ２が粗い場合よりもリーク電流を低減することができる。

第３の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１５（Ｃ）に示すように、各トレンチ４ａ，４ｂ，４ｃ，４ｄの側面４ａ１，４ｂ１，４ｃ１，４ｄ１および底面４ａ２，４ｂ２，４ｃ２，４ｄ２（図１５（Ｂ）参照）を介してＮ−型エピタキシャル層２にＰ型不純物の導入・拡散を行うことによって、横方向（図１５（Ｃ）の左右方向）および縦方向（図１５（Ｃ）の上下方向）の拡散深さが約０．１〜０．２μｍであって濃度が１０^１６／ｃｍ^３オーダーのＰ型層５ａ，５ｂ，５ｃ，５ｄが、各トレンチ４ａ，４ｂ，４ｃ，４ｄの側面４ａ１，４ｂ１，４ｃ１，４ｄ１および底面４ａ２，４ｂ２，４ｃ２，４ｄ２に沿って形成される。詳細には、例えば斜めイオン注入法、ＣＶＤデポジション、低温拡散デポジション等によって、Ｐ型不純物の導入が行われる。また、詳細には、Ｐ型不純物の導入・拡散によって形成されたＰ型層５ａ，５ｂ，５ｃ，５ｄの表面濃度が１０^１６／ｃｍ^３オーダーにされる。

第３の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１６（Ａ）に示すように、酸化膜６が各トレンチ４ａ，４ｂ，４ｃ，４ｄの側面４ａ１，４ｂ１，４ｃ１，４ｄ１および底面４ａ２，４ｂ２，４ｃ２，４ｄ２（図１５（Ｂ）参照）に形成される。次いで、開口６ａ，６ｂ，６ｃ，６ｄが各トレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２の酸化膜６に形成され、各トレンチ４ａ，４ｂ，４ｃ，４ｄの側面４ａ１，４ｂ１，４ｃ１，４ｄ１には酸化膜６が残される。詳細には、例えばリアクティブイオンエッチング法などによって各トレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２の酸化膜６のみがエッチング除去される。このエッチング除去は、ＳｉＯ_２／Ｓｉのエッチングレートが比較的大きいエッチング条件で行われる。

第３の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１６（Ａ）に示すように、ポリシリコンを各トレンチ４ａ，４ｂ，４ｃ，４ｄ（図１５（Ｂ）参照）の内部に充填すると共に、各トレンチ４ａ，４ｂ，４ｃ，４ｄの内部に充填されたポリシリコンに対してＰ型不純物をドープすることによって、濃度が１０^１８／ｃｍ^３オーダー以上のＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄが、各トレンチ４ａ，４ｂ，４ｃ，４ｄの内部に形成される。

詳細には、第３の実施形態のＭＯＳＦＥＴの製造時には、ポリシリコンが各トレンチ４ａ，４ｂ，４ｃ，４ｄの内部に選択的に充填されるのではなく、半導体チップの表面全体にポリシリコンを堆積させ、次いで、各トレンチ４ａ，４ｂ，４ｃ，４ｄの内部にのみポリシリコンが残るように、余分なポリシリコンをエッチバックすることにより、ポリシリコンが各トレンチ４ａ，４ｂ，４ｃ，４ｄの内部に充填される。

第３の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１６（Ａ）に示すように、各トレンチ４ａ，４ｂ，４ｃ，４ｄ（図１５（Ｂ）参照）の内部に形成されたＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄおよび各トレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２（図１５（Ｂ）参照）の酸化膜６の開口６ａ，６ｂ，６ｃ，６ｄを介してその真下のＰ型層５ａ，５ｂ，５ｃ，５ｄおよびＮ−型エピタキシャル層２に例えば白金等のようなライフタイムキラーとしての重金属が蒸着・拡散される。

第３の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１６（Ｂ）に示すように、各トレンチ４ａ，４ｂ，４ｃ，４ｄ（図１５（Ｂ）参照）の内部に形成されたＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄの表面に酸化膜８ａ，８ｂ，８ｃ，８ｄが形成される。

詳細には、第３の実施形態のＭＯＳＦＥＴの製造時には、各トレンチ４ａ，４ｂ，４ｃ，４ｄ（図１５（Ｂ）参照）の内部のＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄの表面に酸化膜８ａ，８ｂ，８ｃ，８ｄが形成される時に、各トレンチ４ａ，４ｂ，４ｃ，４ｄの内部のＰ＋型ポリシリコン層７ａ，７ｂ，７ｃ，７ｄの表面のみに酸化膜８ａ，８ｂ，８ｃ，８ｄが選択的に形成されるのではなく、半導体チップの表面全体に酸化膜が形成される。詳細には、酸化膜８ａ，８ｂ，８ｃ，８ｄは、例えば熱酸化、ＣＶＤ酸化などによって形成される。

第３の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１６（Ｃ）に示すように、Ｎ＋型層形成用開口３ｃが、半導体チップの周縁部Ａ４の酸化膜３に形成されると共に、Ｎ＋型層形成用開口２２ｄが、半導体チップの活性領域の中央部（セル領域）Ａ１のうち、活性領域の周縁部Ａ２に隣接する部分を除く部分であって、トレンチ４ａ，４ｂ（図１５（Ｂ）参照）を除く部分の酸化膜２２に形成される。

第３の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１６（Ｃ）に示すように、Ｎ＋型層形成用開口３ｃを介して半導体チップの周縁部Ａ４にＮ＋型層９が形成されると共に、Ｎ＋型層形成用開口２２ｄを介して半導体チップの活性領域の中央部（セル領域）Ａ１のうち、活性領域の周縁部Ａ２に隣接する部分を除く部分であって、トレンチ４ａ，４ｂ（図１５（Ｂ）参照）を除く部分にＮ＋型層２３が形成される。

第３の実施形態のＭＯＳＦＥＴでは、図１６（Ｃ）に示すように、半導体チップの活性領域の中央部（セル領域）Ａ１のうち、活性領域の周縁部Ａ２に隣接する部分に、Ｎ＋型層２３が形成されず、その部分（つまり、Ｐ型層２１が残された部分）が、活性領域の中央部（セル領域）Ａ１のＮ＋型層２３の下側に位置するＰ型(ＰＢ)層２１と共にＭＯＳＦＥＴに逆並列接続されたダイオードとして機能する。

詳細には、半導体チップの活性領域の中央部（セル領域）Ａ１のうち活性領域の周縁部Ａ２に隣接する部分にＮ＋型層２３が形成される場合には、その部分に寄生ｎｐｎトランジスタが構成され、活性領域の周縁部Ａ２およびガードリング領域Ａ３の下部に注入された正孔および残留正孔が逆方向バイアス時にソース電極メタル２９ａ，２９ｃ（図１９参照）に戻る時に、この寄生ｎｐｎトランジスタを動作させてしまうおそれがある。この点に鑑み、第３の実施形態のＭＯＳＦＥＴでは、図１６（Ｃ）に示すように、半導体チップの活性領域の中央部（セル領域）Ａ１のうち、活性領域の周縁部Ａ２に隣接する部分に、Ｎ＋型層２３が形成されず、Ｐ型層２１が残される。

第３の実施形態のＭＯＳＦＥＴでは、図１８（Ｃ）に示すように、半導体チップの活性領域の中央部（セル領域）Ａ１のうち、活性領域の周縁部Ａ２に隣接するＮ＋型層２３が形成されない部分（すなわち、Ｐ型層２１が残される部分）の幅、つまり、ＭＯＳＦＥＴに逆並列接続されたダイオードとして機能する部分の幅が、セル１単位分の幅の約２分の１の幅に設定される。第３の実施形態のＭＯＳＦＥＴの変形例では、代わりに、ＭＯＳＦＥＴに逆並列接続されたダイオードとして機能する部分の幅を、セル１単位分の幅に設定したり、セル１単位分の幅の約１．５倍の幅に設定したり、セル１単位分の幅の約２倍の幅に設定したり、セル１単位分の幅の約２．５倍の幅に設定したり、上述した幅以外の任意の幅に設定したりすることも可能である。

第３の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１７（Ａ）に示すように、Ｎ＋型層２３，９の表面に酸化膜２４が形成される。詳細には、酸化膜２４は、例えば熱酸化、ＣＶＤ酸化などによって形成される。

第３の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１７（Ａ）に示すように、トレンチ形成用開口２４ａ，２４ｂが活性領域の中央部（セル領域）Ａ１の酸化膜２４に形成される。次いで、トレンチ形成用開口２４ａ，２４ｂを介して活性領域の中央部（セル領域）Ａ１にトレンチ２５ａ，２５ｂが、例えばリアクティブイオンエッチング法などによって形成される。

第３の実施形態のＭＯＳＦＥＴの製造時には、次いで、各トレンチ２５ａ，２５ｂの側面および底面の表面平滑化処理が行われる。表面平滑化処理では、例えば低温での犠牲酸化処理によって各トレンチ２５ａ，２５ｂの側面および底面に酸化膜（図示せず）が形成され、次いで、その酸化膜（図示せず）が剥離される。この表面平滑化処理が行われることにより、各トレンチ２５ａ，２５ｂの側面および底面が粗い場合よりもリーク電流を低減することができ、良質のゲート酸化膜を得ることができる。詳細には、ＭＯＳＦＥＴのチャンネル部となる各トレンチ２５ａ，２５ｂの側面の表面平滑化処理が行われることにより、表面平滑化処理が行われない場合よりも、チャンネルを通過する多数キャリアである電子のチャンネル移動度(μｃｈ)を向上させることができる。

第３の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１７（Ｂ）に示すように、ＭＯＳＦＥＴのゲート酸化膜となる熱酸化膜２６が各トレンチ２５ａ，２５ｂの側面および底面に形成される。詳細には、第３の実施形態のＭＯＳＦＥＴの製造時には、ＭＯＳＦＥＴのゲート酸化膜となる熱酸化膜２６が極めて清浄な雰囲気ガスの下で形成される。

第３の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１７（Ｂ）に示すように、図１９（Ａ）のＡ−Ａ線に沿った断面に相当する部分において、ポリシリコンをトレンチ２５ａ，２５ｂの内部に充填し、かつ、半導体チップの活性領域の周縁部Ａ２に堆積させると共に、トレンチ２５ａ，２５ｂの内部に充填されたポリシリコンおよび半導体チップの活性領域の周縁部Ａ２に堆積せしめられたポリシリコンに対してＮ型不純物をドープすることによって、Ｎ＋型ポリシリコン層２７ａ，２７ｂ，２７ｃがトレンチ２５ａ，２５ｂの内部および半導体チップの活性領域の周縁部Ａ２に形成される。半導体チップの活性領域の周縁部Ａ２に形成されたＮ＋型ポリシリコン層２７ｃは、後でゲート配線引き回しのために用いられる。

一方、この時、図１９（Ａ）のＢ−Ｂ線に沿った断面に相当する部分では、ポリシリコンをトレンチ２５ａ，２５ｂの内部に充填し、かつ、半導体チップの活性領域の周縁部Ａ２の一部に堆積させると共に、トレンチ２５ａ，２５ｂの内部に充填されたポリシリコンおよび半導体チップの活性領域の周縁部Ａ２の一部に堆積せしめられたポリシリコンに対してＮ型不純物をドープすることによって、Ｎ＋型ポリシリコン層２７ａ，２７ｂ，２７ｃ’（図１８（Ａ）参照）がトレンチ２５ａ，２５ｂの内部および半導体チップの活性領域の周縁部Ａ２の一部に形成される。半導体チップの活性領域の周縁部Ａ２の一部に形成されたＮ＋型ポリシリコン層２７ｃ’（図１８（Ａ）参照）は、後でゲート配線引き回しのために用いられる。

詳細には、第３の実施形態のＭＯＳＦＥＴの製造時には、ポリシリコンが各トレンチ２５ａ，２５ｂの内部に選択的に充填されると共に、半導体チップの活性領域の周縁部Ａ２の一部に選択的に堆積せしめられるのではなく、半導体チップの表面全体にポリシリコンを堆積させ、次いで、トレンチ２５ａ，２５ｂの内部および半導体チップの活性領域の周縁部Ａ２の一部にポリシリコンが残るように、余分なポリシリコンがエッチバックされる。

第３の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１７（Ｃ）に示すように、酸化膜２８が半導体チップの表面全体に形成される。詳細には、酸化膜２８は、例えば熱酸化、ＣＶＤ酸化などによって形成される。

第３の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１８（Ａ）に示すように、図１９（Ａ）のＢ−Ｂ線に沿った断面に相当する部分において、活性領域の中央部（セル領域）Ａ１のうちトレンチ２５ａ，２５ｂ（図１７（Ａ）参照）を除く部分の酸化膜、ガードリング領域Ａ３のＰ＋型ポリシリコン層７ｄ上の一部の酸化膜、および、半導体チップの周縁部Ａ４のＮ＋型層９上の一部の酸化膜に、電極メタル形成用開口２８ａ，２８ｂ，２８ｄ，２８ｅが形成される。

一方、この時、図１９（Ａ）のＡ−Ａ線に沿った断面に相当する部分では、図１８（Ｂ）に示すように、活性領域の中央部（セル領域）Ａ１のうちトレンチ２５ａ，２５ｂ（図１７（Ａ）参照）を除く部分の酸化膜、活性領域の周縁部Ａ２のＮ＋型ポリシリコン層２７ｃ上の一部の酸化膜、ガードリング領域Ａ３のＰ＋型ポリシリコン層７ｄ上の一部の酸化膜、および、半導体チップの周縁部Ａ４のＮ＋型層９上の一部の酸化膜に、電極メタル形成用開口２８ａ，２８ｃ，２８ｄ，２８ｅが形成される。

第３の実施形態のＭＯＳＦＥＴの製造時には、次いで、電極メタルが半導体チップの表面全体に例えばスパッタリング法、蒸着法などによって形成される。

第３の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１８（Ｃ）に示すように、半導体チップの表面全体の電極メタルが、活性領域の中央部（セル領域）Ａ１のソース電極メタル２９ａと、活性領域の周縁部Ａ２のゲート配線引き回し電極メタル２９ｂと、ゲート配線引き回し電極メタル２９ｂよりも周縁部（図１８（Ｃ）の右側）側に位置するソース電極メタル２９ｃと、ガードリング電極メタル２９ｄと、半導体チップの周縁部Ａ４のＥＱＲ電極メタル２９ｅとに電気的に分離してパターニングされる。

その結果、第３の実施形態のＭＯＳＦＥＴでは、図１８（Ｃ）および図１３に示すように、ゲート電極として機能するトレンチ２５ａ，２５ｂ（図１７（Ａ）参照）の内部のＮ＋型ポリシリコン層２７ａ，２７ｂとゲート配線引き回し電極メタル２９ｂとが、電気的に接続されることになる。

第３の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１８（Ｃ）に示すように、活性領域の中央部（セル領域）Ａ１のＮ＋型ポリシリコン層２７ｃの上側に位置するソース電極メタル２９ａと、活性領域の中央部（セル領域）Ａ１のＮ＋型ポリシリコン層２７ｃの下側に位置するトレンチ４ｂ（図１５（Ｂ）参照）の内部のＰ＋型ポリシリコン層７ｂとが、電気的に接続される。また、活性領域の周縁部Ａ２のＮ＋型ポリシリコン層２７ｃの上側に位置するソース電極メタル２９ｃと、活性領域の周縁部Ａ２のＮ＋型ポリシリコン層２７ｃの下側に位置するトレンチ４ｃ（図１５（Ｂ）参照）の内部のＰ＋型ポリシリコン層７ｃとが、電気的に接続される。

第３の実施形態のＭＯＳＦＥＴの製造時には、次いで、図１８（Ｃ）に示すように、最終保護膜１４が半導体チップの表面全体に形成される。更に、ソース電極メタル２９ａと接続するためのコンタクト開口１４ａが最終保護膜１４に形成される。また、ドレイン電極メタル３０が半導体チップの裏面に形成される。

また、第３の実施形態のＭＯＳＦＥＴの製造時には、図１４に示すように、ゲート配線引き回し電極メタル２９ｂと電気的に接続されたゲート電極メタル３１が、半導体チップの表面に形成される。更に、ゲート電極メタル３１と電気的に接続されたゲートパッド３２が、半導体チップの表面に形成される。また、ソース電極メタル２９ａ，２９ｃと電気的に接続されたソースパッド３３が、半導体チップの表面に形成される。

その結果、第３の実施形態のＭＯＳＦＥＴでは、図１９に示すように、Ｎ＋型ポリシリコン層２７ａ’，２７ａ，２７ｂがゲート電極として機能する。更に、Ｎ＋型ポリシリコン層２７ａ’，２７ａ，２７ｂの側面のゲート酸化膜２６に隣接するＰ型層２１が、縦型ＭＯＳＦＥＴチャンネルとして機能する。

詳細には、第３の実施形態のＭＯＳＦＥＴの製造時には、オーミック接触を確実にするためのシンタリング処理が例えば４００℃程度の不活性ガス中で適宜行われる。

つまり、第３の実施形態のＭＯＳＦＥＴでは、図１９（Ｂ）に示すように、ガードリング領域Ａ３が活性領域の周縁部Ａ２の外側（図１９（Ｂ）の右側）に配置されている。詳細には、第３の実施形態のＭＯＳＦＥＴでは、半導体チップの活性領域の周縁部Ａ２のトレンチ４ｃ（図１５（Ｂ）参照）と、半導体チップの活性領域の周縁部Ａ２の外側のガードリング領域Ａ３のトレンチ４ｄ（図１５（Ｂ）参照）と、ガードリング領域Ａ３の外側のＮ−型エピタキシャル層２と、半導体チップの周縁部Ａ４のＮ＋型層９とによって耐圧維持構造が形成されている。

更に、第３の実施形態のＭＯＳＦＥＴでは、トレンチ構造が採用されているため、第３の実施形態のＭＯＳＦＥＴによれば、トレンチ構造が採用されていない場合よりも半導体チップの横方向寸法（図１９（Ｂ）の左右方向寸法）を小型化することができる。

また、第３の実施形態のＭＯＳＦＥＴでは、図１９（Ｂ）に示すように、半導体チップのガードリング領域Ａ３のＰ＋型ポリシリコン層７ｄ上にガードリング電極メタル２９ｄが形成されている。そのため、第３の実施形態のＭＯＳＦＥＴによれば、半導体チップのガードリング領域Ａ３のＰ＋型ポリシリコン層７ｄ上にガードリング電極メタル２９ｄが形成されていない場合よりも、逆方向バイアス時の空亡層Ｄ１（図７参照）を半導体チップの周縁部側に延ばすことができる。

更に、第３の実施形態のＭＯＳＦＥＴでは、図１９（Ｂ）に示すように、トレンチ４ａ，４ｂ，４ｃ，４ｄ（図１５（Ｂ）参照）の内部のＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄの濃度が１０^１８／ｃｍ^３オーダー以上にされている。そのため、第３の実施形態のＭＯＳＦＥＴによれば、半導体チップの活性領域の中央部（セル領域）Ａ１のＰ＋型ポリシリコン層７ａ’，７ａとソース電極メタル２９ａとをオーミック接触させることができ、その結果、順方向バイアス時に、ソース電極メタル２９ａの電位を、トレンチ４ａの側面に沿って形成されたＰ型層５ａ’，５ａよりも速くトレンチ４ａの内部のＰ＋型ポリシリコン層７ａ’，７ａに伝えることができる。

換言すれば、第３の実施形態のＭＯＳＦＥＴでは、図１９（Ｂ）に示すように、トレンチ４ａ，４ｂ，４ｃ，４ｄ（図１５（Ｂ）参照）の内部に高濃度のＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄが形成されている。そのため、第３の実施形態のＭＯＳＦＥＴによれば、トレンチ４ａ，４ｂ，４ｃ，４ｄの内部に高濃度のＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄが形成されていない場合よりも、順方向バイアス時に、Ｐ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄの下側の空亡層Ｄ２（図６参照）をドレイン電極３０の側（図１９（Ｂ）の下側）に延ばすことができ、その結果、隣接する２つのトレンチの間の空間２’（図６参照）を簡単にピンチオフさせることができる。

詳細には、第３の実施形態のＭＯＳＦＥＴでは、トレンチ４ａ，４ｂ，４ｃ，４ｄの内部に高濃度のＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄが形成されているため、第３の実施形態のＭＯＳＦＥＴでは、Ｐ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄの下側のＮ−型エピタキシャル層２に延びる空亡層が、迅速にＮ＋型基板１側に到達する。その結果、トレンチ４ａ，４ｂ，４ｃ，４ｄの下側部分では、電界強度が他の部分に比べて最大となる。つまり、第３の実施形態のＭＯＳＦＥＴでは、トレンチ２５ａ，２５ｂ（図１７（Ｂ）参照）の下側部分の電界強度が相対的に低くなり、トレンチ２５ａ，２５ｂの側面のゲート酸化膜２６にかかる電界強度が低く抑えられる。そのため、第３の実施形態のＭＯＳＦＥＴによれば、トレンチ２５ａ，２５ｂの側面のゲート酸化膜２６にかかる電界強度が高くなるように構成されている場合よりも、トレンチ２５ａ，２５ｂの側面のゲート酸化膜２６を安全に保護することができる。

詳細には、第３の実施形態のＭＯＳＦＥＴによれば、トレンチ４ａ，４ｂが設けられず、トレンチ２５ａ，２５ｂのみが設けられているＭＯＳＦＥＴよりも、トレンチ２５ａ，２５ｂの下方の電界強度を低くすることができる。

ポリシリコン層中の重金属の拡散速度がＮ−型エピタキシャル層２中の重金属の拡散速度よりも速く、酸化膜６中の重金属の拡散速度がＮ−型エピタキシャル層２中の重金属の拡散速度よりも遅い点に鑑み、第３の実施形態のＭＯＳＦＥＴでは、図１９（Ｂ）に示すように、トレンチ４ａ，４ｂ，４ｃ，４ｄ（図１５（Ｂ）参照）の内部に形成されたＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄおよびトレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２（図１５（Ｂ）参照）の酸化膜６の開口６ａ，６ｂ，６ｃ，６ｄ（図１６（Ａ）参照）を介してＰ型層５ａ’５ａ，５ｂ，５ｃ，５ｄおよびＮ−型エピタキシャル層２に重金属が拡散される。そのため、第３の実施形態のＭＯＳＦＥＴによれば、トレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２の酸化膜６の開口６ａ，６ｂ，６ｃ，６ｄの真下付近のＰ型層５ａ’５ａ，５ｂ，５ｃ，５ｄおよびＮ−型エピタキシャル層２に重金属（Ｂｂ，Ｂｃ（図６参照））を局所的に拡散させることができる。つまり、第３の実施形態のＭＯＳＦＥＴによれば、トレンチ４ａ，４ｂ，４ｃ，４ｄの側面４ａ１，４ｂ１，４ｃ１，４ｄ１の酸化膜６の側方のＰ型層５ａ’５ａ，５ｂ，５ｃ，５ｄおよびＮ−型エピタキシャル層２のキャリアのライフタイムを長いままに維持することができる。

また、第３の実施形態のＭＯＳＦＥＴでは、図１９（Ｂ）に示すように、トレンチ４ａ，４ｂ，４ｃ，４ｄ（図１５（Ｂ）参照）の内部に高濃度のＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄが形成されている。つまり、第３の実施形態のＭＯＳＦＥＴでは、高濃度のＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄが形成されているトレンチ４ａ，４ｂ，４ｃ，４ｄの内部において、多数キャリアとなる正孔が十分に活性化されておらず、正孔の移動度が十分に高くなっていない。そのため、第３の実施形態のＭＯＳＦＥＴによれば、トレンチ４ａ，４ｂ，４ｃ，４ｄの内部、トレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２（図１５（Ｂ）参照）の酸化膜６の開口６ａ，６ｂ，６ｃ，６ｄ（図１６（Ａ）参照）、および、その真下のＰ型層５ａ’５ａ，５ｂ，５ｃ，５ｄを介してＮ−型エピタキシャル層２に注入されるキャリアとしての正孔の注入量を制限することができる。

更に、第３の実施形態のＭＯＳＦＥＴでは、図１９（Ｂ）に示すように、トレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２（図１５（Ｂ）参照）の酸化膜６の開口６ａ，６ｂ，６ｃ，６ｄ（図１６（Ａ）参照）を介してその真下のＰ型層５ａ’５ａ，５ｂ，５ｃ，５ｄにライフタイムキラーとしての重金属が導入されている。つまり、第３の実施形態のＭＯＳＦＥＴでは、トレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２の酸化膜６の開口６ａ，６ｂ，６ｃ，６ｄの真下のＰ型層５ａ’５ａ，５ｂ，５ｃ，５ｄにおいて、キャリアとしての正孔のライフタイムが短くなっている。そのため、第３の実施形態のＭＯＳＦＥＴによれば、トレンチ４ａ，４ｂ，４ｃ，４ｄの内部、トレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２の酸化膜６の開口６ａ，６ｂ，６ｃ，６ｄ、および、その真下のＰ型層５ａ’５ａ，５ｂ，５ｃ，５ｄを介してＮ−型エピタキシャル層２に注入されるキャリアとしての正孔の注入量を制限することができる。

また、第３の実施形態のＭＯＳＦＥＴでは、図１９（Ｂ）に示すように、トレンチ４ａ，４ｂ，４ｃ，４ｄの側面４ａ１，４ｂ１，４ｃ１，４ｄ１（図１５（Ｂ）参照）には酸化膜６が残されている。つまり、第３の実施形態のＭＯＳＦＥＴでは、トレンチ４ａ，４ｂ，４ｃ，４ｄの内部、トレンチ４ａ，４ｂ，４ｃ，４ｄの側面４ａ１，４ｂ１，４ｃ１，４ｄ１の酸化膜６、および、その側方のＰ型層５ａ’５ａ，５ｂ，５ｃ，５ｄを介してＮ−型エピタキシャル層２にキャリアとしての正孔が注入されることはない。

つまり、第３の実施形態のＭＯＳＦＥＴによれば、トレンチ４ａ，４ｂ，４ｃ，４ｄの内部のＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄの濃度が１０^１８／ｃｍ^３オーダー未満にされている場合や、トレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２からライフタイムキラーとしての重金属が導入されていない場合や、トレンチ４ａ，４ｂ，４ｃ，４ｄの側面４ａ１，４ｂ１，４ｃ１，４ｄ１に酸化膜６が形成されていない場合よりも、Ｎ−型エピタキシャル層２へのキャリアとしての正孔の注入量を制限することができる。

更に、第３の実施形態のＭＯＳＦＥＴでは、図１９（Ｂ）に示すように、トレンチ４ａ，４ｂ，４ｃ，４ｄ（図１５（Ｂ）参照）の内部に高濃度のＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄが形成されており、トレンチ４ａ，４ｂ，４ｃ，４ｄの内部で多数キャリアとなる正孔が十分に活性化されていない。更に、トレンチ４ａ，４ｂ，４ｃ，４ｄの内部のＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄに拡散された重金属が、トレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２（図１５（Ｂ）参照）の酸化膜６の開口６ａ，６ｂ，６ｃ，６ｄ（図１６（Ａ）参照）を介して、その真下のＰ型層５ａ’，５ａ，５ｂ，５ｃ，５ｄおよびＮ−型エピタキシャル層２に局所的に分布している。

そのため、第３の実施形態のＭＯＳＦＥＴでは、図１９（Ｂ）に示すように、逆方向バイアス時に隣接する２個のトレンチ４ａ，４ｂ，４ｃ（図１５（Ｂ）参照）の間の部分の真下の空亡層Ｄ１（図６参照）の下端とＮ＋型基板１との間に存在している残留正孔（ホール）（図６参照）が、逆方向バイアスから順方向バイアスへの切換時に、重金属（Ｂｂ，Ｂｃ（図６参照））が局所的に分布されているトレンチ４ａ，４ｂ，４ｃの底面４ａ２，４ｂ２，４ｃ２（図１５（Ｂ）参照）の酸化膜６の開口６ａ，６ｂ，６ｃ（図１６（Ａ）参照）の真下のＮ−型エピタキシャル層２およびＰ型層５ａ’５ａ，５ｂ，５ｃ、並びに、ソース電極メタル２９ａ，２９ｃの電位に近い電位になっているトレンチ４ａ，４ｂ，４ｃの内部の高濃度のＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃを介して、ソース電極メタル２９ａ，２９ｃに迅速に戻される。

つまり、第３の実施形態のＭＯＳＦＥＴによれば、図１９（Ｂ）に示すように、トレンチ４ａ，４ｂ，４ｃ，４ｄの底面４ａ２，４ｂ２，４ｃ２，４ｄ２（図１５（Ｂ）参照）の真下のＰ型層５ａ’５ａ，５ｂ，５ｃ，５ｄおよびＮ−型エピタキシャル層２に重金属が局所的に分布されていない場合や、トレンチ４ａ，４ｂ，４ｃ，４ｄの内部に１０^１８／ｃｍ^３オーダー以上の高濃度のＰ＋型ポリシリコン層７ａ’，７ａ，７ｂ，７ｃ，７ｄが形成されていない場合よりも、ＭＯＳＦＥＴに内蔵された逆並列接続ダイオードの逆回復時間（ｔｒｒ）を短くすることができ、ソフトリカバリーを達成することができる。

更に、第３の実施形態のＭＯＳＦＥＴでは、図１９（Ｂ）に示すように、Ｎ＋型層２３（図１６（Ｃ）参照）が、活性領域の中央部（セル領域）Ａ１のうち活性領域の周縁部Ａ２に隣接する部分（つまり、図１９（Ｂ）中のＰ＋型ポリシリコン層７ｂとＮ＋型ポリシリコン層２７ｂとの間の部分）に形成されておらず、その部分にＰ型層２１が残されている。そのため、第３の実施形態のＭＯＳＦＥＴによれば、そのＰ型層２１が残されている部分（つまり、図１９（Ｂ）中のＰ＋型ポリシリコン層７ｂとＮ＋型ポリシリコン層２７ｂとの間の部分）を、ＭＯＳＦＥＴに逆並列接続されたダイオードとして働かせることができる。

第３の実施形態のＭＯＳＦＥＴでは、図１９（Ｂ）に示すように、活性領域の中央部（セル領域）Ａ１と活性領域の周縁部Ａ２とに２個のトレンチ４ｂ，４ｃ（図１５（Ｂ）参照）が隣接して配置され、各トレンチ４ｂ，４ｃの内部にＰ＋型ポリシリコン層７ｂ，７ｃが形成されるため、第３の実施形態のＭＯＳＦＥＴによれば、Ｎ−型エピタキシャル層２へのキャリアとしての正孔の注入量を制限することができ、この部分に発生する寄生ダイオードの影響を低減することができる。

第４の実施形態では、上述した第１から第３の実施形態およびそれらの変形例を適宜組み合わせることも可能である。

第１の実施形態のＪＢＳの製造工程を示した断面図である。 第１の実施形態のＪＢＳの製造工程を示した断面図である。 第１の実施形態のＪＢＳの製造工程を示した断面図である。 第１の実施形態のＪＢＳを示した図である。 第１の実施形態のＪＢＳの右半分の一部を透視して見た平面図である。 酸化膜６の開口６ｂを介してＰ型層５ｂおよびＮ−型エピタキシャル層２に拡散せしめられた例えば白金等のような重金属の拡散領域Ｂｂ、酸化膜６の開口６ｃを介してＰ型層５ｃおよびＮ−型エピタキシャル層２に拡散せしめられた例えば白金等のような重金属の拡散領域Ｂｃ等を示した図である。 第１の実施形態のＪＢＳに逆方向バイアスが印加された時における空亡層Ｄ１等を示した図である。 第２の実施形態のＭＯＳＦＥＴの製造工程を示した断面図である。 第２の実施形態のＭＯＳＦＥＴの製造工程を示した断面図である。 第２の実施形態のＭＯＳＦＥＴの製造工程を示した断面図である。 第２の実施形態のＭＯＳＦＥＴの製造工程を示した断面図である。 第２の実施形態のＭＯＳＦＥＴを示した図である。 第２の実施形態のＭＯＳＦＥＴの右半分の一部を透視して見た平面図である。 第２の実施形態のＭＯＳＦＥＴの最表面の右半分を示した平面図である。 第３の実施形態のＭＯＳＦＥＴの製造工程を示した断面図である。 第３の実施形態のＭＯＳＦＥＴの製造工程を示した断面図である。 第３の実施形態のＭＯＳＦＥＴの製造工程を示した断面図である。 第３の実施形態のＭＯＳＦＥＴの製造工程を示した断面図である。 第３の実施形態のＭＯＳＦＥＴを示した図である。 ＭＯＳＦＥＴの空亡層を説明するための図である。 第２の実施形態のＭＯＳＦＥＴの変形例を示した図である。

符号の説明

Ａ１ 活性領域の中央部（セル領域）
Ａ２ 活性領域の周縁部
Ａ３ ガードリング領域
Ａ４ 半導体チップの周縁部
１ Ｎ＋型基板
２ Ｎ−型エピタキシャル層
３ 酸化膜
３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇ 開口
３ｈ，３ｉ，３ｊ 開口
４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ トレンチ
４ａ１，４ｂ１，４ｃ１，４ｄ１，４ｅ１，４ｆ１ 側面
４ａ２，４ｂ２，４ｃ２，４ｄ２，４ｅ２，４ｆ２ 底面
５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ Ｐ型層
６ 酸化膜
６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ 開口
７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆ Ｐ＋型ポリシリコン層
８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆ 酸化膜
９ Ｎ＋型層
１０ バリアメタル
１１ アノード電極メタル
１２ａ，１２ｂ，１２ｃ フィールドプレート
１３ ＥＱＲ電極メタル
１４ 最終保護膜
１４ａ 開口
１５ カソード電極メタル

Claims (3)

1. ショットキー接合とＰＮ接合とが並存する活性領域と、活性領域の外側に配置されたガードリング領域とを具備する半導体チップによって構成されるＪＢＳにおいて、
   Ｎ−型エピタキシャル層をＮ＋型基板上に形成し、
   第１酸化膜をＮ−型エピタキシャル層の表面全体に形成し、
   複数のトレンチ形成用開口を活性領域およびガードリング領域の第１酸化膜に形成し、
   複数のトレンチ形成用開口を介して活性領域およびガードリング領域に複数のトレンチを形成し、
   複数のトレンチの側面および底面を介してＮ−型エピタキシャル層にＰ型不純物の導入・拡散を行うことによって、横方向および縦方向の拡散深さが約０．１〜０．２μｍであって濃度が１０^１６／ｃｍ^３オーダーのＰ型層を複数のトレンチの側面および底面に沿って形成し、
   第２酸化膜を複数のトレンチの側面および底面に形成し、
   複数のトレンチの底面の第２酸化膜に開口を形成し、
   ポリシリコンを複数のトレンチの内部に充填すると共に、複数のトレンチの内部に充填されたポリシリコンに対してＰ型不純物をドープすることによって、濃度が１０^１８／ｃｍ^３オーダー以上のＰ＋型ポリシリコン層を複数のトレンチの内部に形成し、
   複数のトレンチの内部に形成されたＰ＋型ポリシリコン層および複数のトレンチの底面の第２酸化膜の開口を介してＰ型層およびＮ−型エピタキシャル層に重金属を蒸着・拡散し、
   複数のトレンチの内部に形成されたＰ＋型ポリシリコン層の表面に第３酸化膜を形成し、
   Ｎ＋型層形成用開口を半導体チップの周縁部の酸化膜に形成し、
   Ｎ＋型層形成用開口を介して半導体チップの周縁部にＮ＋型層を形成し、
   バリアメタル形成用開口を半導体チップの活性領域の酸化膜に形成し、
   フィールドプレート用開口を半導体チップのガードリング領域のＰ＋型ポリシリコン層上の酸化膜に形成し、
   バリアメタル形成用開口を介して半導体チップの活性領域にバリアメタルを形成し、
   アノード電極メタルをバリアメタル上に形成し、
   フィールドプレート用開口を介して半導体チップのガードリング領域のＰ＋型ポリシリコン層上にフィールドプレートを形成し、
   ＥＱＲ電極メタルを半導体チップの周縁部にＮ＋型層上に形成し、
   最終保護膜を半導体チップの表面全体に形成し、
   アノード電極メタルと接続するためのコンタクト開口を最終保護膜に形成し、
   カソード電極メタルを半導体チップの裏面に形成したことを特徴とするＪＢＳ。
2. 活性領域と活性領域の外側に配置されたガードリング領域とを具備する半導体チップによって構成されるＭＯＳＦＥＴにおいて、
   Ｎ−型エピタキシャル層をＮ＋型基板上に形成し、
   第１酸化膜をＮ−型エピタキシャル層の表面全体に形成し、
   Ｐ型層形成用開口を活性領域の第１酸化膜に形成し、
   Ｐ型層形成用開口を介してＰ型不純物の導入・拡散を行うことによって活性領域にＰ型層を形成し、
   Ｐ型不純物の拡散中にＰ型層の表面に第２酸化膜を形成し、
   複数の第１トレンチ形成用開口を活性領域およびガードリング領域の酸化膜に形成し、
   複数の第１トレンチ形成用開口を介して活性領域およびガードリング領域に複数の第１トレンチを形成し、
   複数の第１トレンチの側面および底面を介してＮ−型エピタキシャル層にＰ型不純物の導入・拡散を行うことによって、横方向および縦方向の拡散深さが約０．１〜０．２μｍであって濃度が１０^１６／ｃｍ^３オーダーのＰ型層を複数の第１トレンチの側面および底面に沿って形成し、
   第３酸化膜を複数の第１トレンチの側面および底面に形成し、
   複数の第１トレンチの底面の第３酸化膜に開口を形成し、
   ポリシリコンを複数の第１トレンチの内部に充填すると共に、複数の第１トレンチの内部に充填されたポリシリコンに対してＰ型不純物をドープすることによって、濃度が１０^１８／ｃｍ^３オーダー以上のＰ＋型ポリシリコン層を複数の第１トレンチの内部に形成し、
   複数の第１トレンチの内部に形成されたＰ＋型ポリシリコン層および複数の第１トレンチの底面の第３酸化膜の開口を介してその真下のＰ型層およびＮ−型エピタキシャル層に重金属を蒸着・拡散し、
   複数の第１トレンチの内部に形成されたＰ＋型ポリシリコン層の表面に第４酸化膜を形成し、
   Ｎ＋型層形成用開口を半導体チップの周縁部の酸化膜と、半導体チップの活性領域の中央部のうち第１トレンチを除く部分の酸化膜とに形成し、
   Ｎ＋型層形成用開口を介して半導体チップの周縁部と、半導体チップの活性領域の中央部のうち第１トレンチを除く部分とにＮ＋型層を形成し、
   このＮ＋型層の表面に第５酸化膜を形成し、
   複数の第２トレンチ形成用開口を活性領域の中央部の酸化膜に形成し、
   複数の第２トレンチ形成用開口を介して活性領域の中央部に複数の第２トレンチを形成し、
   ＭＯＳＦＥＴのゲート酸化膜となる熱酸化膜を複数の第２トレンチの側面および底面に形成し、
   ポリシリコンを複数の第２トレンチの内部に充填し、かつ、半導体チップの活性領域の周縁部の一部に堆積させると共に、複数の第２トレンチの内部に充填されたポリシリコンおよび半導体チップの活性領域の周縁部の一部に堆積せしめられたポリシリコンに対してＮ型不純物をドープすることによって、Ｎ＋型ポリシリコン層を複数の第２トレンチの内部および半導体チップの活性領域の周縁部の一部に形成し、
   第６酸化膜を半導体チップの表面全体に形成し、
   活性領域の中央部のうち第２トレンチを除く部分の酸化膜、活性領域の周縁部のＮ＋型ポリシリコン層上の一部の酸化膜、ガードリング領域のＰ＋型ポリシリコン層上の一部の酸化膜、および、半導体チップの周縁部のＮ＋型層上の一部の酸化膜に電極メタル形成用開口を形成し、
   電極メタルを半導体チップの表面全体に形成し、
   半導体チップの表面全体の電極メタルを、活性領域の中央部のソース電極メタルと、活性領域の周縁部のゲート配線引き回し電極メタルと、ゲート配線引き回し電極メタルよりも周縁部側に位置するソース電極メタルと、ガードリング電極メタルと、半導体チップの周縁部のＥＱＲ電極メタルとに電気的に分離し、
   最終保護膜を半導体チップの表面全体に形成し、
   ゲート電極として機能する第２トレンチの内部のＮ＋型ポリシリコン層とゲート配線引き回し電極メタルとを電気的に接続し、
   活性領域の周縁部のＮ＋型ポリシリコン層の上側に位置するソース電極メタルと、活性領域の周縁部のＮ＋型ポリシリコン層の下側に位置する第１トレンチの内部のＰ＋型ポリシリコン層とを電気的に接続し、
   ドレイン電極メタルを半導体チップの裏面に形成したことを特徴とするＭＯＳＦＥＴ。
3. 活性領域と活性領域の外側に配置されたガードリング領域とを具備する半導体チップによって構成されるＭＯＳＦＥＴにおいて、
   Ｎ−型エピタキシャル層をＮ＋型基板上に形成し、
   第１酸化膜をＮ−型エピタキシャル層の表面全体に形成し、
   Ｐ型層形成用開口を活性領域の第１酸化膜に形成し、
   Ｐ型層形成用開口を介してＰ型不純物の導入・拡散を行うことによって活性領域にＰ型層を形成し、
   Ｐ型不純物の拡散中にＰ型層の表面に第２酸化膜を形成し、
   複数の第１トレンチ形成用開口を活性領域およびガードリング領域の酸化膜に形成し、
   複数の第１トレンチ形成用開口を介して活性領域およびガードリング領域に複数の第１トレンチを形成し、
   複数の第１トレンチの側面および底面を介してＮ−型エピタキシャル層にＰ型不純物の導入・拡散を行うことによって、横方向および縦方向の拡散深さが約０．１〜０．２μｍであって濃度が１０^１６／ｃｍ^３オーダーのＰ型層を複数の第１トレンチの側面および底面に沿って形成し、
   第３酸化膜を複数の第１トレンチの側面および底面に形成し、
   複数の第１トレンチの底面の第３酸化膜に開口を形成し、
   ポリシリコンを複数の第１トレンチの内部に充填すると共に、複数の第１トレンチの内部に充填されたポリシリコンに対してＰ型不純物をドープすることによって、濃度が１０^１８／ｃｍ^３オーダー以上のＰ＋型ポリシリコン層を複数の第１トレンチの内部に形成し、
   複数の第１トレンチの内部に形成されたＰ＋型ポリシリコン層および複数の第１トレンチの底面の第３酸化膜の開口を介してその真下のＰ型層およびＮ−型エピタキシャル層に重金属を蒸着・拡散し、
   複数の第１トレンチの内部に形成されたＰ＋型ポリシリコン層の表面に第４酸化膜を形成し、
   Ｎ＋型層形成用開口を半導体チップの周縁部の酸化膜と、半導体チップの活性領域の中央部のうち、活性領域の周縁部に隣接する部分を除く部分であって、第１トレンチを除く部分の酸化膜とに形成し、
   Ｎ＋型層形成用開口を介して、半導体チップの周縁部と、半導体チップの活性領域の中央部のうち、活性領域の周縁部に隣接する部分を除く部分であって、第１トレンチを除く部分とにＮ＋型層を形成し、
   このＮ＋型層の表面に第５酸化膜を形成し、
   複数の第２トレンチ形成用開口を活性領域の中央部の酸化膜に形成し、
   複数の第２トレンチ形成用開口を介して活性領域の中央部に複数の第２トレンチを形成し、
   ＭＯＳＦＥＴのゲート酸化膜となる熱酸化膜を複数の第２トレンチの側面および底面に形成し、
   ポリシリコンを複数の第２トレンチの内部に充填し、かつ、半導体チップの活性領域の周縁部の一部に堆積させると共に、複数の第２トレンチの内部に充填されたポリシリコンおよび半導体チップの活性領域の周縁部の一部に堆積せしめられたポリシリコンに対してＮ型不純物をドープすることによって、Ｎ＋型ポリシリコン層を複数の第２トレンチの内部および半導体チップの活性領域の周縁部の一部に形成し、
   第６酸化膜を半導体チップの表面全体に形成し、
   活性領域の中央部のうち第２トレンチを除く部分の酸化膜、活性領域の周縁部のＮ＋型ポリシリコン層上の一部の酸化膜、ガードリング領域のＰ＋型ポリシリコン層上の一部の酸化膜、および、半導体チップの周縁部のＮ＋型層上の一部の酸化膜に電極メタル形成用開口を形成し、
   電極メタルを半導体チップの表面全体に形成し、
   半導体チップの表面全体の電極メタルを、活性領域の中央部のソース電極メタルと、活性領域の周縁部のゲート配線引き回し電極メタルと、ゲート配線引き回し電極メタルよりも周縁部側に位置するソース電極メタルと、ガードリング電極メタルと、半導体チップの周縁部のＥＱＲ電極メタルとに電気的に分離し、
   最終保護膜を半導体チップの表面全体に形成し、
   ゲート電極として機能する第２トレンチの内部のＮ＋型ポリシリコン層とゲート配線引き回し電極メタルとを電気的に接続し、
   活性領域の周縁部のＮ＋型ポリシリコン層の上側に位置するソース電極メタルと、活性領域の周縁部のＮ＋型ポリシリコン層の下側に位置する第１トレンチの内部のＰ＋型ポリシリコン層とを電気的に接続し、
   ドレイン電極メタルを半導体チップの裏面に形成したことを特徴とするＭＯＳＦＥＴ。

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