JP2810641B2 - 集積回路の寄生要素の導通を防止する回路 - Google Patents
集積回路の寄生要素の導通を防止する回路Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Description
【０００１】
【発明の属する技術分野】この発明は、電源部（ｐｏｗ
ｅｒ ｓｔａｇｅ）及び低電圧制御回路を含む集積回路
内の寄生要素のターンオンを防ぐための回路に関する。
ｅｒ ｓｔａｇｅ）及び低電圧制御回路を含む集積回路
内の寄生要素のターンオンを防ぐための回路に関する。
【０００２】
【従来の技術】集積回路においては、同じチップに電源
部（例えばＭＯＳＦＥＴパワートランジスタ、ＶＤＭＯ
Ｓ）と比較的低電圧駆動回路（例えばＮＭＯＳとＰＭＯ
Ｓトランジスタとを含む）の両方を備えることが要求さ
れることはよく知られている。
部（例えばＭＯＳＦＥＴパワートランジスタ、ＶＤＭＯ
Ｓ）と比較的低電圧駆動回路（例えばＮＭＯＳとＰＭＯ
Ｓトランジスタとを含む）の両方を備えることが要求さ
れることはよく知られている。
【０００３】ある適用例において、このような装置の駆
動電圧は、基準電圧（グランド）に関して、対称な２つ
の等しい高い電圧値（数十ボルト）で振動する。このよ
うな場合、駆動回路要素と絶縁された電源部を維持する
ことに問題が生じる。この問題をより明確に説明するた
めに、パワートランジスタ（ＶＤＭＯＳ）２と制御回路
（駆動回路）３とを備える集積回路１を示す図１を参照
して説明する。
動電圧は、基準電圧（グランド）に関して、対称な２つ
の等しい高い電圧値（数十ボルト）で振動する。このよ
うな場合、駆動回路要素と絶縁された電源部を維持する
ことに問題が生じる。この問題をより明確に説明するた
めに、パワートランジスタ（ＶＤＭＯＳ）２と制御回路
（駆動回路）３とを備える集積回路１を示す図１を参照
して説明する。
【０００４】ＶＤＭＯＳ２のドレイン端子Ｄは電圧ＶD
を有し、そのソース端子Ｓはグランドに接続される。そ
のゲート端子Ｇは駆動回路３によって駆動される。４は
寄生ダイオードを示している。問題となる場合は、パワ
ートランジスタ２がＮ+タイプのソースとドレイン領域
となる場合である。駆動回路は入力電圧ＶIN（振動駆動
電圧）が供給される入力端子５、入力端子５に接続され
たＮ+タイプ領域６（どんな要素部分でも形成し、例え
ばＮＰＮトランジスタのコレクタ領域を形成する）、そ
して、ＶＤＭＯＳ２のドレイン領域を構成し、または、
ドレイン領域に接続される基板から領域６を囲み、また
は絶縁するＰ+タイプの絶縁領域７のみが示されてい
る。図１は、また、２つの寄生ＮＰＮトランジスタ８、
９と、寄生ＰＮＰトランジスタ１０を示している。これ
らは、図２においてより詳細に示される。
を有し、そのソース端子Ｓはグランドに接続される。そ
のゲート端子Ｇは駆動回路３によって駆動される。４は
寄生ダイオードを示している。問題となる場合は、パワ
ートランジスタ２がＮ+タイプのソースとドレイン領域
となる場合である。駆動回路は入力電圧ＶIN（振動駆動
電圧）が供給される入力端子５、入力端子５に接続され
たＮ+タイプ領域６（どんな要素部分でも形成し、例え
ばＮＰＮトランジスタのコレクタ領域を形成する）、そ
して、ＶＤＭＯＳ２のドレイン領域を構成し、または、
ドレイン領域に接続される基板から領域６を囲み、また
は絶縁するＰ+タイプの絶縁領域７のみが示されてい
る。図１は、また、２つの寄生ＮＰＮトランジスタ８、
９と、寄生ＰＮＰトランジスタ１０を示している。これ
らは、図２においてより詳細に示される。
【０００５】図２はＮ+タイプ基板１１と基板１１とと
もにＶＤＭＯＳ２のドレイン領域を形成するＮ-タイプ
のエピタキシャル層１２を含むシリコンウエハの断面図
を示す。ＶＤＭＯＳ２の左側には、Ｎ+タイプソース領
域１５、絶縁領域１７にはめ込まれたポリシリコンゲー
ト領域１６、そして金属ソースライン１８が示されてい
る。ＶＤＭＯＳ２の右側には、Ｐタイプの埋設層２０を
含むウエル内に構成されたＣＭＯＳ要素（周知のＮチャ
ネル、ＰチャネルＭＯＳトランジスタを含む）が示され
ている。Ｐ+タイプ領域２２、２３は種々の要素を絶縁
する。詳細には、領域２２は低電圧要素を囲んで絶縁す
る。これは、図１の領域７に対応している。そして埋設
層２０の上で、Ｎウエル層２４とＰウエル層２５とを分
離する。Ｎウエル層２４は、Ｎ+タイプ領域２９と、そ
してＰＭＯＳトランジスタのドレインとソースとを構成
し、絶縁層２８に埋め込まれたゲート領域２７の下に設
けられるＰ+タイプ領域２６を構成する。Ｐウエル層２
５は、ＮＭＯＳトランジスタのドレインとゲートを構成
し、絶縁層３２に埋め込まれたゲート領域３１の下に設
けられるＮ＋タイプ領域３０を構成する。金属ライン３
３はＮＭＯＳトランジスタ領域とＰＭＯＳトランジスタ
領域を通常の方法で接触させる。
もにＶＤＭＯＳ２のドレイン領域を形成するＮ-タイプ
のエピタキシャル層１２を含むシリコンウエハの断面図
を示す。ＶＤＭＯＳ２の左側には、Ｎ+タイプソース領
域１５、絶縁領域１７にはめ込まれたポリシリコンゲー
ト領域１６、そして金属ソースライン１８が示されてい
る。ＶＤＭＯＳ２の右側には、Ｐタイプの埋設層２０を
含むウエル内に構成されたＣＭＯＳ要素（周知のＮチャ
ネル、ＰチャネルＭＯＳトランジスタを含む）が示され
ている。Ｐ+タイプ領域２２、２３は種々の要素を絶縁
する。詳細には、領域２２は低電圧要素を囲んで絶縁す
る。これは、図１の領域７に対応している。そして埋設
層２０の上で、Ｎウエル層２４とＰウエル層２５とを分
離する。Ｎウエル層２４は、Ｎ+タイプ領域２９と、そ
してＰＭＯＳトランジスタのドレインとソースとを構成
し、絶縁層２８に埋め込まれたゲート領域２７の下に設
けられるＰ+タイプ領域２６を構成する。Ｐウエル層２
５は、ＮＭＯＳトランジスタのドレインとゲートを構成
し、絶縁層３２に埋め込まれたゲート領域３１の下に設
けられるＮ＋タイプ領域３０を構成する。金属ライン３
３はＮＭＯＳトランジスタ領域とＰＭＯＳトランジスタ
領域を通常の方法で接触させる。
【０００６】図２の構成において、Ｎ+タイプ領域（例
えば領域２９、３０）は、絶縁領域２２とともに寄生ダ
イオードを形成し、またエピタキシャル層１２と基板１
１とともに図１の８、９のような寄生ＮＰＮトランジス
タを形成する。トランジスタ８、９のベースは、絶縁領
域７に接続され、トランジスタ８のエミッタおよびトラ
ンジスタ９のコレクタはＮ+タイプ領域６に接続され、
トランジスタ８のコレクタおよびトランジスタ９のベー
スはＶＤＭＯＳ２のドレイン領域に接続されている。さ
らに、領域２３（金属ライン１８によってソース領域１
５に電気的に接続されている）、領域１２、２２は、図
１に１０で示すような寄生トランジスタを形成する。こ
のような寄生トランジスタは、絶縁領域７に接続された
コレクタ、ドレイン端子Ｄに接続されたベース、ＶＤＭ
ＯＳ２のソース端子Ｓに接続されたエミッタを有する。
えば領域２９、３０）は、絶縁領域２２とともに寄生ダ
イオードを形成し、またエピタキシャル層１２と基板１
１とともに図１の８、９のような寄生ＮＰＮトランジス
タを形成する。トランジスタ８、９のベースは、絶縁領
域７に接続され、トランジスタ８のエミッタおよびトラ
ンジスタ９のコレクタはＮ+タイプ領域６に接続され、
トランジスタ８のコレクタおよびトランジスタ９のベー
スはＶＤＭＯＳ２のドレイン領域に接続されている。さ
らに、領域２３（金属ライン１８によってソース領域１
５に電気的に接続されている）、領域１２、２２は、図
１に１０で示すような寄生トランジスタを形成する。こ
のような寄生トランジスタは、絶縁領域７に接続された
コレクタ、ドレイン端子Ｄに接続されたベース、ＶＤＭ
ＯＳ２のソース端子Ｓに接続されたエミッタを有する。
【０００７】このような構成において、絶縁領域７（２
２）は、駆動電圧ＶINが負のときはグランド電圧となら
ない。この場合、もし２９または３０の１つの領域が電
圧ＶINに接続されると、上述したダイオード（領域２９
または３０、および絶縁領域２２によって形成される）
は直接バイアスされ、上述した領域およびエピタキシャ
ル層１２によって形成されたトランジスタ（図１の８）
はオンされる。
２）は、駆動電圧ＶINが負のときはグランド電圧となら
ない。この場合、もし２９または３０の１つの領域が電
圧ＶINに接続されると、上述したダイオード（領域２９
または３０、および絶縁領域２２によって形成される）
は直接バイアスされ、上述した領域およびエピタキシャ
ル層１２によって形成されたトランジスタ（図１の８）
はオンされる。
【０００８】同様に、絶縁領域２２は入力電圧ＶINに直
接接続されず、電圧ＶINが負のとき、絶縁領域２２とエ
ピタキシャル層１２によって形成される寄生ダイオード
は直接バイアスされる。そして、寄生ダイオードと、電
圧ＶINに接続されたＮ+領域によって形成される寄生ト
ランジスタ（図１の９）は、電圧ＶDが負のときオンさ
れるトランジスタ１０によって注入される電流によりオ
ンされる。
接接続されず、電圧ＶINが負のとき、絶縁領域２２とエ
ピタキシャル層１２によって形成される寄生ダイオード
は直接バイアスされる。そして、寄生ダイオードと、電
圧ＶINに接続されたＮ+領域によって形成される寄生ト
ランジスタ（図１の９）は、電圧ＶDが負のときオンさ
れるトランジスタ１０によって注入される電流によりオ
ンされる。
【０００９】絶縁領域２２が設置されている場合は、寄
生ダイオード９は負電圧ＶDでオンされる。
生ダイオード９は負電圧ＶDでオンされる。
【００１０】この発明の目的は、絶縁領域を適当にバイ
アスし、これにより、集積回路の寄生要素がオンされる
のを防止するための回路を提供することにある。
アスし、これにより、集積回路の寄生要素がオンされる
のを防止するための回路を提供することにある。
【００１１】この発明によれば、電源部と低電圧制御回
路を含む集積回路の寄生要素がオン（導通）するのを防
止する回路を得ることができる。
路を含む集積回路の寄生要素がオン（導通）するのを防
止する回路を得ることができる。
【００１２】実際、この発明によれば、絶縁領域は集積
回路回路電圧によって駆動されるスイッチを介して最も
低い電圧ポイントに即座に接続される。
回路回路電圧によって駆動されるスイッチを介して最も
低い電圧ポイントに即座に接続される。
【００１３】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して説明する。図３の４０は、寄生要
素がオンして導通することを防止するための回路を示し
ている。回路４０はパワーＶＤＭＯＳ２と駆動回路３を
含む同じ集積回路内に設けられている。駆動回路３に
は、入力端子５に接続され、電圧ＶINにバイアスされた
Ｎ+タイプ領域６と絶縁領域７が示されている。回路４
０は、３つのスイッチＳ1、Ｓ3、Ｓ2を含んでいる。こ
れらはそれぞれラインＬ1、Ｌ2、Ｌ3に接続されて設け
られている。スイッチＳ1は絶縁領域７とＶＤＭＯＳ２
のドレイン端子との間に接続され、スイッチＳ3は絶縁
領域７とＶＤＭＯＳ２のソース端子との間に接続され、
スイッチＳ2は領域６（即ち入力端子５）と絶縁領域７
との間に接続されている。
いて、図面を参照して説明する。図３の４０は、寄生要
素がオンして導通することを防止するための回路を示し
ている。回路４０はパワーＶＤＭＯＳ２と駆動回路３を
含む同じ集積回路内に設けられている。駆動回路３に
は、入力端子５に接続され、電圧ＶINにバイアスされた
Ｎ+タイプ領域６と絶縁領域７が示されている。回路４
０は、３つのスイッチＳ1、Ｓ3、Ｓ2を含んでいる。こ
れらはそれぞれラインＬ1、Ｌ2、Ｌ3に接続されて設け
られている。スイッチＳ1は絶縁領域７とＶＤＭＯＳ２
のドレイン端子との間に接続され、スイッチＳ3は絶縁
領域７とＶＤＭＯＳ２のソース端子との間に接続され、
スイッチＳ2は領域６（即ち入力端子５）と絶縁領域７
との間に接続されている。
【００１４】スイッチＳ1、Ｓ3、Ｓ2は、絶縁領域７を
下記のテーブルに示すように、最も低い電圧ポイントに
即座に接続するように駆動される。
下記のテーブルに示すように、最も低い電圧ポイントに
即座に接続するように駆動される。
【００１５】 ＶIN ＶD Ｓ1 Ｓ2 Ｓ3 ＋ − 閉 開 開 − ＋ 開 閉 開 ＋ ＋ 開 開 閉 ０ ＋ 開 開 閉 ０ − 閉 開 開
【００１６】こうして、ＶＤＭＯＳ２のドレイン端子が
負電圧（ＶINはゼロまたは正）となると、スイッチＳ1
（これのみが閉）は絶縁領域７をドレイン端子に接続す
る。入力電圧ＶINが負電圧（ドレイン電圧ＶDが正）と
なると、スイッチＳ2は絶縁領域７を入力端子５に接続
する。ドレイン電圧ＶDが正で、入力電圧ＶINが正又は
ゼロのとき、スイッチＳ3は絶縁領域７を接地する。こ
の結果、寄生トランジスタ８と９はオンされることはな
い。
負電圧（ＶINはゼロまたは正）となると、スイッチＳ1
（これのみが閉）は絶縁領域７をドレイン端子に接続す
る。入力電圧ＶINが負電圧（ドレイン電圧ＶDが正）と
なると、スイッチＳ2は絶縁領域７を入力端子５に接続
する。ドレイン電圧ＶDが正で、入力電圧ＶINが正又は
ゼロのとき、スイッチＳ3は絶縁領域７を接地する。こ
の結果、寄生トランジスタ８と９はオンされることはな
い。
【００１７】バイポーラトランジスタおよびショットキ
ーダイオードを含むスイッチＳ1、Ｓ2、Ｓ3の具体的回
路を図４、図５に示す。ここで、要素は２つの異なる動
作状態における回路の動作をより明確に示すために変更
されている。
ーダイオードを含むスイッチＳ1、Ｓ2、Ｓ3の具体的回
路を図４、図５に示す。ここで、要素は２つの異なる動
作状態における回路の動作をより明確に示すために変更
されている。
【００１８】図４、図５において、スイッチＳ1は、ト
ランジスタＴ１で表され、スイッチＳ2はショットキー
ダイオードＤ２で表され、スイッチＳ3はショットキー
ダイオードＤ３で表されている。回路の正しい動作を説
明できるよう、さらに２つのショットキーダイオードＤ
４、Ｄ５および抵抗Ｒが示されている。
ランジスタＴ１で表され、スイッチＳ2はショットキー
ダイオードＤ２で表され、スイッチＳ3はショットキー
ダイオードＤ３で表されている。回路の正しい動作を説
明できるよう、さらに２つのショットキーダイオードＤ
４、Ｄ５および抵抗Ｒが示されている。
【００１９】さらに詳しくは、ＮＰＮトランジスタＴ１
は、異なる電圧状態を考慮に入れて、図４、図５で逆さ
まに示されている。図４において、トランジスタＴ１
は、絶縁領域７（ラインとして示される）に接続される
コレクタ端子、ＶＤＭＯＳ２のドレイン端子Ｄに接続さ
れるエミッタ端子、ノード４５に接続されるベース端子
を有する。ショットキーダイオードＤ２は、絶縁領域７
に接続されるアノード、入力端子５に接続されるカソー
ドを有する。ショットキーダイオードＤ３は絶縁領域７
に接続されるアノードと接地されるカソードを有する。
は、異なる電圧状態を考慮に入れて、図４、図５で逆さ
まに示されている。図４において、トランジスタＴ１
は、絶縁領域７（ラインとして示される）に接続される
コレクタ端子、ＶＤＭＯＳ２のドレイン端子Ｄに接続さ
れるエミッタ端子、ノード４５に接続されるベース端子
を有する。ショットキーダイオードＤ２は、絶縁領域７
に接続されるアノード、入力端子５に接続されるカソー
ドを有する。ショットキーダイオードＤ３は絶縁領域７
に接続されるアノードと接地されるカソードを有する。
【００２０】ノード４５は、ショットキーダイオードＤ
４（そのアノードはノード４５に接続されている）を介
して接地され、抵抗ＲとショットキーダイオードＤ５を
介して入力端子５に接続されている。抵抗Ｒとダイオー
ドＤ５は、ノード４５に接続されるダイオードＤ５のア
ノードに互いに並列に接続される。
４（そのアノードはノード４５に接続されている）を介
して接地され、抵抗ＲとショットキーダイオードＤ５を
介して入力端子５に接続されている。抵抗Ｒとダイオー
ドＤ５は、ノード４５に接続されるダイオードＤ５のア
ノードに互いに並列に接続される。
【００２１】図４、図５は、ショットキーダイオードに
結合する２つの寄生トランジスタ４７、４８を示してい
る。より明確に理解できるよう、回路４０の一部を示す
図６を参照する。図６は、図２と同様の技術を用いて要
素が構成されている半導体材料のウエハーの断面図を示
す。ここで、図２と同一符号は図２と同様の対象を示し
ている。
結合する２つの寄生トランジスタ４７、４８を示してい
る。より明確に理解できるよう、回路４０の一部を示す
図６を参照する。図６は、図２と同様の技術を用いて要
素が構成されている半導体材料のウエハーの断面図を示
す。ここで、図２と同一符号は図２と同様の対象を示し
ている。
【００２２】図６においては、トランジスタＴ１と１つ
のショットキーダイオードが示されている。さらに詳し
くは、トランジスタＴ１は、Ｐ-タイプ埋設領域５０
（ベース領域を形成する）を含み、ＣＭＯＳ要素が形成
され、ショットキーダイオードが形成され得る埋設領域
２０から分離された垂直トランジスタによって構成され
る。埋設領域５０の上には、絶縁領域５２により絶縁さ
れ、ベースコンタクト５３と金属ライン（図示しない）
によってノード４５に電気的に接続されるＮウエル５１
が設けられている。Ｎウエル５１はコンタクト５６と金
属ライン（図示しない）によって絶縁領域２２に接続さ
れるＮ+タイプ領域５５を形成する。
のショットキーダイオードが示されている。さらに詳し
くは、トランジスタＴ１は、Ｐ-タイプ埋設領域５０
（ベース領域を形成する）を含み、ＣＭＯＳ要素が形成
され、ショットキーダイオードが形成され得る埋設領域
２０から分離された垂直トランジスタによって構成され
る。埋設領域５０の上には、絶縁領域５２により絶縁さ
れ、ベースコンタクト５３と金属ライン（図示しない）
によってノード４５に電気的に接続されるＮウエル５１
が設けられている。Ｎウエル５１はコンタクト５６と金
属ライン（図示しない）によって絶縁領域２２に接続さ
れるＮ+タイプ領域５５を形成する。
【００２３】埋設領域２０上に形成されたショットキー
ダイオードは、絶縁領域２２の一部によって他のウエル
から絶縁され、Ｎ+タイプ領域６１を形成するＮウエル
６０を備える。領域６１は、入力端子５（ダイオードＤ
２、Ｄ５）またはグランド（ダイオードＤ３、Ｄ４）に
接続のためのコンタクト６２に接続される。一方、Ｎウ
エル６０は、例えば絶縁領域２２（ダイオードＤ３、Ｄ
５）またはノード４５（ダイオードＤ４、Ｄ５）に接続
されるコンタクト６３（Ｎウエルとともにショットキー
バリアを形成する）に接続される。
ダイオードは、絶縁領域２２の一部によって他のウエル
から絶縁され、Ｎ+タイプ領域６１を形成するＮウエル
６０を備える。領域６１は、入力端子５（ダイオードＤ
２、Ｄ５）またはグランド（ダイオードＤ３、Ｄ４）に
接続のためのコンタクト６２に接続される。一方、Ｎウ
エル６０は、例えば絶縁領域２２（ダイオードＤ３、Ｄ
５）またはノード４５（ダイオードＤ４、Ｄ５）に接続
されるコンタクト６３（Ｎウエルとともにショットキー
バリアを形成する）に接続される。
【００２４】トランジスタＴ１のコレクタを構成する領
域５１、５５は、Ｎウエル領域２４、２５、６０とＮ+
タイプ領域２９、３０、６１とともに同時に形成され
る。
域５１、５５は、Ｎウエル領域２４、２５、６０とＮ+
タイプ領域２９、３０、６１とともに同時に形成され
る。
【００２５】示されるように、ショットキーダイオード
は領域６１、６０（エミッタまたはコレクタ）２２、２
０（ベース）そして１２、１１（コレクタまたはエミッ
タ）によって形成される寄生トランジスタに結合され
る。
は領域６１、６０（エミッタまたはコレクタ）２２、２
０（ベース）そして１２、１１（コレクタまたはエミッ
タ）によって形成される寄生トランジスタに結合され
る。
【００２６】このため、図４のダイオードＤ３、Ｄ４
は、図６の領域１１、１２によって形成されるエミッ
タ、絶縁領域２２によって形成されるベース、領域６１
によって形成されるコレクタを有するトランジスタ４
７、４８に結合される。同様に、Ｄ２、Ｄ５は、それぞ
れ寄生トランジスタＴ１に類似する寄生トランジスタに
結合される（図示しない）。
は、図６の領域１１、１２によって形成されるエミッ
タ、絶縁領域２２によって形成されるベース、領域６１
によって形成されるコレクタを有するトランジスタ４
７、４８に結合される。同様に、Ｄ２、Ｄ５は、それぞ
れ寄生トランジスタＴ１に類似する寄生トランジスタに
結合される（図示しない）。
【００２７】図４において、回路４０は、正の入力電圧
ＶINと負のドレイン電圧ＶDが加えられている。この状
態において、トランジスタＴ１は、図３のスイッチＳ1
のようにオンされ、ある電圧で絶縁領域７をドレイン電
圧ＶDに近づける。こうして、寄生トランジスタ９は、
非常に低いベース−エミッタ電圧降下が生じて、寄生ト
ランジスタ１０による電荷注入にも拘わらず、それがオ
ンされるには不十分となる。
ＶINと負のドレイン電圧ＶDが加えられている。この状
態において、トランジスタＴ１は、図３のスイッチＳ1
のようにオンされ、ある電圧で絶縁領域７をドレイン電
圧ＶDに近づける。こうして、寄生トランジスタ９は、
非常に低いベース−エミッタ電圧降下が生じて、寄生ト
ランジスタ１０による電荷注入にも拘わらず、それがオ
ンされるには不十分となる。
【００２８】上述した動作状態において、ダイオードＤ
３、Ｄ２、Ｄ５は逆バイアスされ、ダイオードＤ４はオ
ンされ、Ｔ１のベースをバイアスする。このバイアスは
寄生トランジスタ９のように不十分であるので、寄生ト
ランジスタ４７、４８はオフされる。
３、Ｄ２、Ｄ５は逆バイアスされ、ダイオードＤ４はオ
ンされ、Ｔ１のベースをバイアスする。このバイアスは
寄生トランジスタ９のように不十分であるので、寄生ト
ランジスタ４７、４８はオフされる。
【００２９】ダイオードＤ４と抵抗Ｒは、電圧ＶDの低
下する半波の間、トランジスタＴ１が寄生トランジスタ
９、１０に先行してオンさせることにより、寄生トラン
ジスタ９、１０がオンするのを防止する。実際、トラン
ジスタＴ１は、電圧ＶDに等しいベース−エミッタ電圧
降下を有するトランジスタ１０に比べ、僅かに高いベー
ス−エミッタ電圧降下で、ＶD＋ＶF（ＶFはダイオード
Ｄ４での電圧降下）に等しい電圧降下を生じる。このた
め、電圧ＶDが落ちると、トランジスタＴ１のベースに
接続される抵抗Ｒにより、トランジスタＴ１はトランジ
スタ１０に先行してオンされ、これにより、ＶDの降下
により生じるどんな問題も防止できる。
下する半波の間、トランジスタＴ１が寄生トランジスタ
９、１０に先行してオンさせることにより、寄生トラン
ジスタ９、１０がオンするのを防止する。実際、トラン
ジスタＴ１は、電圧ＶDに等しいベース−エミッタ電圧
降下を有するトランジスタ１０に比べ、僅かに高いベー
ス−エミッタ電圧降下で、ＶD＋ＶF（ＶFはダイオード
Ｄ４での電圧降下）に等しい電圧降下を生じる。このた
め、電圧ＶDが落ちると、トランジスタＴ１のベースに
接続される抵抗Ｒにより、トランジスタＴ１はトランジ
スタ１０に先行してオンされ、これにより、ＶDの降下
により生じるどんな問題も防止できる。
【００３０】図５は、負の入力電圧ＶINと正のドレイン
電圧ＶDを有する回路の動作を説明するために、図４の
回路を変更して示す図である。図５において、寄生トラ
ンジスタ８は、上記バイアス状態においてオンされるよ
うなトランジスタであり、寄生トランジスタ９に代えて
示される。トランジスタＴ１とトランジスタ４７は、可
能なオン状態を示すために、逆になっている（エミッタ
とコレクタが逆になっている）。
電圧ＶDを有する回路の動作を説明するために、図４の
回路を変更して示す図である。図５において、寄生トラ
ンジスタ８は、上記バイアス状態においてオンされるよ
うなトランジスタであり、寄生トランジスタ９に代えて
示される。トランジスタＴ１とトランジスタ４７は、可
能なオン状態を示すために、逆になっている（エミッタ
とコレクタが逆になっている）。
【００３１】図５において、トランジスタＴ１はまた、
図４におけるダイオードＤ２、Ｄ５に結合された寄生ト
ランジスタであり、この寄生トランジスタは図４のＤ３
とＤ４に結合されている（トランジスタ４７と同様に、
エミッタが接地され、絶縁領域７でベースが形成され、
コレクタが層１１で形成されたＤ４の寄生トランジス
タ）。
図４におけるダイオードＤ２、Ｄ５に結合された寄生ト
ランジスタであり、この寄生トランジスタは図４のＤ３
とＤ４に結合されている（トランジスタ４７と同様に、
エミッタが接地され、絶縁領域７でベースが形成され、
コレクタが層１１で形成されたＤ４の寄生トランジス
タ）。
【００３２】図５の動作状態において、寄生トランジス
タ８は、絶縁領域７を入力電圧ＶIN（およそ０．２Ｖ以
上）に近づけ、これにより、トランジスタ８のベース−
エミッタ接合の電圧降下（トランジスタ８がオンするの
に０．６−０．７Ｖが要求される）を不十分なものとす
るショットキーダイオードＤ２によりオンすることが防
止される。
タ８は、絶縁領域７を入力電圧ＶIN（およそ０．２Ｖ以
上）に近づけ、これにより、トランジスタ８のベース−
エミッタ接合の電圧降下（トランジスタ８がオンするの
に０．６−０．７Ｖが要求される）を不十分なものとす
るショットキーダイオードＤ２によりオンすることが防
止される。
【００３３】さらに、図５の動作状態において、Ｄ３、
Ｄ５および寄生トランジスタはオフされる。実際のとこ
ろ、Ｄ３は、関連する寄生トランジスタ４７のベース−
エミッタ接合なので、逆バイアスされている。ダイオー
ドＤ４についても同様である。ここで、Ｄ５がオンさ
れ、Ｔ１のベースをエミッタと同電圧に維持する。この
結果、トランジスタＴ１はオフを維持する（これは、ト
ランジスタＴ１の欠陥を防止するため、ドレイン電圧Ｖ
Dが高い場合に要求される）。最終的に、寄生トランジ
スタ１０は、そのベースがそのエミッタおよびコレクタ
に比して高電圧にされるためにオフされる。
Ｄ５および寄生トランジスタはオフされる。実際のとこ
ろ、Ｄ３は、関連する寄生トランジスタ４７のベース−
エミッタ接合なので、逆バイアスされている。ダイオー
ドＤ４についても同様である。ここで、Ｄ５がオンさ
れ、Ｔ１のベースをエミッタと同電圧に維持する。この
結果、トランジスタＴ１はオフを維持する（これは、ト
ランジスタＴ１の欠陥を防止するため、ドレイン電圧Ｖ
Dが高い場合に要求される）。最終的に、寄生トランジ
スタ１０は、そのベースがそのエミッタおよびコレクタ
に比して高電圧にされるためにオフされる。
【００３４】図４、図５の回路において、ダイオードＤ
３は、入力電圧ＶINおよびドレイン電圧ＶDが共に正で
あるとき、またはいずれか一方がゼロで、他方が正であ
るとき、絶縁領域７を接地するために備えられる。これ
ら全ての場合において、ダイオードＤ３はオンされ、絶
縁領域７を回路内の最小電圧に維持する。そして、トラ
ンジスタ８、９およびトランジスタＴ１はオフに維持さ
れる。
３は、入力電圧ＶINおよびドレイン電圧ＶDが共に正で
あるとき、またはいずれか一方がゼロで、他方が正であ
るとき、絶縁領域７を接地するために備えられる。これ
ら全ての場合において、ダイオードＤ３はオンされ、絶
縁領域７を回路内の最小電圧に維持する。そして、トラ
ンジスタ８、９およびトランジスタＴ１はオフに維持さ
れる。
【００３５】回路４０は、図６に示される解決策を用い
て、容易に構成することができる。特に、抵抗は、ＭＯ
ＳＦＥＴトランジスタ（図６の２７または１５）のゲー
トを形成するポリシリコン層を使用して、または同じＭ
ＯＳＦＥＴトランジスタの拡散ドレイン／ソース領域を
使用して、さらにはまた、電源部から絶縁された領域内
の高抵抗性のＰタイプ拡散層を設けることにより集積で
きる。
て、容易に構成することができる。特に、抵抗は、ＭＯ
ＳＦＥＴトランジスタ（図６の２７または１５）のゲー
トを形成するポリシリコン層を使用して、または同じＭ
ＯＳＦＥＴトランジスタの拡散ドレイン／ソース領域を
使用して、さらにはまた、電源部から絶縁された領域内
の高抵抗性のＰタイプ拡散層を設けることにより集積で
きる。
【００３６】図７は、図６と同じ技術を用いるトランジ
スタＴ１、ダイオードＤ２、Ｄ３の実施形態を示す。図
６と同一対象物には同一符号を用いて示し、説明は省略
する。
スタＴ１、ダイオードＤ２、Ｄ３の実施形態を示す。図
６と同一対象物には同一符号を用いて示し、説明は省略
する。
【００３７】図７の７０は、その上にダイオードが形成
され、また領域２２、２３、５２に類似する絶縁領域７
３によって分離された２つのＮウエル領域７１、７２が
備えられるＰタイプ埋設層を示す。Ｎウエル領域７１、
７２はコンタクト７６、７７に接続のためのＮ+タイプ
領域７４、７５を構成する。これらは、領域７１、７２
がカソードを形成するショットキーダイオードを形成す
るための、アルミニウムコンタクト７８、７９により直
接接続される。コンタクト７８、７９（ダイオードアノ
ード）は、ショットキーダイオードＤ２、Ｄ３のアノー
ドを電気的に接続する金属ライン８０によって接続され
る。
され、また領域２２、２３、５２に類似する絶縁領域７
３によって分離された２つのＮウエル領域７１、７２が
備えられるＰタイプ埋設層を示す。Ｎウエル領域７１、
７２はコンタクト７６、７７に接続のためのＮ+タイプ
領域７４、７５を構成する。これらは、領域７１、７２
がカソードを形成するショットキーダイオードを形成す
るための、アルミニウムコンタクト７８、７９により直
接接続される。コンタクト７８、７９（ダイオードアノ
ード）は、ショットキーダイオードＤ２、Ｄ３のアノー
ドを電気的に接続する金属ライン８０によって接続され
る。
【００３８】図７の装置は、コンタクト７８を囲み、ダ
イオードＤ２のブレークダウン電圧を増大させるＮウエ
ル領域７１内のＰ+タイプリング８１によって特徴づけ
られる。実際、ショットキーダイオードのブレークダウ
ン電圧が最大入力電圧ＶINより低い場合は、絶縁領域７
（ダイオードＤ２のアノード）の電圧は入力電圧ＶINに
追従できない。こうして全体的に装置の動作を悪化させ
る。
イオードＤ２のブレークダウン電圧を増大させるＮウエ
ル領域７１内のＰ+タイプリング８１によって特徴づけ
られる。実際、ショットキーダイオードのブレークダウ
ン電圧が最大入力電圧ＶINより低い場合は、絶縁領域７
（ダイオードＤ２のアノード）の電圧は入力電圧ＶINに
追従できない。こうして全体的に装置の動作を悪化させ
る。
【００３９】上述したブレークダウン電圧は、公知のよ
うに、金属−半導体インタフェースの周囲に沿う電界の
急速な増大によって制限される。この問題は、しかしな
がら、ダイオードのアノードに接続され、ショットキー
接合の端に沿って設けられるリング８１のようなガード
リングを形成することにより解決できる。
うに、金属−半導体インタフェースの周囲に沿う電界の
急速な増大によって制限される。この問題は、しかしな
がら、ダイオードのアノードに接続され、ショットキー
接合の端に沿って設けられるリング８１のようなガード
リングを形成することにより解決できる。
【００４０】
【発明の効果】上述された回路の効果は、以下の通りで
ある。まず、絶縁領域を最低電圧に即座に固定すること
により、電力ＶＤＭＯＳのドレイン領域と絶縁領域の間
の接合部がオンし、その結果集積装置の動作が悪化する
のを防止することができる。
ある。まず、絶縁領域を最低電圧に即座に固定すること
により、電力ＶＤＭＯＳのドレイン領域と絶縁領域の間
の接合部がオンし、その結果集積装置の動作が悪化する
のを防止することができる。
【００４１】第２に、この回路は容易に構成でき、高度
の信頼性を得ることができる。
の信頼性を得ることができる。
【００４２】この発明は、上記実施形態に限定されるこ
とはなく、例えばスイッチは他の要素により構成しても
よい。
とはなく、例えばスイッチは他の要素により構成しても
よい。
【図１】この発明による集積回路の構成を示す図であ
る。
る。
【図２】図１に示す集積回路の要素が設けられる半導体
材料のウエハーの断面図である。
材料のウエハーの断面図である。
【図３】この発明による回路の動作を示す回路図である
【図４】この発明による回路の動作を詳細に示す回路図
である。
である。
【図５】この発明による回路の図４と異なる動作を詳細
に示す回路図である。
に示す回路図である。
【図６】図３の回路要素を具体的に示す図である。
【図７】図６と異なる実施形態を示す図である。
１ 集積回路、２ 電源部、６ 入力領域、７、２２
絶縁領域、８、９、１０ 寄生トランジスタ、Ｄ、１
１、１２ 基板領域、Ｓ、１５ 基準電圧領域、Ｔ１
トランジスタ、Ｌ1−Ｌ3 導通路、Ｓ1−Ｓ3 第１−第
３制御スイッチ、ＶD 端子電圧、ＶIN 入力電圧、Ｄ
２−Ｄ５ ショットキーダイオード Ｒ抵抗、７１ 半
導体金属領域、７８ 金属電極、８１ ガードリング。
絶縁領域、８、９、１０ 寄生トランジスタ、Ｄ、１
１、１２ 基板領域、Ｓ、１５ 基準電圧領域、Ｔ１
トランジスタ、Ｌ1−Ｌ3 導通路、Ｓ1−Ｓ3 第１−第
３制御スイッチ、ＶD 端子電圧、ＶIN 入力電圧、Ｄ
２−Ｄ５ ショットキーダイオード Ｒ抵抗、７１ 半
導体金属領域、７８ 金属電極、８１ ガードリング。
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 595139691 コンソルツィオ・ペル・ラ・リチェル カ・スッラ・ミクロエレットロニカ・ネ ル・メッツォジオルノ ＣＯＮＳＯＲＺＩＯ ＰＥＲ ＬＡ Ｒ ＩＣＥＲＣＡ ＳＵＬＬＡ ＭＩＣＲＯ ＥＬＥＴＴＲＯＮＩＣＡ ＮＥＬ ＭＥ ＺＺＯＧＩＯＲＮＯ イタリア国、95121 カタニア、ストラ ダーレ・プリモゾーレ 50 ＳＴＲＡＤＡＬＥ ＰＲＩＭＯＳＯＬＥ 50， 95121 ＣＡＴＡＮＩＡ， Ｉ ＴＡＬＹ (72)発明者 セルジョ・パラーラ イタリア国、95026 アチトレッツァ、 ヴィア・リヴォルノ 103 (72)発明者 ラッファエレ・ザンブラーノ イタリア国、95037 エッセ・ジョヴァ ンニ・ラ・プンタ、ヴィア・デューカ・ ダオスタ 43／ア (56)参考文献 特開 平３ー188666（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H03K 17/08
Claims (17)
- 【請求項１】 電源部と、上記電源部から絶縁領域によ
って分離された低電圧要素と、基準電圧（グランド）を
有する基準電圧領域とを備え、 上記電源部は上記基準電圧に対して端子電圧にバイアス
されるＮタイプ基板領域を備え、 上記絶縁領域はＰタイプの導電性を有し、 上記低電圧要素は入力電圧に電気的に接続されるＮタイ
プ入力領域を備えた、 集積回路の寄生要素の導通を防止する回路において、 上記絶縁領域とそれぞれ上記基板領域、上記入力領域及
び上記基準電圧領域との間に設けられ、上記絶縁領域を
上記基板領域、上記入力領域及び上記基準電圧領域の間
で選択された領域に電気的に接続して即座に最低電圧に
するためのスイッチ可能な複数の導通路を備えたことを
特徴とする集積回路の寄生要素の導通を防止する回路。 - 【請求項２】 請求項１の集積回路の寄生要素の導通を
防止する回路において、 上記導通路のそれぞれは制御スイッチを備えることを特
徴とする集積回路の寄生要素の導通を防止する回路。 - 【請求項３】 請求項２の集積回路の寄生要素の導通を
防止する回路において、 上記制御スイッチは電圧制御されることを特徴とする集
積回路の寄生要素の導通を防止する回路。 - 【請求項４】 請求項３の集積回路の寄生要素の導通を
防止する回路において、 上記絶縁領域に接続される第１端子と、上記基板領域に
接続される第２端子とを更に備え、上記制御スイッチは、 上記入力電圧が上記基準電圧より
大きいか等しく、かつ上記端子電圧が上記基準電圧より
低いときに、上記絶縁領域を上記基板領域に電気的に接
続する第１スイッチを備えることを特徴とする集積回路
の寄生要素の導通を防止する回路。 - 【請求項５】 請求項４の集積回路の寄生要素の導通を
防止する回路において、 上記第１スイッチは、上記基準電圧領域に接続された制
御端子を有するトランジスタであることを特徴とする集
積回路の寄生要素の導通を防止する回路。 - 【請求項６】 請求項５の集積回路の寄生要素の導通を
防止する回路において、 上記トランジスタはバイポーラトランジスタであること
を特徴とする集積回路の寄生要素の導通を防止する回
路。 - 【請求項７】 請求項６の集積回路の寄生要素の導通を
防止する回路において、 上記トランジスタは上記基板領域によって形成される上
記第２端子を有する垂直トランジスタであることを特徴
とする集積回路の寄生要素の導通を防止する回路。 - 【請求項８】 請求項５乃至請求項７のいずれかの集積
回路の寄生要素の導通を防止する回路において、 上記トランジスタの上記制御端子と上記基準電圧領域の
間に設けられた第１の低電圧降下ダイオードを備えるこ
とを特徴とする集積回路の寄生要素の導通を防止する回
路。 - 【請求項９】 請求項８の集積回路の寄生要素の導通を
防止する回路において、 上記入力領域と上記トランジスタの上記制御端子の間に
抵抗を備えることを特徴とする集積回路の寄生要素の導
通を防止する回路。 - 【請求項１０】 請求項５乃至請求項９のいずれかの集
積回路の寄生要素の導通を防止する回路において、 上記トランジスタの上記制御端子と上記入力領域との間
には、上記入力電圧が上記基準電圧より低く、かつ上記
端子電圧が上記基準電圧より高いときに、上記トランジ
スタをオフに維持するための第２の低電圧降下ダイオー
ドを備えることを特徴とする集積回路の寄生要素の導通
を防止する回路。 - 【請求項１１】 請求項３乃至請求項１０のいずれかの
集積回路の寄生要素の導通を防止する回路において、上記制御スイッチは、 上記絶縁領域と上記入力領域との
間に設けられ、上記入力電圧が上記基準電圧より低く、
かつ上記端子電圧が上記基準電圧より高いときに、上記
絶縁領域を上記入力領域に電気的に接続するための第２
スイッチを備えることを特徴とする集積回路の寄生要素
の導通を防止する回路。 - 【請求項１２】 請求項１１の集積回路の寄生要素の導
通を防止する回路において、 上記第２スイッチは第３の低電圧降下ダイオードである
ことを特徴とする集積回路の寄生要素の導通を防止する
回路。 - 【請求項１３】 請求項３乃至請求項１２のいずれかの
集積回路の寄生要素の導通を防止する回路において、上記制御スイッチは、 上記絶縁領域と上記基準電圧領域
との間に設けられ、上記入力電圧が上記基準電圧より高
いか等しく、かつ上記端子電圧が上記基準電圧より高い
ときに、上記絶縁領域を上記基準電圧領域に電気的に接
続するための第３スイッチを備えたことを特徴とする集
積回路の寄生要素の導通を防止する回路。 - 【請求項１４】 請求項１３の集積回路の寄生要素の導
通を防止する回路において、 上記第３スイッチは第４の低電圧降下ダイオードである
ことを特徴とする集積回路の寄生要素の導通を防止する
回路。 - 【請求項１５】 請求項８乃至請求項１４のいずれかの
集積回路の寄生要素の導通を防止する回路において、 上記第１乃至第４の低電圧降下ダイオードはショットキ
ーダイオードであることを特徴とする集積回路の寄生要
素の導通を防止する回路。 - 【請求項１６】 請求項１５の集積回路の寄生要素の導
通を防止する回路において、 上記ショットキーダイオードは、それぞれがアノードと
カソード領域を形成する半導体金属領域と金属電極の間
のショットキー接合により構成され、上記ショットキー
ダイオードは上記ショットキーダイオードの上記アノー
ド領域に電気的に接続され、上記ショットキー接合の端
に沿って上記半導体金属領域を囲むＰタイプガードリン
グを備えることを特徴とする集積回路の寄生要素の導通
を防止する回路。 - 【請求項１７】 請求項１乃至請求項１６のいずれかの
集積回路の寄生要素の導通を防止する回路において、 上記電源部はＭＯＳＦＥＴパワートランジスタを備え、 上記基板領域は上記ＭＯＳＦＥＴパワートランジスタの
ドレイン領域を形成し、 上記基準電圧領域は上記ＭＯＳＦＥＴパワートランジス
タのソース領域に接続されることを特徴とする集積回路
の寄生要素の導通を防止する回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT94830444.9 | 1994-09-21 | ||
| EP94830444A EP0703620B1 (en) | 1994-09-21 | 1994-09-21 | Circuit for preventing turn-on of parasitic components in integrated circuits including a power stage and low-voltage control circuitry |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08227991A JPH08227991A (ja) | 1996-09-03 |
| JP2810641B2 true JP2810641B2 (ja) | 1998-10-15 |
Family
ID=8218527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7243236A Expired - Fee Related JP2810641B2 (ja) | 1994-09-21 | 1995-09-21 | 集積回路の寄生要素の導通を防止する回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5661430A (ja) |
| EP (1) | EP0703620B1 (ja) |
| JP (1) | JP2810641B2 (ja) |
| DE (1) | DE69426565T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3036423B2 (ja) * | 1996-02-06 | 2000-04-24 | 日本電気株式会社 | 半導体装置 |
| DE69624493T2 (de) * | 1996-12-09 | 2003-06-26 | St Microelectronics Srl | Vorrichtung und Verfahren zur Unterdrückung von parasitären Effekten in einer integrierten Schaltung mit pn-Isolationszonen |
| WO1998033274A1 (en) * | 1997-01-24 | 1998-07-30 | Hitachi, Ltd. | Power switch circuit |
| US6225673B1 (en) * | 1998-03-03 | 2001-05-01 | Texas Instruments Incorporated | Integrated circuit which minimizes parasitic action in a switching transistor pair |
| EP1049165B1 (en) * | 1999-04-30 | 2002-09-11 | STMicroelectronics S.r.l. | Integrated circuit structure comprising a power circuit portion and a control circuit portion, without parasitic currents |
| DE19928762C1 (de) * | 1999-06-23 | 2000-11-23 | Siemens Ag | Schaltungsanordnung zur Verhinderung der Injektion von Minoritätsladungsträgern in das Substrat |
| EP1221718A1 (en) * | 2001-01-08 | 2002-07-10 | STMicroelectronics S.r.l. | Integrated power device with improved efficiency and reduced overall dimensions |
| EP1965425A1 (en) * | 2007-03-01 | 2008-09-03 | Infineon Technologies Austria AG | Reverse voltage protected integrated circuit arrangement |
| US8013475B2 (en) | 2007-03-15 | 2011-09-06 | Infineon Technologies Ag | Reverse voltage protected integrated circuit arrangement for multiple supply lines |
| CN104347627A (zh) * | 2014-09-18 | 2015-02-11 | 成都星芯微电子科技有限公司 | 基于场效应管充电的半导体启动器件及制造工艺 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3990092A (en) * | 1974-01-11 | 1976-11-02 | Hitachi, Ltd. | Resistance element for semiconductor integrated circuit |
| JPS5742145A (en) * | 1980-08-26 | 1982-03-09 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| FR2636481B1 (fr) * | 1988-09-14 | 1990-11-30 | Sgs Thomson Microelectronics | Diode active integrable |
| US5051612A (en) * | 1989-02-10 | 1991-09-24 | Texas Instruments Incorporated | Prevention of parasitic mechanisms in junction isolated devices |
| IT1231541B (it) * | 1989-07-25 | 1991-12-17 | Sgs Thomson Microelectronics | Dispositivo di protezione contro gli effetti parassiti provocati da impulsi negativi di tensione di alimentazione in circuiti integrati monolitici includenti un dispositivo di potenza per il pilotaggio di un carico induttivo ed un dispositivo di controllo per detto dispositivo di potenza. |
| IT1252623B (it) * | 1991-12-05 | 1995-06-19 | Sgs Thomson Microelectronics | Dispositivo a semiconduttore comprendente almeno un transistor di potenza e almeno un circuito di comando, con circuito di isolamento dinamico,integrati in maniera monolitica nella stessa piastrina |
-
1994
- 1994-09-21 EP EP94830444A patent/EP0703620B1/en not_active Expired - Lifetime
- 1994-09-21 DE DE69426565T patent/DE69426565T2/de not_active Expired - Fee Related
-
1995
- 1995-09-19 US US08/529,805 patent/US5661430A/en not_active Expired - Lifetime
- 1995-09-21 JP JP7243236A patent/JP2810641B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69426565T2 (de) | 2001-05-31 |
| US5661430A (en) | 1997-08-26 |
| DE69426565D1 (de) | 2001-02-15 |
| EP0703620B1 (en) | 2001-01-10 |
| EP0703620A1 (en) | 1996-03-27 |
| JPH08227991A (ja) | 1996-09-03 |
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