KR20170108316A - 반도체 메모리 장치 - Google Patents

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KR20170108316A KR1020160032015A KR20160032015A KR20170108316A KR 20170108316 A KR20170108316 A KR 20170108316A KR 1020160032015 A KR1020160032015 A KR 1020160032015A KR 20160032015 A KR20160032015 A KR 20160032015A KR 20170108316 A KR20170108316 A KR 20170108316A
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박강우
최은지
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Abstract

메모리 셀 블록; 상기 메모리 셀 블록과 비트라인으로 전기적으로 연결되며, 상기 비트라인을 통해 전달된 데이터를 래치하고, 셀 선택 신호에 응답하여 래치된 데이터를 입출력 라인으로 출력하는 데이터 래치부; 및 상기 입출력 라인의 전압 레벨이 설정된 전압 레벨 이하가 되면 외부 전원 전압의 전압 레벨로 드라이빙 데이터를 생성하고, 프리차지 신호에 응답하여 상기 입출력 라인을 외부 전원 전압보다 낮고 접지 전압보다 높은 전압 레벨로 프리차지시키는 데이터 1차 증폭부를 포함한다.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치가 고속화 및 대용량화됨에 따라 반도체 메모리 장치의 내부 회로 또한 고속화 및 대용량화에 적합하도록 구성이 변하고 있다.
프리차지 회로는 특정 동작 이후 다음 동작을 위해 사용된 회로 내부 또는 외부의 특정 노드를 설정된 전압 레벨로 형성하는 회로이며, 프리차지 동작을 수행하여 다음 동작이 빨리 진행될 수 있도록 개발되고 있다.
본 발명은 고속화 및 대용화되는 추세에 따른 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 셀 블록; 상기 메모리 셀 블록과 비트라인으로 전기적으로 연결되며, 상기 비트라인을 통해 전달된 데이터를 래치하고, 셀 선택 신호에 응답하여 래치된 데이터를 입출력 라인으로 출력하는 데이터 래치부; 및 상기 입출력 라인의 전압 레벨이 설정된 전압 레벨 이하가 되면 외부 전원 전압의 전압 레벨로 드라이빙 데이터를 생성하고, 프리차지 신호에 응답하여 상기 입출력 라인을 외부 전원 전압보다 낮고 접지 전압보다 높은 전압 레벨로 프리차지시키는 데이터 1차 증폭부를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 셀 블록으로부터 전달 받은 데이터를 입출력 라인과 입출력 라인바로 출력하는 데이터 래치부; 상기 입출력 라인 및 상기 입출력 라인바 중 어느 하나가 설정된 전압 레벨 이하로 낮아지면 드라이빙 데이터 및 드라이빙 데이터바 중 하나를 외부 전원 전압 레벨로 드라이빙하여 출력하고, 프리차지 신호에 응답하여 상기 입출력 라인과 상기 입출력 라인바를 상기 외부 전원 전압 레벨보다 낮고 접지 전압 레벨보다 높은 전압 레벨로 프리차지시키는 데이터 1차 증폭부; 및 상기 드라이빙 데이터 및 상기 드라이빙 데이터바의 전압 레벨을 비교하여 출력 데이터를 생성하는 데이터 2차 증폭부를 포함한다.
본 발명에 따른 반도체 메모리 장치는 고속화 및 대용량화에 장점이 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 메모리 셀 블록(10), 데이터 래치부(20), 데이터 1차 증폭부(30) 및 데이터 2차 증폭부(40)를 포함할 수 있다.
상기 메모리 셀 블록(10)은 데이터가 저장되는 영역일 수 있다. 예를 들어, 상기 메모리 셀 블록(10)은 제 1 내지 제 3 비트라인(BL<0:2>)과 제 1 내지 제 3 비트라인바(BLB<0:2>) 중 선택된 비트라인 및 비트라인바를 통해 입력 받은 데이터를 저장하거나 저장된 데이터를 출력하도록 구성될 수 있다.
상기 데이터 래치부(20)는 상기 메모리 셀 블록(10)과 상기 제 1 내지 제 3 비트라인(BL<0:2>)과 상기 제 1 내지 제 3 비트라인바(BLB<0:2>)를 통해 전기적으로 연결될 수 있다. 예를 들어, 상기 데이터 래치부(20)는 상기 제 1 내지 제 3 비트라인(BL<0:2>) 및 상기 제 1 내지 제 3 비트라인바(BLB<0:2>)를 통해 전달된 데이터를 래치하고, 제 1 내지 제 3 셀 선택 신호(CS<0:2>) 중 인에이블된 셀 선택 신호(CS<i>)에 대응하는 비트라인(BL<i>) 및 비트라인바(BLB<i>)를 통해 래치된 데이터를 입출력 라인(IO_L) 및 입출력 라인바(IOB_L)로 출력할 수 있다.
상기 데이터 1차 증폭부(30)는 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L)를 통해 입력되는 데이터를 드라이빙하여 드라이빙 데이터(D_data) 및 드라이빙 데이터바(D_datab)로 출력할 수 있다. 예를 들어, 상기 데이터 1차 증폭부(30)는 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L)의 전압 레벨에 응답하여 상기 드라이빙 데이터(D_data) 및 상기 드라이빙 데이터바(D_datab)를 생성 및 출력할 수 있다. 이때, 상기 데이터 1차 증폭부(30)는 프리차지 신호(PRE_s)에 응답하여 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L)를 외부 전원 전압(VCC)보다 낮고 접지 전압(ground voltage)보다 높은 레벨로 프리차지시킬 수 있다.
상기 데이터 2차 증폭부(40)는 상기 드라이빙 데이터(D_data)와 상기 드라이빙 데이터바(D_datab)에 응답하여 출력 데이터(Data_out)를 생성할 수 있다. 예를 들어, 상기 데이터 2차 증폭부(40)는 상기 드라이빙 데이터(D_data)와 상기 드라이빙 데이터바(D_datab)의 전압 레벨을 비교하여 상기 출력 데이터(Data_out)를 생성할 수 있다.
도 1에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 래치부(20), 데이터 1차 증폭부(30) 및 데이터 2차 증폭부(40)는 도 2에 도시된 바와 같이 구성될 수 있다.
상기 데이터 래치부(20)는 제 1 내지 제 3 래치 출력부(20-1, 20-2,20-3)를 포함할 수 있다.
상기 제 1 래치 출력부(20-1)는 상기 제 1 비트라인(BL<0>) 및 상기 제 1 비트라인바(BLB<0>)를 통해 입력된 데이터를 래치한다. 상기 제 1 래치 출력부(20-1)는 상기 제 1 셀 선택 신호(CS<0>)에 응답하여 래치된 신호를 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L)로 출력할 수 있다. 예를 들어, 상기 제 1 래치 출력부(20-1)는 상기 제 1 비트라인(BL<0>) 및 상기 제 1 비트라인바(BLB<0>)를 통해 입력된 데이터를 래치하고, 상기 제 1 셀 선택 신호(CS<0>)가 인에이블되면 래치된 신호를 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L)로 출력할 수 있다.
상기 제 1 래치 출력부(20-1)는 제 1 및 제 2 인버터(IV1, IV2), 및 제 1 및 제 2 트랜지스터(N1, N2)를 포함할 수 있다. 상기 제 1 인버터(IV1)는 입력단에 상기 제 1 비트라인(BL<0>)이 연결되고, 출력단에 상기 제 1 비트라인바(BLB<0>)가 연결된다. 상기 제 2 인버터(IV2)는 입력단에 상기 제 1 비트라인바(BLB<0>)가 연결되고, 출력단에 상기 제 1 비트라인(BL<0>)이 연결된다. 상기 제 1 트랜지스터(N1)는 게이트에 상기 제 1 셀 선택 신호(CS<0>)를 입력 받고, 드레인에 상기 제 1 비트라인(BL<0>)이 연결되며, 소오스에 상기 입출력 라인(IO_L)이 연결된다. 상기 제 2 트랜지스터(N2)는 게이트에 상기 제 1 셀 선택 신호(CS<0>)를 입력 받고, 드레인에 상기 제 1 비트라인바(BLB<0>)가 연결되며, 소오스에 상기 입출력 라인바(IOB_L)가 연결된다.
상기 제 2 래치 출력부(20-2)는 상기 제 2 비트라인(BL<1>) 및 상기 제 2 비트라인바(BLB<1>)를 통해 입력된 데이터를 래치한다. 상기 제 2 래치 출력부(20-2)는 상기 제 2 셀 선택 신호(CS<1>)에 응답하여 래치된 신호를 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L)로 출력할 수 있다. 예를 들어, 상기 제 2 래치 출력부(20-2)는 상기 제 2 비트라인(BL<1>) 및 상기 제 2 비트라인바(BLB<1>)를 통해 입력된 데이터를 래치하고, 상기 제 2 셀 선택 신호(CS<1>)가 인에이블되면 래치된 신호를 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L)로 출력할 수 있다.
상기 제 2 래치 출력부(20-2)는 제 3 및 제 4 인버터(IV3, IV4), 및 제 3 및 제 4 트랜지스터(N3, N4)를 포함할 수 있다. 상기 제 3 인버터(IV3)는 입력단에 상기 제 2 비트라인(BL<1>)이 연결되고, 출력단에 상기 제 2 비트라인바(BLB<1>)가 연결된다. 상기 제 4 인버터(IV4)는 입력단에 상기 제 2 비트라인바(BLB<1>)가 연결되고, 출력단에 상기 제 2 비트라인(BL<1>)이 연결된다. 상기 제 3 트랜지스터(N3)는 게이트에 상기 제 2 셀 선택 신호(CS<1>)를 입력 받고, 드레인에 상기 제 2 비트라인(BL<1>)이 연결되며, 소오스에 상기 입출력 라인(IO_L)이 연결된다. 상기 제 4 트랜지스터(N4)는 게이트에 상기 제 2 셀 선택 신호(CS<1>)를 입력 받고, 드레인에 상기 제 2 비트라인바(BLB<1>)가 연결되며, 소오스에 상기 입출력 라인바(IOB_L)가 연결된다.
상기 제 3 래치 출력부(20-3)는 상기 제 3 비트라인(BL<2>) 및 상기 제 3 비트라인바(BLB<2>)를 통해 입력된 데이터를 래치한다. 상기 제 3 래치 출력부(20-3)는 상기 제 3 셀 선택 신호(CS<2>)에 응답하여 래치된 신호를 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L)로 출력할 수 있다. 예를 들어, 상기 제 3 래치 출력부(20-3)는 상기 제 3 비트라인(BL<2>) 및 상기 제 3 비트라인바(BLB<2>)를 통해 입력된 데이터를 래치하고, 상기 제 3 셀 선택 신호(CS<2>)가 인에이블되면 래치된 신호를 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L)로 출력할 수 있다.
상기 제 3 래치 출력부(20-3)는 제 5 및 제 6 인버터(IV5, IV6), 및 제 5 및 제 6 트랜지스터(N5, N6)를 포함할 수 있다. 상기 제 5 인버터(IV5)는 입력단에 상기 제 3 비트라인(BL<2>)이 연결되고, 출력단에 상기 제 3 비트라인바(BLB<2>)가 연결된다. 상기 제 6 인버터(IV6)는 입력단에 상기 제 3 비트라인바(BLB<2>)가 연결되고, 출력단에 상기 제 3 비트라인(BL<2>)이 연결된다. 상기 제 5 트랜지스터(N5)는 게이트에 상기 제 3 셀 선택 신호(CS<2>)를 입력 받고, 드레인에 상기 제 3 비트라인(BL<2>)이 연결되며, 소오스에 상기 입출력 라인(IO_L)이 연결된다. 상기 제 6 트랜지스터(N6)는 게이트에 상기 제 3 셀 선택 신호(CS<2>)를 입력 받고, 드레인에 상기 제 3 비트라인바(BLB<2>)가 연결되며, 소오스에 상기 입출력 라인바(IOB_L)가 연결된다. 상기 제 1 내지 제 3 래치 출력부(20-1, 20-2, 20-3) 각각은 해당하는 비트라인 및 비트라인바를 통해 입력된 데이터를 래치하고, 래치된 데이터를 상기 제 1 내지 제 3 셀 선택 신호(CS<0:2>)에 응답하여 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L)로 출력한다. 이때, 상기 제 1 내지 제 3 래치 출력부(20-1, 20-2, 20-3) 중 하나의 래치 출력부가 래치된 데이터를 출력할 경우 상기 입출력 라인(IO_L)의 전압 레벨이 높아지면 상기 입출력 라인바(IOB_L)의 전압 레벨이 낮아지거나 상기 입출력 라인(IO_L)의 전압 레벨이 낮아지면 상기 입출력 라인바(IOB_L)의 전압 레벨이 높아진다.
상기 데이터 1차 증폭부(30)는 제 1 및 제 2 드라이빙부(31, 32) 및 프리차지부(33)를 포함할 수 있다.
상기 제 1 드라이빙부(31)는 상기 입출력 라인(IO_L)의 데이터를 드라이빙하여 상기 드라이빙 데이터(D_data)로서 출력할 수 있다. 예를 들어, 상기 제 1 드라이빙부(31)는 상기 입출력 라인(IO_L)의 전압 레벨이 설정된 전압 레벨이하로 낮아지면 상기 드라이빙 데이터(D_data)의 전압 레벨을 높이도록 구성될 수 있다.
상기 제 1 드라이빙부(31)는 제 7 트랜지스터(P1)를 포함할 수 있다. 상기 제 7 트랜지스터(P1)는 게이트에 상기 입출력 라인(IO_L)이 연결되고, 소오스에 외부 전원 전압(VCC)을 인가 받으며, 드레인에서 상기 드라이빙 데이터(D_data)를 출력한다.
상기 제 2 드라이빙부(32)는 상기 입출력 라인바(IOB_L)의 데이터를 드라이빙하여 상기 드라이빙 데이터바(D_datab)로서 출력할 수 있다. 예를 들어, 상기 제 2 드라이빙부(32)는 상기 입출력 라인바(IOB_L)의 전압 레벨이 설정된 전압 레벨이하로 낮아지면 상기 드라이빙 데이터바(D_datab)의 전압 레벨을 높이도록 구성될 수 있다.
상기 제 2 드라이빙부(32)는 제 8 트랜지스터(P2)를 포함할 수 있다. 상기 제 8 트랜지스터(P2)는 게이트에 상기 입출력 라인바(IOB_L)가 연결되고, 소오스에 외부 전원 전압(VCC)을 인가 받으며, 드레인에서 상기 드라이빙 데이터바(D_datab)를 출력한다.
상기 프리차지부(33)는 상기 프리차지 신호(PRE_s)에 응답하여 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L)를 프리차지시킨다. 예를 들어, 상기 프리차지부(33)는 상기 프리차지 신호(PRE_s)가 인에이블되면 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L)를 특정 전압 레벨 즉, 상기 외부 전원 전압(VCC)의 전압 레벨보다 낮고 접지 전압(ground voltage)보다 높은 전압 레벨로 프리차지시킨다.
상기 프리차지부(33)는 제 9 및 제 10 트랜지스터(N7, N8)를 포함할 수 있다. 상기 제 9 트랜지스터(N7)는 게이트에 상기 프리차지 신호(PRE_s)를 입력 받고, 드레인에 외부 전원 전압(VCC)을 인가 받으며, 소오스에 상기 입출력 라인바(IOB_L)가 연결된다. 상기 제 10 트랜지스터(N8)는 게이트에 상기 프리차지 신호(PRE_s)를 입력 받고, 드레인에 외부 전원 전압(VCC)을 인가 받으며, 소오스에 상기 입출력 라인(IO_L)이 연결된다.
상기 프리차지부(33)의 동작을 더욱 상세히 설명하면 다음과 같다. 상기 제 9 및 제 10 트랜지스터(N7, N8)를 포함하는 상기 프리차지부(33)는 상기 프리차지 신호(PRE_s)가 인에이블되면 턴온된 상기 제 9 및 제 10 트랜지스터(N7, N8)에 의해 외부 전원 전압(VCC)보다 낮은 전압이 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L)로 인가되며 프리차지 동작이 수행된다. 이때, 상기 프리차지 신호(PRE_s)에 의해 턴온된 상기 제 9 및 제 10 트랜지스터(N7, N8)의 턴온 저항만큼 상기 외부 전원 전압(VCC)은 전압 강하되고, 상기 제 9 트랜지스터(N7)의 턴온저항 만큼 전압 강하된 전압이 상기 입출력 라인바(IOB_L)에 인가되고, 상기 제 10 트랜지스터(N8)의 턴온 저항만큼 전압 강하된 전압이 상기 입출력 라인(IO_L)이 인가되어, 상기 입출력 라인(IO_L)과 상기 입출력 라인바(IOB_L)이 프리차지된다. 상기 턴온 저항은 턴온된 트랜지스터를 등가 회로로 간주하였을 때의 저항 값을 의미할 수 있다.
상기 데이터 2차 증폭부(40)는 상기 드라이빙 데이터(D_data)의 전압 레벨과 상기 드라이빙 데이터바(D_datab)의 전압 레벨을 비교하여 상기 출력 데이터(Data_out)를 생성하고 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
메모리 셀 블록(10)에 저장된 데이터가 제 1 내지 제 3 비트라인(BL<0:2>) 및 제 1 내지 제 3 비트라인바(BLB<0:2>)를 통해 출력된다.
데이터 래치부(20)는 상기 제 1 내지 제 3 비트라인(BL<0:2>) 및 상기 제 1 내지 제 3 비트라인바(BLB<0:n>)를 통해 전달된 데이터를 래치하고, 래치된 데이터들 중 제 1 내지 제 3 셀 선택 신호(CS<0:2>) 중 인에이블된 셀 선택 신호(CS<i>)에 대응하는 데이터가 입출력 라인(IO_L) 및 입출력 라인바(IOB_L)로 출력시킨다.
도 2를 참조하여 상기 데이터 래치부(20)의 동작을 상세히 설명하면 다음과 같다.
상기 데이터 래치부(20)는 제 1 내지 제 3 래치 출력부(20-1, 20-2, 20-3)를 포함할 수 있다.
상기 제 1 래치 출력부(20-1)는 상기 제 1 비트라인(BL<0>) 및 상기 제 1 비트라인바(BLB<0>)를 통해 입력된 데이터를 래치하고, 상기 제 1 셀 선택 신호(CS<0>)가 인에이블되면 래치된 데이터를 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L)로 출력한다.
상기 제 2 래치 출력부(20-2)는 상기 제 2 비트라인(BL<1>) 및 상기 제 2 비트라인바(BLB<1>)를 통해 입력된 데이터를 래치하고, 상기 제 2 셀 선택 신호(CS<1>)가 인에이블되면 래치된 데이터를 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L)로 출력한다.
상기 제 3 래치 출력부(20-3)는 상기 제 3 비트라인(BL<2>) 및 상기 제 3 비트라인바(BLB<2>)를 통해 입력된 데이터를 래치하고, 상기 제 3 셀 선택 신호(CS<2>) 인에이블되면 래치된 데이터를 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L)로 출력한다. 이때, 상기 제 1 내지 제 3 래치 출력부(20-1, 20-2, 20-3)가 상기 제 1 내지 제 3 셀 선택 신호(CS<0:2>)를 통해 래치된 데이터를 출력할 경우 상기 입출력 라인(IO_L)의 전압 레벨과 상기 입출력 라인바(IOB_L)의 전압 레벨은 서로 반대 방향으로 움직인다. 다시 설명하면, 상기 제 1 내지 제 3 래치 출력부(20-1, 20-2, 20-3)에서 래치된 데이터가 출력될 경우 상기 입출력 라인(IO_L)의 전압 레벨이 높아질 경우 상기 입출력 라인바(IOB_L)의 전압 레벨은 낮아지고, 상기 입출력 라인(IO_L)의 전압 레벨이 낮아질 경우 상기 입출력 라인바(IOB_L)의 전압 레벨은 높아진다. 즉, 상기 제 1 내지 제 3 래치 출력부(20-1, 20-2, 20-3)에서 래치된 데이터가 출력될 경우 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L) 중 하나는 전압 레벨이 낮아지고, 나머지 하나는 전압 레벨이 높아진다.
데이터 1차 증폭부(30)는 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L) 중 하나가 설정된 전압 레벨이하로 낮아지면 드라이빙 데이터(D_data) 및 드라이빙 데이터바(D_datab) 중 하나를 외부 전원 전압(VCC)의 전압 레벨로 드라이빙시킨다. 상세히 설명하면, 상기 데이터 1차 증폭부(30)는 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L) 중 상기 입출력 라인(IO_L)의 전압 레벨이 설정된 전압 레벨이하로 낮아지면 상기 드라이빙 데이터(D_data) 및 상기 드라이빙 데이터바(D_datab) 중 상기 드라이빙 데이터(D_data)를 상기 외부 전원 전압(VCC)의 전압 레벨로 드라이빙시킨다. 상기 데이터 1차 증폭부(30)는 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L) 중 상기 입출력 라인바(IOB)의 전압 레벨이 설정된 전압 레벨 이하로 낮아지면 상기 드라이빙 데이터(D_data) 및 상기 드라이빙 데이터바(D_datab) 중 상기 드라이빙 데이터바(D_datab)를 상기 외부 전원 전압(VCC)의 전압 레벨로 드라이빙시킨다.
데이터 2차 증폭부(40)는 상기 드라이빙 데이터(D_data)의 전압 레벨 및 상기 드라이빙 데이터바(D_datab)의 전압 레벨을 비교하여 출력 데이터(Data_out)를 생성하고 출력한다.
상기 메모리 셀 블록(10)의 데이터가 상기 데이터 래치부(20), 상기 데이터 1차 증폭부(30), 및 상기 데이터 2차 증폭부(40)를 통해 상기 출력 데이터(Data_out)로서 출력된 이후 프리차지 신호(PRE_s)가 인에이블된다.
프리차지부(33)는 상기 프리차지 신호(PRE_s)가 인에이블되면 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L)를 외부 전원 전압(VCC)의 전압 레벨보다 낮고 접지 전압(ground voltage)보다 높은 전압 레벨로 프리차지시킨다. 이때, 상기 프리차지부(30)는 도 2에 도시된 제 1 및 제 2 드라이빙부(31, 32)를 구성하는 피모스 트랜지스터(P1, P2)가 턴온되지 않을 정도로 낮은 레벨로 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L)를 프리차지시킨다. 도 2에 도시된, 본 발명의 실시예에 따른 프리차지부(33)는 엔모스 트랜지스터(N7, N8)를 이용하여 엔모스 트랜지스터(N7, N8)가 상기 프리차지 신호(PRE_s)가 인에이블될 때 턴온되게 구성되고, 턴온된 엔모스 트랜지스터(N7, N8)의 턴온 저항만큼 외부 전원 전압(VCC)을 강하시킨다. 외부 전원 전압(VCC)의 전압 레벨에서 턴온된 엔모스 트랜지스터(N7, N8)의 턴온 저항만큼 전압 강하된 전압이 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L)에 인가되고, 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L)는 프리차지된다.
상기 제 1 및 제 2 드라이빙부(31, 32)는 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L)가 설정된 전압 레벨 이하로 낮아져야 상기 드라이빙 데이터(D_data) 및 상기 드라이빙 데이터바(D_datab)를 생성 및 출력함으로, 상기 입출력 라인(IO_L) 및 상기 입출력 라인바(IOB_L)를 외부 전원 전압(VCC) 레벨이 아닌 외부 전원 전압(VCC) 레벨보다 낮은 전압 레벨 즉, 외부 전원 전압(VCC) 레벨에서 엔모스 트랜지스터(N7, N8)의 턴온 저항만큼 전압 강하된 전압으로 프리차지시킴으로써, 상기 메모리 셀 블록(10)으로부터 출력되는 데이터를 보다 빨리 상기 출력 데이터(Data_out)를 생성하고 출력할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (12)

  1. 메모리 셀 블록;
    상기 메모리 셀 블록과 비트라인으로 전기적으로 연결되며, 상기 비트라인을 통해 전달된 데이터를 래치하고, 셀 선택 신호에 응답하여 래치된 데이터를 입출력 라인으로 출력하는 데이터 래치부; 및
    상기 입출력 라인의 전압 레벨에 응답하여 외부 전원 전압의 전압 레벨로 드라이빙 데이터를 생성하고, 프리차지 신호에 응답하여 상기 입출력 라인을 외부 전원 전압보다 낮고 접지 전압보다 높은 전압 레벨로 프리차지시키는 데이터 1차 증폭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 1차 증폭부는
    상기 입출력 라인의 전압 레벨이 설정된 전압 레벨 이하가 되면 상기 드라이빙 데이터를 생성하는 드라이빙부, 및
    상기 프리차지 신호에 응답하여 상기 입출력 라인을 외부 전원 전압보다 낮고 접지 전압보다 높은 전압 레벨로 프리차지시키는 프리차지부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 드라이빙부는 피모스 트랜지스터를 포함하며,
    상기 피모스 트랜지스터는 게이트에 상기 입출력 라인이 연결되고, 소오스에 외부 전원 전압이 인가되며, 드레인에서 드라이빙 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 프리차지부는
    상기 피모스 트랜지스터가 턴온되지 않을 정도의 전압 레벨로 상기 입출력 라인을 프리차지시키는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 프리차지부는
    엔모스 트랜지스터를 포함하며,
    상기 프리차지부는 상기 프리차지 신호에 응답하여 외부 전원 전압에서 상기 엔모스 트랜지스터의 턴온 저항만큼 전압 강하된 전압 레벨로 상기 입출력 라인을 프리차지시키는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 프리차지부는
    게이트에 상기 프리차지 신호를 입력 받고, 드레인에 외부 전원 전압을 인가 받으며, 소오스에 상기 입출력 라인이 연결된 상기 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 메모리 셀 블록으로부터 전달 받은 데이터를 입출력 라인과 입출력 라인바로 출력하는 데이터 래치부;
    상기 입출력 라인 및 상기 입출력 라인바 중 어느 하나가 설정된 전압 레벨 이하로 낮아지면 드라이빙 데이터 및 드라이빙 데이터바 중 하나를 외부 전원 전압 레벨로 드라이빙하여 출력하고, 프리차지 신호에 응답하여 상기 입출력 라인과 상기 입출력 라인바를 상기 외부 전원 전압 레벨보다 낮고 접지 전압 레벨보다 높은 전압 레벨로 프리차지시키는 데이터 1차 증폭부; 및
    상기 드라이빙 데이터 및 상기 드라이빙 데이터바의 전압 레벨을 비교하여 출력 데이터를 생성하는 데이터 2차 증폭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 데이터 래치부는
    상기 메모리 셀 블록으로부터 전달받은 데이터에 응답하여 상기 입출력 라인 및 상기 입출력 라인바 중 하나의 전압 레벨을 높이면 다른 하나는 낮추는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 데이터 1 차 증폭부는
    상기 입출력 라인의 전압 레벨에 응답하여 상기 드라이빙 데이터를 생성하는 제 1 드라이빙부,
    상기 입출력 라인바의 전압 레벨에 응답하여 상기 드라이빙 데이터바를 생성하는 제 2 드라이빙부, 및
    상기 프리차지 신호에 응답하여 상기 입출력 라인 및 상기 입출력 라인바를 프리차지시키는 프리차지부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 드라이빙부 각각은
    피모스 트렌지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 프리차지부는
    상기 피모스 트랜지스터가 턴온되지 않을 정도의 전압 레벨로 상기 입출력 라인과 상기 입출력 라인바를 프리차지시키는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 프리차지부는 엔모스 트렌지스터를 포함하고,
    상기 프리차지 신호가 인에이블되면 상기 엔모스 트랜지스터를 턴온시키고,
    턴온된 상기 엔모스 트랜지스터를 통해 외부 전원 전압이 상기 엔모스 트랜지스터의 턴온 저항만큼 전압 강하되어 상기 입출력 라인과 상기 입출력 라인바에 인가되는 것을 특징으로 하는 반도체 메모리 장치.
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