KR101034441B1 - 레귤레이터 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

레귤레이터 회로 및 이를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 레귤레이터 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것으로, 클럭 신호와 펌프 인에이블 신호에 응답하여 패스 펌프 전압을 생성하는 차지 펌프 회로와, 상기 패스 펌프 전압을 인가받아 패스 전압을 생성하는 레귤레이터 회로, 및 상기 패스 전압을 워드라인에 인가하는 스위칭 회로를 포함하며, 상기 레귤레이터 회로는 상기 패스 전압의 레벨을 검출하여 프로그램 동작에서 검증 동작으로 변환되는 변환 구간에서 상기 패스 전압을 디스차지 하는 시간을 제어하는 반도체 메모리 장치를 제공한다.
패스 전압, 디스차지, 레귤레이터

Description

레귤레이터 회로 및 이를 포함하는 반도체 메모리 장치{Regulator circuit and Semiconductor memory device including the same}
본 발명은 레귤레이터 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것으로, 특히 전압 레벨을 안정화시켜 전류 소모를 감소시킬 수 있는 레귤레이터 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
도 1은 반도체 메모리 장치의 프로그램 동작과 검증 동작시 다수의 메모리 셀들과 연결된 다수의 워드라인 중 선택된 워드라인(Sel WL)과 비 선택된 워드라인(Unsel WL)의 전압 파형을 나타내는 그래프이다.
도 1을 참조하면, 반도체 메모리 장치의 프로그램 동작시 각 워드라인에는 고전압의 프로그램 전압(Vpgm) 및 패스 전압(VPASS)을 인가한다. 즉, 프로그램하고자 하는 메모리 셀들과 연결된 워드라인(Sel WL)에는 20V 이상의 프로그램 전압(Vpgm)을 인가하고, 프로그램을 하지 않는 메모리 셀들과 연결된 워드라인(Unsel WL)에는 약 9V의 패스 전압(VPASS)을 인가한다.
프로그램 전압을 인가한 후, 메모리 셀이 정상적으로 프로그램되었는지 확인하기 위하여 셀 스트링에 전류가 흐르는가를 센싱하는 검증 동작을 수행한다. 이때 선택된 워드라인(Sel WL)에는 검증 전압(Vread)을 인가하고, 비 선택된 워드라인(Unsel WL)에는 약 6.5V 정도의 패스 전압(VPASS) 전압을 인가한다.
상술한 바와 같이 비 선택된 워드라인(Unsel WL)에 인가되는 패스 전압(VPASS)은 프로그램 동작시에는 9V로 인가되다가 검증 동작시에는 6.5V로 프로그램 동작시보다 낮게 인가된다. 이는 검증 동작시 프로그램 동작 구간과 같이 9V의 패스 전압(VPASS)을 인가하게 되면 독출 디스터브(Read disturb) 현상에 의해 메모리 셀의 문턱 전압 분포가 상승하여 셀 특성 및 분포에 악영향을 주기에 이를 방지하기 위함이다.
도 3은 종래 기술에 따른 반도체 메모리 장치의 패스 전압 및 비선택된 워드라인의 전위를 제어하기 위한 신호들의 파형도이다.
도 3을 참조하면, 차지 펌프 회로가 구동되어 패스 펌프 전압(PASSPMP)을 생성하고, 레귤레이터가 패스 펌프 전압(PASSPMP)을 이용하여 패스 전압(VPASS)을 생성한다. 이 후, 스위치는 패스 전압(VPASS)을 인가받아 패스 전압(VPASS)을 비선택된 워드라인(Unsel WL)에 인가한다.
이때 반도체 메모리 장치가 프로그램 동작 후 검증 동작으로 넘어가는 시간에 스위치는 비활성화되고, 비선택된 워드라인(Unsel WL)을 0V로 디스차지한다.
상술한 동작에서 레귤레이터는 밴드갭 전압과 출력 노드의 전위를 피드백하여 생성한 피드백 전압을 비교한 결과를 이용하여 패스 펌프 전압(PASSPMP)을 다운 컨버팅하여 패스 전압(VPASS)의 전위를 일정하게 생성한다.
프로그램 동작에서 검증 동작으로 전환될 때 패스 전압(VPASS)의 전위 레벨이 정상적인 경우에는 짧은 시간에 패스 전압(VPASS)이 디스차지되어 타겟 레벨로 셋팅되지만, 비정상적인 경우 디스차지 시간이 매우 길어져 타겟 레벨로 디스차지되어 가는 도중에 스위치가 활성화될 수 있다. 이 경우 비선택 워드라인(Unsel WL)의 전위는 타겟 레벨보다 높고, 안정적이지 못한 레벨을 갖다가 일정 시간 후에 타겟 레벨로 디스차지되어 안정된 레벨이 된다. 이는 프로그램 동작에서 검증 동작으로 전환 시 패스 전압(VPASS)의 디스차지 패스는 레귤레이터의 저항으로 흐르는 패스와 레귤레이터 출력단의 트랜지스터로 흐르는 패스가 있는데, 레귤레이터의 저항은 차지 펌프 회로에서 출력되는 펌프 패스 전압(PASSPMP)이 레귤레이터의 저항쪽으로 흐르는 전류량을 감소시키기 위해 저항값이 큰 저항을 사용하므로 패스 전압(VPASS)은 출력단의 트랜지스터를 통해 디스차지된다. 그런데 트랜지스터의 온도 특성에 따라 디스차지 전류량이 변화하므로 이를 감안하여 워드라인 디스차지 신호(WL_DIS)의 인에이블 구간을 증가시킬 경우 패스 전압(VPASS)이 타겟 레벨이하로 떨어질 수 있으며, 이를 복원하기 위해서는 큰 전류 소모와 시간이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 패스 펌프 전압을 인가받아 패스 전압을 생성하는 레귤레이터 회로에서 생성된 패스 전압의 전위 레벨을 감지하여 패스 전압의 디스차지 구간을 자동제어하여 빠른 시간에 패스 전압을 안정화 시킬 수 있는 레귤레이터 회로 및 이를 포함하는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 장치는 클럭 신호와 펌프 인에이블 신호에 응답하여 패스 펌프 전압을 생성하는 차지 펌프 회로와, 상기 패스 펌프 전압을 인가받아 패스 전압을 생성하는 레귤레이터 회로, 및 상기 패스 전압을 워드라인에 인가하는 스위칭 회로를 포함하며, 상기 레귤레이터 회로는 상기 패스 전압의 레벨을 검출하여 프로그램 동작에서 검증 동작으로 변환되는 변환 구간에서 상기 패스 전압을 디스차지 하는 시간을 제어한다.
본 발명의 일실시 예에 따른 레귤레이터 회로는 패스 펌프 전압과 밴드갭 전압을 인가받아 패스 전압을 생성하는 레귤레이터부와, 상기 패스 전압을 이용하여 형성한 피드백 전압과 상기 밴드갭 전압을 비교하여 상기 패스 전압을 일정 전위로 디스차지 하는 디스차지 회로, 및 상기 디스차지 회로에서 생성된 레귤레이터 디스차지 제어 신호와 프로그램 동작에서 검증 동작으로 변환되는 변환 구간 중 일정 시간 동안 활성화되는 레귤레이터 디스차지 신호에 응답하여 상기 디스차지 회로를 인에이블시키는 제어 신호를 생성하는 제어 회로를 포함한다.
본 발명의 일실시 예에 따르면, 패스 펌프 전압을 인가받아 패스 전압을 생성하는 레귤레이터 회로에서 생성된 패스 전압의 전위 레벨을 감지하여 패스 전압의 디스차지 구간을 자동제어하여 빠른 시간에 패스 전압을 안정화 시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다.
도 3은 본 발명의 일실시 예에 따른 반도체 메모리 장치의 구성을 나타내는 블럭도이다.
도 3을 참조하면, 반도체 메모리 장치는 차지 펌프 회로(100), 레귤레이터 회로(200), 스위치 회로(300), 및 워드라인 디스차지부(400)를 포함한다.
차지 펌프 회로(100)는 클럭 신호(CLK)와 펌프 인에이블 신호(PUMP_EN)에 응답하여 약 15V의 패스 펌프 전압(PASSPMP)을 생성한다.
레귤레이터 회로(200)는 패스 펌프 전압(PASSPMP)을 인가받아 이를 다운 컨버팅하여 패스 전압(VPASS)을 생성한다.
스위치 회로(300)는 스위치 인에이블 신호(SW_EN)에 응답하여 패스 전 압(VPASS)을 비선택된 워드라인(Unsel WL)에 인가한다.
워드라인 디스차지부(400)는 디스차지 신호(WL_DIS)에 응답하여 비선택된 워드라인(Unsel WL)을 OV로 디스차지한다.
도 4는 본 발명의 일실시 예에 따른 레귤레이터 회로의 구성을 나타내는 블럭도이다.
도 4를 참조하면, 레귤레이터 회로(200)는 레귤레이터(210), 디스차지 회로(220), 및 제어 회로(230)를 포함한다.
레귤레이터(210)는 패스 펌프 전압(PASSPMP)과 밴드갭 전압(VBG)을 인가받아 패스 전압(VPASS)을 생성한다.
디스차지 회로(220)는 밴드갭 전압(VBG)과 레귤레이터(210)에서 생성된 피드백 전압(FB)을 비교하여 패스 전압(VPASS)을 일정 전위로 디스차지한다.
제어 회로(230)는 다스차지 회로(220)에서 생성된 레귤레이터 디스차지 제어 신호(REG_DIS_NEW)와 레귤레이터 디스차지 신호(REG_DIS)신호에 응답하여 디스차지 회로(220)를 인에이블시키는 제어 신호(SW)를 생성한다.
도 5는 도 4의 레귤레이터를 나타내는 상세 회로도이다.
도 5를 참조하면, 레귤레이터(210)는 패스 전압 생성부(211), 피드백 전압 생성부(212), 및 비교 신호 생성부(213)를 포함한다.
패스 전압 생성부(211)는 비교 신호 생성부(213)의 비교 신호(CS)에 응답하 여 패스 펌프 전압(PASSPMP)을 다운 컨버팅하여 패스 전압(VPASS)을 생성한다.
패스 전압 생성부(211)는 저항(R1), 및 다수의 NMOS 트랜지스터(N1 내지 N3)를 포함한다. 저항(R1), 및 NMOS 트랜지스터(N2 및 N3)는 패스 펌프 전압(PASSPMP) 입력단과 접지 전원(Vss) 사이에 직렬 연결된다. NMOS 트랜지스터(N2)는 비교 신호 생성부(213)의 비교 신호(CS)에 응답하여 턴온되고, NMOS 트랜지스터(N3)는 밴드갭 전압(VBG)에 응답하여 턴언된다. 따라서 NMOS 트랜지스터(N2 및 N3)가 동시에 턴언될 경우 저항(R1)의 저항값과 NMOS 트랜지스터(N2 및 N3)의 저항값 비율에 따라 패스 펌프 전압(PASSPMP)을 분배한 전위가 저항(R1)과 NMOS 트랜지스터(N2) 사이의 노드(A)에 생성된다. NMOS 트랜지스터(N1)는 패스 펌프 전압(PASSPMP) 입력단과 출력 노드(B) 사이에 연결되고, 노드(A)의 전위에 따라 출력 노드(B)에 인가되는 패스 펌프 전압(PASSPMP)의 전류량을 제어하여 다운 컨버팅된 패스 전압(VPASS)을 생성한다.
피드백 전압 생성부(212)는 패스 전압(VPASS)을 설정된 분배 비율로 분배하여 피드백 전압(FB)을 생성한다.
피드백 전압 생성부(212)는 다수의 저항(R2 내지 R7) 및 다수의 NMOS 트랜지스터(N4 내지 N6)를 포함한다. 다수의 저항(R2 내지 R7)은 패스 전압 생성부(211)의 출력 노드(B)와 접지 전원(Vss) 사이에 직렬 연결된다. 다수의 NMOS 트랜지스터(N4 내지 N6)는 각각 저항(R2)와 다른 저항 사이의 노드점에 병렬로 연결되고, 레벨 트랜 신호들(LEVEL_TRAN<2:0>)에 응답하여 턴온된다. 따라서, 레벨 트랜 신호들(LEVEL_TRAN<2:0>)에 따라 출력 노드(B)와 접지 전원(Vss) 사이에 연결된 저항들 의 총 저항값이 변경된다. 피드백 전압 생성부(212)는 다수의 레벨 트랜 신호들(LEVEL_TRAN<2:0>)에 따라 연결되는 저항(R2 내지 R6)의 총 저항값을 제어하여 노드(C)의 전위를 제어하여 피드백 전압(FB)를 출력한다. 즉, 피드백 전압(FB)는 패스 전압(VPASS)을 설정된 분배 비율로 분배하여 생성한 전압이다.
비교 신호 생성부(213)는 밴드갭 전압(VBG)과 피드백 전압(FB)을 비교하여 비교 신호(CS)를 생성한다.
비교 신호 생성부(213)는 OP 앰프로 구성된다. 비교 신호 생성부(213)는 입력되는 밴드갭 전압(VBG)과 피드백 전압(FB)을 비교하며, 밴드갭 전압(VBG)이 피드백 전압(FB)보다 클 경우 로직 로우의 비교 신호(CS)를 생성하고, 밴드갭 전압(VBG)이 피드백 전압(FB)보다 작을 경우 로직 하이의 비교 신호(CS)를 생성한다.
따라서, 패스 전압 생성부(211)는 밴드갭 전압(VBG)이 피드백 전압(FB)보다 작을 경우 노드(A)의 전위를 디스차지하여 패스 전압(VPASS)의 전위를 하강시키고, 밴드갭 전압(VBG)이 피드백 전압(FB)보다 클 경우 노드(A)의 전위를 프리차지하여 패스 전압(VPASS)의 전위를 상승시킨다.
도 6은 도 4의 디스차지 회로를 나타내는 상세 회로도이다.
도 6을 참조하면, 디스차지 회로(220)는 차동 증폭부(221)와 디스차지부(222)를 포함한다.
차동 증폭부(221)는 밴드갭 전압(VBG)과 피드백 전압(FB)을 비교하여 레귤레이터 디스차지 제어 신호(REG_DIS_NEW)를 생성한다.
차동 증폭부(221)는 다수의 PMOS 트랜지스터(P1 내지 P3), 다수의 NMOS 트랜지스터(N7 내지 N10) 및 인버터(IV1)를 포함한다.
PMOS 트랜지스터(P1)는 전원 전압(VDC)과 노드(D) 사이에 연결되고, PMOS 트랜지스터(P2)는 전원 전압(VDC)과 노드(E) 사이에 연결된다. PMOS 트랜지스터(P1 및 P2)는 노드(E)의 전위에 따라 전원 전압(VDC)과 노드(D) 사이에 흐르는 전류량과 전원 전압(VDC)과 노드(E) 사이에 흐르는 전류량을 제어한다. NMOS 트랜지스터(N7)는 노드(D)와 노드(F) 사이에 연결되고, 피드백 전압(FB)에 응답하여 노드(D)와 노드(F) 사이에 흐르는 전류량을 제어한다. NMOS 트랜지스터(N8)는 노드(E)와 노드(F) 사이에 연결되고, 밴드갭 전압(VBG)에 응답하여 노드(E)와 노드(F) 사이에 흐르는 전류량을 제어한다. NMOS 트랜지스터(N9 및 N10)는 노드(F)와 접지 전원(Vss) 사이에 직렬 연결되고, 밴드갭 전압(VBG)과 제어 신호(SW)에 응답하여 노드(F)에 접지 전원(Vss)을 인가한다. 인버터(IV1)는 노드(D)에 연결되고, 노드(D)의 전위를 반전시켜 레귤레이터 디스차지 제어 신호(REG_DIS_NEW)를 생성한다. PMOS 트랜지스터(P3)는 전원 전압(VDC)과 노드(D) 사이에 연결되고, 제어 신호(SW)에 응답하여 노드(D)에 전원 전압(VDC)을 인가한다.
제어 신호(SW)가 하이 레벨로 활성화되어 인가되고, 피드백 전압(FB)이 밴드갭 전압(VBG) 보다 크게 인가되면, 노드(D)와 노드(F) 사이에 흐르는 전류량이 노드(E)와 노드(F) 사이에 흐르는 전류량보다 크게 된다. 이로 인하여 노드(D)의 전위는 노드(E) 보다 낮게 되어 레귤레이터 디스차지 제어 신호(REG_DIS_NEW)는 하이 레벨로 출력된다. 반대로, 피드백 전압(FB)이 밴드갭 전압(VBG) 보다 작게 인가되 면, 노드(D)와 노드(F) 사이에 흐르는 전류량이 노드(E)와 노드(F) 사이에 흐르는 전류량보다 작게 된다. 이로 인하여 노드(D)의 전위는 노드(E) 보다 높게 되어 레귤레이터 디스차지 제어 신호(REG_DIS_NEW)는 로우 레벨로 출력된다.
디스차지부(222)는 레귤레이터 디스차지 제어 신호(REG_DIS_NEW)에 응답하여 패스 전압(VPASS)을 디스차지한다. 디스차지부(222)는 NMOS 트랜지스터(N11)로 구성될 수 있다.
따라서, 디스차지 회로(220)는 피드백 전압(FB)이 밴드갭 전압(VBG) 보다 크게 인가되면 패스 전압(VPASS)을 디스차지한다.
도 7은 도 4의 제어 회로를 나타내는 상세 회로도이다.
제어 회로(230)는 레귤레이터 디스차지 신호((REG_DIS)와 디스차지 회로(220)에서 생성된 레귤레이터 디스차지 제어 신호((REG_DIS_NEW)에 응답하여 제어 신호(SW)를 생성한다.
제어 회로(230)는 인버터(IV2 및 IV3)와 노어 게이트(NOR1 및 NOR2)를 포함한다. 노어 게이트(NOR1)는 레귤레이터 디스차지 신호((REG_DIS)와 노어 게이트(NOR2)의 출력 신호에 응답하여 논리 신호를 출력한다. 인버터(IV3)는 노어 게이트(NOR1)의 출력 신호를 반전시켜 제어 신호(SW)를 출력한다. 인버터(IV2)는 레귤레이터 디스차지 제어 신호((REG_DIS_NEW)를 반전시켜 출력한다. 노어 게이트(NOR2)는 인버터(IV2)의 출력 신호와 노어 게이트(NOR1)의 출력 신호에 응답하여 논리 신호를 출력한다.
프로그램 동작에서 검증 동작으로 변환하는 구간에서 하이 레벨로 인에이블되는 레귤레이터 디스차지 신호((REG_DIS)에 응답하여 노어 게이트(NOR1)는 로우 레벨의 출력 신호를 생성한다. 인버터(IV3)는 로우 레벨을 갖는 노어 게이트(NOR1)의 출력 신호를 하이 레벨로 반전시켜 제어 신호(SW)를 생성한다. 이로 인하여 디스차지 회로(220)가 활성화된다. 이 후, 일정 시간 후 레귤레이터 디스차지 신호((REG_DIS)가 로우 레벨로 천이하여도, 디스차지 회로(220)에서 피드백 전압(FB)과 밴드갭 전압(VBG)의 비교 결과 패스 전압(VPASS)을 좀더 디스차지시켜야 하는 경우 레귤레이터 디스차지 제어 신호((REG_DIS_NEW)는 하이 레벨로 인가된다. 하이 레벨의 디스차지 제어 신호((REG_DIS_NEW)에 응답하여 인버터(IV2)는 로우 레벨의 출력 신호를 생성하고, 노어 게이트(NOR2)는 하이 레벨의 출력 신호를 생성한다. 노어 게이트(NOR2)는 레귤레이터 디스차지 신호((REG_DIS)가 로우 레벨로 천이하여도 하이 레벨의 노어 게이트(NOR2) 출력 신호에 응답하여 로우 레벨의 출력 신호를 생성한다. 이로 인하여 하이 레벨의 제어 신호(SW)를 생성한다.
따라서 제어 회로(230)는 프로그램 동작에서 검증 동작으로 변환하는 구간 동안 레귤레이터 디스차지 신호((REG_DIS)가 짧은 시간 동안만 활성화되어도, 디스차지 회로(220)에서 계속적으로 디스차지 동작을 수행할 수 있도록 활성화된 제어 신호(SW)를 출력한다.
도 8은 본 발명의 일실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 비선택 워드라인의 전위 및 패스 전압을 나타내는 그래프이다.
도 3 내지 도 8을 참조하여, 프로그램 동작에서 검증 동작으로 변환하는 구간을 설명하면 다음과 같다.
제어 회로(230)는 프로그램 동작에서 검증 동작으로 변환하는 구간 동안 레귤레이터 디스차지 신호((REG_DIS)가 짧은 시간 동안만 활성화되어도, 디스차지 회로(220)에서 계속적으로 디스차지 동작을 수행할 수 있도록 활성화된 제어 신호(SW)를 출력한다.
디스차지 회로(220)는 제어 회로(230)에서 출력된 제어 신호(SW)가 하이 레벨로 활성화되어 인가되고, 피드백 전압(FB)이 밴드갭 전압(VBG) 보다 크게 인가되면, 노드(D)와 노드(F) 사이에 흐르는 전류량이 노드(E)와 노드(F) 사이에 흐르는 전류량보다 크게 된다. 이로 인하여 노드(D)의 전위는 노드(E) 보다 낮게 되어 레귤레이터 디스차지 제어 신호(REG_DIS_NEW)는 하이 레벨로 출력된다. 반대로, 피드백 전압(FB)이 밴드갭 전압(VBG) 보다 작게 인가되면, 노드(D)와 노드(F) 사이에 흐르는 전류량이 노드(E)와 노드(F) 사이에 흐르는 전류량보다 작게 된다. 이로 인하여 노드(D)의 전위는 노드(E) 보다 높게 되어 레귤레이터 디스차지 제어 신호(REG_DIS_NEW)는 로우 레벨로 출력된다.
디스차지 회로(220)의 디스차지부(222)는 레귤레이터 디스차지 제어 신호(REG_DIS_NEW)에 응답하여 패스 전압(VPASS)을 타겟 전위까지 디스차지한다.
상술한 바와 같이 본 발명의 일실시 예에 따른 레귤레이터 회로는 프로그램 동작에서 검증 동작으로 변환될때 짧은 시간동안 레귤레이터 디스차지 신호가 활성화되어도 출력되는 패스 전압이 타겟 전압보다 높을 경우 디스차지 구간을 자동으 로 증가시켜 패스 전압이 타겟 전압레벨로 출력되도록 빠르게 안정화 시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 반도체 메모리 장치의 프로그램 동작과 검증 동작시 선택된 워드라인(Sel WL)과 비 선택된 워드라인(Unsel WL)의 전압 파형을 나타내는 그래프이다.
도 2는 종래 기술에 따른 반도체 메모리 장치의 패스 전압 및 비선택된 워드라인의 전위를 제어하기 위한 신호들의 파형도이다.
도 3은 본 발명의 일실시 예에 따른 반도체 메모리 장치의 구성을 나타내는 블럭도이다.
도 4는 본 발명의 일실시 예에 따른 레귤레이터 회로의 구성을 나타내는 블럭도이다.
도 5는 도 4의 레귤레이터를 나타내는 상세 회로도이다.
도 6은 도 4의 디스차지 회로를 나타내는 상세 회로도이다.
도 7은 도 4의 제어 회로를 나타내는 상세 회로도이다.
도 8은 본 발명의 일실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 비선택 워드라인의 전위 및 패스 전압을 나타내는 그래프이다.

Claims (11)

  1. 클럭 신호와 펌프 인에이블 신호에 응답하여 패스 펌프 전압을 생성하는 차지 펌프 회로;
    상기 패스 펌프 전압을 인가받아 패스 전압을 생성하는 레귤레이터 회로; 및
    상기 패스 전압을 워드라인에 인가하는 스위칭 회로를 포함하며,
    상기 레귤레이터 회로는 상기 패스 전압의 레벨을 검출하여 프로그램 동작에서 검증 동작으로 변환되는 변환 구간에서 상기 패스 전압이 목표 전압 보다 높을 경우 상기 패스 전압이 상기 목표 전압 레벨로 디스차지되도록 디스차지 구간을 제어하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    디스차지 신호에 응답하여 상기 워드라인을 디스차지 하는 워드라인 디스차지부를 더 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 레귤레이터 회로는 상기 패스 펌프 전압과 밴드갭 전압을 인가받아 상기 패스 전압을 생성하는 레귤레이터;
    상기 밴드갭 전압과 상기 레귤레이터 회로에서 생성된 피드백 전압을 비교하여 상기 패스 전압을 일정 전위로 디스차지 하는 디스차지 회로; 및
    상기 디스차지 회로에서 생성된 레귤레이터 디스차지 제어 신호와 상기 변환 구간 중 일정 시간 동안 활성화되는 레귤레이터 디스차지 신호에 응답하여 상기 디스차지 회로를 인에이블시키는 제어 신호를 생성하는 제어 회로를 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 레귤레이터는 비교 신호에 응답하여 상기 패스 펌프 전압을 다운 컨버팅하여 상기 패스 전압을 생성하는 패스 전압 생성부;
    상기 패스 전압을 설정된 분배 비율로 분배하여 상기 피드백 전압을 생성하는 피드백 전압 생성부; 및
    상기 피드백 전압과 상기 밴드갭 전압을 비교하여 상기 비교 신호를 생성하는 비교 신호 생성부를 포함하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 디스차지 회로는 상기 밴드갭 전압과 상기 피드백 전압을 비교하여 상기 레귤레이터 디스차지 제어 신호를 생성하는 차동 증폭부; 및
    상기 레귤레이터 디스차지 제어 신호에 응답하여 상기 패스 전압을 디스차지하는 디스차지부를 포함하는 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 제어 회로는 상기 변환 구간의 일정 시간 동안 활성화되는 레귤레이터 디스차지 신호가 비활성화되어도, 상기 패스 전압이 타겟 전압보다 높을 경우 상기 제어 신호를 활성화시켜 출력하는 반도체 메모리 장치.
  7. 패스 펌프 전압과 밴드갭 전압을 인가받아 패스 전압을 생성하는 레귤레이터부;
    상기 패스 전압을 이용하여 형성한 피드백 전압과 상기 밴드갭 전압을 비교하여 상기 패스 전압을 일정 전위로 디스차지 하는 디스차지 회로; 및
    상기 디스차지 회로에서 생성된 레귤레이터 디스차지 제어 신호와 프로그램 동작에서 검증 동작으로 변환되는 변환 구간 중 일정 시간 동안 활성화되는 레귤레이터 디스차지 신호에 응답하여 상기 디스차지 회로를 인에이블시키는 제어 신호를 생성하는 제어 회로를 포함하는 레귤레이터 회로.
  8. 제 7 항에 있어서,
    상기 레귤레이터부는 비교 신호에 응답하여 상기 패스 펌프 전압을 다운 컨버팅하여 상기 패스 전압을 생성하는 패스 전압 생성부;
    상기 패스 전압을 설정된 분배 비율로 분배하여 상기 피드백 전압을 생성하는 피드백 전압 생성부; 및
    상기 피드백 전압과 상기 밴드갭 전압을 비교하여 상기 비교 신호를 생성하는 비교 신호 생성부를 포함하는 레귤레이터 회로.
  9. 제 7 항에 있어서,
    상기 디스차지 회로는 상기 밴드갭 전압과 상기 피드백 전압을 비교하여 상기 레귤레이터 디스차지 제어 신호를 생성하는 차동 증폭부; 및
    상기 레귤레이터 디스차지 제어 신호에 응답하여 상기 패스 전압을 디스차지하는 디스차지부를 포함하는 레귤레이터 회로.
  10. 제 7 항에 있어서,
    상기 제어 회로는 상기 변환 구간의 일정 시간 동안 활성화되는 레귤레이터 디스차지 신호가 비활성화되어도, 상기 패스 전압이 타겟 전압보다 높을 경우 상기 제어 신호를 활성화시켜 출력하는 레귤레이터 회로.
  11. 제 7 항에 있어서,
    상기 디스차지 회로는 상기 피드백 전압과 상기 밴드갭 전압을 비교하여 상기 피드백 전압이 상기 밴드갭 전압보다 높으면 상기 패스 전압을 디스차지하는 레귤레이터 회로.
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