JPH10334674A - 半導体メモリおよび情報記憶装置 - Google Patents

半導体メモリおよび情報記憶装置

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JPH10334674A
JPH10334674A JP13901997A JP13901997A JPH10334674A JP H10334674 A JPH10334674 A JP H10334674A JP 13901997 A JP13901997 A JP 13901997A JP 13901997 A JP13901997 A JP 13901997A JP H10334674 A JPH10334674 A JP H10334674A
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隆之 田村
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Abstract

(57)【要約】 【課題】データの読出し特性を劣化させることなく、か
つチップ面積を増大させることなく、多値メモリ技術を
実現する。 【解決手段】書込み制御部４２は、メモリブロック３を
構成するセル各々について、当該セルに記憶させるバッ
ファＡ５、Ｂ６に格納されたビットデータを、バッファ
Ａ５、Ｂ６の順番で並べたビットデータ列が示す値に応
じた電位レベルを、当該セルに設定する。読出し制御部
４４は、前記セル各々に対応して弁別子が設けられてい
る。弁別子は、対応するセルに対する弁別処理の回数
と、当該セルに対して既に弁別処理が行われている場合
はその弁別結果と、に応じた電位レベルにしきい電圧を
設定する。これにより、当該セルに対して弁別処理を行
う毎に、バッファＡ５、Ｂ６のデータ順で、ビットデー
タを判別する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電気的に書き換え可
能な不揮発性半導体記憶セルを有する半導体メモリであ
って、前記セルに設定する電荷レベルを４以上に区分す
ることで、セル毎に複数のビットデータを記録する半導
体メモリに関する。
【０００２】
【従来の技術】近年、携帯型情報機器の発展にともな
い、書き込み可能な不揮発性メモリを記憶媒体とした記
憶装置が急激に普及しつつある。
【０００３】しかしながら、不揮発性メモリを記憶媒体
とした記憶装置は、磁気ディスクを記憶媒体とした記憶
装置に比べて、容量あたりの価格が高い。このため、大
容量の記憶容量を必要とする機器では、磁気ディスクを
記憶媒体とした記憶装置が用いられることが多い。
【０００４】このような状況から、不揮発性メモリを記
憶媒体とした記憶装置において、記憶容量を増大するこ
とが望まれている。
【０００５】このような要望を実現する技術として、多
値メモリ技術がある。
【０００６】多値メモリ技術では、電気的に書換可能な
不揮発性半導体記憶セル内に備えられる浮遊ゲートの電
荷が、予め定められた複数のレベルのうちのいずれか１
つに属するように制御する。
【０００７】そして、セルに蓄えられた電荷が、どのレ
ベルに属するかを識別することで、単一のセルが多値デ
ータを扱えるようにしている。
【０００８】このようにすることで、従来は１つにつき
１ビットしか記録できなかったセルに、複数ビットのデ
ータを記録することが可能になり、記憶容量を増大する
ことができる。
【０００９】多値メモリ技術において、セルへのデータ
書き込みは、浮遊ゲートの電荷設定をより細かく制御す
ることで、目的の電荷レベルと当該電荷レベルに隣接す
る電荷レベルとのマージンを確保するようにしている。
【００１０】一方、セルに書き込んだデータの読み出し
については、ISSCC95/February 161995/Digest of Tech
nical Papers : Session 7 "Flash Memory "TA7.7(p132
〜p133) : A Multilevel-Cell 32Mb Flash Memory (INT
EL coporation)記載のものや、特開平４−５０７３２０
号公報記載のものがある。
【００１１】前者は、セルに蓄えられた電荷のレベル弁
別（２レベルの弁別）を複数回行うことで、最終的に、
セルに蓄えられた電荷のレベルが、予め定められた複数
のレベルのうちのどのレベルに属するかを識別する。こ
れにより、当該セルに書き込まれた複数ビットのデータ
を判別する。
【００１２】たとえば、セルに蓄えられる電荷を４つの
レベルのうちのいずれか１つに設定することで、単一の
セルに２ビットのデータを書き込む場合を考える。
【００１３】この場合、まず、前記４つのレベルを大き
く２つの区分に分ける。そして、セルに蓄えられた電荷
が、前記２つの区分のうちのどちらに属するかを弁別す
る。
【００１４】次に、前記弁別の結果得られた、前記セル
に蓄えられた電荷が属する区分を、さらに２つに分け
る。そして、当該電荷が、前記さらに２つに分けた区分
のうちのどちらに属するかを弁別する。
【００１５】このようにすることで、最終的に、セルに
蓄えられた電荷のレベルが、予め定められた４つのレベ
ルのうちのどのレベルに属するかを識別する。これによ
り、当該セルに書き込まれた２ビットのデータを判別す
る。
【００１６】一方、後者は、弁別のしきい値が異なる複
数の弁別手段を用いて、セルに蓄えられた電荷のレベル
が予め定められた複数のレベルのうちのどのレベルに属
するかを識別する。これにより、当該セルに書き込まれ
た複数ビットのデータを判別する。
【００１７】たとえば、セルに蓄えられる電荷を４つの
レベルのうちのいずれか１つに設定することで、単一の
セルに２ビットのデータを書き込む場合を考える。
【００１８】この場合、前記４つのレベルのうち、第１
のレベルと第２〜第４のレベルとを弁別する弁別手段
と、第１、第２のレベルと第３、第４のレベルとを弁別
する弁別手段と、第１〜第３のレベルと第４のレベルと
を弁別する弁別手段と、を設ける。そして、これ等の弁
別手段による弁別処理を一度に行うことで、セルに蓄え
られた電荷のレベルが、予め定められた４つのレベルの
うちのどのレベルに属するかを識別する。
【００１９】これにより、当該セルに書き込まれた２ビ
ットのデータを判別する。
【００２０】
【発明が解決しようとする課題】ところで、以上説明し
た多値メモリ技術におけるデータの読み出しには、以下
のような問題がある。
【００２１】セルに蓄えられた電荷のレベル弁別を複
数回行うことで、最終的に、当該セルに蓄えられた電荷
のレベルが、予め定められた複数のレベルのうちのどの
レベルに属するかを識別する場合、弁別処理を複数回繰
り返すことで、複数ビットデータの判別が行われるた
め、データの読み出しに時間がかかる。
【００２２】この問題は、単一セルに記憶させるデータ
のビット数が増えるほど、顕著になる。これでは、不揮
発性メモリを記憶媒体とした記憶装置が、磁気ディスク
を記憶媒体とした記憶装置に比べて有利な点の１つであ
る、高速読出し特性を劣化させることとなる。
【００２３】弁別のしきい値が異なる複数の弁別手段
を用いて、セルに蓄えられた電荷のレベルが予め定めら
れた複数のレベルのうちのどのレベルに属するかを識別
する場合、弁別手段を複数設けなければならず、これに
より、チップ面積が増大してしまう。
【００２４】この問題は、単一セルに記憶させるデータ
のビット数が増えるほど、顕著になる。すなわち、単一
セルに記憶させるデータのビット数が２ビットの場合、
１つのセルにつき３つの弁別手段が必要になり、３ビッ
トの場合は、１つのセルにつき７つの弁別手段が必要に
なる。
【００２５】これでは、セルあたりのビット数を増やし
てアレイ面積に対する記憶容量を増大しても、周辺回路
の増大によりチップ面積を増大する結果となってしま
う。
【００２６】本発明は上記事情に鑑みてなされたもので
あり、本発明の目的は、データの読出し特性を劣化させ
ることなく、かつチップ面積を増大させることなく、多
値メモリ技術を実現することができる半導体メモリおよ
び情報記憶装置を提供することにある。
【００２７】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体メモリは、電気的に書換可能な不揮
発性半導体記憶セルを有する半導体メモリであって、前
記セルに記憶させる複数のビットデータを所定の順番で
並べたビットデータ列が示す値に応じた電位レベルを、
当該セルに設定する電位設定手段と、基準電位を基に前
記セルの前記電位設定手段で設定された電位レベルを弁
別する弁別手段と、を備え、前記弁別手段は、前記ビッ
トデータ列のビット数と、前記セルに対する弁別処理の
回数と、当該セルに対して既に弁別処理が行われている
場合はその弁別結果と、に応じた電位レベルに前記基準
電位を設定することで、当該セルに対して弁別処理を行
う毎に、前記所定の順番で並べたビットデータ列を構成
する複数の１ビットデータを、当該ビットデータ列の先
頭ビットに相当するものから順次読み出すことを特徴と
する。
【００２８】ここで、前記弁別手段は、たとえば以下の
要領で弁別処理を行う。
【００２９】セルに対する弁別処理が１回目の場合
は、前記ビットデータ列の先頭ビットを１、その他のビ
ットを未知、とした場合に当該ビットデータ列が取りう
る最小値に応じた電位レベルと、前記先頭ビットデータ
を０、その他のビットを未知、とした場合に当該ビット
データ列が取りうる最大値に応じた電位レベルと、の中
間レベルに、前記基準電位を設定して、当該セルの電位
レベルを弁別する。
【００３０】これにより、前記先頭ビットデータを読み
出す。
【００３１】セルに対する弁別処理が２回目以降の場
合は、前記ビットデータ列の先頭ビットから既にデータ
が読み出されているビットまでを各々読み出された値と
し、次に読み出すべきビットを１とし、その他のビット
を未知とした場合に、当該ビットデータ列が取りうる最
小値に応じた電位レベルと、前記先頭ビットから既にデ
ータが読み出されているビットまでを各々読み出された
値とし、次に読み出すべきビットを０とし、その他のビ
ットを未知とした場合に、当該ビットデータ列が取りう
る最大値に応じた電位レベルと、の中間レベルに、前記
基準電位を設定して、当該セルの電位レベルを弁別す
る。
【００３２】これにより、前記読み出すべきビットデー
タを読み出す。
【００３３】そして、の処理を順次繰り返すことで、
前記所定の順番で並べたビットデータ列の２番目ビット
から最終番目ビットまでのデータを順番に読み出す。
【００３４】本発明の半導体メモリによれば、前記の構
成とすることにより、セルに記憶させた複数の１ビット
データを、当該セルに対応する弁別手段で弁別処理を行
う毎に１ビットデータずつ読み出すことができる。
【００３５】したがって、データの読出し特性を劣化さ
せることなく、かつ弁別手段の増加によるチップ面積の
増大を生じさせることなく、多値メモリ技術を実現する
ことができる。
【００３６】なお、本発明の半導体メモリにおいて、当
該半導体メモリは、複数ビットで構成されるデータブロ
ックを単位としてデータの記録・再生を行うものであ
り、前記セルは、前記データブロックを構成するビット
各々に対応させて複数設けられており、前記電位設定手
段は、前記複数のセル各々について、当該セルに対応す
るビットの複数データブロック分を、所定の順番に並べ
ることで構成されたビットデータ列が示す値に応じた電
位レベルを、当該セルに設定するものであり、前記弁別
手段は、前記複数のセル各々に対応して複数設けられて
おり、且つ対応するセルの電位レベルの前記弁別処理
を、読み出すべきデータブロックを構成する１ビットデ
ータの、前記ビットデータ列の先頭ビットからの順番に
応じた回数行うことで、前記複数のセルから当該読み出
すべきデータブロックを読み出すものであってもよい。
【００３７】ファイル記憶型記憶装置におけるデータの
記録・再生は、通常、複数のセクタをひとまとめにした
ファイルという形で行われる。すなわち、一度のアクセ
スコマンド処理で、複数のセクタに対する記録、読み出
しが行われる。また、この際、アクセスされるセクタの
順序は、通常一定である。
【００３８】本発明の半導体メモリを上記のようなファ
イル記憶型記憶装置に適用した場合、各セルには、複数
のセクタ（データブロック）各々から１ビットずつ順番
に記録されることになる。この際、各セルに設定する電
位レベルは、複数のセクタ各々から得た１ビットデータ
をアクセスされたセクタ順に並べたビットデータ列が示
す値に応じたレベルに設定する。
【００３９】このようにすることで、複数のセルに記憶
されたセクタは、弁別手段で弁別処理が行われる毎に、
アクセスされたセクタ順に読み出されることになる。
【００４０】すなわち、あるセクタのデータを取り出す
のに複数回に分けられた電荷レベルの弁別処理をすべて
実行しなくても可能となるので、２値のメモリと同様の
アクセス時間でのアクセスが可能となる。
【００４１】たとえば、４値の記憶が可能なメモリセル
は２ビットの記憶容量となり、このセルが４０９６個あ
れば１０２４バイト、通常の固定磁気記憶装置（HDD）
の記憶形式において２セクタ（１セクタ：５１２バイ
ト）分の記憶容量となる。
【００４２】そこで、本発明の半導体メモリにおいて、
４０９６個のセルを用意する。そして、２つのセクタデ
ータ各々の１ビット〜４０９６ビット目のビットデータ
を、それぞれ１番目〜４０９６番目のセルに記憶させ
る。
【００４３】この際、各セルの電位レベルを、当該セル
に記憶させる２つのビットデータを前記２つのセクタの
アクセス順に並べたビットデータ列が示す値に応じたレ
ベルに設定する。
【００４４】このようにすることで、４０９６個のセル
各々に対応して設けられた弁別手段での１回目の弁別処
理により、最初にアクセスされた一方のセクタデータを
取り出すことができ、また、２回目の弁別処理により、
次にアクセスされた他方のセクタデータを取り出すこと
ができる。
【００４５】すなわち、弁別手段で弁別を行う毎に、セ
クタデータを読み出すことができ、したがって、２値の
メモリと同様のアクセス時間でのアクセスが可能とな
る。
【００４６】
【発明の実施の形態】以下に、本発明の一実施形態につ
いて説明する。
【００４７】本実施形態では、１つのセルにつき４値
（２ビットデータ）を記録させる場合について説明す
る。
【００４８】図１は本発明の一実施形態である多値メモ
リ技術を適用したメモリチップの概略構成図である。
【００４９】ここで、符号１は本実施形態であるメモリ
チップ、符号２は電気的に書換可能な不揮発性メモリ
（EEPROM）アレイ、符号３はメモリブロック、符号４は
データ制御回路、符号５データブロックバッファＡ、符
号６はデータブロックバッファＢ、そして、符号７は入
出力制御回路である。
【００５０】EEPROMアレイ２は、電気的に書換可能な不
揮発性半導体記憶セル（以下、単にセルとも称する）を
複数備えて構成されている。
【００５１】メモリブロック３は、EEPROMアレイ２から
データを消去するときの単位となるセルの集合である。
【００５２】本実施形態では、磁気ディスク装置で一般
的に使用されるデータ容量単位である１セクタ（＝５１
２バイト＝４０９６ビット＝１セクタ）を基準として、
データを取り扱えるようにするために、４０９６メモリ
セルを１メモリブロックとしている。
【００５３】上述したように、本実施形態では、１セル
につき４値（２ビットデータ）を記憶することができる
ものとしている。したがって、１メモリブロックで８１
９２ビットを格納することができる。
【００５４】データブロックバッファＡ５およびデータ
ブロックバッファＢ６は、EEPROMアレイ２に記録するデ
ータ、あるいは、EEPROMアレイ２から読み出したデータ
を、一時的に格納する。ここでは、各々４０９６ビット
のデータを格納できるものとしている。
【００５５】入出力制御回路７は、メモリチップ１を搭
載する記憶装置のシステムバスに接続するための回路で
ある。アドレスやコマンドコード、あるいは制御信号な
どを受け取って、データの入出力を制御する。
【００５６】メモリチップ１は外部より書き込みデータ
をセクタ単位で受け取る。入出力制御回路７は、受け取
ったデータをデータブロックバッファＡ５、あるいはデ
ータブロックバッファＢ６に格納する。どちらに格納す
るかは、書き込もうとするセクタアドレスや、当該セク
タアドレスで特定されるメモリブロック３の書き込み状
態によって選択する。
【００５７】また、メモリブロック３から読み出され、
データブロックバッファＡ５、あるいはデータブロック
バッファＢ６に格納されたデータを外部に送出する。
【００５８】データ制御回路４は、図１に示すように、
書込み制御部４２と、読出し制御部４４とを有する。
【００５９】書込み制御部４２は、データブロックバッ
ファＡ５およびデータブロックバッファＢ６に各々格納
されたデータをEEPROMアレイ２の対応するメモリブロッ
ク３に書き込む。
【００６０】書き込みは以下の要領で行う。
【００６１】先ず、データブロックバッファＡ５およ
びデータブロックバッファＢ６各々に格納された４０９
６ビットのデータを取り出して、これ等のデータをビッ
ト番号毎に分類する。すなわち、データブロックバッフ
ァＡ５およびデータブロックバッファＢ６各々に格納さ
れた１ビット目のデータ、２ビット目のデータ、・・・
・・４０９６ビット目のデータというように分類する。
【００６２】次に、ビット番号毎に分類されたデータ
各々をデータブロックバッファＡ５、データブロックバ
ッファＢ６の順で並べたときのビットデータ列が示す値
を求める。この場合、ビットデータ列は２ビットとなる
ので、ビットデータ列が取りうる値は４値である。
【００６３】次に、メモリブロック３の１番目〜４０
９６番目のセルが、それぞれ対応するビット番号につい
てのビットデータ列が示す値に応じた電荷レベルとなる
ように、各セルに電荷を与える。
【００６４】ここで、書き込み処理について更に詳しく
説明する。
【００６５】図２はデータブロックバッファＡ５および
データブロックバッファＢ６各々に格納されたあるビッ
ト番号のデータを記憶するための電荷レベルを説明する
ための図である。
【００６６】データブロックバッファＡ５のあるビット
番号のデータ（２値）と、データブロックバッファＢ６
の当該ビット番号のデータ（２値）とから、電荷レベル
を特定する４値を決定する様子を示している。
【００６７】図２において、符号１１はEEPROMアレイ２
のセルに設定する浮遊ゲートの電荷レベルの分布を図式
化したものである。セルの電荷レベルは、書き込む４値
に対応して、４つの山のうちのいずれか一つの電荷レベ
ルに設定される。
【００６８】たとえば、あるビット番号について、デー
タブロックバッファＡ５のデータが「１」、データブロ
ックバッファＢ６のデータが「０」の場合、これ等のデ
ータをデータブロックバッファＡ５、データブロックバ
ッファＢ６の順で並べたときのビットデータ列が示す値
は２となる。
【００６９】この場合、前記ビット番号に対応するセル
には、符号１１で示す図において、上から２番目の分布
内の電荷レベルを設定する。
【００７０】また、たとえば、あるビット番号につい
て、データブロックバッファＡ５のデータが「０」、デ
ータブロックバッファＢ６のデータが「１」の場合、こ
れ等のデータをデータブロックバッファＡ５、データブ
ロックバッファＢ６の順で並べたときのビットデータ列
が示す値は１となる。
【００７１】この場合、前記ビット番号に対応するセル
には、符号１１で示す図において、上から３番目の分布
内の電荷レベルを設定する。
【００７２】なお、データブロックバッファＡ５にのみ
データが格納されており、データブロックバッファＢ６
にはデータが格納されていない場合、データブロックバ
ッファＢ６には、各ビットが「１」のデータが格納さて
いるものとして、電荷レベルを決定する。したがって、
この場合、前記ビットデータ列が示す値は「３」か
「１」になる。
【００７３】そして、データブロックバッファＢ６にデ
ータが格納されたときに、このデータを取り出して、こ
のデータと、先に書き込んだデータブロックバッファＡ
５のデータとを基に、電荷レベルを設定する。
【００７４】たとえば、データブロックバッファＢ６に
データが格納されたときに、先に書き込んだデータブロ
ックバッファＡ５のデータを、後述する読出し制御部４
４で読み出して、当該データの値を得る。
【００７５】そして、各ビット番号毎に、データブロッ
クバッファＡ５のデータとデータブロックバッファＢ６
のデータとを、データブロックバッファＡ５、データブ
ロックバッファＢ６の順で並べたビットデータ列が示す
値を求める。
【００７６】次いで、メモリブロック３の各セルを、当
該セルに対応するビット番号の前記ビットデータ列が示
す値に応じた電荷レベルに再設定する。
【００７７】また、たとえば、データブロックバッファ
Ｂ６に格納されたデータの値を、各ビット番号毎に調べ
る。
【００７８】そして、当該値が「１」のビット番号に対
応するセルに対しては、データブロックバッファＡ５に
格納されたデータの書き込みの際に、データブロックバ
ッファＢ６には各ビットの値が「１」のデータが格納さ
れているものと仮定して、電位レベルを設定しているの
で、書き込みを行わないようにする。
【００７９】一方、当該値が「０」のビット番号に対応
するセルに対しては、１レベル（図２の符号１１におい
て、次の山へ遷移するのに必要な電荷レベル）分、低い
状態へ遷移するように電荷レベルを設定する。
【００８０】これにより、セルに設定される電荷レベル
が、当該セルに対応するビット番号において、データブ
ロックバッファＡ５のデータとデータブロックバッファ
Ｂ６のデータとを、データブロックバッファＡ５、デー
タブロックバッファＢ６の順で並べたビットデータ列が
示す値に応じたレベルとなるように制御する。
【００８１】このような取り扱いをするのは、EEPROMの
特性を考慮したためである。
【００８２】EEPROMは、消去した状態、即ち前記ビット
データ列が示す全ての値への書き込みが可能な状態が最
も電荷レベルが高い状態である。この状態は、前記ビッ
トデータ列が示す値が「３」のときに相当する。
【００８３】一方、電子を浮遊ゲートに注入して、最も
電荷レベルが低い状態にしたときが、前記ビットデータ
列が示す値が「０」のときに相当する。
【００８４】また、一度下げた電荷レベルを上げるに
は、消去という動作により、データブロック３を単位と
して一括して行う必要がある。
【００８５】ここで重要なのは、電荷レベルを高い状態
から低い状態へ設定する場合には、セル単位で行うこと
ができるが、逆の場合は、消去という動作により、デー
タブロックを単位として行わなければならないというこ
とである。
【００８６】すなわち、書き込みに関しては、小さい容
量単位で、後から重ね書きのように追加書き込みを行う
ことができるが、一旦、消去状態の電荷レベルから遷移
してある電荷レベルに達してしまうと、それより低い電
荷レベルへは、データブロック単位でないと戻せないと
いうことである。
【００８７】そこで、本実施形態では、データブロック
バッファＡ５にのみデータが格納されている場合は、デ
ータブロックバッファＢ６には、各ビットが「１」のデ
ータが格納さているものとして、前記ビットデータ列が
示す値が「３」か「１」になるようにしている。
【００８８】そして、後にデータブロックバッファＢ６
にデータが書き込まれたときに、このデータの値によ
り、前記ビットデータ列が示す値が「２」あるいは
「０」になる場合でも、これ等の値に対応した電荷レベ
ルの設定ができるようにしている。
【００８９】したがって、データブロックバッファＡ５
に格納されたデータを一旦書き込んでしまうと、データ
ブロック単位でデータを消去しない限り、データブロッ
クバッファＡ５に格納されたデータを書き直すことはで
きない。
【００９０】しかし、データブロックバッファＢ６に格
納されたデータを、データブロックバッファＡ５に格納
されたデータとともに書き込む必要がなくなる。
【００９１】なお、データブロックバッファＢ６にのみ
データが格納されており、データブロックバッファＡ５
には未だデータが格納されていない場合は、データブロ
ックバッファＡ５には、各ビットが「１」のデータが格
納さているものと仮定して、電荷レベルを決定すればよ
い。この場合、前記ビットデータ列が示す値は「３」か
「２」になる。
【００９２】そして、データブロックバッファＡ５にデ
ータが格納されたときに、このデータを取り出して、こ
のデータと、先に書き込んだデータブロックバッファＢ
６のデータとを基に、電荷レベルを設定すればよい。
【００９３】このような取り扱いも、上記説明したEEPR
OMの特性を考慮したものである。
【００９４】なお、セルの電荷レベルを目標とするレベ
ルに設定するには、徐々に電荷を足し込んでいくこと
で、行うようにすればよい。
【００９５】また、目標とする１つ下のレベルまで一挙
に電荷を与え、そこから徐々に電荷を足すことで、セル
の電荷レベルを目標とするレベルに設定するようにして
もよい。このようにすることで、セルへのデータ書き込
みを、迅速に行うことができる。
【００９６】読出し制御部４４は、EEPROMアレイ２のメ
モリブロック３からのデータ読み出しを制御する。
【００９７】図３は、読出し制御部４４の概略構成図で
ある。
【００９８】読出し制御部４４は、図３に示すように、
弁別回路４４１と、タイミング制御回路４４２と、基準
電位制御回路４４３と、バッファ制御回路４４４と、を
備える。
【００９９】弁別回路４４１は、メモリブロック３の各
セル毎に対応して設けられた弁別子４４５1〜４４５
4096を有する。弁別回路４４１は、弁別子４４５1〜４
４５4096により、メモリブロック３に格納された２つの
データブロックを、順次弁別する。
【０１００】基準電位制御回路４４３は、弁別回路４４
１に設けられた弁別子４４５1〜４４５4096各々の基準
電位（弁別のためのしきい値）を設定する。
【０１０１】バッファ制御回路４４４は、データブロッ
クバッファＡ５およびデータブロックバッファＢ６を制
御して、弁別回路４４１で弁別されたデータブロックの
格納先を特定する。
【０１０２】タイミング制御回路４４２は、各部の動作
タイミングを制御する。
【０１０３】上記構成の読出し制御回路４４は、以下の
要領でデータの読み出しを行う。
【０１０４】データ読み出し対象となるメモリブロッ
ク３の各セルの電位レベルを、各々対応する弁別子４４
５1〜４４５4096に入力する。
【０１０５】この際、基準電位制御回路４４３は、弁別
子４４５1〜４４５4096に、２ビットデータ列の１ビッ
ト目が「１」、２ビット目が未知とした場合に、当該ビ
ットデータ列が取りうる最小値に応じた電荷レベルと、
１ビット目が「０」、２ビット目が未知とした場合に、
当該ビットデータ列が取りうる最大値に応じた電荷レベ
ルと、の中間レベルに、基準電位を設定する。
【０１０６】これにより、弁別回路４４１は、メモリブ
ロック３に格納された２つのデータブロック（データブ
ロックバッファＡ５に格納されたデータブロックと、デ
ータブロックバッファＢ6に格納されたデータブロッ
ク）のうち、データブロックバッファＡ５に格納された
データブロックを読み出す。
【０１０７】バッファ制御回路４４４は、読み出したデ
ータブロックを、データブロックバッファＡ５に格納す
るように制御する。
【０１０８】次に、基準電位制御回路４４３は、基準
電位を、各弁別子４４５1〜４４５4096毎に、２ビット
データ列の１ビット目が上記により当該弁別子で弁別
された値、２ビット目が「１」とした場合に、当該ビッ
トデータ列が取りうる最小値に応じた電荷レベルと、１
ビット目が上記により当該弁別子で弁別された値、２
ビット目が「０」とした場合に、当該ビットデータ列が
取りうる最大値に応じた電荷レベルと、の中間レベル
に、基準電位を設定する。
【０１０９】これにより、弁別回路４４１は、メモリブ
ロック３に格納された２つのデータブロック（データブ
ロックバッファＡ５に格納されたデータブロックと、デ
ータブロックバッファＢ6に格納されたデータブロッ
ク）のうち、データブロックバッファＢ６に格納された
データブロックを読み出す。
【０１１０】バッファ制御回路４４４は、読み出したデ
ータブロックを、データブロックバッファＢ６に格納す
るように制御する。
【０１１１】このようにすることで、メモリブロック３
に格納された２つのデータブロックを、データブロック
バッファＡ５、データブロックバッファＢ６の順番で読
み出す。
【０１１２】ここで、読み出し処理について更に詳しく
説明する。
【０１１３】図４はメモリブロック３のあるセルの浮遊
ゲートの電荷レベルから２つの１ビットデータを読み出
して、データブロックバッファＡ５およびデータブロッ
クバッファＢ６に格納する際のデータ弁別過程を説明す
るための図である。
【０１１４】セル内に蓄えられる浮遊ゲートの電荷レベ
ルは、図２に示す場合と同様に、４つの分布のうちのい
ずれか１つに設定されて保持される。
【０１１５】この電荷レベルを、当該セルに対応する弁
別子により、３又は２と、１又は０との２種類に弁別す
る。前者であれば、データブロックバッファＡ５の当該
セルに対応するビット番号に「１」を格納する。後者で
あれば、データブロックバッファＡ５の当該セルに対応
するビット番号に「０」を格納する。
【０１１６】すなわち、データブロックバッファＡ５へ
格納すべきデータは、この１回の弁別だけで読み出すこ
とができる。
【０１１７】また、データブロックバッファＢ６に格納
すべきデータは、さらにもう一回弁別処理を行うこと
で、読み出すことができる。
【０１１８】たとえば、最初の弁別で３又は２であると
弁別された場合は、更に弁別を行って、３及び２のいず
れであるかを弁別する。３である場合は、データブロッ
クバッファＢ６の当該セルに対応するビット番号に
「１」を格納する。２である場合は、データブロックバ
ッファＢ６の当該セルに対応するビット番号に「０」を
格納する。
【０１１９】また、たとえば、最初の弁別で１又は０で
あると弁別された場合は、更に弁別を行って、１及び０
のいずれであるかを弁別する。１である場合は、データ
ブロックバッファＢ６の当該セルに対応するビット番号
に「１」を格納する。０である場合は、データブロック
バッファＢ６の当該セルに対応するビット番号に「０」
を格納する。
【０１２０】このように、本実施形態によれば、メモリ
ブロック３に記憶させた２つのデータブロックを、弁別
回路４４１で弁別処理を行う毎に、順次読み出すことが
できる。
【０１２１】したがって、データの読出し特性を劣化さ
せることなく、かつ弁別子の増加によるチップ面積の増
大を生じさせることなく、多値メモリ技術を実現するこ
とができる。
【０１２２】ここで、１つのメモリブロック３に格納さ
れる２つのデータブロックが、ファイルデータのうちの
２つのセクタデータである場合、メモリブロック３から
読み出されるセクタデータの順序は、書き込まれたとき
セクタデータの順序と同じになる。
【０１２３】この場合、入出力制御回路７により、書き
込みの際に、先に送られてきたセクタデータをデータブ
ロックバッファＡ５に格納し、後から送られてきたセク
タデータをデータブロックバッファＢ６に格納するよう
にすればよい。
【０１２４】このようにすることで、メモリブロック３
に書き込まれた２つのセクタデータを、正しい順序で読
み出すことができる。
【０１２５】一方、１つのメモリブロック３に格納され
た２つのデータブロックが、それぞれ別個のファイルデ
ータのセクタデータである場合、これ等のセクタデータ
は全く別にアクセスされることがある。
【０１２６】この場合、メモリブロック３に格納された
２つのセクタデータのうち、書き込みの際にデータブロ
ックバッファＡ５に一時格納されたデータの読み出しが
要求されている場合は、弁別回路４４１での弁別処理を
１回行うことで、当該データを読み出すことができる。
【０１２７】また、書き込みの際にデータブロックバッ
ファＢ６に一時格納されたデータの読み出しが要求され
ている場合は、弁別回路４４１での弁別処理を２回行う
ことで、当該データを読み出すことができる。
【０１２８】ただし、データブロックバッファＡ５のデ
ータがまだ書き込まれていない状態であれば、上述した
ように、セルの電荷レベルは３あるいは２の値に応じた
レベルになっているので、１回の弁別処理で読み出すこ
とも可能である。
【０１２９】したがって、データブロックバッファＢ６
のデータの書き込みが未だ行われていない状態でも、デ
ータブロックバッファＡ５のデータをメモリブロック３
から読み出すことはもちろん、データブロックバッファ
Ａ５のデータの書き込みが行われていない状態で、デー
タブロックバッファＢ６のデータをメモリブロックから
読み出すことも可能である。
【０１３０】なお、上記の第一実施形態では、セルへの
データ書き込みについて、完全消去状態から電子を浮遊
ゲートに注入することで、その電荷レベルを低下させる
ものについて説明した。しかしながら、本発明はこれに
限定されるものではない。
【０１３１】消去状態や書き込み状態におけるセルの電
荷レベルの高低は、メモリによって異なるものである。
完全書き込み状態から電子を浮遊ゲートに注入すること
を消去と呼ぶものや、消去状態が０で書き込み状態が１
以上とするものなど様々なものがあるが、本発明は、値
に対する電荷レベルの設定を変更することで、これ等の
いずれにも適用可能である。
【０１３２】また、上記の実施形態では、EEPROMアレイ
２の各メモリブロック３の記憶容量が１０２４バイト
（＝８１９２ビット）のものについて説明したが、本発
明はこれに限定されない。
【０１３３】さらに、上記の実施形態において、各メモ
リブロック３に、当該ブロックの管理情報を格納するた
めの情報領域を付加することは、格納データの管理に有
用である。
【０１３４】図５は本発明の第一実施形態において、各
メモリブロックに、当該ブロックの管理情報を格納する
ための情報領域を付加したものを説明するための図であ
る。
【０１３５】ここで、符号３1〜３4は、図１に示すメモ
リブロック３において、管理情報を格納するための情報
領域を付加したものの一例を示している。
【０１３６】メモリブロック３1〜３4は、２つのデータ
ブロック（図１において、データブロックバッファＡ５
に一時格納されたデータブロックと、データブロックバ
ッファＢ6に一時格納されたデータブロック）を格納す
る領域であるデータブロック格納領域４１と、格納論理
アドレス値、書換回数情報、格納データ識別情報、誤り
検出訂正符号などいった当該データブロック格納領域４
１の管理情報を格納する管理情報格納領域３３と、を有
する。
【０１３７】図５に示す例では、メモリブロック３1〜
３4各々のデータブロック格納領域４１には、それぞ
れ、何も書き込まれていない状態、データブロックバッ
ファＡ５のデータブロックが書き込まれている状態、デ
ータブロックバッファＢ６のデータブロックが書き込ま
れている状態、データブロックバッファＡ５およびデー
タブロックバッファＢ６の両方のデータブロックが書き
込まれている状態にあるものとしている。
【０１３８】管理情報格納領域３３には、管理情報の一
つとして、格納履歴情報を格納する履歴情報格納領域３
４が設けられている。
【０１３９】ここでは、データブロック格納領域４１
に、何も格納されていない場合は「０」が、データブロ
ックバッファＡ５のデータブロックが書き込まれている
場合は「１」が、データブロックバッファＢ６のデータ
ブロックが書き込まれている場合は「２」が、そして、
データブロックバッファＡ５およびデータブロックバッ
ファＢ６の両方のデータブロックが書き込まれている場
合は「２」が、履歴情報格納領域３４に書き込まれるも
のとしている。
【０１４０】ところで、履歴情報格納領域３４に書き込
まれた値が「１」の場合、データブロック格納領域４１
を構成する各セルの電荷レベルは、図２において、
「３」か「２」の値に応じたレベル、あるいは「１」か
「０」の値に応じたレベルのどちらかであることを意味
する。
【０１４１】また、履歴情報格納領域３４に書き込まれ
た値が「２」の場合、データブロック格納領域４１を構
成する各セルの電荷レベルは、図２において、「３」の
値に応じたレベル、あるいは「２」の値に応じたレベル
のどちらかであることを意味する。
【０１４２】さらに、履歴情報格納領域３４に書き込ま
れた値が「３」の場合、データブロック格納領域４１を
構成する各セルの電荷レベルは、図２において、
「３」、「２」、「１」、「０」の値に応じたレベルの
いずれの状態も取り得ることを意味する。
【０１４３】したがって、履歴情報格納領域３４に格納
された値を確認することで、データブロック格納領域４
１を構成する各セルが、どのような電荷レベルを取りう
るか把握することが可能となる。これにより、どのよう
な読み出しをすべきかを決定するできる。
【０１４４】図６は、その応用例を示す図であり、履歴
情報格納領域３４に格納された値を用いて弁別処理を行
う場合の過程を説明するための図である。
【０１４５】ここでは、履歴情報格納領域３４に格納さ
れた値が「２」であった場合を例にとって説明する。
【０１４６】上述したように、履歴情報格納領域３４に
格納された値が「２」であった場合、データブロック格
納領域４１を構成する各セルの電荷レベルが取り得るレ
ベルは、「３」の値あるいは「２」の値に応じたレベル
のうちのいずれかである（図５において、実線で示した
レベル）。
【０１４７】したがって、この場合の弁別は実線で示し
た比較だけで十分である。すなわち弁別処理を１回だけ
で済ませることができる。
【０１４８】本実施形態のメモリチップにおいて、上記
のように履歴情報によって弁別処理を切り替えるには、
たとえば以下のような構成を採用すればよい。
【０１４９】弁別回路４４１において、データブロック
格納領域４１を構成する各セルの電荷レベルを弁別する
のに先だって、履歴情報格納領域３４を構成するセルの
電荷レベルを弁別する手段を設ける。
【０１５０】なお、履歴情報格納領域３４を構成するセ
ルは、弁別の際の基準電位を一定にするために、１ビッ
ト（２値）を格納できるようにする。したがって、上記
のように、履歴情報格納領域３４に格納される値が４値
であれば、履歴情報格納領域３４を構成するセルは２つ
となる。
【０１５１】基準電位制御回路４４３が設定する基準電
位に、弁別回路４４１において、データブロックの弁別
に先だって弁別された履歴情報の弁別結果を反映させ
る。
【０１５２】すなわち、履歴情報が「２」の場合は、図
６において、「３」の値に応じたレベルと「２」の値に
応じたレベルの中間レベルに設定する。
【０１５３】また、履歴情報が「１」の場合は、図６に
おいて、「２」の値に応じたレベルと「１」の値に応じ
たレベルの中間レベルに設定する。
【０１５４】そして、履歴情報が「３」の場合は、本発
明の第一実施形態で説明した要領で基準電位を設定す
る。
【０１５５】なお、履歴情報の書き込みは、書込み制御
部４２で、データブロック格納領域４１にデータブロッ
クを書き込む際に、当該データブロックがどのブロック
データバッファから送られてきたものであるかを管理す
るとともに、当該データブロックの書き込み先となるメ
モリブロックの履歴情報を調べることで、行うことがで
きる。
【０１５６】なお、メモリブロックに履歴情報を格納す
る領域を設ける代わりに、コマンドコードなど外部から
与えられるものよって弁別の際の基準電位を切り替える
ようにしてもよい。
【０１５７】また、上記の実施形態では、各セルに４値
（２ビット）を記憶するものについて説明したが、本発
明はこれに限定されるものではなく、たとえば８値（３
ビット）、１６値（４ビット）あるいはそれ以上の多値
を各セルに記憶させる場合にも問題なく適用することが
できる。
【０１５８】最後に、上記説明した実施形態のメモリチ
ップを用いた情報記憶装置について説明する。
【０１５９】図７は図１に示すメモリチップを用いた情
報記憶装置の概略構成図である。
【０１６０】ここで、符号９１はホストコンピュータと
のインターフェース、符号９２は複数のメモリチップ１
を制御するメモリチップコントローラである。インター
フェース９１や、メモリチップコントローラ９２には、
従来より情報記憶装置に用いられているものを、使用す
ることができる。
【０１６１】
【発明の効果】以上説明したように、本発明によれば、
セルに記憶させた複数の１ビットデータを、当該セルに
対応する弁別手段で弁別処理を行う毎に１ビットデータ
ずつ読み出すことができる。
【０１６２】したがって、データの読出し特性を劣化さ
せることなく、かつ弁別手段の増加によるチップ面積の
増大を生じさせることなく、多値メモリ技術を実現する
ことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である多値メモリ技術を適
用したメモリチップの概略構成図である。
【図２】データブロックバッファ５、６各々に格納され
たあるビット番号のデータを記憶するための電荷レベル
を説明する明確にする図である。
【図３】読出し制御部４４の概略構成図である。
【図４】メモリブロック３のあるセルの浮遊ゲートの電
荷レベルから２つのビットデータを読み出して、データ
ブロックバッファ５、６に格納する際のデータ弁別過程
を説明するための図である。
【図５】本発明の第一実施形態において、各メモリブロ
ックに当該ブロックの管理情報を格納するための情報領
域を付加したものを説明するための図である。
【図６】図５において、履歴情報格納領域３４に格納さ
れた値を用いて弁別処理を行う場合の過程を説明するた
めの図である。
【図７】図１に示すメモリチップを用いた情報記憶装置
の概略構成図である。
【符号の説明】
１ 多値制御メモリチップ ２ EEPROMアレイ ３ メモリブロック ４ データ制御回路 ５ データブロックバッファＡ ６ データブロックバッファＢ ３３ 管理情報格納ブロック ３４ 履歴情報格納領域 ４１ データブロック格納領域 ４２ 書込み制御部 ４４ 読出し制御部 ９１ インターフェース ９２ メモリコントローラ ４４１ 弁別回路 ４４２ タイミング制御回路 ４４３ 基準電圧制御回路 ４４４ バッファ制御回路 ４４５ 弁別子

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】電気的に書換可能な不揮発性半導体記憶セ
    ルを有する半導体メモリであって、 前記セルに記憶させる複数のビットデータを所定の順番
    で並べたビットデータ列が示す値に応じた電位レベル
    を、当該セルに設定する電位設定手段と、 基準電位を基に前記セルの前記電位設定手段で設定され
    た電位レベルを弁別する弁別手段と、を備え、 前記弁別手段は、前記ビットデータ列のビット数と、前
    記セルに対する弁別処理の回数と、当該セルに対して既
    に弁別処理が行われている場合はその弁別結果と、に応
    じた電位レベルに前記基準電位を設定することで、当該
    セルに対して弁別処理を行う毎に、前記所定の順番で並
    べたビットデータ列を構成する複数の１ビットデータ
    を、当該ビットデータ列の先頭ビットに相当するものか
    ら順次読み出すことを特徴とする半導体メモリ。
  2. 【請求項２】請求項１記載の半導体メモリであって、 前記弁別手段は、前記セルに対する弁別処理が１回目の
    場合は、前記ビットデータ列の先頭ビットを１、その他
    のビットを未知、とした場合に当該ビットデータ列が取
    りうる最小値に応じた電位レベルと、前記先頭ビットデ
    ータを０、その他のビットを未知、とした場合に当該ビ
    ットデータ列が取りうる最大値に応じた電位レベルと、
    の中間レベルに、前記基準電位を設定して、当該セルの
    電位レベルを弁別することで、前記先頭ビットデータを
    読み出すものであり、 前記セルに対する弁別処理が２回目以降の場合は、前記
    ビットデータ列の先頭ビットから既にデータが読み出さ
    れているビットまでを各々読み出された値とし、次に読
    み出すべきビットを１とし、その他のビットを未知とし
    た場合に、当該ビットデータ列が取りうる最小値に応じ
    た電位レベルと、前記先頭ビットから既にデータが読み
    出されているビットまでを各々読み出された値とし、次
    に読み出すべきビットを０とし、その他のビットを未知
    とした場合に、当該ビットデータ列が取りうる最大値に
    応じた電位レベルと、の中間レベルに、前記基準電位を
    設定して、当該セルの電位レベルを弁別することで、前
    記読み出すべき１ビットデータを読み出すものであるこ
    とを特徴とする半導体メモリ。
  3. 【請求項３】請求項２記載の半導体メモリであって、 当該半導体メモリは、複数ビットで構成されるデータブ
    ロックを単位としてデータの記録・再生を行うものであ
    り、 前記セルは、前記データブロックを構成するビット各々
    に対応させて複数設けられており、 前記電位設定手段は、前記複数のセル各々について、当
    該セルに対応するビットの複数データブロック分を所定
    の順番に並べることで構成された、ビットデータ列が示
    す値に応じた電位レベルを、当該セルに設定するもので
    あり、 前記弁別手段は、前記複数のセル各々に対応して複数設
    けられており、且つ対応するセルの電位レベルの前記弁
    別処理を、読み出すべきデータブロックを構成する１ビ
    ットデータの、前記ビットデータ列の先頭ビットからの
    順番に応じた回数行うことで、前記複数のセルから当該
    読み出すべきデータブロックを読み出すものであること
    を特徴とする半導体メモリ。
  4. 【請求項４】請求項３記載の半導体メモリであって、 前記データブロックはセクタであり、 当該半導体メモリは、複数のセクタでなるファイルを単
    位としてデータの記録・再生を行うものであり、 前記電位設定手段は、前記複数のセル各々について、当
    該セルに対応するビットの複数セクタ分を、当該複数の
    セクタのアクセス順に並べることで構成された、ビット
    データ列が示す値に応じた電位レベルを、当該セルに設
    定するものであり、 前記複数の弁別手段各々は、対応するセルの電位レベル
    の前記弁別処理を、当該セルに記憶させた１ビットデー
    タの数だけ繰り返すことで、前記アクセス順で並べたビ
    ットデータ列の先頭から最終までの１ビットデータを順
    番に読み出すことにより、前記ファイルを前記複数のセ
    ルから読み出すものであることを特徴とする半導体メモ
    リ。
  5. 【請求項５】請求項１記載の半導体メモリであって、 前記電位設定手段は、前記セルに記憶させるべき複数の
    １ビットデータについて、その全てを入手していない場
    合、入手していない１ビットデータを所定の値に仮定し
    て、前記複数のビットデータを所定の順番で並べたビッ
    トデータ列が示す値に応じた電位レベルを、前記セルに
    設定するものであり、 前記所定の値は、前記入手していない１ビットデータを
    後に入手したときに、前記所定の値に仮定した１ビット
    データを前記後に入手した１ビットデータの値に置き換
    えた前記ビットデータ列が示す値に応じた電位レベル
    へ、前記セルの電位レベルを遷移することがきる値であ
    ることを特徴とする半導体メモリ。
  6. 【請求項６】請求項５記載の半導体メモリであって、 前記セルに記憶させるべき複数の１ビットデータのう
    ち、当該セルへの書き込みが完了しているものを示す記
    録履歴情報を管理する管理手段を有することを特徴とす
    る半導体メモリ。
  7. 【請求項７】請求項６記載の半導体メモリであって、 前記弁別手段は、前記記録履歴情報によって特定され
    る、前記セルへの書き込みが完了していない１ビットデ
    ータについて、当該１ビットデータに対する弁別処理を
    行うことなく前記弁別処理の回数を１つ増やすととも
    に、前記所定の値を当該１ビットデータに対する前記弁
    別結果とすることで、当該１ビットデータの次の１ビッ
    トデータに対する読み出しを行うものであることを特徴
    とする半導体メモリ。
  8. 【請求項８】ホスト・コンピュータとの間でデータのや
    り取りを行うインターフェースと、 少なくとも１つの請求項１乃至７記載の半導体メモリ
    と、 前記半導体メモリを制御するメモリコントローラと、 を備えたことを特徴とする情報記憶装置。
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